2005年9月26日、仏EVE社(Emulation and Verification Engineering)は、第三世代検証プラットフォーム、 ZeBu-UF (for ultra fast) シリーズを発表した。
プレスリリース：http://www.eve-japan.co.jp/Press_Release_2005.9.26.html
第3世代ZeBu (for Zero Bugs)シリーズは 、ザイリンクス社のFPGA Virtex-4 を搭載し、75?600万ゲートのASICデザインに対応することができる。メモリ容量は80?512MB、動作周波数は20?200MHz、PCIボード型のエミュレーション・システムでハードウェア／ソフトウェアの検証とデバッグを行うことができる。
ZeBu-UF シリーズの価格は195万円からで、300万ゲート規模のデザインに対応するZeBu-UF2 は既に出荷が開始されている。（プレスリリース要約）
2005年10月4日、ARMは、カリフォルニア州サンタクララで開催した第2回ARMディベロッパーズ・カンファレンスにて、コンシューマ機器や低消費電力モバイル機器向けの新しいCortex-A8プロセッサを発表した。
プレスリリース：http://www.jp.arm.com/pressroom/05/051005_3.html
今回発表されたARM Cortex-A8プロセッサは、最大2000 DMIPSという高性能と65nmテクノロジにおける300 mW未満の低消費電力を実現している。
Cortex-A8プロセッサは、次世代のARMv7アーキテクチャをベースとし、性能、エネルギー効率、コード密度を改善するThumb-2テクノロジを搭載した初のアプリケーション・プロセッサで、合わせてメディア・コーデックを高速処理するNEON信号処理拡張機能を初めて実装している。さらに、Jazelle RCT Javaアクセラレーション・テクノロジーの搭載により、ジャスト・イン・タイムおよびダイナミック・アダプティブ・コンパイレーションを最適化し、メモリ面積を1/3まで縮小するほか、セキュアなトランザクションとデジタル著作権管理に対応するTrustZoneテクノロジ、低消費電力を実現するIEM機能も装備している。
ARM Cortex-A8プロセッサは、すでにライセンス供与を開始しており、フリースケール社、松下電器産業株式会社、サムソン社、テキサス・インスツルメント社をふくめた5社にライセンスを供与する。また、主なEDAベンダーとオペレーティングシステムベンダーが同プロセッサのサポートを行なう予定。65nmのAdvantage-CEライブラリは、2006年の第１四半期から提供を開始する。（プレスリリース要約）
2005年10月4日、シノプシスと主要半導体企業のコンソーシアムであるセマテック（SEMATECH）は、光リソグラフィー技術の延命を可能にする最先端の光学近接効果補正（OPC）モデルを共同開発すると発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2005/20051004-2.html
今回のプログラムの主要な目的は、45nm以降のプロセスノードで直面する課題の理解を促進することにより、コンソーシアムの参加企業がこれらの課題に対応するツールや製造プロセスの開発を可能にすることにあり、本プログラムでは、業界をリードするシノプシスのマスクシンセシス・ツールProteusを採用している。
発表によると、初期のモデリング結果は良好で、1.3NA(開口度)を使用した液浸ツールを45nmハーフピッチ向けにイメージ補正できることを示しており、最終的には、液浸リソグラフィーを32nmハーフピッチでも使用可能にし、1.55より大きなNAの光学ツールでモデルを提供することを目標にしているという。（プレスリリース要約）
2005年10月4日、カリプト・デザイン・システムズとフォルテ・デザイン・システムズは、カリプト社のフォーマル検証ツール SLEC とフォルテ社の動作合成ツール Cynthesizer の統合計画を発表した。 SystemCベースのフォーマル検証と動作合成の連携は業界初となる。
プレスリリース：http://www.forteds.com/japan/pdf/news100405calypto.pdf
両社のツールを組み合わせる事により、SystemCを用いる設計者は、動作合成前の抽象度の高いアルゴリズム記述と動作合成後のRTLの等価性を高速かつ正確に検証できるようになる。 SystemCからの動作合成フローにシーケンシャル等価性検証を適応することにより、合成前のSystemCシミュレーションで得られた結果を合成後のRTLをシミュレーションなしに保証することができる。
カリプト社CEO Devadas Varma氏のコメント：
「カリプト社は、SystemCを使用する最先端の設計チームに独自の検証ソリューションを提供しています。フォルテ社との共同開発により、ハードウェア・エンジニアは、上流での検証フローを大幅に向上することができ、システムレベルの設計に確信を持つことができます。」
フォルテ社CEO Jacob Jacobsson氏のコメント：
「この1年半あまりで、SystemCおよびCynthesizerの採用率が世界的に急増しています。Cynthesizer/SLECの統合は、設計者がより抽象度の高い設計へ移行することにより、より完成された設計および検証フローを実現する事ができます。その結果、CynthesizerとSystemCの採用がさらに増えると期待しています。」
（プレスリリース要約）
2005年10月3日、シノプシスは、歩留まり管理ソフトウェアとテスト・チップ・ソリューションのリーディング・カンパニーであるHPL Technologies&knm Inc.買収の正式契約書にサインをしたと発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2005/20051003.html
シノプシスは、この買収により、半導体製造プロセスに直接的にリンクする包括的なdesign-to-siliconフローを初めて提供することとなり、design for manufacturing(DFM)におけるリーディングEDAベンダとしての地位は確固たるものとなった。HPL社の歩留まり管理とテスト・チップ・テクノロジをシノプシスの業界最先端DFMツール群に統合することにより、顧客は先進の半導体デバイスにおける設計と製造の収益性を改善し、生産性を向上させることができる。
契約条件によると、シノプシスはHPL社を約1&knm300万米ドル、あるいは1株あたり0.30米ドルで買収する。HPL社の株主の承諾が必要な現金による買収は、シノプシスの2006年会計年度の第1四半期中に締結する予定であり、慣例の締結条件に従うものとする。
シノプシスのDFMソリューションは、配置配線からフィジカル検証（RET? resolution enhancement technology 超解像技術）、マスク最適化、そしてプロセス・チューニング（TCAD）至るまで、製造における問題点を設計初期段階で特定および対処可能にしており、従来のEDAの範疇を超えたソリューションを提供ている。 HPL社の技術をシノプシスのDFMソリューションに統合することにより、シノプシスは、製造工程へのリンクを強化し、システマティック欠陥を削減するために必要な歩留まりデータへのダイレクト・アクセスを実現する。（プレスリリース要約）
2005年10月4日、日立とルネサスは、共同で並列リアルタイム処理に対応した組込み用途SoC向け高効率データ転送技術を開発したと発表した。
プレスリリース：http://www.hitachi.co.jp/New/cnews/month/2005/10/1004c.html
開発技術は、SoCに搭載される複数のIPの処理内容に応じて、IPとメモリ間のデータ転送性能を制御し、高効率の並列リアルタイム処理を実現するもので、SoCのマルチメディア処理時の性能を約20％改善できることを確認したという。本成果は、SoC開発におけるプラットフォーム技術として、様々な製品への適用が期待される。
この内容は、9月18日から米国サンノゼで開催された「米国電気電子学会 カスタム集積回路会議(IEEE Custom Integrated Circuits Conference)」で発表している。（プレスリリース要約）
2005年10月4日、ザイリンクスは、フランスのパリで開催中の IAEC (International Automotive Electronics Congress) において、同社の自動車向けPLD XA (Xilinx Automotive) ファミリを拡張し、低コストの Spartan-3E ファミリおよび高性能の Virtex-4 プラットフォーム FPGA ファミリを新たに加えると発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/end_markets/0592xa_j.htm
すでに自動車業界で PLD のリーディング サプライヤとして認められているザイリンクス社は、ISO TS16949 認証、AEC-Q100 認証フロー、および PPAP ドキュメンテーション プロセス等を始めとした自動車業界の厳しい要求条件を満たす広範囲なデバイスを提供可能な唯一の PLD サプライヤでもある。 32 ビットの MicroBlaze ソフト プロセッサ ソリューションを含む新しい低コストの Spartan-3E デバイス、また、エンベデッド PowerPC、DSP 乗算器、および Ethernet MAC ブロック等を搭載した高性能な Virtex-4 FX12 デバイスをXAファミリに加えることにより、自動車エンジニアは品質が保証されたコンポーネントを使い設計目標を満たすことが可能になる。
また、ザイリンクスの XA デバイスを使用するユーザは、新たに開発された CAN (Controller Area Network) ソリューションなど業界に特化したIPを含む、ザイリンクスの LogiCore ライブラリの中から IP を利用できるほか、ザイリンクス アライアンス パートナ プログラムを通じて、LIN、CAN、IDB1394、USB およびディスプレイ コントローラ等を始めとしたサードパーティ IP サポートのフル セットを利用することも可能である。
尚、全ての XA デバイスは現在サンプル出荷中で、10 万システムゲート規模の XA シリーズ Spartan-3 FPGA デバイスの価格は 2006 年度後半、10 万個購入時で 3.00 ドル以下から、また XA シリーズの Virtex-4 FX12 デバイスの価格は 2006 年度後半、10 万個購入時で 40.00 ドル以下からスタートする予定。（プレスリリース要約）
2005年10月4日、シンプリシティは、現在の大規模FPGAデバイスの設計上の課題に対応する新ツール Synplify Premier を発表した。
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2005/SYNPJP_67BX.html
Synplify Premier は、シンプリシティのFPGAシンセシス・テクノロジ、独自のGraph-Basedシンセシス・テクノロジを用いたプッシュ・ボタン方式のフィジカルシンセシス・フロー、RTLデバッガ Identify の強力なRTLデバッグ機能を統合した設計環境で、新たに開発されたGraph-Basedフィジカルシンセシス・テクノロジがその核となっている。
Graph-Basedフィジカルシンセシス・テクノロジは、FPGAの配線を行うためのワイヤ、スイッチ、配置位置など、予め設定されている配線リソースの詳細なグラフを作成し、このグラフを使うことにより、距離のみを測定するのではなく、配線遅延や使用可能な配線リソースの有無によって最適化および配置が実行される。 この Graph-Basedフィジカルシンセシスは、最適化と配置を配線作業に組み込むことにより、デザインのクリティカル・パスが最も高速な配線リソースの使用を可能としており、合成結果として、配置およびフィジカルな最適化が完全に完了したネットリストを生成し、それをFPGAベンダ各社の配線ツールにそのまま入力することができる。
また、フィジカルシンセシスにGraph-Based手法を採用することで、タイミング見積りの値と実際に配置配線が終了した設計結果との間に極めて精度の高いタイミング整合性を実現し、タイミングをより迅速に収束すると同時に、合成と配置配線ツール間のイタレーション回数を削減する事も可能で、シンプリシティが行ったテストでは Synplify Premier を使用したタイミング予測の90%が、実際の配置配線後のタイミング結果の10％以内であり、70％が最終的なタイミングの5%以内という結果を残している。
更に、Synplify Premierには、RTLデバッガ Identify のデバッグ機能が統合されており、稼働中のFPGAをシミュレータのように観測することで、設計における機能的なエラーのデバッグを行う事もできる。具体的には、RTLコードの信号や条件のアノテートが可能で、ブレークポイントあるいはウォッチポイントとして使用されるノードをFPGAにインプリメントすることができる。これにより、FPGAがプログラムされると、RTLデバッガが稼動し、動作中のFPGAの信号値のRTLコードを目標とする動作速度で直接観測し、それをイン・システムでデバッグできる。
尚、Synplify Premierによるインプリメンテーション作業は、全て自動化されたプッシュ・ボタン方式で行なわれ、FPGA設計者は専門的知識を習得する必要もなく、フロアプランやその他の配置制約も不要だという。
Synplify Premier は、すでに出荷が開始されており、価格は初年度の保守込みで637万2千円からとなっている。（プレスリリース要約）
2005年10月4日、ARMとシノプシスは、合成可能なARMプロセッサのインプリメンテーションを効率的に実現するために、最新のARM - シノプシス Galaxyリファレンス・メソドロジを提供すると発表した。
シノプシス プレスリリース：http://www.synopsys.com/news/announce/press2005/snps_arm_iccompiler_pr.html
ARMプレスリリース：http://www.jp.arm.com/pressroom/05/051004.html
新たに発表されたリファレンス・メソドロジは、シノプシスの次世代フィジカル・デザイン・ システムIC Compilerを組み込むことによって、従来のレファレンス・メソドロジに比べてデザインのクロック周波数を容易に向上できるという。
ARMとシノプシスが共同開発したこのリファレンス・メソドロジは、IC Compilerの次世代テクノロジExtended Physical Synthesis (XPS) を活用するための最適化スクリプトを提供しており、付属の改訂版インプリメンテーション・ガイドで最適な事例を参照することができる。ARMパートナーは、リファレンス・メソドロジによって、合成可能なARMプロセッサを、選択したプロセス・テクノロジに合わせて容易かつ迅速にインプリメントし検証することが可能なほか、ARMプロセッサ・コアを自らのSoCに統合するにあたって、高精度なプロセッサ・モデルを生成することもできる。
また、設計者は、リファレンス・メソドロジを自身のシリコン・プロセス・テクノロジ・ライブラリ・ベースで使用することができると同時に、広範囲に渡る最先端ファウンドリ・プロセス・テクノロジに対応している多数のARM Artisan フィジカルIPライブラリを活用することも可能。
この、新しいARM - シノプシス・リファレンス・メソドロジは、10/4-6にカリフォルニア州のサンタクララ・コンベンション・センターにて開催されているARM Developer's Conference 2005のシノプシス・ブース（#202）にて紹介されており、ARM926EJ-S および ARM1136JF-S プロセッサ向けに、すべてのARM認定パートナーに対し出荷が開始されている。
また、シノプシスはARMパートナーに対し、DesignWareライブラリを通して、AMBA 2 IP、検証用IP (VIP)、AMBA 3 AXI VIP、といったIPを提供している。（プレスリリース要約）
2005年10月3日、ケイデンスは、東芝及び東芝マイクロエレクトロニクスが、ケイデンスのEncounter digital IC implementationテクノロジを使用して、最初のUniversalArray（UA）を適用したチップ設計のテープアウトに成功したと発表した。
プレスリリース：http://www.cadence.co.jp/news/print/h17-10-4.html
東芝のUniversalArray（以下、UA）は、新しいタイプのASICで、フロアプランが決定してからウエハのサインオフを行い、その後、マスク作成及び配置配線を同時に処理することで、設計段階から製造工程までの期間を短縮することができる。 また、UAは、インプリメンテーション及びタイミング検証を行っている間にウエハを作成することで、EDAテクノロジから製造工程までの工程連結を短縮することもできる。
ケイデンスのEncounter RTL Compilerの最適化テクノロジによって、東芝は、設計のインプリメンテーションの段階で、シグナル・インテグリティを考慮しながらタイミングを短期間に収束し、最高のQuality of Silicon（QoS：チップ・サイズ、スピード、消費電力など、設計の品質改善を詳細配線レベルまで計測する新しい尺度）を達成した。
尚、東芝はSoC Encounterを使用して既に二番目の適用製品の設計も開始しているという。
吉森 崇氏（株式会社東芝 セミコンダクター社、設計技術技師長）のコメント：
「UniversalArrayを適用したSoC設計プラットフォームにより、フロアプランニングが決定された後にウエハがサインオフされるようになり、設計期間の短縮に向けたキーとなる優位性が提供できるようになりました。ケイデンスのEncounter digital IC implementationテクノロジ及びSoC Encounter GPSは、初回のサインオフに必要とされる高い精度で設計性能を予測するシリコンの仮想プロトタイピング機能を提供してくれます。」
Wei-Jin Dai氏（米国ケイデンス、Platform Vice President&knm Digital IC Implementation）のコメント：
「東芝を始めとする重要なお客様との協業が次々と成功することで、市場におけるEncounterの評判もますます向上しています。今回のケースは、ケイデンスのEncounter platformが低消費電力に対応しながら、迅速に複雑で高性能なSoCを設計できることを示す良い例です。」
（プレスリリース要約）
2005年9月29日、マグマは、イメージ・プロセッサCleanCaptureのメーカであるNuCORE Technology社がBlast Creat、Blast Fusionを含むマグマ社のRTL-to-GDSIIデザインフローで標準化を行ったことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2005092901.htm
マグマ社の統合されたデザイン・システムによってNuCORE社がこの重要な設計の面積を16パーセント削減し、結果として製造コストとパッケージング・コストを大幅に削減できたことにより、マグマ社のフローの標準化が決定された。
また、設計を最終的なRTLからGDSIIまで行うにあたり、従来のソリューションと比較して設計時間を大幅に削減し、デジタル・カメラやカメラ付電話のようなバッテリーを使用したデバイスにとっては重要な条件であるリーク電流を約20パーセント削減することができたとの事で、NuCORE Technology社の従来のフローでは、ポイントツールをベースにしており、この設計の配線を完成させることはできなかったという。
NuCORE社社長兼CEO、James Chapman氏によると、もともと対象としていたチップのプロジェクトには4人のエンジニアが携わっており、4ヶ月間も投入したにもかかわらず配線を完了させることができなかった。しかし、マグマ社のツールを使用し、設計を完成させるために必要だったエンジニアはわずか2人で済んだという。 更に、設計の見通しを得ることができ、配線や過密問題を解決すると同時に、リーク電流を削減し、設計を一層小さなパッケージに収め、製造コストやパッケージング・コストをかなり削減することができたとしている。
マグマによると、今回、2名のエンジニアによって使用された設計ツールは、Blast Create、Blast Noise、Blast Rail、Blast Power、Blast Fusionの5製品で、わずか7日間でこの設計の配線性を決定することができたという。（プレスリリース要約）
2005年10月3日、サミット・デザインは、米CARDtools Systems社の NitroVP 製品および関連テクノロジーの独占ライセンスを獲得したと発表した。
プレスリリース：http://www.summit-japan.com/press/20051003LicensesNitroVP.pdf
NitoroVP は、バスアーキテクチャ戦略、ソフト/ハードの相互作用、コンポーネントのサイジング、パフォーマンス・ボトルネックなどのSoCアーキテクチャやパフォーマンス関連の問題を解決するために世界の大手エレクトロニクス企業で使用されている。 異なる抽象レベルでのハード、ソフト及びシステムに対し、完全なモデリングおよびシミュレーション環境を提供する NitroVP テクノロジーはOEM顧客に対してIPモデルを展開する機構としても役割を果している。
サミット・デザインの社長兼CEOであるEmil Girczyc氏は、今回の発表について以下のようにコメントしている。
「サミットのSystem Architectユーザは、ソフトウェアアーキテクチャに関するサポートの拡張を求めていた。NitroVP テクノロジーの採用は、その要求を満たすと同時にハード/ソフトのアーキテクチャ仕様を簡素化することができる。また、当社のESLツールへの投資は、システムレベルのアーキテクチャ設計環境の提供に拍車をかけることになるでしょう。」
NitroVP をSystem Architectと統合する事により、サミットはソフトウェア・アーキテクトに対してより高度なアーキテクチャ探索およびパフォーマンス解析機能を提供し、設計品質の向上と再設計の負担や実装までのスケジュール遅れを軽減するという。（プレスリリース要約）
2005年9月29日、英ARMは、NECエレクトロニクスにARM1156T2-Sプロセッサをライセンスしたことを発表した。
プレスリリース：http://www.jp.arm.com/pressroom/05/050929.html
ARMは2003年、ARM11プロセッサ・ファミリの先行製品でNECエレクトロニクスと協力することを発表している。
ARM11プロセッサ・ファミリは、バッテリ寿命を短縮することなく、高性能な次世代携帯電話の開発が可能で、既に携帯電話市場の32/64ビットマイクロプロセッサの90%以上（IMS Research 2005年4月の調査）に採用されているという。（プレスリリース要約）
2005年9月30日、アルテラは、丸文株式会社および橘テクトロン株式会社と日本における販売代理店契約を締結したことを発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/japan/nr-japan_distribution.html
丸文と橘テクトロンは、StratixシリーズおよびCycloneシリーズFPGA、MAXシリーズCPLD、HardCopyストラクチャードASIC製品、QuartusII 開発ソフトウェア、開発キット、およびNiosII エンベデッド・プロセッサやその他のIP製品といったシステムレベルのビルディング・ブロックを含むアルテラ・ソリューション全製品群の販売およびサポートを行う。
半導体商社大手である丸文株式会社は、国内外24拠点におよぶ世界規模の販売網に加え、幅広い顧客基盤と技術サポート力を誇り、アルテラのプログラマブル・ロジック・デバイス（PLD）製品および開発ツールをより迅速かつ効率的に出荷できる強力なロジスティックス能力を持っている。また、橘テクトロンは、広範な顧客基盤、技術サポート能力、および組み込みシステム、コンピューティング分野での専門知識を持っていることから、今回の販売代理店契約に至った。（プレスリリース要約）
2005年9月28日、大日本印刷は本年10月1日、北九州学術研究都市内に、大規模集積回路（LSI：Large Scale Integration）の設計等に関する研究開発拠点『DNPひびきの研究センター』を開設すると発表した。
プレスリリース：http://www.dnp.co.jp/jis/news/2005/050928.html
DNPは、『DNPひびきの研究センター』を開設することにより、北九州学術研究都市に集められたLSI開発の知識を有する豊富な人材や、多くの文献を取り揃えた図書館、情報センターなど、半導体製品開発の基盤を活用するとともに、産・学・ベンチャーとの連携を推進し、LSIやそのシステムに関する新規技術開発を行っていく。
今後、LSI設計会社である、100％子会社の株式会社DNPエル・エス・アイ・デザイン（本社：東京）の福岡デザインセンターとも連携し、LSI関連の事業を拡大することを目指し、また、優秀な研究開発技術者を積極的に採用し、開発体制を強化していく予定。（プレスリリース要約）
2005年9月28日、EDAコンソーシアム（Electronic Design Automation Consortium）は、2006年7月24?28日サンフランシスコで開催される第43回DAC（Design Automation Conference）の論文募集を開始したと発表した。
EDAコンソーシアムURL：http://www.edac.org/
第43回DAC URL：http://www.dac.com/43rd/index.html
論文の受付締め切りは、2005年12月19日17：00（現地時間）
DACのWebサイトにて電子ファイルで送付しなければならない。
尚、論文テーマとしては、設計ツール、設計手法およびケース・スタディ、組込み設計などのトピックスが注目され、企業にも論文、審査員、チュートリアル及び特別セッションのリクエストなどの提出が求められている。（発表資料要約）
2005年9月26日、米フォルテは、同社の動作合成ツールCynthesizerの新バージョンｖ2.5を発表した。
プレスリリース：http://www.forteds.com/news/pr092605j.pdf
今回発表されたｖ2.5のサポートする主な機能は以下の通り。
■自動消費電力見積：
米Sequence Design社との連携により、Cynthesizerユーザは、Sequenceの PowerTheaterを利用してRTLとゲートレベルでの消費電力を自動的に測定する事が可能。
■フォーマル検証：
米Cadence社との連携により、Encounter Conformal Equivalence Checker を利用してRTLとゲートレベルのフォーマル検証を行う事が可能。
■モジュール・インタフェースIP
再利用可能なインタフェースIPを作成することができ、それをターゲットにRTL合成を行うことが可能。
また、Cコードの型宣言を変更するだけで、様々なインタフェースオプションの what-if 解析を実行する事もできる。
■FPGAプロトタイプ
ASICに加えFPGAをターゲットとする合成もサポートし、合成結果をSynplicity社の Synplify Pro で論理合成することにより、FPGAによるプロトタイピングを行うことが可能。
■解析機能の強化
HTMLベースの解析機能が強化され、デザインの解析、トレードオフを容易に実行することが可能。
?RTLコードからオリジナルCコードへのリンク
?サイクル毎の詳細なリソース スケジュール情報
?リソース利用情報
?ファンクション ユニットの共有情報
?ユーザ拡張可能APIを使用したカスタムレポート
これら新機能により、設計のより早い段階で問題を発見する事が可能となり、システムレベル設計手法の促進と同時に、合成時間の短縮と合成結果の品質向上を実現できるという。
（プレスリリース要約）
2005年9月27日、ザイリンクスは、自動車の車載電子機器のコントロール ネットワーク CAN（Controller Area Networks) 用の検証済みFPGA IP コア「CAN LogiCORE」を発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/ip/0590canip_j.htm
CAN LogiCOREは、CAN プロトコルを実行するための機能 性能のフル セットを提供するもので、CANソフトIPコアは、単独またはザイリンクスが提供しているエンベデッド MicroBlaze および PowerPC プロセッサとの組み合わせで使用することができるほか、同社のPLDであるXAファミリと組み合わせても使用することも可能。
尚、Xilinx CAN LogiCORE IP (DO-DI-CAN) はすでに利用可能であり、ライセンス料は 18&knm000 米ドルに設定されている。
（プレスリリース要約）
2005年9月26日、スーパーコンピュータの世界的大手企業である米Cray社と英セロックシカ社は、Cray社のユーザーがセロックシカのCベースハードウェア設計ツールDK Design Suiteを利用し、Cray XD1 スーパーコンピュータに搭載されているFPGAを用いて、アプリケーションの処理速度を向上させる事ができるようになったと発表した。
プレスリリース：http://www.celoxica.co.jp/corporate/pressreleases/show_release.asp?DocumentID=378
FPGAを搭載するCray XD1システムのユーザーは、FPGAを高速のコ・プロセッサとしてプログラムすることにより、アプリケーションの処理速度を高めることができ、メイン・プロセッサの一部をFPGAにインプリメントすることにより演算処理速度を向上させ、演算負荷を抑える事が可能。その結果、ユーザーは短時間でコンピュータシステムの肥大化を避けることができるだけでなく省電力にも貢献することができるという。
この技術は、アプリケーション実行時にボトルネックとなる箇所を効率よくFPGAを用いて最適化できる、リコンフィギュラブル・コンピューティングとして知られており、この技術が有効なアプリケーションには、耐震工学，宇宙物理学，バイオテクノロジ，財務モデリング，など数値計算を求められる研究分野などがある。（プレスリリース要約）
2005年9月26日、IEEEは、検証言語PSL（Property Specification Language）規格を承認したと発表した。
プレスリリース：http://standards.ieee.org/announcements/pr_1850psl.html
新たな規格として承認された、IEEE1850 PSL(Property Specification Language)は、IEEE Standard AssociationのCorporate Programの中で開発されたもので、Accelleraのプロパティベースの検証言語 PSL1.1をベースに、VHDL、Verilog、SystemVerilog、SystemC、および他のシステム設計言語などの混在記述との互換性をとるインタフェースが組み込まれている。
IEEE 1850 Working Groupのチェアマン ハリー・フォスター氏は、IEEE1850 PSLについて、「この規格はデザインサイクルの60パーセント以上を占める、複雑なハードウェア検証を軽減する。」とコメントしている
Accelleraホームページ：http://www.accellera.org/home
2005年9月28日、アクテルは、自社の不揮発性FPGAのパワーアップ・タイム（電源投入後、動作が開始するまでの時間）が他社のSRAMベースFPGAと比較して最大4&knm000倍高速であり、プログラマブル・ロジック業界最速のパワーアップ時間を誇ることを発表した。
プレスリリース：http://www.actel.com/intl/japan/company/press/2005pr/0928_LAPU.htm
アクテルのFPGAの最大の特徴は、ワンチップで電源投入後即動作（live at power-up、LAPU）する特性をもつという点で、これにより、パワーアップと初期化用の追加回路が不要となり、トータル・システム・コストを削減することができる。
アクテルはこのメリットを生かし、電源投入後即動作するデバイスを容易に選択できるよう、各種半導体ソリューションの初期化能力を定量化するLAPU分類システムを新たに開発し、パワーアップ時間における比較結果やこのLAPU分類システムに関する情報を公開している。
ライブ・アット・パワーアップ・ホワイト・ペーパー：http://www.actel.com/documents/LAPU_WP.pdf
また、アクテルのオンラインLAPUリソース・センター（LAPU Resource Center）では、設計者を対象に、FPGA設計のパワーアップの問題に関連する情報を提供しており、ホワイト・ペーパー、製品情報カタログ（PIB）、アプリケーション･ノート、その他技術情報へのリンクが施されている。
LAPUリソース・センター：http://www.actel.com/products/rescenter/lapu/index.html
電源投入後即動作する特性を持つアクテルの不揮発性FPGAは、電圧を上げる時にシステム起動タスク、システム・コンフィグレーション、監視を支援できる唯一のデバイスで、即時のパワーアップやトータル・システム・コストの削減が求められる自動車、民生機器、医療機器、軍需用途などの分野に最適であるという。（プレスリリース要約）
2005年9月26日、テンシリカは、ワイヤレス・ソリューションのリーディング・プロバイダである米Atheros Communications&knm Inc. がテンシリカのXtensaプロセッサ・コアを、同社の設計する次世代製品のためライセンス契約を結んだと発表した。
プレスリリース： http://www.tensilica.co.jp/html/press/Atheros-0926.html
Atheros Communicationsは、ワイヤレス通信製品向け半導体システム・ソリューションを開発するリーディング・プロバイダで、ワイヤレス・システム技術と高性能RF、ミックスシグナルならびにデジタル半導体設計スキルを組み合わせることにより高度に統合されたチップセットを提供している。
Atheros社の技術はパーソナル・コンピュータ、ネットワーク機器ならびにハンドセット製造メーカー等、主要な企業で幅広く採用されており、今回テンシリカのXtensaを採用した理由を「その高いパフォーマンス、低消費電力と小さな面積が、超小型ワイヤレス・アプリケーション全般に理想的だから」と述べている。（Atheros CommunicationsのVP of Engineering、Rick Bahr氏）
（プレスリリース要約）
2005年9月26日、シノプシスは、SystemVerilogのテストベンチ自動生成ツール「Pioneer-NTB」を発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2005/pioneer_ntb_pr.html（米国）
http://www.synopsys.co.jp/pressrelease/2005/20050926-1.html（日本）
VCSの技術によって構築されているPioneer-NTBは、テストベンチの自動生成ツールで、機能カバレッジ、アサーション解析、検証IPなどが統合され、同社のVerilogシミュレータVCSの他にメンターのModelSim、ケイデンスのNC-Simなどサードパーティーツールと繋げて使用する事ができる。
また、Pioneer-NTBには、SystemVerilogとOpenVeraをサポートするシノプシスのネイティブ・テストベンチが組み込まれているほか、同日、合わせて発表されたVCS Verification Library を用いることにより、テストベンチ、機能カバレッジ、アサーション、検証IPの最適化を行う事もできる。更に、 搭載されるグラフィカルなデバッグ環境を持ちいる事により、テストベンチとアサーションのデバッグも可能だという。
Pioneer-NTBは、Veraユーザ及びPioneer-NTB新規ユーザにPioneer-NTBとVeraを統合したシングルパッケージとして提供され、OpenVera言語もサポートされる。現在は特定顧客のみの提供で、一般顧客への提供は2005年12月より開始される予定。（プレスリリース要約）
2005年9月26日、シノプシスは、VCSベリフィケーション・ライブラリのリリースを発表した。
プレスリリース：
http://www.synopsys.com/news/announce/press2005/snps_intro_vcs5x_pr.html（米国）
http://www.synopsys.co.jp/pressrelease/2005/20050926-6.html（日本）
VCSベリフィケーション・ライブラリは、DesignWare検証IP上に構築されており、同社のVerilogシミュレータVCSや同日新たに発表されたテストベンチ自動生成ツールPioneer-NTBと合わせて用いる事により検証時間を最大1/5に短縮することができるという。
VCSベリフィケーション・ライブラリの具体的な中身としては、10&knm000種以上のメモリ・モデル、AMBA 3 AXI、AMBA 2.0、PCI Express、USB、Serial ATA、10Gイーサーネットなどの業界標準のバス・プロトコル向けの検証用IPが含まれている。また、これら検証用IPには、トラフィック・ジェネレータやバス・プロトコルの機能カバレッジやプロトコル違反を特定するモニターが含まれている。
更に、VCSベリフィケーション・ライブラリは、リファレンス・ベリフィケーション・メソドロジ（RVM）もサポートしており、ライブラリの組み合わせや再利用が可能な検証環境を構築でき、検証実例を活用することも可能。RVMは、SystemVerilogやOpenVera言語をサポートし、カバレッジ・ドリブンや制約条件付きランダム・テクニックを使用している。
VCSベリフィケーション・ライブラリは、現在出荷中でDesignWare検証用IPを使用する既存のユーザは、シノプシスのウェブサイトから最新バージョンをダウンロードすることが可能。追加のコストは一切かからない。（プレスリリース要約）
2005年9月21日、米LSIロジックは、事業戦略についての説明会を行うと同時に、同社のSAS（シリアル・アタッチド・SCSI）の市場シェアが80％を超えたと発表した。
プレスリリース：http://www.lsilogic.jp/newsarchives/release/pdf/2005/050921.pdf
SASは、従来のSCSIの後継規格で、データ転送速度と拡張性に優れた次世代HDDインタフェースとして注目されている。
同社は、既にSASのコントローラー・チップを米ヒューレット・パッカード、米デル、米サン・マイクロシステムズ、富士通シーメンス、などの主要なサーバ及びストレージ・ベンダーに供給しており、今後は国内においても、NECや富士通などが同社のSAS製品を搭載したサーバ製品を出荷する予定であるという。また、ハードディスク・ドライブについても、日立や富士通などのハー大手ベンダで同社の製品が採用されている。
今年5月に同社のCEOに就任したアビ・タルウォーカー氏（元Intelヴァイスプレジデント）は、同社のSAS製品に関する戦略の成功と今後の更なる成長性を語り、市場牽引の意気込みを表明した。
同社はSAS関連製品で、今後3年間に全世界で4億5000万ドルの売り上げを見込む。
2005年9月21日、米シノプシスは、SystemVerilogの検証用ライブラリVMM Standard Libraryを発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2005/snps_sourcode_licsvpr.html
発表されたVMM Standard Libraryは、シノプシスと英アームの技術者によって書かれたSystemVerilogの検証手法に関する技術書「Verification Methodology Manual for SystemVerilog」に記述された検証手法を実現するための検証ライブラリで、IEEE P1800 SystemVerilogに準拠しており、シノプシスのVCSソリューションによって検証されている。
現在、シノプシスのVCSユーザに対しソースコード提供が開始されており、年内にはVCSユーザ及びシノプシスの SystemVerilog Catalyst Program members への無償配布が開始される計画だという。
VMM：「Verification Methodology Manual for SystemVerilog」は、2005年9月21日に米Springer Science + Business Media社より発売された。 著者は、シノプシスのJanick Bergeron氏、Eduard Cerny氏およびARMのAlan Hunter氏、Andrew Nightingale氏。 価格は129米ドルで、各国で販売される予定。（プレスリリース要約）
2005年9月22日、ソニーはグループ経営方針説明会を開催し、グループ全体で1万人の人員削減を柱とする中期経営計画を発表した。
プレスリリース：http://www.sony.co.jp/SonyInfo/News/Press/200509/05-050/index.html
ストリンガー会長と中鉢良治社長の体制で練られたソニー再建策の要点は以下の通り。
■エレクトロニクス事業の復活を最優先
■エレクトロニクス事業に人材や投資を集中し現行のカンパニー制を廃止
■グループ全体の社員約15万人のうち、2007年度末までに国内4000人、海外6000人の人員を削減
■世界全体の製造拠点を11ヶ所閉鎖し、65ヶ所から54箇所に再編
■2007年度末までに2000億円のコスト削減を実現
■保有資産を見直し、株式・不動産など1200億円分を売却
尚、ソニーはエレクトロニクス事業の改革に集中するため、予定していた金融部門の持ち株会社の株式公開は、2007年度以降に延期し、上記した再建策のもとエレクトロニクス、ゲーム、エンタテインメントの3事業をコアに巻き返しを図る。
2005年9月21日、OCP-IP（Open Core Protocol International Partnership ）は、米CoWare社と米MIPS Technologies社を Outstanding Contributor of the Year Award for 2005 の受賞者として発表した。
プレスリリース：http://www.ocpip.org/pressroom/releases/2005_Press_Releases/contributor_2005
CoWare社は、OCP-IPのシステムレベル・デザイン・ワーキンググループにおいて、システムレベルモデルの生産性の向上とモデルの相互運用性の改良に貢献する、SystemCのTLMチャネルVer2.1.1を開発し、その方法論を「OCP TLM for Architectural Modeling」という論文にまとめた実績がOCP-IPに認められた。
一方、MIPS社は、OCP-IPの仕様ワーキンググループにおける業績が認められたという。
OCP-IPは毎年、OCP-IPの普及に貢献した企業に対し同賞を贈っている。（プレスリリース要約）
2005年9月25日、ディープインパクト（3歳牡・鹿毛）は、第4回阪神競馬6日目11Ｒ 神戸新聞杯(GII、芝2000ｍ) に出走し、一番人気に応え、後続に2馬身半差をつける圧倒的な実力で連勝を飾った。
ディープインパクトは、国内EDAベンダの老舗である株式会社図研の代表取締役社長 金子真人氏の保有する国内屈指の競走馬で、今年の春には皐月賞、ダービーとG?レースを連覇。シンボリルドルフ以来、21年ぶりの無敗のG?3冠を目指しており、3歳馬にして、既に中央競馬での獲得賞金は4億円を突破している。
金子氏の所有する競走馬は、このディ?プインパクトを含め2005年8月末時点で61頭を数え、競馬会では「金子馬」と呼ばれ注目を集めており、今年は全体で既に計48勝という好成績を上げている。
今回のディープインパクトの勝利によって、目指す菊花賞制覇＝無敗の3冠達成への期待は一気に高まっており、今後も秋競馬の話題を独占し続けるであろう。
尚、ディープインパクトの次の出走レース菊花賞は10月23日に京都競馬場にて開催される予定。
金子馬応援サイト：http://gtv.vis.ne.jp/index2.htm
2005年9月20日、東芝は、Cellとその周辺チップをセットとしたCellチップセット、およびCellを用いたシステムの開発評価用ハードウェアおよびソフトウェアのセットであるCellリファレンスセットを開発したと発表した。
プレスリリース： http://www.toshiba.co.jp/about/press/2005_09/pr_j2002.htm
今回開発したCellチップセットは、Cellプロセッサ、およびCellと外部の画像・音声入出力機器をつなぐインターフェース・チップ（Super Companion Chip）、Cell駆動に最適な電源システム・チップで構成される。
また、Cellリファレンスセットは、Cellチップセットと各種インターフェースなどを実装した基板と、システムの安定動作に必要な冷却装置などを筐体に収めた開発支援セットで、DVDやHDDドライブなどの周辺機器も組み込まれている。
ソフトウェア関係は、OS等の基本ソフトウェア、ミドルウェア、開発環境を用意し、これらのハードウェアとソフトウェアをセットとして組み込むことにより、開発者のニーズに応じた動作検証が直ちに可能になり、応用システムのハードウェア／ソフトウェア開発の両面から開発期間の短縮やコスト削減が可能となるという。
Cellのチップセットとリファレンスセットは、Cellを活用したデジタルメディア機器やコミュニケーション機器等の企画・開発の促進を目的としており、これらの活用により、Cellの特徴である「マルチタスク・リアルタイム処理」機能を実現する新たな応用システムの開発が可能となる。
販売開始時期は、2006年4月以降の予定で、10月4日より幕張メッセで開催されるCEATEC JAPAN 2005 の東芝ブースにおいて、展示およびデモンストレーションが行なわれる予定。
2005年9月20日、米Legend Design Technology社(カリフォルニア州・サンタクララ）は、回路シミュレーションの多重処理を管理するツール「CharFlo-MonteCarlo!」をリリースしたと発表した。
ホームページ：http://www.legenddesign.com/
この管理ツールは同社の回路シミュレータのAPI「MSIM API」にバンドルされた形で提供され、統計的なSpiceモデルの解析や歩留り向上に役立つという。
CharFlo-MonteCarlo!は、?コンカレントな回路シミュレーションのコントロール、?統計的な入力コントロール、?結果解析およびコンピュータ・リソースの管理、の3つの機能を備えており、TSMC社、UMC社をはじめとしたメジャー・ファウンドリのSpiceモデルをサポートする予定。
同社は、実際のシリコンを反映することができるシミュレーション結果を得るためには、統計的なSpiceモデルの採用が必要で、統計的なSpiceモデルによって、回路の動作を正確に予測することができるとしており、開発されたCharFlo-MonteCarlo!は、そのためのツールという位置付けとなる。
製品は既に出荷を開始しており、価格は永久ライセンスで2万米ドルからとなる。
尚、日本国内での発売は明らかではないが、同社のSRAM向けライブラリ作成ツール「CharFlo-Memory!」は、JEDATが代理店として販売を行なっている。
JEDAT関連ページ：http://www.jedat.co.jp/product/product_charflo.html
2005年9月19日、米シノプシス社（Synopsys&knm Inc. カリフォルニア州・マウンテンビュー）は、ダイおよびパッケージのフロアプランニングと解析をコンカレントに実行する新製品 JupiterIO を発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2005/20050920.html
JupiterIOは、フリップチップ・デザイン・フローを対象にしたツールで、同社のGalaxyデザイン・プラットフォームのフロアプランニング・ソリューションとして、生産性向上とコスト削減を実現する。
JupiterIOは、同社のフロアプランニング・ツールJupiterXT上で動作するツールで、Galaxyデザイン・プラットフォームにおけるコンカレント・フロアプランニング最適化機能を拡充する。
具体的には、ダイ上のシステムとパッケージの両方を制約条件としてチップレベルのフロアプランニングを行なう「パッケージの影響を考慮したメソドロジ」をサポートしており、チップおよびパッケージ・データベースの両方に同時にアクセスできるため、ダイとパッケージの接続に係わるインターフェイスの主要コンポーネントのトレードオフや評価を同時進行で用意に実行できる。 この機能は、従来のコンカレントではないフリップチップ・デザイン・フロー、すなわち一端決定したフロアプラン・データを用いてI/Oとパッケージのデザインを進めていく場合に発生するタイミング遅延やイタレーションを削減するという効果を発揮する。
これにより、パッケージとダイの間の配線を考慮した上で、デバイスの性能向上、コスト削減、そしてテープアウトまでの期間短縮を達成できる設計が行えるようになり、増加するフリップチップのマーケット需要に対応することができる。
関係各社のコメントは以下の通り。
■Tundra Semiconductor社、エンジニアリング・ディレクタ Bryan Peter氏：
「我々の最新製品に求められている性能を達成するために、当社ではより多くのデザインをフリップチップ方式へと移行いたしました。JupiterIOを、我々のGalaxyデザイン・プラットフォーム・ベース設計フローに採用したことにより、IOプランニングに要する期間を最大70%短縮し、プランニング段階におけるイタレーションを大幅に削減できると考えています。今後我々が開発していくすべての新規フリップチップ・デザインにとって、JupiterIOは最有力のソリューションです。」
■シノプシス インプリメンテーション・グループ 上級副社長兼ジェネラル・マネージャー Antun Domic氏：
「シノプシスは、Agere社やTundra社といった最先端半導体企業様と緊密に協力しており、シリコン領域とパッケージ領域の橋渡しをし、より低コストでより迅速にフリップチップ・デザインを実行できる手段を提供しております。JipiterIOをご採用いただくことにより、この成長著しい設計分野の独自のニーズに対応し、デザイン・プランニングの初期段階においても、パッケージを考慮したデザインが可能になります。こういったニーズを満たしていくため、今後もGalaxyデザイン・プラットフォームにおけるコンカレントな最適化機能をより一層拡充して参ります。」
尚、JupiterIOは、2005年9月19日より出荷を開始している。
2005年9月12日、米ケイデンス社（Cadence Design Systems inc.カリフォルニア州・サンノゼ）は、新たな物理検証システム、Cadence Physical Verification System（以下PVS）を発表した。
PVSはデザイン・ルール・チェック（DRC）及びレイアウトVSスケマティック比較検証を行なう検証システムで、従来手法と比較して大幅にランタイムが削減されているという。
プレスリリース：http://www.cadence.co.jp/news/h17-9-14b.html
PVSは、新たな手法を用いて設計データを処理することによって、これまでは限界があったツールの処理能力を飛躍的に向上させ、多くのCPUを使用すればするほど、設計規模に対してリニアに近い処理能力を実現し、物理検証のサイクル期間及び設計全体のサイクル数を大幅に削減することができる。 また、PVSは、コンカレントなデバッグ機能を備えており、OpenAccess 2.2を通じてデバッグ結果をVirtuosoベース環境へ反映させることができるため、設計者は、物理検証作業を進めながらバグを修正するという並行作業ができるようになり、バグ発見を早め検証時間の短縮する。
また、PVSは、ケイデンスのVirtuosoやEncounter platform、寄生容量抽出ツール、RETツールと統合されおり、同社の製品セグメント化戦略に基づき、単一のCPUデスクトップで稼動するPVS L とパラレルな処理が可能なPVS XL に分けられており、設計の複雑度に応じて段階的に製品が提供される形となる。
関係各社のコメントは以下の通り。
■富士通株式会社、電子デバイス事業本部 テクノロジ開発統括部 統括部長 兼 テクノロジ開発統括部 第一開発設計部 部長 市野 尚治氏：
「ケイデンスのPVSは、最先端の90ナノメーター以下の設計に向けた弊社のニーズに対処する最先端のソリューションであり、65ナノメーター及びそれ以下に求められるパフォーマンスのスケーラビリティを提供してくれます。このシステムは、目覚しいパフォーマンス、コンカレントな検証結果のレポート機能、そしてVirtuoso platformやOpenAccessとの優れたインテグレーションを提供しています。PVSは、弊社の世界中の設計チームによって90ナノメーター及び65ナノメーターの実設計において物理検証用に使用されており、その優れた拡張性により、将来は、製造工程や歩留まりの最適化に対処するためにも使用される予定です。」
■米国ケイデンス Vice President&knm Design for Manufacturing Dr. Marc Levitt氏：
「ケイデンスのPVSは、設計チームが従来のツールを使用して一晩中、あるいは何日もかかって行っていた最先端の設計の処理を、昼食を取る間に完結できます。この新しいシステムは、最先端をゆく我々のお客様の大規模設計に対するスループットへの要求に応えるばかりでなく、45ナノメーター及びそれ以下の将来の需要にも対処可能なパフォーマンスの拡張性を提供します。」
2005年9月15日、株式会社富士通研究所（神奈川県・川崎市）は、論理回路が中性子によって誤動作するソフトエラーの予測技術を開発したと発表した。
この技術により、45ナノメートル世代LSIの論理回路におけるソフトエラー発生率の予測が可能となり、ソフトエラーに強いLSIの設計が可能となるという。
プレスリリース：http://pr.fujitsu.com/jp/news/2005/09/15.html
LSIの高集積化および微細化が進むにつれ、中性子などによって回路が誤動作するソフトエラーが顕在化してきている。そういった背景をふまえ、ソフトエラーに強いLSIの設計を支援する技術として、今回の新技術が開発された。
開発された論理回路向けソフトエラー予測技術の特徴は以下の通り。
■論理回路におけるエラーの伝搬をモデル化
論理回路をそれと等価なインバーター列で表現し、さらに回路中で発生したノイズパルスの伝搬と、エラーになるタイミングをモデル化することで、高速なシミュレーションを可能とた。
■論理回路用ソフトエラー評価システムを構築
従来開発していたメモリ用のソフトエラーシミュレーターに、回路シミュレーターを組合せ、上記モデルに基づく論理回路用ソフトエラー評価システムを構築した。
同社は、今回開発したシミュレーターを論理回路のソフトエラー予測に適用し、45ナノメートル世代LSI以降に対して、ソフトエラーに強い論理回路の設計技術開発につなげてくという。
2005年9月12日、米ケイデンス社（Cadence Design Systems inc.カリフォルニア州・サンノゼ）は、同社のキット戦略における初のキットと製品セグメント化戦略における新たな製品群をそれぞれ発表した。
プレスリリース：
http://www.cadence.co.jp/news/h17-9-13a.html
http://www.cadence.co.jp/news/h17-9-13b.html
初のキットとして発表されたのは、AMS Methodology Kit で、ワイヤレス、有線及び家電製品向けデバイスの設計課題を解消し、より早く確実な設計サイクルの実現を狙ったキットとなる。
AMS Methodology Kit は、Virtuoso custom design platform上に構築され、Encounter digital implementation platform及びIncisive(R) digital verification platformとリンクしている。キットにはIPの再利用化及びプロセス・マイグレーションに対応するAMS Block Flow、AMS Top-Level Flow、Analog Driven Physical Implementation Flow、Generic Process Design Kit、シミュレーションのセットアップなどが備えられ、AMS設計の予測性やリスクに影響を及ぼす主要な生産性の課題に対処することができる。
更に、もう一つARMプロセッサ向けのOptimization Methodology Kitが合わせて発表された。
Optimization Methodology Kit は、ARM社との協業によって構築されたキットで、ARMのコア及び物理ライブラリを利用した設計のパフォーマンスを向上し、消費電力及びチップサイズを削減することができるという。
また、ケイデンスは、設計の複雑度に応じて様々なレベルのテクノロジをユーザに提供する製品のセグメント化戦略を発表し、それに基づく製品群として、新たなEncounterシリーズを合わせて発表した。
Encounterシリーズは新たに L、XL、GLXの３段階に区分されることになり、Encounter Lシリーズは、150ナノメーター及びそれ以上のプロセスで、500万ゲート以下の比較的シンプルなフラット設計、Encounter XLシリーズは、130、90、及び65ナノメーターのプロセスで、500万ゲート以上の大規模設計、高性能な階層設計をターゲットとしている。
Encounter XLシリーズには、MasterPlan 自動マクロ配置及びフロアプランニング・テクノロジが組み込まれており、予測された配線長によって最適化を行う従来の自動化手法とは異なり、チップ上の信号のフロー全体を最適化し、ごく短期間で、高品質なチップ設計を実現できるという。
Encounter LおよびXLシリーズは2005年9月から、Encounter GXLシリーズは、2005年の第四四半期からデリバリーが開始される予定。
関係各社のコメントは以下の通り。
■Robert Bosch&knm GmbH社 Senior Director Methods Tools and Technologies&knm Automotive Electronics Dr. Peter van Staa氏:
「ケイデンスの今回のキットの取り組みに賛同し、弊社は不良品をゼロにする品質を保ちながら、より短期に、より確実な設計サイクルで複雑化する課題に対処するため、ケイデンスのAMS設計メソドロジ及びフローを導入しました。ケイデンスの高精度なシリコンを達成するメソドロジ及びフロー・インプリメンテーション向けのVCADサービス設計によってもたらされた設計機能及び生産性の向上は、弊社の今後の前進のためにも不可欠です。」
■IBM社 Systems & Technology Group、Director、Foundry Products Ken Torino氏：
「IBMのCMOS8RFは、Bluetooth、LAN、ワイヤレスの携帯端末、及びGPSなどのアナログのアプリケーションにかけては理想的な半導体技術であることが実証されています。 この度、業界をリードするIBMのProcess Design Kits (PDK)は、CMOS8RF向けを始めとして、ケイデンスのAMS Methodology Kitとの互換性を確立しましたが、その結果、IBMをファウンダリとして使っているお客様は、ケイデンスの統合されたメソドロジ・ソリューションへのアクセスを得られるので、お客様には設計上の課題解決に注力して頂くことが可能になります。」
■米国ケイデンス Senior Vice President of Marketing Ajay Malhotra氏：
「これらのキットは、お客様の最終製品に応じてより高い水準の生産性を提供するケイデンスの戦略を示しています。ケイデンスは、2005年の第一四半期に、Virtuoso Wireless Flowsの提供を開始しました。今後もさらにターゲットを絞ったキットを提供していきますので、お客様は、近い将来、ワイヤレス、ネットワーキング、及び家電の分野で、さらなるキットがケイデンスから発表されることを期待いただけます。ケイデンスはこれらのキットにより、リスピンの削減、及び設計の生産性の向上などの設計上の重要な課題の解決に注力していきます。」
■株式会社ルネサステクノロジ、製品技術本部 設計技術統括部副統括部長 三輪久晴氏:
「我々は、実設計向けにMasterPlan自動フロアプランニング・テクノロジの使用を開始しましたが、それによって以前は何日、あるいは何週間もかかっていた何百、何千ものハード・マクロを含む数百万ゲート規模の設計のフロアプランを、数分、あるいは数時間で自動的に生成することができました。MasterPlan機能は、高度に複雑なナノメーターの設計における設計サイクル全体を短縮するという弊社のゴールには欠かせないテクノロジです。」
■株式会社半導体理工学研究センター、執行役員開発第一部長 西口信行氏：
「多くの複雑な設計は、何百というハード・マクロから構成されています。そのような設計においてフロアプランを自動的に生成することは、大きな課題です。我々は、ケイデンスのMasterPlanテクノロジを初期段階から評価しており、市販されている他のツールよりもはるかに優れたフロアプランを生成する能力を備えていることを確認しました。MasterPlan機能によるフロアプランの結果からスタートすることで、我々の設計者は、最終のフロアプランに到達するまでの設計期間を大幅に短縮しました。我々は、今後も将来のICの実設計に適用するため、自動フロアプランニング・テクノロジのさらなる向上に期待しています。」
■米国ケイデンス Corporate Vice President、R&D Wei-Jin Dai氏：
「ケイデンスは、最新のICインプリメンテ?ション・テクノロジをお客様にご提供できることを喜ばしく思っております。MasterPlan自動フロアプランニング機能を含むXLシリーズによって、Encounter platformはハイエンド・デジタルIC設計におけるリーダーシップをさらに強化し、同時にEncounter L シリーズでは大半の一般の設計者の皆様のニーズに応えていけるものと考えます。」
2005年9月14日、英アーム社（ARM Ltd. ケンブリッジ）と米ケイデンス社（Cadence Design Systems inc.カリフォルニア州・サンノゼ）は、両社共通のユーザのために、デザイン・チェーンにおける協業体制を強化したと発表した。
プレスリリース：
http://www.jp.arm.com/pressroom/05/050914.html （ARM）
http://www.cadence.co.jp/news/h17-9-14a.html （Cadence）
この協業体制の強化は、デジタルIC設計、消費電力コントロール、及び検証分野において、特定のアプリケーション向けのニーズに対応した新しいソリューションを提供することを目的としており、その最初の成果として、今回、ARMプロセッサ向けのCadence Optimization Methodology Kitが発表された。
このキットには、下記ソリューションが含まれており、ARMのコアをベースにしたチップ設計のパフォーマンスを向上することが可能で、消費電力およびチップサイズを削減できるという。
■ARM-Cadence Reference Methodology
■Encounter RTL Compiler synthesis
■First Encounter silicon virtual prototyping
■ARM Artisan Sage-Xフィジカル・ライブラリ向けのフロント・エンド・ビュー
（TSMC 130及び90ナノメーター・プロセスに対応）
■サービス及びサポート
※ARM-Cadence Reference Methodology：
パフォーマンス、消費電力、チップサイズの結果予測が可能なリファレンス・メソドロジ
尚、両社は今後もシリコン・デザイン・チェーン・イニシアティブを通じて行ってきた取組みを強化し、さらなる低消費電力設計機能の開発、e、SystemC、及び SystemVerilogなどのシステム言語へのサポート、最新のプロセッサ・コア、システム検証、ケイデンスが開発したECSM（effective current source delay model）の拡張などを進めていくとしている。 今回発表された、ARMプロセッサ向けCadence Optimization Methodology Kit は、2005年10月より提供が開始される予定。
関係各社のコメントは以下の通り。
■沖電気工業株式会社 半導体事業グループ シリコンソリューションカンパニー デザイン本部 プラットフォーム設計部 浦浜 正和氏:
「沖電気では、弊社のuPLAT SoC System LSI Design Platform をベースとし、ARM946E-Sを組み込んだ設計にEncounter RTL Compilerを使用することで、大幅な消費電力及びチップサイズの削減を実現しました。我々はケイデンスとARMの協業により完成したARMプロセッサ向けのOptimization Methodology Kitがさらに効率化されたフローを提供し、ユーザーにとって大きなメリットをもたらしてくれることに期待しています。」
■ARM社 Executive Vice President of Marketing Mike Inglis氏：
「ARMとケイデンスは、両社の共通のお客様に最高のサポートを提供するために、ARM-Cadence Reference Methodologyを開発しました。しかしながら、設計作業が複雑さを極めるにあたり、低消費電力やより高いパフォーマンスに対する要求が高まってきたため、シリコン・デザイン・チェーン・イニシアティブのような取組みを通じて、ケイデンスと共同して設計ソリューションの統合や検証のレベルを引き上げる決断をしました。両社の協業によって構築されたこの新しいメソドロジ・キットは、ARMコアをベースにお客様のターゲットとする消費電力、パフォーマンス、チップサイズを実現するために必要なテクノロジ、サポート、トレーニングを提供します。」
■米国ケイデンス Senior Vice President of Industry Alliances Jan Willis氏：
「水平分業化が進んでいる今日のデザイン・チェーンにおいては、設計プロセスを大幅に簡素化するためにさらに統合された協業体制が必要です。このメソドロジ・キットは、ケイデンスとARMの専門性を有効活用し、両社のお客様が各々のターゲット市場に特有なスピード、チップサイズ、消費電力などの目標をを迅速に達成することを可能にします。」
2005年9月12日、米ザイリンクス社（Xilinx inc. カリフォルニア州・サンノゼ）は、PowerPC および MicroBlaze 開発キットの「Virtex-4 FX12 Edition」をリリースしたと発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/embedded/0589fx12kit_j.htm
FX12 Edition は、PowerPC 405 ハード プロセッサおよび MicroBlaze ソフト プロセッサの両方をサポートしており、設計者はこの開発キットを用いることで、目的のアプリケーションに最適なプロセッサを選択し、完全なシステムを迅速に設計することが可能になる。
開発キットの構成は以下の通り。
■Virtex-4 ML403 開発ボード
■Platform Studio エンベデッド ツール (EDK) 、ISE FPGA デザイン ソフトウェア
■60 以上の IP コアを含む強力なペリフェラル サポート
■JTAG プローブ (USB とパラレルの選択が可能)
■シリアルおよび Ethernet ケーブル、局部電源、設定済み FLASH デバイス
■様々な検証済みリファレンス デザインおよび取扱い説明書
開発キットの価格は895米ドルで、既に出荷が開始されている。
2005年9月12日、韓国中央日報は、三星（サムスン）電子（Samsung Electronics Co.&knm 韓国・ソウル）が世界で初めて、16ギガビット容量のNAND型フラッシュメモリー量産技術の開発に成功したと報じた。
またサムスンは、業界最小の720万画素CMOSイメージセンサー（CIS）の発表も合わせて行い、高容量・低電力のモバイルCPU、MP3用ソリューション、スマートカード用ソリューションなど3種類の新製品の量産開始も明らかにしたという。
以下、三星電子半導体総括社長 黄昌圭（ファン・チャンギュ）氏のコメント。
「50ナノ技術を適用した今回の16ギガビットチップだけで、2010年までに総300億ドル規模の市場が創出されるだろう」
「2000年前の紙の発明が情報伝達の新紀元を開いたように、今後はフィルム、テープ、コンパクトディスク（CD）など携帯可能なあらゆる電子製品の保存装置をフラッシュメモリーが取って代わる'第２の紙革命'が始まった」
2005年9月13日、富士通株式会社（神奈川県・川崎市）は、次世代の車載ネットワークとして、現在、標準化が進められているFlexRay（フレックスレイ）のコントローラーLSI「MB88121」を9月末より販売すると発表した。
同製品はボッシュIPを搭載した世界で初めてのFlexRayのASSP（Application Specific Standard Products：特定用途向けIC）となるという。
プレスリリース：http://pr.fujitsu.com/jp/news/2005/09/13-1.html
富士通は、2005年1月にボッシュ社よりFlexRay IPライセンスを取得し、6月にFlexRayスタータキットを発売している。
今回開発したFlexRayのASSPは、既存システムで使用している富士通製及び他社製のマイクロコントローラーに、バスを用いて接続することができるため、既存システムの資産や信頼性を流用しながら、FlexRayを使った次世代システムの開発を行い、早期に量産化することが可能となる。
サンプルチップの出荷は2005年9月末を予定しており、販売価格は540円を予定。また、2006年には、富士通製組込み向け32ビットコアにFlexRay IPを搭載したマイクロコントローラーのサンプル出荷も予定している。
MB88121の主な仕様は以下の通り。
■内部クロック：80MHz
■電源電圧：5.0V±10％、3.3V±10％、1.8V±10％
■プロトコルバージョン：FlexRay IP バージョン2.0
※バージョン2.1は計画中
■インタフェース：パラレルインターフェース（最大通信周波数：33MHz）
※シリアルインターフェースは計画中
■パッケージ：LQFP（FPT-64P-M03）
64ピン、0.5ミリメートルピッチ、10ミリメートル角
※48ピンは計画中
FlexRay：
次世代の車載ネットワークの一種。高信頼でより高度な制御に対応するもので（最大通信速度毎秒10メガビット）、機械制御を電子制御に置き換えるX-by-Wire向け次世代の高度な車載ネットワークとしての標準化がFlexRayコンソーシアムにおいて進められている。
2005年9月12日、米国アルテラ・コーポレーション社（Altera Corporation. カリフォルニア州サンノゼ）は、低コストCycloneII FPGA ファミリの新しいパッケージを発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-cIIpackaging.html
新しいパッケージは、従来FPGA製品が利用されていなかった低コスト・アプリケーションを設計している顧客のニーズに対応し、量産アプリケーション・デザインに低コスト化と小型化をもたらすという。
具体的名な製品名と特徴は以下の通り。
■Cyclone II EP2C20デバイス：
?240ピン・クワッド・フラット・パック（QFP）パッケージ
?142個のユーザーI/Oピン
?ボード層の少ないPCB製品に最適な低コスト・パッケージ
?2005年第3四半期に出荷予定
■Cyclone II EP2C35デバイスおよびEP2C50デバイス：
?19 ｘ19 mmの小型484ピンUltra FineLine BGA（UFBGA）パッケージ
?0.8 mmボール・ピッチ
?同等の1.0 mmボール・ピッチBGAパッケージに比べて30％小型化
?5万個以上のロジック・エレメント
?2005年第4四半期に出荷予定
アルテラ プロダクト・マーケティング担当シニア・ディレクタ スティーブ・メンサー（Steve Monsor）氏のコメント：
、「当社は、製品定義段階から新しいデバイス・ファミリの出荷時に至るまで顧客と緊密に協力するという戦略を継続しています。これにより、当社デバイスがどのように利用され、顧客がどのような機能を最も求めているのかについてのほとんどを学ぶことができました。Cyclone II デバイスが量産アプリケーションにより多く採用される中、設計者はQFPおよびUFBGAパッケージを利用できるようになることで、総コストを一層低減し、より狭小なボード面積により多くの機能性を集積できるようになるでしょう」
2005年9月12日、アルティウム社（Altium Limited.オーストラリア・シドニー）は、同社のAltium Designerがサービス・パック4より、米ラティス・セミコンダクター社のFPGAデバイス LatticeEC および LatticeECP のサポートを開始したと発表した。
プレスリリース：http://www.altium.co.jp/media/pdfs/mr_120905.pdf
Altium Designerは、同社の提供するFPGA及びPCB設計ツール群の総称で、Actel社、Altera社、Xilinx社のFPGA/PLDは従来からサポートされていた。今回のLattice社のFPGAのサポートにより、ツールユーザの選択肢は更に広がる事になる。
アルティウム創設者である現CEOのニック・マーチン氏のコメント：
「プログラマブル・デバイスを使用するデザイン検証には、幅広いデバイスと、FPGAベンダに依存しないデザイン・ソリューションが必要です。Altium Designerがまさにそのソリューションであり、今回、LatticeFPGAデバイスのサポートが追加され、顧客のデザインにより広範な選択肢を提供する。」
2005年9月9日、米テキサス・インスツルメンツ社（Texas Instruments Incorporated. テキサス州・ダラス）は、デジタル・ビデオ・アプリケーション向け新技術DaVinci テクノロジーを発表した。
プレスリリース：http://www.tij.co.jp/news/sc/2005/scj_05_075.htm
発表されたDaVinciテクノロジーは、ポータブル・デバイス、カー・マルチメディア、メディアセンター機能付きテレビなど、様々な映像シーンにおける高性能ビデオ処理プラットフォームを実現するプログラマブルDSPベースのシステム・ソリューション・コンポーネント群で、下記5種類のコンポーネントによって構成される。
■DaVinci ソフトウェア：
相互運用性を確保し最適化された、量産可能なビデオおよびオーディオ・コーデック群
■DaVinci 開発ツール／キット：
開発キット一式及びリファレンス・デザイン
■DaVinci プロセッサ：
拡張性に富むプログラマブルDSP。DSPとARMコア、ビデオ・アクセラレータおよび各種ペリフェラルから成るDSPベースのSoC（システム・オン・チップ）
■DaVinci サポート／エコシステム：
TIのサードパーティ・ネットワークに参加するシステム・インテグレータ、ハードウェアおよびソフトウェア・ソリューション・プロバイダ各社による開発サポートシステム。
■DaVinci テクノロジーを搭載した最終製品：
IPセットトップボックス、ビデオ監視システム、テレビ電話システム、テレビ会議システム、ストリーミング・メディア、各種車載アプリケーションなど、デジタル映像処理機能が搭載されるアプリケーション全般。
このDaVinciテクノロジーによって、デジタル・ビデオ・アプリケーションの設計者は、ニーズに合わせてシグナル・プロセッサを選定し、同時にソフトウェア群から必要なものを選んで直ちに使用することができ、市場投入期間を大幅に短縮すると同時に革新的な製品を開発することができるようになるという。
テキサス・インスツルメンツ社長兼CEOリッチ・テンプルトン氏（Rich Templeton）のコメント：
「DaVinciは最先端のデジタル信号処理技術であり、新世代のデジタル・ビデオ・アプリケーション市場を拡大し、現行のアプリケーションの使い勝手をさらに向上させます。TIはコミュニケーションとエンターテインメントの時代において、さらなる革新を進めていきます」
尚、DaVinciベースのプロセッサのサンプル出荷、ソフトウェアならびに開発ツールの発表は年内を予定しており、現在、携帯オーディオ／ビデオ・プレーヤ、セット・トップ・ボックス、デジタルカメラ、カー・マルチメディア、ビデオ・セキュリティ・システムなど、アプリケーション別のDaVinciソリューションを準備中。
2005年9月9日、米国アルテラ・コーポレーション社（Altera Corporation. カリフォルニア州サンノゼ）とベルギーEVS社（EVS Broadcast Equipment sa:http://www.evs.tv/)は、EVS社の高解像度ビデオ放送向けライブ制作編集ソリューションにアルテラのFPGA製品を採用したことを発表た。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-EVS.html
アルテラ社のFPGA Stratix の高性能とデジタル信号処理（DSP）機能とCyclone の低コスト性を生かして、HD LSM-XTビデオ・サーバーを新たに開発したという。
EVS社は世界のテレビおよび映画市場向けにメディア・サーバーを設計するベルギーの主力企業で、ベルギー、フランス、イタリア、英国、香港、および米国に拠点を構え、世界中のあらゆる地域でサービスを展開している。
今回開発された、HD LSM-XTビデオ・サーバーは、報道、スポーツ、ドキュメンタリ、およびデジタル・シネマなどの広範な高解像度ビデオ制作に、 デジタル・ビデオ・サーバーを利用した強力かつ利便性に優れたワークフローを提供することができ、放送エンジニアは、このビデオ・サーバーを利用して、録画中に映像を編集することができるようになるという。
関係各社のコメントは以下の通り。
■EVS社 プロダクト・ゼネラル・マネージャー バーナード・スタス（Bernard Stas）氏：
「アルテラの高性能Stratix FPGAシリーズは、当社のHD LSM-XTビデオ・サーバーに、高品質な高解像度コンテンツを迅速かつ効率的に制作することが可能な、ライブ映像圧縮およびその他多数の高速性が求められるファンクションを提供します。同様に、アルテラの低コストCyclone FPGAシリーズは、その他の処理および制御ファンクションを実行し、当社ソリューションのコスト効率も向上します。当社は、アルテラとの協力関係により、最新のプログラマブル・ロジック技術を利用できる機会が保証されることで、当社の製品は常に技術革新の最先端にあることが約束されます」
■アルテラ社 デジタル・コンシューマ&ブロードキャスト・ビジネスユニット担当シニアディレクタ トッド・スコット（Todd Scott）氏：
「EVSは、ライブ・スローモーション技術のリーダーとして、業界先端のプログラマブル・ブロードキャスト・ソリューションを提供していく上で理想的なパートナー企業です。EVSは、当社のプログラマブル・ソリューションの性能と柔軟性により、汎用アーキテクチャを迅速に開発し、エキサイティングなスポーツ映像機能だけではなく、高解像度映像制作会社および放送事業者向けの新しい汎用ビデオ・サーバー群を提供しています」
2005年9月12日、衆院選自民大勝の影響を受けて、前場中ごろの日経平均株価は大幅続伸。主力の電機ハイテク株も好調となっている。
中でも東芝株の動きが目立っており、一部証券各社の情報によると外国人投資家の継続買いも流入しているという。
先週末に報道された共同ファブの立ち上げ計画も株価好調のプラス要因となっていると見られている。
2005年9月12日、株式会社デンソー（愛知県・刈谷市）は、株式会社東芝（東京都・港区）と共同で、車載用としては世界最速の動作周波数600MHｚのCPUを持つ、新しいカーナビゲーション用LSIを開発したと発表した。
アーキテクチャの改良と最先端プロセステクノロジを採用することで従来製品の約4倍のCPUの処理能力を達成したという。
プレスリリース：http://www.denso.co.jp/ja/newsreleases/050912-01.html
デンソーの発表によると、このLSIは、8月に発売されたトヨタレクサスGS向けのナビゲーションシステムに既に搭載されており、今年秋には、北米、欧州でも、車両に搭載される予定。
このカーナビ用LSIは、デジタルチップとアナログチップの2つのチップで構成されており、従来は別々のCPUで実行していたディスプレイ機能とGPS信号処理やセンサ信号処理などのナビゲーション機能を、一つのCPUで実行している。
CPUの高速化により、従来に比べて描画性能が約4倍、GPS信号に対する最低受信感度が約30倍に向上し、より速く正確な自車位置の表示を可能にした。
今回発表されたLSIの主な機能は以下の通り。
■６００ＭＨｚ動作のＣＰＵ
■３次元グラフィックコントローラ（ビデオメモリ内蔵）
■GPS信号処理
■車両通信インターフェース
■ジャイロセンサや道路交通情報通信システム（VICS）などの信号処理機能
■TV信号デコーダ
■音声用アナログ入出力、映像用アナログ入力
2005年9月6日、米ミップス・テクノロジーズ社（MIPS Technologies&knm Inc.カリフォルニア州マウンテンビュー）は、ハードIPコア製品シリーズに、新たにMIPS32 24Kc およびMIPS32 4KEc の2製品のハードIPコアを追加したと発表した。
プレスリリース：http://www.mips.jp/06press/Releases/2005/05_09_06a.html
MIPS32 24Kcハードコアは、過去1年間でのMIPS32 24K シンセサイザブル･コア･ファミリーの急速な採用実績に応えるもので、ワーストケースの動作周波数は260MHz、ダイサイズは10.7mm2で、TSMC 180nm Gプロセスで供給される。 このコアは、コストの削減と開発期間の短縮を可能とするハードコアの優位性と、セットトップ･ボックス、ホームゲートウェイ、デジタルテレビや、他の高機能デジタル家電機器に対応可能な高性能かつ低予算のSoC設計に適しているという。
MIPS32 4KEcハードコアは、TSMC 130nm Gプロセスで供給されるコアで、ワーストケースの動作周波数は233ＭＨz、ダイサイズは2.5mm2、SoC設計において優れたコストパフォーマンスを実現することができるため、高性能ハンドヘルドやモバイル機器などの様々な組み込みアプリケーションに適しているという。
ミップス･テクノロジーズ、マーケティング担当副社長、ラス･ベル氏のコメント：
「高性能な24Kおよびコストパフォーマンスの4KEコア･ファミリーをハードIPコアとし提供することで、顧客は、低価格と高性能が要求される市場への最適な製品を迅速に開発することが可能となります。特に、新しい上海R&Dセンターで開発された初めてのハードコアとなった4KEcハードコアは、低予算のSoC設計向けに省サイズと高性能を実現するソリューションを提供します。」
両新製品の特徴は下記の通り。
■Linuxサポート向けの32エントリTLB (Translation Lookaside Buffer)
■コード圧縮のためのMIPS16e ASE
■高性能乗算/除算ユニット
■ユーザ定義命令の追加を可能にするCorExtend 機能
■ユーザ定義のコプロセッサのためのCOP2インターフェース
■デバッグ･サポートのための命令およびデータ･ブレイクポイント
尚、MIPS32 24KcおよびMIPS32 4KEcハードコアは、ミップス･テクノロジーズからのライセンス供与が既に開始されており、MIPS32 4KEcコアは、TSMC 180nm Gプロセスでの供給も可能。
2005年9月9日、米ケイデンス社（Cadence Design Systems inc.カリフォルニア州・サンノゼ）は、同社のICインプリメンテ?ション・プラットフォーム及びDFM（design-for- manufacturing）ソリューションにおいて、業界標準であるOpenAccess 2.2を、共通データベースとしてサポートすることを発表した。
プレスリリース：http://www.cadence.co.jp/
OpenAccess 2.2をサポートするケイデンスのプラットフォーム及び製品は、Encounter digital IC design platform及びVirtuoso custom design platform、DFM関連製品 、及びICパッケージ設計製品向けのAllegro Package Designerで、既に製品の提供とユーザサポートを開始している。
同件に関する関係各社のコメントは以下の通り。
■STMicroelectronics社、Group Vice President of FTM - Central CAD & Design Solutions Philippe Magarshack氏：
「ケイデンスのVirtuoso platformは、ミックスシグナル設計によるSoCチップのインテグレーション及びフィニッシング工程において、優れた環境であると評価しています。我々は、ミックスシグナル設計フローにおいて、OpenAccessに対応したVirtuoso platform及びEncounter platformを使用することにより、データ交換が容易になることに大きな感銘を受けました。我々は、今年後半にテープアウト予定の65ナノメーター・プロセス設計向けにOpenAccessベースのチップ・インテグレーション・フローを採用する予定です。」
■米国ケイデンス、Senior Vice President of Development Jim Miller Jr氏：
「ケイデンスは、データベースのインフラとして、OpenAccessを選択しています。今後は、全ての新しいICインプリメンテーション製品の開発に、OpenAccessを活用していきます。特にVirtuoso custom design platformは、新しい特徴及び機能をOA上に構築するため、拡張されたデータ・モデルを活用しています。」
■米国ケイデンス、Senior Vice President of Industry Alliances Jan Willis氏：
「ケイデンスは、OpenAccess Coalitionの創設メンバーであり、OpenAccessのテクノロジの開発者及び寄贈者として、このオープンな協力体制を全面的に支持しています。OpenAccess は、今後もミックスシグナル・チップやシリコンとパッケージのコ・デザインを単一のデータベースでサポートする唯一の有効な選択肢です。ケイデンスによるOpenAccess Coalition、OpenAccess テクノロジ、そしてケイデンスの設計プラットフォーム及び製品群におけるOpenAccessへの対応に向けた継続的な投資は、ケイデンスがお客様の成功と業界のインターオペラビリティの改善をコミットしていることを示すものです。」
2005年9月9日、日本経済新聞が日立製作所、東芝など電機大手が共同出資し、半導体の製造受託会社を設立する方向で大詰めの交渉に入ったと報じた。 2007年の稼動を目指し、2000億?3000億の資金を投入し工場を建設する計画であるという。
詳細は明らかにされていないが、日立、東芝のほかに、ルネサステクノロジ、ＮＥＣエレクトロニクス、松下電器産業などが同計画への参加を協議中とのこと。
国内半導体各社は、海外企業の莫大な設備投資などによって、市場における勢力を弱め続けているため、以前より共同ファウンドリの立ち上げは期待されている。 しかし、設備投資におけるメリットが得られる反面、独自技術の保護や他社との差別化をどう図るかなど、共同戦略の壁となる問題があるため、これまで実現には至っていなかった。
2005年9月9日、キャッツ株式会社（横浜市・港北区）の第11回ZIPCユーザカンファレンスが新横浜プリンスホテルで開催され、300名近くの関係者が集まった。
同イベントはタイトル通り、組み込みCASEツール「ZIPC」のユーザを中心としたカンファレンスで、毎年ZIPCユーザによる様々な適用事例が発表されているが、今回は、同社の開発するSystemC言語のデバッグ環境「SystemC Debugger」に関するユーザ事例が2件発表された。
最初の発表は、大日本印刷株式会社の梅海 勝浩氏（電子デバイス事業部、電子デバイス研究所）による社内ソフトIP（イメージ・センサ）をハード化したという開発事例で、アルゴリズムを起点としたSystemCによる設計フローの詳細が語られた。
発表された大まかな開発ステップは以下の通り。
１．イメージ・センサのアルゴリズムをMATLABを使用して検討
２．MATLABの出力からSystemCのアンタイムド・モデルをハンド・コーディング
３．アンタイムド・モデルをサイクルアキュレート・モデルへ段階的にリファインメント４．SystemCモデルのHDL変換（RTL変換）
５．FPGAに実装
SystemC Debuggerは上記２、３の作業フェーズで適用され、検証において効果を上げたと言う。「最も大きな効果をあげたのは、SystemC固有型変数のウォッチ機能。ハード特有の様々なビット幅をデバッグする上でとても役に立った」（梅海氏）
続いてサンデン株式会社の岩崎 渉氏（技術本部、技術開発センター）が無線通信モジュールの開発事例を発表した。
SystemC言語の習得から開始したプロジェクトは、C＃によるアルゴリズム検討から始まり、最終的にハードウェアとしてFPGAに実装するというもので、ハード設計経験の無いソフトウェア技術者が約3ヶ月で一通りの作業を終えたという。「ハードの知識、HDL言語の知識が無かったため、SystemCのコーディングやRTLで提供されるIPのカスタマイズに予想以上の工数がかかってしまった。経験者であればかなりの部分の工数を削減できるはず」（岩崎氏）
岩崎氏によると、SystemCによるコーディングを行うフェーズでSystemC Debugger を適用し、検証・デバッグ面で大きな効果を得ることが出来たとし、その最大のメリットとして「SystemCのコードをSWとしてもデバッグできるしHWとしてもデバッグできる」という点を挙げ、Visual Studio.NETのプラグインツールとしての利便性を強調した。
尚、今回発表された２つの事例では、いずれもSystemCのコーディング以降のフローにおいて、キャッツ社が代理店となっている動作合成ツール「DesignPrototyper」（開発元：株式会社礎デザインオートメーション）が適用されており、それぞれ事例発表の中で動作合成ツールに関しても触れられていた。
「DesignPrototyperはC言語入力にて以前から使用しており、かなり重宝している。対応間もないSystemC入力には未だ制限が多いので今後に期待したい」（大日本印刷株式会社梅海氏）
「DesignPrototyperは国産ツールという事で、サポート面での期待と導入コストの低さで採用を決定した。コーディング上の制約をおさえ、うまくコードをリファインメントすることによって、合成結果の品質を上げることが出来た。」（サンデン株式会社岩崎氏）
2005年9月7日、米国アルテラ・コーポレーション社（Altera Corporation. カリフォルニア州サンノゼ）は、日本電気株式会社（以下、NEC）が、高速パケット通信HSDPA(High-Speed Downlink Packet Access)方式の3GPP W-CDMA基地局に、Cyclone FPGA製品およびMAX 3000 CPLD製品を採用したことを発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-NEC.html
コスト優位性と広範な鉛フリー製品の提供がその理由として挙げられている。
以下、今回の発表に関する関係各社のコメント
■NEC モバイルネットワーク事業本部 副事業本部長 遠藤信博博士
「アルテラ製品の採用により、当社は最小コストFPGA製品およびCPLD製品の利用が可能となった他、アルテラの第3世代ワイヤレス技術における豊かな経験を活用することができます。その結果、アルテラと共に当社のW-CDMA基地局向けの革新的かつ世界水準のDSPソリューションを構築することができました。また、当社とアルテラは製品ロードマップを共有し、Cyclone II およびMAX II デバイス・ファミリによって確実に実現される、当社製品の更なる低コスト化への手段を確立することができました」
■アルテラ ワイヤレス・ビジネス・ユニット担当シニア・ディレクタ アルーン・イエンガー氏（Arun Iyengar）
「当社はNECなどの通信技術リーダー企業と協力し、第3世代およびそれ以降の世代を含む世界最先端のワイヤレス・ネットワークの実現に取り組んでいます。CycloneファミリおよびMAXファミリは広帯域モバイル・インフラストラクチャ・システム設計で直面する課題に対応する柔軟性、性能、および集積度を最も低いコストで提供します」