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2005.11.01
2005年11月1日、ルネサス テクノロジは、米Silicon Image社より、デジタル家電機器間の映像・音声入出力高速インタフェース規格であるHDMI技術のライセンスを導入したと発表した。
プレスリリース：http://japan.renesas.com/fmwk.jsp?cnt=press_release20051101.htm&fp=/company_info/news_and_events/press_releases
ルネサス テクノロジは、高速通信技術開発でこれまで培ってきた高速・低消費電力化ノウハウと、業界標準のシリコンイメージ社のHDMI技術を融合させ、HDTVやDVDプレイヤー、デジタルビデオカメラ、セットトップボックスなどのデジタル家電間の高精細画像データを、セキュリティを確保しつつ、画像の劣化なしに高速かつ低消費電力で伝送する半導体製品を提供するという。
HDMI技術は、デジタル伝送規格DVIを発展させた規格で、より高画質な映像と音声を含むデータ伝送を実現する。また、従来デジタル家電機器同士の接続で必要とされていた、映像･音声・制御信号用の別々のケーブルを一本のケーブルと低コストの小さなコネクタで伝送できるため、シンプルな配線が実現できる。さらに、HDMIはコンテンツの著作権保護技術のHDCPに対応しており、違法なコピーを防止する事が可能で、映画などハイビジョンのデジタルコンテンツの流通拡大が期待されている。
ルネサス テクノロジは、HDMI対応の半導体製品を2005年末より順次DVD、デジタルTV、デジタルカメラなど高画質ビデオ信号アプリケーションに提供する予定で、その第一弾として、デジタルTV用のHDMI内蔵LSIのサンプル出荷を06年第1四半期に予定している。（プレスリリース要約）
2005.11.01
2005年11月1日、メンター・グラフィックス社は、歩留まり向上のための故障診断ツール「YieldAssist」をリリースした。
プレスリリース：http://www.mentorg.co.jp/news/2005/051101.html
YieldAssistは、歩留まり低下の原因となる欠陥を迅速かつ正確に発見、切り分ける機能を持ち、半導体製造工程の歩留まりを向上し、メンターのDFT（Design-for-Test）製品ポートフォリオならびにプラットフォームを従来のテスト生成と欠陥検出の範囲を超えて大きく拡張する製品で、主な特徴は以下の通り。
■故障解析と歩留まり向上を効率的に実行：
故障情報をテスタから取り込み、システマチック／ランダムな欠陥の両方を見つけ出し、歩留まりを効率的に向上させマニュアルでの解析作業を解消する。
■従来製品をベースに総合的に歩留まり改善をカバー：
?ATPGツールTestKompress あるいはFastScanツールのテスト結果から故障の原因を切り分け、欠陥の疑われる個所を特定。
?欠陥の疑われる箇所をCalibre RVE によって物理設計レイアウト・ビューで確認し、問題の原因がどの物理的なパターンにあるかを確認。
?TestKompressで生成される圧縮されたテストパターンから故障ログを直接読み取り、大容量データを高速に診断。
メンター Design Verification and Test Division、Vice President and General Manager Robert Hum氏のコメント：
「故障解析は、優れたツールを使用することで大きな効果が得られる分野であり、成長市場です。欠陥の疑いをより細かく切り分け、これらをすばやく物理設計にリンクして解析を行うことのできる診断ツールに対する根強いニーズが存在します。YieldAssistはDFT技術の飛躍的進歩であり、半導体故障解析を劇的に高速化するとともに、歩留まり習熟と歩留まり監視にとってきわめて重要な役割を果たすものです。」（プレスリリース要約）
2005.10.31
2005年10月26日、米カーボン・デザイン・システムズは、パシフィック・デザインとの連携を発表した。
プレスリリース：http://www.carbondesignsystems.com/corpsite/news/pdf/newsrelease_company_10262005.pdf
米カーボン社は、SoCの仮想プロトタイピング環境を手掛ける企業でSoCの上流設計における高速なシステム検証ソリューションを提供している。
今回の発表によると、カーボン社のVSP（バーチャル・システム・プロトタイピング）検証プラットフォームが、パシフィック・デザインのカスタム・プロセッサVUPUとインストラクション・セット・シミュレーターを新たにサポートし、これにより、カーボン社の検証環境で、VUPUを搭載したSoCのプロトタイプを製品化前に高速に検証することが可能になるという。
カーボン社のVSP検証環境は、他社製品で9時間かかるSoCのバーチャル検証を、約40分で高速に処理できるとしている。（プレスリリース要約）
※VUPU：
ユーザのカスタム命令を追加できるカスタム・プロセッサ。ハードウェアユニット（VU）とRISC汎用プロセッサユニット（PU）で構成され、16ビット版と32ビット版がラインナップされている。
VUPUの開発元 パシフィック・デザイン株式会社のホームページはこちら:http://www.pdi.co.jp/
2005.10.30
2005年10月28日、コーウェアのユーザフォーラム「J-CING 2005」が都内のホテルで開催され、コーウェア製品のユーザを中心に多数の関係者が集まった。
「J-CING」の開催は今年で5回目を数え、コーウェア社の取り扱い製品の広がりと共に、ユーザの事例発表も毎年その幅を広げている。今回は、ConvergenSCを中心に計7社による事例発表が行われた。
その中で「ペスト・ペーパー」として最も聴講者の評価が高かったのは、株式会社リコー 塚本氏（電子デバイスカンパニー 画像LSI開発センター 設計技術室）による、「動作合成とVTOCを組み合わせたRTLシミュレーション高速化事例」であった。
「VTOC」は今年からコーウェアが取り扱いを開始した、英Tenison Design Automation社の製品で、Verilog-HDLで記述されたRTLコードから、高速検証用のC++/SystemCコードを自動生成することができる。
塚本氏によると、「動作合成ツールを用いてRTLを自動合成できても、その合成結果に対しRTLシミュレーションを行わなければならず、何とかその部分の問題を解消したかった。」という事で、これまでは、動作合成ツールの合成結果（Verilog-RTL）とテストベンチ・モジュール（SystemC記述）のピンレベルのシミュレーションは、動作合成ツールが出力するPLI用のラッパーを用いて、PLI経由でCo-Simを行っていた。
そこで、この「VTOC」を用いて、動作合成の出力した合成結果（Verilog-RTL）をクロックのイベントのみにセンシティブなSystemCコードに変換し、PLIを用いる事無くOSCIのSystemCシミュレータで検証したところ、5万ゲート規模の画像処理回路で約13倍、70万ゲート規模の画像処理回路で約45倍（RTLシミュレーションと比較して）の高速化を図る事が出来たという。
塚本氏は、いずれの結果もVTOCのデフォルト設定で得られた結果であるため、従来はPLIを用いていたという部分を考慮しても、かなりの高速化が実現できたと言えるとし、VTOCで変換した合成結果のシミュレーション時間と、合成前の動作レベルシミュレーションの時間が殆ど変わらなかった事を実測値を用いて説明した。
また、ツール自体の運用は非常に簡単で、「半日でツールは立ち上がる」とツールの運用面も評価し、今後、動作合成適用デザインでは全てVTOCを使用していく予定であると語った。
※「VTOC」に関する詳細はコーウェア株式会社までお問い合わせ下さい。
2005.10.29
2005年10月27日、マグマは、2005年10月2日を期末とする、2006年度第2四半期の売上高が3990万ドルを記録したと発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/pdf/2005102701.pdf
発表された売上高は、前年同時期に対して8％の増加で、これまでの記録を更新する結果となる。
■マグマ社会長兼CEO、Rajeev Madhavan氏のコメント：
「マグマ社にとって再び素晴らしい四半期となりました。再度売上記録を更新し、全ての重要な財務指標が弊社の目標枠の中で実現することができました。弊社の最新製品は引き続き好評を得ており、先月シリコンバレーで開催された弊社のユーザ・カンファレンスMUSICにご参加頂いたお客様は、ゲート数の多い、複雑な65nmチップというすばらしい設計で、マグマをご利用頂いた事を話されています。このような設計こそ、弊社の製品が最も生かせる設計なのです。」
尚、マグマは、投資家に業務内容を理解してもらい、役に立つ情報を提供するため、マグマの経営者が業務を評価するという方法で、一般会計原則（GAAP）の情報と合わせて、非GAAP財務情報を公開している。（プレスリリース要約）
2005.10.29
2005年10月27日、セロックシカは、ロンドン証券取引所（LSE）のAlternative Investment Market（AIM）に上場を認められ、普通株の取引を開始したことを発表した。
セロックシカのシンボルは「CXA」であり、上場により610万ポンド（1090万米ドル）を調達したという。
セロックシカは英国オックスフォード近郊に本社を置く、ESL設計および合成ソリューションのリーディング・プロバイダであり、同社の製品は複雑なエレクトロニクス製品や組み込みシステムの設計、開発に使用されている。
大手調査会社Gartnerによれば、ESLはEDA市場の今後の成長を支える主要な原動力となり、2009年には16億ドル規模に成長する可能性があると予測されており、セロックシカはESLの成功にとって鍵となる技術、すなわちC言語で記述された複雑なアルゴリズム・ソフトウェアからハードウェアへのダイレクトインプリメントを実現している。
■セロックシカのCEO、フィル・ビショプ氏のコメント：
「セロックシカの可能性が投資市場にも認められたことを嬉しく思います。AIMへの上場はセロックシカの経営戦略にとって重要な節目です。デジタル・エレクトロニクスの複雑化と開発スケジュールの厳しい短納期化が弊社の設計ソリューションに対する需要の拡大につながっており、この傾向は今後も継続することが予測されています。」（プレスリリース要約）
2005.10.28
2005年10月27日、ソニーは、2005年9月中間連結決算を発表した。売上高は前年同期比1.6％減の3兆2624億円、税引き後利益は72.3％減の212億円と減収減益となった。
http://www.sony.co.jp/SonyInfo/IR/financial/fr/index.html
ゲーム機PSPが好調で、ゲーム事業は前年同期比72％増を達成し28億円の赤字から、23億円の黒字に。また、金融部門は株式相場の好調を受けて運用益が拡大、前年同期比28.8％増の619億円の黒字となった。
しかし、主力のエレクトロニクス事業は、テレビと半導体が不振で前年同期の153億円の黒字から190億円の赤字に転落。映画事業も低迷し、23億円の赤字となった。
尚、2005年度の通期見通しは、従来予想に変更無く、約100億円の赤字を見込んでいる。
2005.10.28
2005年10月27日、メンター・グラフィックス社は、PCB設計ソリューション「PADS 2005 spac1 Japan」のリリースを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2005/051027.html
このリリースでは、漢字をサポートするとともに、PADS Logicの機能強化による回路図入力、表示、解析の高速化とPADSフロー全体に渡る使い易さの向上が行われている。
PADS2005 spac1 Japanでリリースされた新機能は以下の通り。
■PADS Logic：
アクティブ・フィールドを含むカスタム・タイトルブロック、新しくなったユーザー・インタフェース、全ての新規部品に適用する属性を定義する機能
■PADS Layout：
製造プロセスでの銅箔バランス調整に役立つ、基板外形の外側まで銅箔ベタ領域を定義する機能
■PADS Logic、PADS Layout：
True Typeフォントのサポートによる、外国語文字への対応と読みやすさ向上
■PADS AutoRouter：
コンポーネント・ルールを持つ差動ペア配線時のエスケープ・パスの処理改善
■PADS Logic PDF：
標準PDFフォーマットの回路図表現を作成でき、PADS Logicを持っていないユーザーも回路図を閲覧、共有可能。設計のポータビリティとアクセス性を改善すると同時に、設計に対して不慮の変更が行われてしまうのを防ぐ。
■PADS SPICEnet：
PADS Logicと業界標準SPICEプログラム間のインタフェースを提供
■SPICEネットリスト生成時に参照可能なAnalog Simulationチュートリアル：
PADS Logicからアナログ・シミュレーションまでのフロー概要と、PADS Libraryにアナログ・モデルを追加する方法を解説
■HyperLynx 7.5：
マルチドロップ・バス（DDR、DDR2、PCI、PCI-X等）への対応を含む大幅な機能強化と、10000点以上の新規IBISモデルの追加
（プレスリリース要約）
2005.10.27
2005年10月24日、ケイデンスは、SystemVerilogベースの検証の計画から収束までカバーする新しい製品群、Incisive Design Team familyを発表した。
プレスリリース：http://www.cadence.co.jp/news/print/h17-10-25-2.html
Incisive Design Team familyは、ケイデンスが買収したVerisity社の技術である実証済みのVPA（enterprise-level verification process automation）と呼ばれる検証プロセス自動化メソドロジ、テクノロジ、及びマネジメント・ソリューションを組み合わせたもので、アサーションやテスト・プランの作成からフォーマル解析、シミュレーション、アクセラレーションを行い、RTLを収束させることができる。
Incisive Design Team familyを構成する各種メソドロジの概要は以下の通り。
■Incisive Design Team Manager：
アサーション、テスト・プラン作成、及びトラッキングから不良解析及びRTLカバレッジ解析までを網羅したSystemVerilog及びVHDLベースの検証マネジメントに対応した新しいバージョンのIncisive Verification Manager。
■Incisive Design Team Simulator：
新しいSystemVerilogテストベンチ拡張機能、包括的なSystemVerilog assertion (SVA)対応機能、及びIncisive Design Team Managerとの統合が含まれている。
■Incisive Design Team Xtreme Server：
適用が最も容易なシミュレータ型のアクセラレーション及びエミュレーション・ソリューション。Incisive Design Team Managerと統合されており、SystemVerilog DPI 及びSVAにも対応する予定。
■Incisive Design Team Formal Verifier：
テストベンチが使用可能となる前の段階で検証を可能にし、新たなSystemVerilog SVA拡張機能を備えている。
■パッケージ化された「plan-to-closureメソドロジ」：
RTL設計チームが検証作業にSystemVerilogを適用する際に使用するメソドロジ。ダイナミック及びフォーマル・アサーションベース・ベリフィケーション (ABV)、 検証IPの再利用、テストベンチの自動化、カバレッジ、そして検証マネジメント機能を含んでいる。また、検証における計画から収束までをカバーしているため、Incisive Enterprise familyの実証済みのeRM 及び sVM メソドロジを最大限に活用することができる。
ケイデンスは、SystemVerilog向けに推進している「VPA Enablementプログラム」の一部として、今後もSystemVerilog対応機能の開発を進め、Specman Eliteや Incisive Verification Managerなど業界をリードする製品のテクノロジ及びメソドロジを、SystemVerilogベースのソリューションに展開していくことを目標としている。（プレスリリース要約）
2005.10.27
2005年10月26日、アイピーフレックスは、同社のDAPDNA-2ダイナミック・リコンフィギュラブル（動的再構成可能）・プロセッサの鉛フリー製品の出荷を開始したと発表した。
プレスリリース：http://www.ipflex.com/jp/4-corporate_profile/pr_051026.html
この鉛フリー製品の製造は、標準パッケージ品と同様に富士通で行なわれ、同社の環境製品基準に準拠した鉛フリーパッケージを使用する。
尚、標準パッケージ品は引き続き提供される予定。（プレスリリース要約）
※2003年2月にEU発効されたRoHS指令により、有害6物質として指定された鉛、水銀、カドミウム、六価クロム、PBB（ポリ臭化ビフェニル）、PBDE（ポリ臭化ジフェニルエーテル）は、2006年7月以降、原則使用禁止となる。
2005.10.27
2005年10月26日、マグマは、次世代SerDesベンダであるAeluros社が、Blast Create、Blast Fusion、Blast Noiseを使用して、65ナノメータ、高密度、低消費電力ICのテープアウトに成功したと発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2005102601.htm
Aeluros社によって設計されたICは、マグマのRTL-to-GDSIIフローにより、単一環境内で設計のデジタル・ロジック、アナログ・インタフェース双方のタイミング・サインオフを実現することができ、設計期間を短縮し、わずか3ヶ月未満でテープアウトを完了した。
Aeluros社nの設計者は、Blast Createによって生成されるEarly Silicon Performance (ESP)レポートを使って、RTLや制約の変更がタイミングにどのように影響をあたえるかを、迅速かつ正確に予測することができ、コレクト・バイ・コンストラクションなノイズ最適化フローを実現。Blast Noiseによって、イタレーションなしで、迅速にノイズ問題を解決することができた。
また、Blast Fusionにより、設計者はカスタム・フローの複雑さを回避しつつ、ASICフローを使用してミックスド・シグナルIPをインプリメントすることができ、フィジカル・デザイン・ツールの強力かつ自動化された配線機能により、設計の数千ものネットを迅速かつ効果的に配線することができたという。
■Aeluros社、エンジニアリング部門、バイスプレジデント、Don Stark氏のコメント：
「多くの0.13ミクロン設計でファースト・パス・シリコンを成功させることができたため、弊社の初の65nm設計にマグマ社を選択しました。私たちは、スタンダード・セル・ベースのデジタルASICデザインとともに、カスタム・アナログ・ブロックを扱うことのできる信頼性の高いフローを構築する必要がありました。マグマ社の使いやすいTclインタフェースと、自動化されたフローによって、RTLや制約を変更するたびに設計プロセス全体を迅速に繰り返すことができました。エンジニアを追加せずに必要な性能を実現させる上で、この機能は大きく貢献してくれました。」
■マグマ社、デザイン・インプリメンテーション・ビジネスユニット、ジェネラル・マネージャ、Premal Buch氏のコメント：
「マグマ社は、65nm以下に移行する際のリスクを削減するソフトウェアやメソドロジをご提供することに専心してきました。Blast CreateやBlast Fusionが再びサブナノメータ設計で発生する複雑さに対応できることが実証され喜んでいます。」
（プレスリリース要約）
2005.10.26
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/end_markets/wimax_j.htm
このソリューションは共同開発による Mini-PCI リファレンス デザイン、特定用途向けIP、オンライン デザイン リソースなどが含まれており、その中核となるのが一連の特定用途向け IP (特に FEC 向け) のセット。60 ％のコスト低減が可能な FEC IP のセットを使用することにより、ザイリンクスの Virtex-4 および Spartan-3 FPGA ファミリで使用するために最適化された WiMAX 回路を迅速に FPGA に組み込むことができる。
※FEC：Forward Error Correction: 前方誤り訂正
尚、業界アナリストは WiMAX スタンダードが今後急速に普及して行くだろうと予測しており、ヴィサント ストラテジ (Visant Strategy) 社は、世界中の WiMAX ユーザの数は 2005 年のほぼゼロの状況から 2009 年には 1490 万人に、サービス収入の面では 138 億ドルへと急成長すると予測している。
WiMAX FEC IP パックは既に出荷が開始されており、価格は 19995 米ドル。他の IP とバンドルする場合の価格は個別購入の場合の価格より 60 ％安くなる。
FEC IP バンドルに含まれるものは以下の通り。
・コンボルーショナル ターボ コーデック (CTC)
・ターボ プロダクト コーデック (TPC)
・リード ソロモン (Reed-Solomon) エンコーダ デコーダ
・ビタビ (Viterbi) エンコーダ デコーダ など
また、ザイリンクスは、WiMAX 設計者に対して 1 カ所から広範囲なソリューションと情報を提供することができるWebポータルを用意している。
詳しくはこちら：http://www.xilinx.co.jp/wimax/
（プレスリリース要約）
2005.10.26
2005年10月25日、メンター・グラフィックス社は、新しいPCBシステム設計フローExpedition Enterpriseを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2005/051025.html
Expedition Enterpriseは、大手エレクトロニクス企業向けのシステムで、IP管理、サプライチェーン統合、複数の拠点に展開する設計チームの管理等、グローバルな企業の抱える課題に対応しており、システム設計フローを統合、管理し、設計チーム間のシームレスなデータ交換を可能にするほか、設計者の生産性と設計チームのコラボレーションを改善すると同時に、企業全体のコミュニケーションも促進する。
また、Expedition Enterpriseは、強化されたライブラリ管理機能によりサプライチェーン管理を簡素化し、ライブラリ品質を向上させ、製品コストを削減することができる。
更に、FPGAとPCB設計フローを統合し、FPGAのI/Oの柔軟性を生かしたコンカレントな設計を可能にするとともに、配線とタイミングの課題に対応し、設計フロー間で共通の設計制約管理を実現。複数のハードウェア・プラットフォームをサポートしており、既存のハードウェアへの投資も保護できる。
Expedition Enterpriseは、各種プラグインから構成されており、設計入力のためのDxDesigner、制約編集のためのCES、レイアウトのためのExpedition PCB、データ管理のためのDMS、制約を設計プロセスの早い段階で評価し、検証するためのICX Pro Explorerが含まれている。
Expedition EnterpriseはメンターのAutoActive テクノロジをベースに構築されており、Expedition PCBと同じデータベースと環境を使用するという。（プレスリリース要約）
2005.10.26
2005年10月25日、東芝とARMは、ARMの「ARM1176JZF-S(tm)」コアに関するライセンスを東芝が取得する契約を締結したと発表した。
東芝は、2006年度下期以降、同コアを高性能デジタル家電や携帯電話向けSoCに導入するという。
プレスリリース：http://www.jp.arm.com/pressroom/05/051025.html
「ARM1176JZF-S」コアは、最新コア・ファミリ ARM11 の最上位製品。東芝は、昨年の ARM1136J-S コアの導入に続き、今回 ARM1176JZF-S コアを導入し、顧客の要望に幅広く対応する。また、ARMコア、TXコア、MePコアなど、様々なアプリケーションに最適なプロセッサ・コアのラインアップを拡充させることで、システムLSI事業の更なる強化を図っていく。
ARMは、東芝との今回の新たな契約を通じ、すでに大きなシェアを持つ携帯電話市場をはじめとした、幅広いアプリケーションへのARM製品の採用を加速していく。（プレスリリース要約）
2005.10.26
2005年10月25日、ルネサス・テクノロジは、SoCのチップ開発から顧客におけるシステム開発までの統合ソリューションを提供する「EXREAL Platform（エクスリアル・プラットフォーム）」を実現したと発表した。
プレスリリース：http://japan.renesas.com/fmwk.jsp?cnt=press_release20051025.htm&fp=/company_info/news_and_events/press_releases
「EXREAL Platform」は、顧客のシステム開発に高信頼、高効率、高敏捷性を提供することをコンセプトにし、デジタル家電や自動車、携帯等の分野を問わず、顧客が要望する最適なプラットフォームを提供するマザー・プラットフォームで、主な特長は以下の通り。
■資産の再利用性と既存資産も活用できる高い移植性：
開発した資産（ハードウェア、ソフトウェア）を、次の新規開発製品に、継続して利用できる継承性を有し、ルネサスならびに顧客の既存資産を活用できる高い移植性を実現している。また、オープンな拡張性により、サードパーティや他社のハードウェアIP（Intellectual Property）を利用することも可能。
■柔軟なスケーラビリティ：
組み込むCPUやIPの個数をスケーラブルに増減することが可能で、システム開発で求められる性能や消費電力、信頼性を柔軟に実現でき、様々な分野における最適なシステム開発に対応可能。
■高度なヘテロジニアス構成を実現：
多様なCPUやIP等のハードウェア部品を柔軟に接続することが可能で、その高度なヘテロジニアス構成によって、システムの性能、機能、コストの最適化を図れる。
■ハードウェアを意識しないアプリケーションソフトウェア ：
画像処理などの各機能に対応するソフトウェアIPおよびハードウェアIPをセットにし、アプリケーションソフトウェアからはハードウェアを意識しないソフトウェア階層にしている。このため、顧客は、ソフトウェアの最上位層であるアプリケーションの開発に専念することができる。
これらの特長により、新規チップの開発を、最大40%の期間短縮が可能（ルネサス社内比）であり、顧客におけるソフトウェア開発の飛躍的な効率向上と高信頼性のソフトウェア実現に貢献するという。
また、「EXREAL Platform」の基本概念は、ハードウェアIP、ソフトウェアIPの各コンポーネント部品について、標準化した接続仕様で機能モジュールを包み、所望の部品接続の飛躍的な容易化、継承性を実現することにあり、下記、3種類のキーテクノロジーによって、それを実現している。
■ハードウェア・インターコネクト技術：
CPUを含むIP、モジュール等のハードウェア部品だけでなく、オンチップバスや電力管理等の機能も含め、統一仕様による接続技術
■ソフトウェア・インターコネクト技術：
ハードウェア部品を駆動するドライバソフトウェア、OS（Operating System）、ミドルウェア、アプリケーションの各ソフトウェア階層において、階層の境界を標準化して接続する技術で、個別のソフトウェア部品は、この標準接続仕様に基づく。
■評価検証技術：
開発済みLSIの各種IPの性能を評価、蓄積し、新規開発製品に適用する際に、予測、検証を開発上流工程で行う技術
尚、ルネサスは、このプラットフォームでデュアルモード通信端末向けワンチップLSIを開発して実証した他、現在、デジタルTV用システムLSIや車載機器用LSIの開発を進行中であり、今後の新規開発するSoCに積極的に適用していくという。（プレスリリース要約）
本件に関するお問い合わせはこちら：http://update.renesas.com/registration/inquiry1.do?language=jp&action=inquiry1®ion=jp&country=jp
2005.10.25
2005年10月24日、アルテラは、シリアル・トランシーバを搭載した第3世代FPGA製品 Stratix II GXファミリを発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-stratix2gx.html
Stratix II GX FPGAは、優れたシグナル・インテグリティを提供するように設計されており、高速シリアル・トランシーバを必要とする多くのアプリケーションおよびプロトコル向けの完全なプログラマブル・ソリューションを提供する。
Stratix II GX FPGAは、TSMCの量産認定済み90nmプロセス技術を採用し、622Mbpsから6.375Gbpsの範囲で動作する低消費電力トランシーバを最大20個備えている。
このトランシーバ・ブロックは、PCI Express、シリアル・デジタル・インタフェース（SDI）、XAUI、SONET、ギガビット・イーサネット、SerialLite II、Serial RapidIO、CEI-6G-LR/SR（Common Electrical Interface 6 Gbps Long Reach and Short Reach）など、幅広く利用されている多くのプロトコルに完全に対応しており、貴重なロジック・リソースを節減し、プロトコル・サポートを簡素化することができる。
Stratix II GX の主な機能は以下の通り。
■マルチギガビット・トランシーバ・ブロック
ネイティブ・モードで622Mbpsから6.375Gbps、オーバ・サンプリング手法を使用して最低270Mbpsで動作する最大20の全二重チャネルを提供
■シグナル・インテグリティ
Stratix II GXトランシーバは、チップに内蔵されているダイナミックにプログラム可能な送信プリエンファシス、受信イコライザ、および出力電圧制御機能を利用してデータ信号を最適化
■低消費電力トランシーバ
Stratix II GX FPGAトランシーバの消費電力は6.375Gbpsで、動作時に1チャネル当たりわずか225mWで、競合FPGA製品の消費電力の半分以下に相当
■柔軟性に優れたトランシーバPLLおよびクロッキング・モード
ブロックあたり４チャネルでトランシーバを配置。各ブロックは、高速PLL（phase-locked loop）と低速PLLにそれぞれ接続する2つの異なるクロック・ソースにより動作させることが可能で、このクロックとPLLの組み合わせは、4つの異なるデータ転送速度をサポートし、競合デバイスの単一のPLL実装に比べて、電力損失を大幅に削減。
■最大132&knm540個相当のロジック・エレメント（LE）数および最大6.7Mビットのエンベデッド・メモリ
Stratix II GXデバイスの高集積ロジックおよびエンベデッド・メモリは、デバイス・トランシーバの帯域幅と性能を補完する。
■業界をリードするFPGAアーキテクチャ
Stratix II GXファミリは、Stratix II FPGAファミリと同じTSMCの量産認定済み90nmプロセス技術を採用。
尚、Stratix II GXデバイス・ファミリの最初の製品のエンジニアリング・サンプルは、2006年第1四半期に出荷される予定。量産価格は、2007年中旬、25000個購入時で米国内販売価格49ドルからを予定。（プレスリリース要約）
Stratix II GXデバイスについての詳細情報は、下記アルテラのWebサイトを参照。
アメリカ：http://www.altera.com/stratix2gx
日本：http://www.altera.co.jp/stratix2gx
2005.10.25
2005年10月24日、アクテルは、同社のFPGAでの使用に最適化したソフトARM7ファミリ・プロセッサであるCoreMP7の発売を開始したと発表した。
CoreMP7は2005年3月に発表したアクテルとARMのライセンス契約に基づく製品で、ARMに対するライセンス料を負担することなく、アクテルの低コストProASIC3ファミリFPGAのARM対応バージョンであるM7 ProASIC3に実装し使用することができる。
尚、CoreMP7は今後、最近発表されたアクテルのFusionテクノロジーに基づく製品ファミリにも使用できるように拡張される予定。
※Fusionテクノロジー：
ワンチップにアナログと不揮発メモリを集積し、真のプログラマブル・システム・チップを実現するアクテルの独自技術。
CoreMP7及びM7 ProASIC3の特徴は以下の通り。
■最適化されたARM7
アクテルは32ビットのARM7をFPGAデバイスと使用するために、最高のスピード、最小のプロセッササイズに最適化。CoreMP7は最高25MHzで動作し、デジタルカメラ、白物家電、車載制御システム、車載情報機器、ロボティクス、医療機器などの用途に適している。
■包括的で低コストなツール・サポート
CoreMP7は、ARM RealView開発ツールの他に、アクテルの新しいCoreConsoleツール、アクテルの統合設計環境Libero、開発キット、および各種のサードパーティ・ツールなどの完全な開発環境によってサポートされる。
■価格、性能、セキュリティ面で優れたM7 ProASIC3
ARM対応のM7 ProASIC3 FPGAは、価格と性能面で優れており、最大300万システム・ゲートまでサポート。アクテル独自のFlashLockセキュリティシステムが搭載されているため、コンフィグレーションが不正に変更される危険性は事実上皆無で、貴重なIPが危険にさらされたり、不正コピーされることはない。また、中性子に起因するファーム・エラーへの耐性や電源投入後即動作（LAPU）などアクテルのFPGA独自の特長を備えている。（プレスリリース要約）
尚、CoreMP7（M7A3P250、M7A3PE600、M7A3P1000）は、現在サンプル出荷中。製品に関する詳細及び価格についてはアクテルの正規代理店にお問い合わせください。
2005.10.25
2005年10月24日、コーウェアとACE社は、複数年の戦略的提携を結んだことを発表した。
この提携により、コーウェアは、同社のプロセッサ設計環境であるLISATekプロダクトファミリと密接に統合されたACEのCコンパイラ技術を引き続き提供し、今後は両社でマルチプロセッサシステム向けの技術を共同開発を行う予定。
プレスリリース：http://www.coware.co.jp/news/2005/2005.10.24.html
※ACE社：ACE Associated Compiler Experts は、オランダ、アムステルダムに本拠地を置くコンパイラ開発ツールにおける世界のリーダー。CoSyというコンパイラ開発システムおよびサービスを提供している。
LISATekプロダクトファミリに組み込まれているCoSy Express技術は、専門家の扱うコンパイラ設計の高度な知識を一括して提供することが可能で、構造化されたLISATekアプローチによって、プロセッサ命令の動作を指定し、CoSy Expressにより最適化されたコンパイラを生成することができる。
また、LISATekにより生成されるコンパイラデータベースを使用することで、設計チームはCコンパイラのパフォーマンスをさらに最適化し、パフォーマンスを劇的に改善することができる。コーウェアとACEは、このLISATekからCoSyへのオープンなフローを提供すると同時に、初期Cコンパイラ設計への投資を続けてくという。
更に、コーウェアとACEは、複数年の技術的な協力関係を築いており、コーウェアのESL設計ツール（SPW、LISATek、ConvergenSC）による、マルチプロセッサアーキテクチャ設計の加速と、ACE社のCoSyコンパイラ開発フレームワークによる、幅広いプロセッサへの高性能コンパイラ生成ソリューションによって、複数の異種マルチプロセッサアーキテクチャ上での効率的なアプリケーションの実装を目指す。（プレスリリース要約）
2005.10.24
2005年10月21日、LSIロジックは、新しい低コストのプラットフォームASIC「RapidChip IntegratorQS RC11Si204」の供給開始を発表した。
プレスリリース：http://www.lsilogic.com/news/product_news/2005_10_18.html（英文）
RC11Si204は、通信、ストレージ、医療用撮像、コンピュータ周辺装置などのアプリケーションに向けたプラットフォームASICで、カスタム可能なユーザブルASICゲートは最高50万ゲート、500KビットのRAM、2レーンのSerDes、17mm 252ピン BGAパッケージで提供される。
RC11Si204は、年間25万個以上の注文で単価は9.90ドルという低コストを実現しており、業界標準に準拠した多くのシリアルプロトコルをサポートするSerDes PHY を搭載しているため、周辺装置開発者、特に通信およびストレージ・アプリケーションにPCアーキテクチャ・プラットフォームを組み込もうとする開発者にとっては最もリスクの低いソリューションとなる。（プレスリリース要約）
2005.10.24
2005年10月20日、NECエレクトロニクスは、同社のストラクチャードASIC「ISSP」のIPコアにRapidIOを追加したと発表した。
NECエレクトロニクス関連ページ：http://www.necel.com/issp/
今回追加されたIPコアは、英Jennic社の提供する Serial RapidIO Interface の IPコアで、NECエレクトロニクスの提供する SerDes コアと組み合わせてISSPに実装することができる。
Jennic社のIPコアのラインナップは、SoCへの統合を目的とし、汎用性が高く、多様なソリューションを作りやすい、モジュラー・アーキテクチャーとなっており、ユーザまたは3rdパーティIPプロバイダのIPコアとの組合せを容易にするような形にパーティションされているという。
Jennic社ホームページ：http://www.jennic.com/
また、今回のRapidIOコアの追加と合わせて、Jennic社とNECエレクトロニクスは、RapidIOコアのISSPへの実装確認と評価プラットフォームの開発を行い、テストチップと評価プラットフォームをシリアルRapidIOテクノロジに興味を持つユーザへのデモンストレーション・ツールとして活用している。
評価プラットフォーム関連情報：http://www.necel.com/issp/ipcore/chipandboard.html
2005.10.24
2005年10月24日、テンシリカは、同社のXtensaプロセッサ・ファミリの新バージョン、SOC設計向けコンフィギュラブルで拡張可能なプロセッサ・コアXtensa 6を発表した。
プレスリリース：http://www.tensilica.co.jp/html/press/Xtensa6-1024.html
今回発表された新たなプロセッサ・コア「Xtensa 6」は、これまで主力製品であった Xtensa V プロセッサの置換えバージョンという位置づけで、従来の Xtensa V に対し大きく下記3つの改良が施されている。
■開発環境における改良：
専用の開発環境XPRESコンパイラによる、C/C++ベースのアルゴリズムから自動的にカスタマイズされたコアを生成する機能を実装。この機能により、設計者はハードウェア記述言語を使った、マニュアルによるハードウェアのコーディングを行なうことなく、ターゲット・アプリケーション向けに最適化されたRTLを1時間足らずで生成することが可能となる。
■消費電力における改良：
アークテクチャの大幅な改良と、使用される2種類のクロック・ゲーティング技術により、Xtensa V と比較して、25％?30％の消費電力削減を実現する。
■セキュリティ面における改良：
Xtensa MMU（Memory Management Unit）コンフィギュレーション・オプションを使用して、AMDやIntelがパーソナル・コンピュータで提供しているものと同様の高度なセキュリティ対策を施し、メモリの特定部分に対する不正なアクセスを防ぎ、ワームやその他悪意あるコードが実行されるのを防止する。
尚、新しいXtensa 6プロセッサは既に出荷が開始されており、永久利用権付きシングル・プロセッサ・コンフィギュレーションのライセンス料は35万ドルからとなっている。（プレスリリース要約）
2005.10.24
2005年10月21日、株式会社ミック経済研究所は、「組込み総合ベンダーにみる組込みシステムソリューション市場の現状と展望2005年版」を発刊したと発表した。
プレスリリース：https://www.mic-r.co.jp/pressrelease/ （要会員登録）
ミック経済研究所は、情報・通信分野専門の市場調査機関であり、今回発刊されたマーケティング資料は、組み込みシステム関連ベンダー102社を対象に、組み込みシステムソリューション市場全体を推定した資料となっている。
同資料による主な調査報告は以下の通り。
■2004年度の組み込みシステムソリューション市場の市場規模は、プロセッサを除くハードウェア、ソフトウェア、サービスを合わせて計７，６６０億円
■そのうち、組み込みソフトの受託開発を中心とするサービス関連の売上高は、全体の７割弱に当たる５，２８０億円
■サービス関連市場は、2009年度には１兆円を超え、組み込みシステムソリューション市場全体も１兆５，０００億円に拡大
尚、同資料は全１０章の構成でＡ４版２６８ページの製本ファイルとして販売されるほか、ＣＤ?ＲＯＭ版も用意されている。（プレスリリース要約）
価格は、製本版で１９９，５００円、ＣＤ?ＲＯＭ版で３９９，０００円、詳しくは下記ＵＲＬ参照。
ミック経済研究所ホームページ：http://www.mic-r.co.jp/
2005.10.23
2005年10月23日、ディープインパクト（3歳牡・鹿毛）は、京都競馬場で開催された、第66回菊花賞（G1、芝3000M）に出走し、圧倒的な1番人気に応え見事優勝した。
ディープインパクトは、大手EDAベンダの株式会社図研の代表取締役社長 金子真人氏の保有する国内屈指の競走馬で、これまで武豊騎手騎乗のもと、さつき賞とダービーを制しており、今回の菊花賞優勝によってJRA史上11年ぶりの3冠馬となった。
3冠馬の誕生は史上6頭目となるが、ディープインパクトはデビュー以来負け知らずの7戦無敗で3冠を達成したことになり、シンボリルドルフに続く史上2頭目の快挙。
ディープインパクトのレース結果は、図研の株価にも度々影響を及ぼしており、ダービー制覇後には株価がにわかに上昇した事もある。 業界ではディープインパクトの勝利を祝う「ご祝儀としての株購入」が行われいるとの見方もあるという。
尚、ディープインパクトは、今回の菊花賞優勝でこれまでの獲得賞金は5億円を突破。レースでの人気は圧倒的なもので、菊花賞での単勝払い戻しは、100円（配当なし）であった。
金子氏の所有する競走馬は、競馬会では「金子馬」と呼ばれ注目を集めており、今年は全体で既に計60勝以上の成績を残している。
金子馬応援サイト：http://gtv.vis.ne.jp/index2.htm
2005.10.21
2005年10月20日、松下電器は、65nmプロセスで製造する民生用システムLSIを世界に先駆けて量産出荷すると発表した。
プレスリリース：http://panasonic.co.jp/corp/news/official.data/data.dir/jn051020-2/jn051020-2.html
チップの製造は、2004年6月から建設を進めていた、富山県魚津市にある魚津工場の新棟で行われる。この新棟は、半導体の最先端プロセス製品の生産能力増強を目的に建設されたもので、65nmプロセス、300ｍｍ ウェハーを月6500枚という生産能力をもつ。
65nmプロセスで生産される最初の製品はDVD用システムLSIで、今月から量産が開始される予定。（プレスリリース要約）
2005.10.20
2005年10月19日、STARC（?半導体理工学研究センター）とエッチ・ディー・ラボは、LSIハードウェア設計技能試験を共同開発し、10月20日から「STARC認定 設計技能検定試験ESA」として一般実施すると発表した。ソフトウェア分野の情報処理技術者試験のハードウェア技術版を目指すという。
プレスリリース：http://www.starc.jp/about/release/051019-j.pdf
発表された「STARC認定 設計技能検定試験ESA」は、hdラボがこれまで法人向けに実施してきた「設計技能試験ESA」をベースとしており、STARCの株主会社から選出された委員の協力によって監修が進めらた。
試験は今後、LSIを自社設計する機器関連の法人や個人にも順次対象を拡大し、検証や高位設計などの技能分野に対しても拡充し、業界標準検定制度への発展を目指すという。
尚、検定試験は現在、団体受験形態でhdラボが販売しており、2006年3月より１人当たり4万円の予定価格で個人受験サービスを開始する予定。
※法人契約例：100名実施時の検定試験問題使用料、採点、分析費用一式 400万円
（プレスリリース要約）
2005.10.20
2005年10月20日、ジーダットは、仏アバーテック社（Avertec：パリ）の開発した、LSI向けトランジスタレベルの静的タイミング解析ツール「HiTas」（ハイタス）の販売に関する代理店契約を締結し、11月1日から販売を開始すると発表した。
プレスリリース：http://www.jedat.co.jp/NewsRelease051020.html
Avertec社のHiTasは、最先端技術を用いたディープサブミクロンプロセスの大規模デジタル回路のトランジスタレベルの静的な遅延並びにタイミング解析を行うEDAツールで、大きな特徴は2つ。
■特徴1：高精度SPICEシミュレータと同等の高度な解析精度と、高速な動的解析ツールと比較して1000倍以上の超高速の実行速度を実現。数千万トランジスタからなるデジタル回路のカスタムデザインに対して、問題の早期発見、および、短時間でのポストレイアウト検証作業が可能で、製品開発期間を大幅に短縮することができる。
■特徴2：HiTasでサインオフ検証を完了した後、その解析結果から特性解析を行い、SoC等のチップ設計で必要となる高精度なシミュレーション用タイミングライブラリを、短時間でモデル化し生成することが可能。
その他にも、独自の回路構造認識と信号処理技術により、煩雑な設定を必要としない点、様々な設計スタイルに対応できる様にゲートレベル並びにマクロなどのライブラリ化された遅延／タイミング情報との混在解析が可能な点、階層単位での解析結果を再利用する手法でチップ全体を透過的に解析することによって、階層間で生じる問題を解消しフラット解析時の場合と同様に下位階層レベルで不具合箇所を直接検出できる点などが特徴として挙げられる。
尚、HiTASの詳細は、10月25日と28日に大阪・東京で開催されるジーダットのプライベートショウで発表される予定で、製品の出荷は2005年11月1日より開始される。
JEDAT EDA Fair 2005:http://www.jedat.co.jp/eda/
製品価格は、1年間ライセンスで約1000万円から、初年度は20セットの販売を目標としている。（プレスリリース要約）
2005.10.19
2005年10月17日、アルテラは、低コストFPGA Cyclone II ファミリの全製品が出荷されたことを発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-cIIship.html
アルテラはCyclone II ファミリ全製品の出荷を7ヶ月以内に達成しており、最先端の製品を予定通りに出荷するという約束を実現している。
Cyclone II は、4608個から68416個のロジック・エレメント(LE)の集積度範囲で提供され、同等集積度を持つ競合FPGAに比べて30％以上低いコストで卓越したシステム機能を提供する。中集積度のASICやASSPの代替手段としてCyclone II FPGAを利用することも可能で、コンシューマ、無線LAN、産業、および自動車向けアプリケーションを設計する際に優れた柔軟性を提供する。
Cyclone II ファミリの全製品は現在、有鉛と無鉛の両パッケージで提供されており、Cyclone II開発キットは下記3種類が用意されている。
■Nios II エンベデッド・プロセッサ搭載システム向け開発キット
■デジタル信号処理（DPS）システム向け開発キット
■PCIインタフェース向け開発キット
また、設計者は、Quartus II デザイン・ソフトウェアから直接利用でき、無償評価版も提供されているCyclone IIデバイス対応のIPコア群を利用することがでる。（プレスリリース要約）
2005.10.19
2005年10月18日、富士通は、平成17年9月中間期連結業績予想を上方修正したと発表した。
プレスリリース：http://pr.fujitsu.com/jp/news/2005/10/18-2.html
上方修正の内容は、下記の通り。
■営業利益：300億円から470億円に修正
■経常損益：50億円の赤字から150億円の黒字に修正
■当期損益：150億円の赤字から70億円の黒字に修正
修正の理由としては、下記3点を挙げている。
■ソリューション／SI・インフラサービス・電子部品などの採算性の改善
■携帯電話基地局及び光伝送システムなどの需要増
■コストダウンの推進と費用の効率化
尚、通期予想に関しては、同社のビジネス構造、国内IT市場の需要の動向、法人税等の増減などにより、前回予想からの変更はないという。（プレスリリース要約）
2005.10.18
2005年10月17日、米Synfora社は、同社の動作合成ツール PICO Express にメンター・グラフィック社のシミュレーション環境 ModelSim とのインタフェースを用意したことを発表した。
プレスリリース：http://www.synfora.com/news/press/101705.html
このインタフェースにより、PICO ExpressのユーザはModelSimを検証環境としてセットすることが可能となり、入力となるアンタイムドのC記述から、自動合成されるSystemCモデルおよびRTLテストベンチまでのシームレスな検証環境を確立することができる。PICO Express は、合成したSystemCモデルとRTLテストベンチをModelSimで実行するための、カスタマイズされたスクリプトを生成することができるという。（プレスリリース要約）
※Synfora社の国内代理店は、株式会社キー・ブリッジ。
http://www.keybridge.co.jp/
2005.10.18
2005年10月17日、ケイデンスは、IEEE P1647 e言語の標準化活動の加速を発表した。
プレスリリース：http://www.cadence.com/company/newsroom/press_releases/
ケイデンスによるリソースの寄贈により、IEEEのワーキング・グループは、既に予定よりも4ヶ月早い2005年6月にLRMの技術的な内容をまとめており、標準化の投票は2005年の第4四半期に行なわれる見通しだという。
e言語は、家電、テレコミュニケーション、半導体、IPなどの分野で幅広く使用されている成熟したシステムレベルの検証言語で、IEEEで標準化されオープンな言語として発展することにより、e言語ベースのツール市場の成長につながり、設計者にメリットをもたらす事ができる。
このe言語の標準化について、LSI Logic社、ARM社、Silicon Image社、Novas社などが賛同のコメントを寄せている。（プレスリリース要約）
2005.10.18
2005年10月17日、シノプシスは、新しいテクノロジCAD (TCAD) 製品群Sentaurusを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2005/20051017.html
Sentaurusは、多次元プロセス、デバイスおよびシステム・シミュレーション向けの主要TCAD製品を強力なユーザー・インターフェイスに組み込んだ新製品で、シノプシスとシノプシスが昨年買収した旧ISE社のTCAD製品の業界最高機能を統合して開発された。
既存製品のTSuprem4、Medici、Raphael と共に Sentaurus を採用することにより、ユーザは既存のツール環境を変更することなく、最新のTCAD環境を利用できるという。
Sentaurusは、ディープサブミクロン・ロジック・デバイス、メモリ、ミックスドシグナルから低消費電力デバイス、センサー、化合物半導体、オプトエレクトロニクスおよび高周波(RF)デバイスまで、半導体テクノロジすべてを網羅している。
Sentaurus製品群が提供する様々な機能を組み合わせることにより、プロセスとデバイスの幅広い選択を検討し最適化することが可能になると同時に、パラメトリックな歩留まり低下を改善する強力な新しいコンセプトを提供する。これにより、プロセス・テクノロジの開発コストを削減し、生産性の向上が可能になる。
尚、国際半導体技術ロードマップ(ITRS) 2004年版によると、TCADの採用によりテクノロジの開発コストを最高で40%削減できるとしている。
■株式会社 東芝 セミコンダクター社 知識・技術インフラ統括責任者 小松茂氏のコメント：
「東芝では、新しいコンセプトの探究、次世代の先端テクノロジの開発、そしてパラメトリック歩留まり最適化で発生する課題の解決など、さまざまな方面でTCADツール群を使用しています。基板エンジニアリングから最先端プロセス制御に亘るまで、TCADは実測値からは容易に得られなかった重要な情報を提供してくれます。TCADのシミュレーション結果はシリコン実験に値し、これらを用いることにより製品開発プロセス全体のコストと時間を削減することができ、目標とする歩留まりと開発期間の制約を達成することができます。Sentaurus製品群の強化機能により、新しいプロセスやデバイスの開発および改善にTCADの利点を利用することが可能になりました。」
■メイン州ポートランド Fairchild Semiconductor社 TCAD担当ディレクター Scott Irving氏のコメント：
「TCADは、我が社のテクノロジ開発フローの中で重要な役割を果たしています。シリコン・データが十分なく、さらなるウエハ分割の実施に多大な時間を要する場合、TCADシミュレーション結果は大変貴重な情報となります。シノプシスのTCAD製品群は、モンテカルロ・モデリングなどの最先端モデリング機能により、将来のデバイスやテクノロジを探求するために信頼性の高い環境を提供してくれます。確度の高いシミュレーション結果による新しいプロセスの最適化や、統計的なモデリングと解析機能による製造歩留まりの改善が可能になりました。」
■シノプシス TCAD製品 技術担当副社長兼ジェネラル・マネージャー Wolfgang Fichtner氏のコメント：
「開発競争は激化の一途をたどっており、製品開発に費やすコストと時間を削減し、製品をスケジュールどおりにマーケットに提供するためにTCAD製品群による開発結果予測を最大限活用しているお客様が増えています。今回新たにリリースされたSentaurusは、お客様に最高のモデリング機能を提供します。これらの機能により、費用と時間の両面において最も効率的な方法で、さらに高度な技術を追求することが可能になります。シノプシスはSentaurusにより、マニュファクチャリングとEDAのギャップを埋める最先端テクノロジを提供し、TCADとDesign for Manufacturing (DFM)でのシノプシスのリーダーシップをさらに強固なものにしました。」
今回発表された Sentaurus TCADツール群は、すでに一般提供が開始されている。（プレスリリース要約）
2005.10.17
2005年10月12日、アンソフトは、技術セミナー2005「CNVERGE」を開催し、計20のセッションと記者発表を行なった。
毎年、高周波分野とエレクトロメカニカル分野を分けて開催していた技術セミナーを、今年は統合した形で開催し、例年を上回る約500名の関係者が集まった。
記者会見によると、同社の売上の約20％は日本国内で占められており、ワールドワイドでみた売上内訳のTOP10には日本の大手企業が名を連ねているという。
また、ここ数年の成長は著しく、昨年は対前年比25％UPの68milion米ドルの売上を計上し、PCB分野においてはシグナル・インテグリティ、電磁界解析ともに世界市場の約50％を確保している。
記者発表では、米Hughes Network Systems社によるA-D変換器の解析事例、UMCによるVCO（voltage controlled oscillator）の設計事例、Intelによる高速伝送回路の設計事例が紹介され、同社のソリューションの特徴である「デジタル/アナログの両面から高精度な解析を行なう技術」と一般的な回路シミュレータでは実現できない「膨大なトランジスタ素子を高速に解析する技術」について技術説明が行なわれた。
同社の創設者であるPresident兼CEO Nicholas Csendes氏は、今後もアナログ分野にフォーカスしたソリューションで、日本国内における市場拡大を重視していきたいと語った。
2005.10.17
2005年10月3日、シノプシスは、Volvo Car社が、シノプシスのSaber Harnessを用いて、広く使用されているボルボ・プラットフォームならびにXC90プラットフォーム用のワイヤ・ハーネスの設計・開発に成功したことを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2005/20051003-3.html
シノプシスのワイヤ・ハーネス設計向けツールSaber Harnessは、ダッソー・システムズ社の3次元メカニカルCAD CATIAと統合された環境となっており、今回発表された成果に基づきVolvo Car社はSaber HarnessとCATIA V5との間の新たな統合性の検証を完了し、今後はこの結合された設計環境上で将来の設計プラットフォームを開発することになるという。
Saberは、自動車業界や航空宇宙産業でシステム設計・検証ツールとして幅広く使用されており、今回の統合は、シノプシスとダッソー・システムズ社との緊密な協力によって開発されたものであり、CATIA・アプリケーション・アーキテクチャ（CAA） V5 アダプタ・プログラムを介して、コスト削減と信頼性向上を実現するエレクトロ-メカニカル設計機能を提供している。
Saberはワイヤ・ハーネスの構造（論理）設計とその電気シミュレーションを行い、CATIAはワイヤ・ハーネス
の実装（物理）設計に用いられているが、この統合により、大手自動車メーカーや航空宇宙関連企業の設計者は、両設計システム間の情報交換が可能となる。
バリアントやオプションなどの複雑な設計データを始め
として、両システムに含まれる設計データの整合性を確保することにより、開発中の製品を市場に投入するまでにかかる期間を短縮し、品質向上も実現できる。（プレスリリース要約）
2005.10.17
2005年10月10日、アルテラと米Ceterus Networks社は、Ceterus社のUTX8212マルチサーバ・クロス・コネクトにアルテラのStratix GX FPGAファミリを採用したと発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-ceterus.html
Ceterus社は、イーサネット・サービスやTDMサービスなどのデータ転送ソリューションを提供する非公開企業で、米国テキサス州アレンに本社を構えている。
同社は、Stratix GXファミリで提供される多数のシリアライザ/デシリアライザ（SERDES）チャネルと、競合ソリューションよりも優れたシグナル・インテグリティを評価し、今回の採用を決定した。 これにより、全ての種類の大容量トラフィックを集約し、レガシー・ネットワーク上でのイーサネット・サービスとTDM（時分割多重：Time-Division Multiplexed）サービスを提供することが可能になるという。
Ceterus Networks エンジニアリング担当ディレクタ ボブ・キャンウェル（Bob Cantwell）氏のコメント：
「高速動作時のシグナル・インテグリティは、UTX8212に不可欠な要件であることから、Stratix GXは当社にとって優れた選択肢でした。Stratix GXのイコライゼーション機能は、プリエンファシスに頼らずに当社のシグナル・インテグリティ目標を達成することを可能にしました。それによって生じた省電力化により、デバイスの温度上昇を許容範囲内に収めることができ、UTX8212で広帯域トラフィックを安定して集約できるようになりました。今回初めてアルテラのFPGAを利用しましたが、Quartus® II 開発ソフトウェアを使用することで得られる、優れた生産性に大変驚いています。また、Stratix II GXファミリの新しいトランシーバ機能、改善されたロジック構造、および低い消費電力に非常に感銘を受けています」
アルテラ 高速プロダクト・グループ担当シニア・ディレクタ デビッド・グリンフィールド（David Greenfield）氏のコメント：
「今日のデータ転送技術には高速性能以外に、高い信頼性も必要とされています。当社は、世界中のトランシーバが提供する高速性能は優れたシグナル・インテグリティを兼ね備えないのならば、顧客に恩恵ももたらさないことを理解しており、このことがCeterusなどの顧客が競合するソリューションの中からStratix GX FPGAを採用した理由となっています」
（プレスリリース要約）
2005.10.17
2005年10月17日、米eASIC社とイノテックは、ｅASIC社のストラクチャードASICの販売サポートに関する戦略的パートナーシップ契約を締結したと発表した。
プレスリリース：http://www.innotech.co.jp/back_number/contents/pr051017.pdf
この契約により、イノテックはeASIC社のストラクチャードASICデバイス製品の日本国内の代理店となり、販売および技術サポートを行っていく。
eASIC社は1999年に、現在の同社のPresident兼CTOであるZvi Or-Bach氏によって設立された非公開企業で、カリフォルニア州サンタクララに本社を置く。
eASIC社のストラクチャードASICは、特許を取得している独自のSRAM LUTベースのプログラマブルロジック技術とVIA一層のみのカスタマイズによるメタル配線技術により、短納期、大規模、高速のストラクチャードASICデバイスをマスク費用なしで実現する。（プレスリリース要約）
尚、イノテックは製品の詳細を紹介する下記セミナー開催を予定している。
■eASIC無料紹介セミナー
■2005年12月13日（火）14：00?17：00
■イノテック本社ビル２階 セミナールーム
■申し込み先：イノテック株式会社のホームページ
http://www.innotech.co.jp
2005.10.16
2005年10月12日、米Apache Design Solutionsは、川崎マイクロエレクトロニクスがApache社のIRドロップ解析ツール RedHawk を採用したと発表した。
プレスリリース：http://www.apache-da.com/news_events/press/2005-10-12.htm
川崎マイクロは、Apacheの RedHawk によって、ダイナミックなホットスポットのを検出し、タイミングへの影響を解析することができたため、130nm以下のASIC設計フローへ採用する事を決定したという。（プレスリリース要約）
尚、Apache社のEDA製品は、国内では株式会社キー・ブリッジが取り扱っている。
株式会社キー・ブリッジ：http://www.keybridge.co.jp/
2005.10.16
2005年10月14日、シーケンスデザインは、米S3 Graphics社がシーケンスデザインのダイナミックIRドロップ解析ツール CoolTime を採用したと発表した。
プレスリリース：http://www.sequencedesign.com/3_news/pr_archives/101405.html
PC向けグラフィックス・カードの大手であるS3 Graphics社によると、CoolTime は、タイミングや信号に影響を与えることなく、同社の高性能グラフィックスプロセッサの電圧低下を改善することができたという。
CoolTimeは、一度に1つの電気効果しか分析することができない他社のポイント解析ツールと違い、電力解析、EM解析、IRドロップ、タイミングおよびシグナル・インテグリティ解析を独自の並列データベースによって同時に実行することができる。（プレスリリース要約）
2005.10.15
2005年10月15日、村上ファンドを率いる村上世彰氏が、TBSに対し東京エレクトロン株の売却を提案したと一部報道機関が報じた。
半導体製造装置メーカーの老舗である東京エレクトロンは、1963年TBSの出資によって設立された?東京エレクトロン研究所を前身としており、以来、TBSとは強力な資本関係にあり、本社も赤坂のTBS放送センター内に置いている。
村上世彰氏は、今回のTBS株取得によって楽天に続く大株主となっており、TBSに対し、横浜ベイスターズや赤坂の不動産などと合わせて東京エレクトロン株の売却を提案したという。
2005.10.15
2005年10月14日、イノテックは、平成18年3月期の年間配当を8円に増配すると発表した。
プレスリリース：http://www.innotech.co.jp/ir/ir_data/pdf/shusei051014.pdf
同社の前期（平成17年3月期）配当実績は7.5円で、今年5月に発表した今期予想は6円だった。
一部の報道機関によると、イノテックはEDAツールの国内販売が好調な事に加え、ストレージ製品の販売がアジア市場を中心に伸びており、今期の連結経常利益が前期比28％増と、計画を達成できる目処が立ったため、株主還元を決定したという。
2005.10.14
2005年10月13日、松下電器は、業界初のデジタル家電プラットフォーム UniPhier(Universal Platform for High-quality Image-Enhancing Revolution)を適用したシステムLSIをSDカードムービーに搭載したと発表した。
プレスリリース：http://panasonic.co.jp/corp/news/official.data/data.dir/jn051013-2/jn051013-2.html
UniPhierは、幅広くデジタル家電に対応する統合プラットホームで、このプラットフォームを適用し、すでに以下の4品種の製品開発を終えたという。
■パーソナルＡＶ用UniPhier
2005年10月発売 パナソニックAVCネットワークス社 SDカードムービー「SDR-S100」に搭載
■携帯電話用UniPhier
ＮＴＴドコモ 地上デジタルテレビ放送受信機能付き携帯電話「P901iTV」(パナソニック モバイルコミニュケーションズ株式会社 製※発売日は未定)に搭載
■ホームＡＶ用UniPhier
2006年 製品搭載予定
■カーＡＶ用UniPhier（CPU内蔵せず）
2004年5月発売のHDDカーナビゲーション(パナソニックオートモーティブシステムズ社製)に搭載
尚、松下電器は、UniPhierを適用したLSIの外販を計画しており、その開始時期は2007年頃からとみられている。
2005.10.12
2005年10月11日、デナリは、CE-ATAデザインの検証用IP PureSpec CE-ATAを発表した。
プレスリリース：http://www.denali.com/news_pr20051011.html
PureSpecには、コンフィギュラブル・バス・ファンクションモデル、プロトコル・モニター、アサーションや擬似ランダム・バス・トラフィックなどのライブラリが含まれており、これらを利用して、チップ開発のプレ・シリコン段階で設計対象とCE-ATAとの相互作用をモデル化して、シミュレーションすることができるようになる。
PureSpecは、様々なインターフェイス規格に対応した検証IP製品で、PCI Express 、USB 、Ethernet 、Serial ATAなどのIPを既にリリースしている。（プレスリリース要約）
2005.10.12
2005年10月12日、メンター・グラフィックス社は、同社の車載エレクトロニクス向け製品群を大幅に拡張し、自動車市場向けE/E（Electrical and Electronic）設計ソリューションとして業界で最も包括的な製品ラインを提供することを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2005/051012.html
最近買収した車載ネットワーク・ソリューションVolcanoと、車載メカトロニクス・サブシステムのための新しいモデリング／シミュレーション・ツールSystemVisionの追加により、メンターは車載用システム(電気)および関連ハーネスの設計／解析、組込みシステム／ソフトウェアならびに車内ネットワーク設計のためのクラス最高のツール群を揃えたことになる。
また、メンターは、車載システム・アーキテクチャのオープン・スタンダード構築に取り組む標準化団体AUTOSARのプレミアム・メンバーになったことを合わせて発表した。
2005年5月に買収が発表されたVolcanoは、車内ネットワーク・システムの開発をサポートするネットワーキングならびにデータ通信ソリューションで業界をリードしていた企業で、その顧客にはアウディ、BMW、ボッシュ、ビステオン、ボルボが含まれている。
また、SystemVisionは、ベンダーに依存しない標準のミックスシグナル・モデリング言語であるVHDL-AMSに基づいており、設計者は仮想プロトタイプによるシステムおよびコンポーネント(部品)のモデリングを行い、電気、機械、熱、油圧等各サブシステムの解析を実行することにより、確実な車載システム設計を行うことができる。このSystemVisionは、メンターの電気システム設計ソリューション、Capital Harness Systems（CHS）と完全に統合されており、CHS独自の電気系解析ツール、Capital Analysisの機能を補完する。（プレスリリース要約）
2005.10.12
2005年10月12日、メンター・グラフィックス社は、国際的な車載エレクトロニクス・メーカーMagneti Marelli Powertrain S.p.A. がSystemVisionを含むメンターの新しい自動車向け設計ソリューションを導入し、同社のASIC開発フローに統合することにより、設計およびシミュレーション期間を30%短縮することに成功したと発表した。
プレスリリース：http://www.mentorg.co.jp/news/2005/051012_2.html
メンターのソリューションを採用したのは、北イタリアのトリノ市近郊のヴェナリア・リアレにあるMagneti MarelliのPowertrain研究開発施設で、このサイトでは、特殊な車載アプリケーション向けICの設計・開発のほかに、ECU（Electronic Control Units）やセミ・オートマチックのトランスミッション制御システムの開発も行っている。
Magneti Marelliは、マルチビジョン／マルチドメイン対応設計ソフトウェアであるSystemVisionを用いて、新しいデジタルASICのコアを設計し、検証するための安全機能シミュレーションを含めたメカトロニクス・シミュレーションを行った。その結果、「エンジン制御システムの開発期間を30%削減短縮することに成功し、設計したコンポーネントは初回のリリースで完全に動作した」という。（Magneti Marelli社Methodology Manager of R&D Hardware Development、Edoardo Martelli氏のコメント）
また、開発に当たってはSystemVisionの他に、メンターのHDL Designer（設計入力用）と、ModelSim（シミュレーション用）が使用された。（プレスリリース要約）
2005.10.11
2005年10月11日、一部報道機関の発表によると、ザイリンクスは、7?9月期決算の売上見通しを下方修正した。
ザイリンクスは、第2四半期の売上高が前期比1─2％減少するという見通しを発表し、横ばいないし４％増加という従来の予想から下方修正した。
下方修正の大きな要因は、アジア太平洋地区での売上が大幅に減少したことが挙げられている。
また、この発表を受け、来週出揃う主要ハイテク企業の7?9月期決算発表に不透明感が出たことに加え、米自動車部品最大手デルファイの経営破たんなどの影響で、10日のニューヨーク株式市場は、ダウ平均株価が約5か月ぶりの安値、ナスダック店頭市場の総合指数は約3か月ぶりの安値となった。
2005.10.11
2005年10月11日、アイピーフレックスは、ダイナミック・リコンフィギュラブル・プロセッサ DAPDNA-2 向けの「FFT開発キット」の受注を開始したと発表した。
プレスリリース：http://www.ipflex.com/jp/4-corporate_profile/pr_051011.html
発表された「FFT開発キット」は、ダイナミック・リコンフィギュラブル・プロセッサ DAPDNA-2 の動的再構成可能な機能を生かし、様々なポイント数やビット精度の高速フーリエ変換 （FFT） および逆高速フーリエ変換 （IFFT） を動的に切り替え可能なシステムを、実デバイス上で短期間で効率的に開発することができるという。
開発キットには、最適化された FFT ライブラリのほか、DAPDNA-FW II 統合開発環境ソフトウェア、DAPDNA-2 ダイナミック・リコンフィギュラブル・プロセッサを搭載した DAPDNA-EB4 評価ボード、PCI ドライバソフトウェア等が含まれている。（プレスリリース要約）
2005.10.11
2005年10月5日、EDAコンソーシアムは2005年第2四半期のEDA売上報告を発表した。
プレスリリース：http://www.edac.org/downloads/pressreleases/05-10-05_MSS_Q2_2005_Release.pdf
発表によると、2005年Q2のEDAの売上総額は10億9000万ドルで、昨年の同時期とほぼ同じ数字となった。今年のQ1の売上9億8900万ドルと比較すると約10.2％の売上増となる。
サービス関連の売上を除いた、EDA製品のみの売上額は10億3000万ドルで、昨年同時期の10億2000万ドルに比べて若干増加。今年のQ1の売上9億1200万ドルと比較すると12.9％の売上増となる。
カテゴリ別の売上と昨年同時期との比較は以下の通り。
■CAE分野 売上4億4500万ドル 6％減
■PCB/MCM分野 売上8600万ドル 3％増
■IC Physical Design & Verification 分野 売上2億8900万ドル 2％増
■IP分野 売上2億800万ドル 13％増
■サービス分野 売上6400万ドル 9％減
地域別の売上と昨年同時期との比較は以下の通り。
■北米 売上5億2800万ドル 昨年と同等
■ヨーロッパ 売上1億8900万ドル 昨年と同等
■日本 売上2億4200万ドル 15％増
■アジアその他地域 売上1億3200万ドル 5％増
尚、EDA業界に従事する従業員数は、昨年同時期より4％増え20780人となっている。
（プレスリリース要約）
2005.10.08
2005年10月3日、シノプシスは、大手半導体ファウンドリUMCがシノプシスの新しい高耐圧MOS(HVMOS)トランジスタモデルを採用し、HSPICEシミュレータを使用しているUMCの顧客へモデルパラメータの提供を開始したことを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2005/20051003-2.html
シノプシスのHVMOSモデルは、今日使用されている様々な高耐圧トランジスタ技術で重要になる物理効果を取り込んでいるため、シミュレーション精度を高め、チップ開発の手戻り（re-spin）リスクを減らすことにつながる。UMCの顧客は、この新しいモデルにより設計プロジェクトの品質とスピードを向上させることができる。
UMC デバイスモデリングのディレクターDr.Jin Shyong Jan氏のコメント：
「当社はシノプシスのHVMOSモデルを我々の高耐圧プロセスで評価した結果、0.25umと0.18umのHVMOSを使用しているお客様のためにこのモデルを採用することを決めました。他の手法に比べ非常に精度の高いモデルであることが確認できたからです。新しいモデルを使い始めてから、モデルパラメータ抽出と検証にかかる時間を大幅に削減できました。」
シノプシス シリコン・エンジニアリング・グループ マーケティング担当副社長 Edmung Cheng氏のコメント：
「HSPICEは、業界標準の回路シミュレータとして広くご採用いただいており、特にそのモデル・サポートの幅の広さと深さは定評があります。半年前にこのモデルを発表して以来、IDMやファウンドリ大手のお客様方に次々に採用され始めているのは、この新しいHVMOSモデルのご提供するパラメータ抽出の優れた精度とスピードが理由です。」
尚、シノプシスのHVMOSトランジスタ・モデルは、現在HSPICEで使用可能なほか、同社のモデルパラメータ抽出ツールAuroraでも使用可能。（プレスリリース要約）
2005.10.08
2005年10月7日、ARMは、カリフォルニア州サンタクララで開催されたARM Developers' Conferenceで、組込みシステム設計向けのARM AMBA BusMatrix およびAMBA Designer 製品を発表した。システム・アーキテクトは、AMBA BusMatrix相互接続で性能を最適化し、AMBA Designerツールでサブシステムのコンフィギュレーションを迅速に行うことが可能となるという。
プレスリリース：http://www.jp.arm.com/pressroom/05/051007.html
発表によると、AMBA BusMatrixは、非常にコンフィギュレーションの自由なPrimeCellコアで、AMBAオンチップ相互接続の主要ビルディング・ブロック。このブロックを用いる事でユーザは、AMBAマルチレイヤ・プロトコルを使用し、ゲート数を最小限に抑えつつ、高いスループットを実現するよう構造を制御できる。また、AMBA 3 AXI仕様、AMBA BusMatrixコア、AMBA Designerツールでペリフェラルをリンクすることにより、さまざまなコンフィギュレーションのトレードオフが可能で、システムの性能を最適化することができる。
一方、AMBA Designer環境は、MaxSimテクノロジーを採用した使いやすいグラフィカル・ユーザ・インタフェース（GUI）を通じて、AMBA BusMatrixのコンフィギュレーションを可能にする。迅速なコンフィギュレーション機能により、設計プロセスを簡素化し、ASIC設計の製品化期間を短縮できるほか、性能と効率性を高め消費電力を下げることも可能。また、SoCプラットフォーム設計にIPを効率的に統合するための業界標準であるSPIRIT（Structure for Packaging&knm Integrating and Re-using IP within Tool-flows）にも適合している。（プレスリリース要約）
2005.10.07
2005年10月6日、テンシリカは、Xtensa LXプロセッサ向けパッケージソリューションとして、コンシューマ用オーディオ機能向けに最適化された第二世代目のオーディオパッケージ、XtensaR HiFi 2オーディオ・エンジンを発表した。
プレスリリース：http://www.tensilica.co.jp/html/press/HiFi2-1006.html
Xtensa HiFi2は、24ビットのオーディオ・エンジンで、Dolby Digital AC-3、QSound LabsのmicroQ、MP3、MPEG-2/4 AAC LCおよびaacPlusTM、WMA (Windows Media Audio)、AMR (Adaptive Multi-Rate speech)など、一般的なオーディオ規格全てに対応した包括的なソフトウェア・エンコーダおよびデコーダ群で、16ビット・オーディオ・プロセッサよりも高い音質を提供することができる。
また、Xtensa HiFi2は、最先端のXtensa LXプロセッサをベースに、第一世代エンジンよりも高速、低消費電力、小面積、柔軟なエンジンとなっており、低消費電力のターンキーソリューションとして、携帯電話、携帯音楽プレイヤー、DVDドライブ、セットトップ・ボックス等のオーディオ機能を必要とする機器用SoCの迅速な設計を可能にする。
2005.10.07
2005年10月5日、TSMCは、同社のチップ試作サービス CyberShuttle において、65nm Nexsys技術による試作に成功したと発表した。
プレスリリース：http://www.tsmc.com/tsmcdotcom/PRListingNewsAction.do?action=detail&language=E&newsid=1649&newsdate=2005/10/05
成功した最初の試作では、省電力版の Low Power プロセスとスタンダード版の General Purpose プロセスの異なる2つのオプションがサポートされ、主要顧客5社のデザインと複数のサードパーティーのIP設計の試作を行った。
これにより、65nmプロセスでの試作サービスが本格的に開始されることになり、2005年末までには更に2セットの試作製造を行なう予定。その中には新たに高性能プロセスオプションが追加される予定となっている。（プレスリリース抜粋）
