NEWS
2006.03.02
2006年3月1日、テスト設計ツールを手掛ける、米SynTest Technologies社は、同社のBIST技術が米国特許を取得したことを発表した。
今回、特許番号7007213として認められた技術は、複数クロック・ドメインを持つ回路に向けたテスト技術で、LogicBISTを用いてそれぞれのクロック・ドメインをアットスピードでセルフ・テストし、各クロック・ドメインにおける故障とクロック・ドメインをまたぐ故障を検出するというもの。
Syntestの提供するBISTツール「TurboBIST-Logic」は、この特許技術をベースにしている製品で、既に各国にユーザが存在しているという。
現在、日本国内では、丸紅ソリューション株式会社がSyntest社製品の販売代理店として製品の供給を行っている。
※Syntest社製品に関する概要はこちら
https://www.eda-express.com/catalog/?m=comp&cn=1780
※Syntest社
http://www.syntest.com
※丸紅ソリューション株式会社
http://www.msol.co.jp/eda.html
2006.03.02
2006年2月27日、C言語ベースESLツールベンダである、英セロックシカは、Philipsの子会社である「Philips TASS」とのヨーロッパにおける業務提携を発表した。
プレスリリース：http://www.celoxica.co.jp/corporate/pressreleases/show_release.asp?DocumentID=431
Philips TASSは、組み込みソフトの開発を専門とする企業で、電子機器、医療機器、通信機器、ハイテク産業機器などの分野で27以上にわたりソフトウェア開発行ってきた実績を持つ。
両社は以前より、パートナーとして関係を保っていたが、ESL分野の成長を受け、システム・レベル設計へ移行する設計者に対し協力してソリューションを提供すべく今回の業務提携に至った。
具体的には、今後両社は、プログラマブル・ロジックならびにプログラマブルSoCデバイスの設計者にターゲットを絞り、セロックシカはESL設計ツール、IP、ボードを、Philips TASSは設計サービス、ESL手法、技術移転のノウハウ等を提供し、ヨーロッパにおけるESL設計の普及を推進していくという。
※日本セロックシカ株式会社
http://www.celoxica.co.jp/default.asp
※Philips TASS
http://www.tass.philips.com
2006.03.01
2006年2月27日、米Applied Materials、英ARM、米Cadence、TSMCの4社で構成される、Silicon Design Chain Initiative（SDC）は、強化された低電力設計技術の第2バージョンを発表した。
プレスリリース：http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=022706_sdcLowPowerII（英文：Cadence）
SDCは、SoCの省電力化に取り組むイニシアチブで、既存の設計フローを大きく変えることなく消費電力の削減を実現する、低消費電力設計フローの提供を目的としている。
昨年3月には、提唱する低電力設計技術によって、「ARM1136JF-S」を用いた90nmプロセスのテスト設計で40％以上の消費電力削減を実現したことを発表していた。
今回発表された新たな設計フローは、「ARMのセルライブラリ」、「ケイデンスEncounter設計プラットフォーム」、「TSMC Reference Flow 6.0」をベースとしており、その目玉となるのは新たに取り入れられた「自動パワー・シャットダウン技術」。 新フローのテスト設計では、「ARM Advantage」セルライブラリと「ARM Power-Management Kit」を用いた、「自動パワー・シャットダウン技術」を適用することで、前回のテスト設計と比較してスタンバイ時のリーク電流を98.5％削減できたという。（※前回2005年のテスト設計では、パワー・シャットダウン技術は使用されていない）
※Silicon Design Chain Initiative
http://www.silicondesignchain.com
2006.03.01
2006年2月27日、シノプシスは、検証プラットフォーム「Discovery」とインプリメント・プラットフォーム「Galaxy」をベースとしたデザイン・ユーティリティ「Pilot Design Environment」を発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2006/snps_pilot_pr.html（英文）
「Pilot Design Environment」は、シノプシスのサービス部門「Synopsys Professional Service」によって開発される、RTL-to-GDSIIフローで用いるデザイン・ユーティリティで、カスタマイズされたスクリプト、設計プロジェクトのセットアップや設計フローを構築するためのGUI、プロジェクト進行状況のモニタリングやレポーティングなど様々なユーティリティが用意され、プロジェクトに応じた最適な設計環境を構築できると同時に、プロジェクトのマネンジメントにも役立てる事ができる。
また、「Pilot Design Environment」は、チームによるマルチサイトのチップ開発や、新たなプロセスノードへのデザインの移行などにも容易に対応することが可能で、これら数々の有効性は、既に0.25μm?65nmの各プロセスにおける複数のテープアウト実績で証明されているという。
尚、「Pilot Design Environment」デザイン・ユーティリティとして「Synopsys Professional Service」のサービスに含まれる形で提供され、設計ツールはその中には含まれない。
また、サービス料金は顧客のプロジェクトに応じたカスタム内容によって異なり、1年間のサポート契約が必要となる。
※「Pilot Design Environment」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2006.03.01
2006年3月1日、ザイリンクスは、カリフォルニア州のモントレーで開催中の「Globalpress Summit 2006」にて、業界初となる65nmプロセスを適用した次世代Virtexファミリのファースト シリコンを公表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/2006/xil_corp/0630_65nm_j.htm
65nmの次世代Virtexの量産開始時期は明らかにされていないが、昨年12月に東芝および台湾UMCとの65nmFPGAの共同開発を発表した際には2006年度中の量産を目指すとしていた。
当然ながらザイリンクスは、65nmプロセスへの移行準備を進めており、今年初めから限定ユーザおよびパートナーに対し次世代Virtexの開発環境の提供を開始。一般ユーザ向けには2006年後半より提供を開始するとしている。
ザイリンクスは、これまでも最先端プロセステクノロジを用いたFPGA製品をいち早く市場投入してきた実績があり、2004年より供給を開始した90nmプロセス製品の「Virtex-4 ファミリ」は、東芝と台湾UMCを合わせて1カ月あたり1万5000枚の量産能力を持っているという。
※ザイリンクス株式会社
http://www.xilinx.co.jp
※Globalpress Summit 2006
http://www.globalpresspr.com/summit2006/overview.htm
2006.02.28
2006年2月27日、パワー・インテグリティを中心とした解析ツールを手掛ける、米Sigrityは、同社の「XcitePI」および「SPEED2000」をNECが次世代スーパーコンピュータの開発用に採用したことを発表した。
プレスリリース：http://www.sigrity.com/company/press/20060227press_NEC.htm（英文）
NECが採用した「XcitePI」および「SPEED2000」は、ダイナミックな電源ノイズ解析ツールで、「XcitePI」はLSIチップ内部のノイズを、「SPEED2000」はチップパッケージの電源ノイズを解析することができる。
また、この両製品は、連動させる事でチップ内部とパッケージとの協調解析を行う事もでき、パッケージ効果を見ながら、それがチップの動作にどう影響するか解析することが可能。Sigrityは、この両製品を組み合わせた協調環境を「CoDesign Studio」として提供している。
発表によるとNECの担当者は、この「CoDesign Studio」を用いる事で、パッケージ効果が及ぼすチップ動作への影響を解析し、チップとパッケージ間のクリティカルなインタラクションを特定できるとしている。
尚、Sigrity社の各製品は、ATEサービス株式会社が国内販売代理店として取り扱いを行っている。
※Sigrity社製品の概要はこちら
https://www.eda-express.com/catalog/?m=comp&cn=1670
※ATEサービス株式会社
http://www.ate.co.jp
※Sigrity社
http://www.sigrity.com
2006.02.28
2006年2月23日、消費電力関連をはじめ各種解析・最適化ツールを手掛ける、米シーケンスデザインは、アナログ/ミックスドシグナル設計向けRLC抽出ツール「Columbus-AMS」の次世代バージョンをリリースした。
プレスリリース：http://www.sequencedesign.com（英文）
シーケンスデザインによると、「Columbus-AMS」の新バージョンには、高性能なリダクション・コントロール機能とミックス・モード・モデリング機能が追加され、シミュレーション時間を短縮すると同時に無線や高周波デザインの処理を単純化できるようになった。 また、GUIの再設計により、直感的な分かり易い作業環境が整備されたほか、各種セッティングを容易にセーブ＆ロード可能となり、セッティングデータの再利用や共有などツール運用面での利便性も強化されている。
尚、「Columbus-AMS」は、ケイデンスのアナログ設計環境にインテグレーションされているほか、各種ツールとの互換性を持ち、Diva、Assura LVS、メンターのCalibreと連動して使用することが可能。既に100以上の顧客が「Columbus-AMS」を用いてテープアウトに成功しているという。
※「Columbus-AMS」に関する詳細は、シーケンスデザイン株式会社にお問い合わせ下さい。
http://www.sequencedesign.com
2006.02.28
2006年2月27日、マグマは、IBMとシンガポールChartered Semiconductorの90nm共通プラットフォームに対応した、低消費電力技術をサポートするICインプリメンテーション・リファレンス・フローの提供開始を発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006022701.htm
マグマが発表した、IBM-Chartered向けのリファレンス・フローは、「Blast Power」、「Blast Fusion」、「Blast Create」、「Blast Rail NX」をベースとしたインプリメントフローで、低消費電力化に不可欠なダイナミック・パワーの最適化、リーク電流の削減、電力配分の最適化の全てに対応。RTL-to-GDS-IIフローの様々な段階で消費電力を考慮したトレードオフを行うことが可能で、消費電力の削減と設計期間の短縮を実現する。
また、この低消費電力リファレンス・フローには、環境内のあらゆる低消費電力機能を実行するテスト・デザインが含まれているほか、IBMとCharteredに認定されたスクリプトやメソドロジ・ガイドがマグマから提供されており、設計者はこれらをマグマのWebサイトから無料で入手する事ができるという。
※IBM-Chartered向けの低消費電力リファレンス・フローに関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
2006.02.27
2006年2月23日、米Transmetaは、東芝に対しトランジスタのリーク電流を制御し消費電力の削減を実現する「LongRun2」技術をライセンス供与することを発表した。
プレスリリース：http://investor.transmeta.com/ReleaseDetail.cfm?ReleaseID=188576（英文）
Transmetaの「LongRun2」は、同社の低消費電力化技術「LongRun」をベースに開発されたリーク電流の制御技術で、電圧および周波数をダイナミックに制御することで、リーク電流の削減と同時にデバイスの動作速度を向上することができる。
この「LongRun2」技術を適用する事で、デバイスの消費電力を削減することも可能で、東芝は今後、90nm?22nmプロセス世代のシステムLSIを中心とした製品開発において同技術を適用していくとしている。
尚、この「LongRun2」は、既にNECエレクトロニクス、富士通、ソニーも導入している技術で、ソニー、東芝、IBMの3社で共同開発された次世代プロセッサ「Cell」にも利用されている。
※Transmeta http://www.transmeta.com
※東芝 http://www.toshiba.co.jp
2006.02.27
2006年2月22日、ケイデンスは、STマイクロエレクトロニクスが、同社初となる90nm、STB向けのマルチHDTVデコーダ・シングルチップの設計に、ケイデンスの「SoC Encounter」を適用した事を発表した。
プレスリリース：http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=022206_STMicroelectronics&lid=cdn_pr（英文）
発表によるとSTマイクロは、ケイデンスの「SoC Encounter」を使って、全てのSTB機能とマルチ・デコーダ回路をワンチップに結合した「STB7100」を開発。量産期間を短縮すると同時に、従来、コプロセッサの追加によって対応していた複数機能をワンチップ化する事で、製品コストの引き下げも実現できたとしている。
「SoC Encounter」は、RTL-to-GDSIIフローを包括的にサポートするケイデンスのデジタルIC設計統合環境。 同環境には、グローバル・シンセシスと呼ばれる論理合成機能、プロトタイピング、配置、配線、最適化、寄生抽出、シグナル＆パワー・インテグリティ解析など90nmデザインに対応する様々な機能が統合されている。
※「SoC Encounter」に関する詳細は、日本ケイデンス・デザイン・システムズにお問い合わせ下さい。
http://www.cadence.co.jp
※「STB7100」に関す詳細は、STマイクロエレクトロニクスにお問い合わせ下さい。
http://www.st-japan.co.jp
2006.02.27
2006年2月20日、C言語ベースESLツールベンダである英セロックシカは、米テキサス・インスツルメンツ社の「ワールドワイドDSPサードパーティー・プログラム」に参加した事を発表した。
プレスリリース：http://www.celoxica.co.jp/corporate/pressreleases/show_release.asp?DocumentID=429
TIの「ワールドワイドDSPサードパーティー・プログラム」は、TI顧客のDSP開発を幅広くサポートするもので、全世界で650社以上の企業が参加。TIの顧客は様々な開発用ソフト/ハード、コンサルティングサービスなどを利用する事ができる。
セロックシカのFPGAをターゲットとしたC言語ベース設計環境「DK Design Suite」は、DSPとFPGAが混在した信号処理システムの開発などにも幅広く用いられており、2005年11月に発売した「SDR（ソフトウェア無線）開発キット」には、「DK Design Suite」の他にFPGAと共にTIのDSPを搭載したモジュールやTIのDSP設計ツール「CCS」（Code Composer Studio）も含まれている。
※関連ニュース
「セロックシカとSundance社、ソフトウェア無線開発キットをリリース」
https://www.eda-express.com/news/?m=p&idno=201
「【EDSF2006】日本セロックシカ株式会社?SDR（ソフトウェア無線）開発キット」
https://www.eda-express.com/news/?m=p&idno=301
セロックッシカは、TIのDSPサードパーティ・プログラムに参加する事でTIとの連携を深め、TIのDSPユーザに対してもセロックシカのCベース設計フローの提供を進めて行くという。
※「DK Design Suite」に関する詳細は、日本セロックシカ株式会社にお問い合わせ下さい。
http://www.celoxica.co.jp
※TIの「ワールドワイドDSPサードパーティー・プログラム」に関する詳細は、日本テキサス・インスツルメンツ株式会社にお問い合わせ下さい。
http://www.tij.co.jp
2006.02.24
2006年2月23日、FPGAベンダのアクテルは、自社デバイス向けの専用設計環境「Libero」無償版のサポート範囲を拡大し、100万ゲートのデバイスまで無償でサポートすることを発表した。
プレスリリース：http://www.actel.com/intl/japan/company/press/2006pr/0223_LiberoIDE70SP1.htm
「Libero」は、今回の無償サポートの拡大によって、低コストProASIC3、ARM7対応ProASIC3、ミックスド・シグナル FPGA Fusionなどのデバイスファミリをカバー。アクテルのWebサイトから配布される無償版をインストールすれば、アクテルのFPGAで100万ゲートの設計をすぐに開始できる。
無料で提供される「Libero」Goldエディションと有償の「Libero」Platinumエディションの違いは「Physical Synthesis」ツールの有無のみで、それ以外の機能は全て共通のものとなっている。
※「Libero」に関する詳細は、アクテルジャパン株式会社にお問い合わせ下さい。 http://www.actel.com/intl/japan/
2006.02.24
2006年2月22日、マグマは、米Rio Design Automationより製品のOEM供給を受け、自社製品として販売およびサポートを開始することを発表した。 具体的には、両社の合意により、Rio Design Automationの「RioMagic」がマグマを通じて販売されることになる。
プレスリリース：http://www.magma-da.com/c/@pXHxiOuUu89LA/Pages/PRRioDesign0222.html（英文）
Rio Design Automationは、2003年に設立されたEDAベンチャーで、本社はカリフォルニア州サンタクララに置く。チェアマンである、Dr. Robi Dutta氏は、1998年にシノプシスに買収されたチップ配線ツールベンダ「Everest Design Automation」の創設者で、2003年までシノプシスのVice President of Engineeringを務めていた人物。
Rio Design Automationの最初の製品となる「RioMagic」は、LSIパッケージのエスケープ・ルーティングや寄生を考慮しながら、チップ内部のI/O配置などを設計および最適化するツールで、チップ設計とパッケージ設計を同時にトレード・オフすることが可能。同社は、チップ設計とパッケージ設計の橋渡しとなる業界初のツールだとしている。
今回の両社の合意は、ユーザからの要望もあっての事で、既に両社製品を組み合わせて使用しているユーザの例によると、「RioMagic」を用いる事で3ヶ月必要だった工数を2週間に減らし、チップ面積を20％削減。ツールはマグマの設計環境にシームレスに繋げることができたという。
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
※Rio Design Automation
http://www.rio-da.com
2006.02.24
2006年2月23日、ルネサス・テクノロジは、ARM11 MPCoreのライセンス導入を発表した。
プレスリリース：http://www.jp.arm.com/pressroom/06/060223.html（ARM）
ルネサステクノロジによると、「ARM11 MPCore」のライセンス導入はニーズの高まるマルチコア化に対応するためで、CPUコアを4個まで組み合わせてSoCに搭載可能な「ARM11 MPCore」を自社のSoCコアラインアップに取り入れることにより、様々なユーザに幅広い選択肢を提供していきたいとしている。
尚、ルネサステクノロジは、ARMコアの導入は今回が初めてではなく、これまでにも「ARM946E-S」および「ARM1136JF-S」コアのライセンス導入してきている。今回導入を決定した「ARM11 MPCore」は、デジタル家電機器やOA機器向けのSoCに適用し、2008年度に製品化する予定だという。
※「ARM11 MPCore」に関する詳細は、アーム株式会社にお問い合わせ下さい。
http://www.jp.arm.com
※株式会社ルネサステクノロジ
http://japan.renesas.com/homepage.jsp
2006.02.24
2006年2月21日、EDA専用ワークステーションを手掛ける国内メーカー、プロサイドは、新製品64ビットAMD Opteron Dual-coreプロセッサ対応ワークステーション「edAEW416R2」を発売した。
製品情報ページ：http://www.proside.co.jp/product/detail.php?id=63109
「edAEW416R2」は、同社の既存の製品ラインナップ同様、大容量メモリ搭載システムを長時間かつ高負荷環境下で運用するエンジニアのLSI設計業務を想定し、メモリのバリデーション(適応検証)と長時間に渡る出荷前エージング検査を実施。安定性の高いマシン環境を実現しており、既存の64ビット対応のEDAツールをそのまま利用可能としている。
「edAEW416R2」には、Dual-coreの64ビットAMD Opteron プロセッサ モデル880(2.40GHz 940pin L2 1MB)が4個搭載されており、8-wayワークステーションにも匹敵する高速な処理能力を実現。メモリは最大64GB搭載でき、LSI設計者が扱う大規模な設計データも一括処理することができる。
プロサイドは、大容量サーバ・マシンのメーカーとして国内で20年の実績を持ち、3年ほど前からEDA向けの専用ワークステーションの分野へ進出。プロセスの微細化やアプリケーションの進化による設計データの増大が追い風となり、大規模メモリや高速処理へのニーズが高い論理合成以下のEDAユーザに受け入れられているという。
尚、「edAEW416R2」の販売価格はメモリ搭載量によって変わるが、最小構成価格で200万円台後半から。 間もなく更なる新製品として、1台のタワー型ケースにOpteron 2CPU、メモリスロットｘ16本のマザーボードを4枚入れた8CPU、メモリ256GB搭載のブレード仕様マシンがリリースされる予定。
※EDA専用ワークステーション「edAEW416R2」に関するお問い合わせは、プロサイド株式会社までお願い致します。
http://www.proside.co.jp/product/campaign/edaew_info/edaew.php
2006.02.23
2006年2月22日、米Jasper Design Automationは、フォーマル検証ツール「JasperGold」の最新バージョン4.1を発表した。
プレスリリース：http://www.jasper-da.com/press_releases/022206.htm（英文）
「JasperGold」は、IEEE1850 PSL(Property Specification Language)やIEEE1800 SystemVerilogで記述したアサーションをベースとしたフォーマル検証ツールで、RTL設計の初期デバッグからシステム全体検証までスケーラブルに対応し、シミュレーションでは発見の困難なコーナーケースのバグを見つけ出す事ができる。
今回のバージョンアップでは、SVA（SystemVerilog Assertion）によるフォーマル検証機能と、内蔵する「Formal Testplanner」と呼ぶフォーマル検証のためのデータベースが大幅に強化された。
この「Formal Testplanner」には、検証のためのガイドラインや検証IP、バスのプロトコル・チェッカなどが含まれており、今回新たにPSL/SVAを用いたフォーマル検証のチュートリアルや、プロパティ作成用のマクロ、メモリ・コントローラなどインタフェース検証のガイドラインが追加されている。
JasperがSystemVerilogのサポートを強化する背景には、主にダイナミックなシミュレーションを行っているSystemVerilogユーザを、フォーマル検証へと徐々に移行させたいという狙いがあり、Jasperは、今回の機能強化によって、「JasperGold」を用いたフォーマル検証が容易になると同時に、処理も高速化され、より完全な検証が実現できるようになるとしている。
尚、「JasperGold 4.1」は既に出荷が開始されており、国内ではサイバーテック社が販売代理店として製品を提供している。
※「JasperGold 4.1」に関する詳細は、サイバーテック社にお問い合わせ下さい。
http://www.cyber-tec.co.jp
※Jasper Design Automation
http://www.jasper-da.com
2006.02.22
2006年2月21日、新たに発表された米テンシリカの標準プロセッサ「ダイヤモンド・プロセッサ・コア」向けの設計環境のサポートをEDA大手各社が相次いで発表した。
各社のプレスリリースとサポート内容は以下の通り。
■シノプシス（2月20日発表）http://www.tensilica.co.jp/html/press/Diamond_Synopsys-0220.html
ダイヤモンド・スタンダード・プロセッサ向けSynopsys用リファレンス設計フローを用意。Design Compiler、Power Compiler、DFT Compiler、Physical Compiler、Astro、PrimeTime、VCSが含まれている。
■EVE（2月20日発表）
http://www.tensilica.co.jp/html/press/Diamond_Eve-0220.html
ハードウェア支援検証プラットフォーム「ZeBu-Diamond」上のFPGAにテンシリカのダイヤモンド・プロセッサを組み込んで提供。組み込みソフトウェア開発のための高速なプロトタイピング環境としてリリースする。
■ケイデンス（2月20日発表）
http://www.tensilica.com/news_events/pr_2006_02_20_cadence.htm（英文）
RTL-to-GDSIIフロー「Encounter platform」をベースとした、ダイヤモンド・プロセッサを用いたSoC開発向けの「 Tensilica-Cadence Encounter RTL-to-GDSII methodology」をサポート。
■マグマ・デザイン・オートメーション（2月21日発表）
http://www.tensilica.co.jp/html/press/Diamond_magma-0221.html
RTLから配置までの「Blast Create」とフィジカル・デザイン・ソリューション「Blast Fusion」をベースにした、ダイヤモンド・スタンダード・プロセッサ・コア用SoCデザインフローを用意。
■メンター・グラフィックス（2月21日発表）
http://www.mentor.com/company/news/seamless_tensilica.cfm
ハードとソフトの協調検証環境「Seamless」がダイヤモンド・プロセッサをサポート。組み込みシステムにおける、ダイヤモンド・プロセッサ回りのインタフェースを検証・デバッグする事ができるようになる。
これらEDA大手各社のサポート表明は、「ダイヤモンド・プロセッサ」を利用する設計者に安心感を与え、製品の普及を促進すると同時に、その他EDAベンダの「ダイヤモンド・プロセッサ」のサポートを後押しする事になると見られる。
※日本シノプシス http://www.synopsys.co.jp
※日本イヴ http://www.eve-japan.co.jp
※日本ケンデンス http://www.cadence.co.jp
※マグマ・デザイン・オートメーション http://www.magma-da.co.jp
※メンター・グイラフィックス・ジャパン http://www.mentorg.co.jp
2006.02.22
2006年2月21日、新たに発表された米テンシリカの標準プロセッサ「ダイヤモンド・プロセッサ・コア」向けの設計環境のサポートをEDA大手各社が相次いで発表した。
各社のプレスリリースとサポート内容は以下の通り。
■シノプシス（2月20日発表）http://www.tensilica.co.jp/html/press/Diamond_Synopsys-0220.html
ダイヤモンド・スタンダード・プロセッサ向けSynopsys用リファレンス設計フローを用意。Design Compiler、Power Compiler、DFT Compiler、Physical Compiler、Astro、PrimeTime、VCSが含まれている。
■EVE（2月20日発表）
http://www.tensilica.co.jp/html/press/Diamond_Eve-0220.html
ハードウェア支援検証プラットフォーム「ZeBu-Diamond」上のFPGAにテンシリカのダイヤモンド・プロセッサを組み込んで提供。組み込みソフトウェア開発のための高速なプロトタイピング環境としてリリースする。
■ケイデンス（2月20日発表）
http://www.tensilica.com/news_events/pr_2006_02_20_cadence.htm（英文）
RTL-to-GDSIIフロー「Encounter platform」をベースとした、ダイヤモンド・プロセッサを用いたSoC開発向けの「 Tensilica-Cadence Encounter RTL-to-GDSII methodology」をサポート。
■マグマ・デザイン・オートメーション（2月21日発表）
http://www.tensilica.co.jp/html/press/Diamond_magma-0221.html
RTLから配置までの「Blast Create」とフィジカル・デザイン・ソリューション「Blast Fusion」をベースにした、ダイヤモンド・スタンダード・プロセッサ・コア用SoCデザインフローを用意。
■メンター・グラフィックス（2月21日発表）
http://www.mentor.com/company/news/seamless_tensilica.cfm
ハードとソフトの協調検証環境「Seamless」がダイヤモンド・プロセッサをサポート。組み込みシステムにおける、ダイヤモンド・プロセッサ回りのインタフェースを検証・デバッグする事ができるようになる。
これらEDA大手各社のサポート表明は、「ダイヤモンド・プロセッサ」を利用する設計者に安心感を与え、製品の普及を促進すると同時に、その他EDAベンダの「ダイヤモンド・プロセッサ」のサポートを後押しする事になると見られる。
※日本シノプシス http://www.synopsys.co.jp
※日本イヴ http://www.eve-japan.co.jp
※日本ケンデンス http://www.cadence.co.jp
※マグマ・デザイン・オートメーション http://www.magma-da.co.jp
※メンター・グイラフィックス・ジャパン http://www.mentorg.co.jp
2006.02.21
2006年2月21日、ザイリンクスと、FPGA向けのIPコアサプライヤである独Xylon社は、共同開発したSpartan-3ベースの自動車業界向け開発ボード「logiCRAFT2」を発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/design_win/0624_xylon_j.htm
「logiCRAFT2」は、XylonのFPGA向けIP「logicBRICKS」を搭載する自動車向けの「HMI (human machine interface)」開発システムで、自動車のフロント・ナビゲーション用および後部座席用の計3つのディスプレイをドライブし、各ディスプレイに異なったビデオストリームを同時に表示することができる。
「logiCRAFT2」には、ザイリンクスの「MicroBlaze」32ビットソフトプロセッサを搭載するFPGA「Spartan-3」が使用されており、車内インターフェイス用の複数のオンボードPHYを備えるほか、車内アプリケーション向けの様々なビデオ入／出力規格がサポートされており、この開発ボードを用いる事で最新の自動車向けIPコアを柔軟に評価することが可能となる。
これまでの自動車向けのシステム開発は、ASSPに依存する部分が大きく、仕様変更や機能追加などに対する柔軟なソリューションが無かった。今回、ザイリンクスとXylonの両社が開発したボードは、FPGAの利点を生かした柔軟性の高い開発システムとして、自動車業界に対し、開発サイクルの短縮や開発・製造コストの低減など数々のメリットを提供するものとなる。
「logiCRAFT2」システムは、「Basic」と「Elite」の2種類のパッケージが用意されており、「Elite」パッケージには開発ボード、logicBRICKS 評価用IPコア、サンプルコードの他に、800×400後部座席用ディスプレイ2個と400×234ナビゲーションディスプレイ1個、後部座席カメラ、赤外線ヘッドフォン、リモコン、ポータブルDVDプレーヤ、ゲーム機器、MP3プレーヤ、スピーカなどが含まれ、車用のトータル的なインフォテイメント開発環境が提供される。
尚、製品の出荷は2006年3月より開始予定で、「Basic」パッケージの価格は1950ユーロ（欧州販売価格）となる。
※「logiCRAFT2」に関する詳細はこちら http://www.logicbricks.de
※ザイリンクス株式会社 http://www.xilinx.co.jp
2006.02.21
2006年2月20日、ARMは、NECエレクトロニクスに、モバイル機器向けプロセッサ「ARM 1176JZF-S」のライセンスを供与したことを発表した。
プレスリリース：http://www.jp.arm.com/pressroom/06/060220.html
「ARM1176JZF-S」プロセッサは、内蔵する浮動小数点プロセッサによる優れたグラフィックス能力と、低消費電力化機能が大きな特徴で、Artisanの低消費電力ライブラリを併用することで、プロセッサの消費電力を最大60%削減することができる。
また、NECエレクトロニクスが合わせてライセンスを受けた「PrimeCell AXI対応レベル2キャッシュ・コントローラ」は、様々なOSに移植可能なセキュリティ・ソリューションで、これらの技術よって、盗聴防御などセキュリティ機能の向上と、動画処理など高度なアプリケーションを高品質・低消費電力で実現するという携帯端末向けシステムLSIのニーズを満たす事が出来るようになる。
更に、「ARM1176JZF-S」プロセッサと「レベル2キャッシュ・コントローラ」は、ARMの次世代インターフェース「AXI」に対応しているため、バスのボトルネックを解消したSoC開発も実現できる。
NECエレクトロニクスは、「ARM1176JZF-S」の低消費電力化能力と、容易に盗聴防止機能を実現できる点を評価しライセンス契約に至ったという。
※「ARM1176JZF-S」に関する詳細は、アーム株式会社にお問い合わせ下さい。 http://www.jp.arm.com/
2006.02.21
2006年2月20日、英Tenison Design Automationは、シミュレーションモデル生成ツール「VTOC」が新たにVHDL記述をサポートした事を発表した。
プレスリリース：http://www.coware.co.jp/news/2006/2006.02.20.html
「VTOC」は、英国ケンブリッジ大学の研究成果をベースに開発されたシミュレーションモデルの生成ツールで、論理合成可能なRTLコードからC++およびSystemCを自動的に生成することが可能。設計者は、生成されたC++およびSystemCモデルを用いて、RTLよりも10?50倍高速なシミュレーションを実行でき、開発期間を大幅に短縮する事ができる。
これまで「VTOC」に入力できるRTLはVerilog記述のみであったが、今回の機能拡張によりVHDL記述も入力可能となり、合わせてVerilogとVHDLの混在記述にも対応した。
「VTOC」は、SystemCなどのC言語を用いたシステムレベル設計を進める設計者によって、既存資産の再利用や動作合成結果のシミュレーションといった用途で使用されており、すぐに使えて適用効果が高いツールとして重宝されている。
また、「VTOC」は生成されたC++ソースコードを確認できる点や、SystemCモデルをCoWare社の「ConvergenSC」、ARM社の「 RealView SOC Designer」、Cadence社の「Incisive」といった各ESLベンダの環境上でシミュレーション可能な点もメリットの一つとなっており、今回のVHDLおよびHDL混在記述への対応によって、ユーザーのESL設計フローをより幅広く支援できるようになる。
尚、VHDLおよびHDL混在記述をサポートした製品は既に出荷中で、国内ではコーウェア株式会社が販売代理店となっている。
※Teniosn Design Automation http://www.tenison.com
お問い合わせ：japansales＠tenison.com
※コーウェア株式会社 http://www.coware.co.jp
2006.02.20
2006年2月22日より、カルフォルニア州サンノゼでDVCon2006（Design&Verification
Conference&Exhibition）が開催される。
DVCon2006公式ページ：http://www.dvcon.org/index.html
今年で15回目の開催となる「DVCon」は、 LSIの設計と検証に関するコンファレンスで、主催者はEDA技術の標準化団体である「Accellera」。HDL（ハードウェア記述言語）およびHVL（ハードウエア検証言語）の使用方法がコンファレンスのメインテーマとなっている。
今回の「DVCon2006」は、IEEE1800 SystemVerilog、IEEE1666 SystemC、IEEE1850 PSLといった標準化を果たした最新の言語を中心に会期の3日間で、4つのチュートリアル、10のセッション、2つのパネルセッション、3つの組み込みチュートリアルが行われ、合わせて参加各社の展示ブースも設けられる。新たな話題としては、登場間もないVMM（Verification Methodology Manual） for SystemVerilogに関する発表が注目される。
また、会期2日目の23日には、ESUNGのJohn Cooley氏による「EDA業界お偉方パネル」（The Bigwigs Panel）が以下のパネリストによって行なわれる予定。
Rajeev Madhavan氏：Magma社CEO
Antun Domic氏：Synopsys社インプリメンテーション部門GM
Joe Sawicki氏：Mentor Graphics社Design-to-Silicon部門GM
Ted Vucurevich氏：Cadence社CTO
Atul Sharan氏：Clear Shape社CEO
Kathryn Kranen氏：Jasper Design Automation社CEO
Brett Cline氏：Forte Design Systems社カスタマーサービス担当副社長
Gary Smith氏：Gartner Dataquest社シニアEDAアナリスト
尚、今回DVCon2006に出展する企業はEDAベンダ、設計コンサルティンング会社など計24社。最終日の2月24日にはベスト・ペーパーが発表される。
■DVCon2006出展社一覧
Aldec http://www.aldec.com/index.asp
Averant http://www.averant.com/
Axiom Design Automation http://www.axiom-da.com/
Cadence Design Systems http://www.cadence.com/
Denali Software http://www.denali.com/
Dini Group La Jolla http://www.dinigroup.com/
Doulos http://www.doulos.com/
eInfochips http://www.einfochips.com/
EVE http://www.eve-usa.com/
HARDI Electronics http://www.hardi.com/
Jasper Design Automation http://www.jasper-da.com/
JEDA Technologies http://www.jedatechnologies.net/
Mentor Graphics http://www.mentor.com/
Novas Software http://www.novas.com/
ProDesign Electronics http://www.uchipit.com/
Real Intent http://www.realintent.com/
Springer http://www.springer.com/
Synopsys http://www.synopsys.com/
Shax Engineering and Systems http://www.shax-eng.com/
Sunburst Design http://www.sunburst-design.com/
Superior Logic http://www.inclusivesim.com/
Sutherland HDL http://www.sutherland-hdl.com/
Veritools http://www.veritools.com/
XtremeEDA http://www.xtreme-eda.com/
2006.02.20
2006年2月20日、コンフィギュラブル・プロセッサ大手の米テンシリカは、新たな製品ラインナップ「ダイヤモンド・プロセッサ・コア・ファミリー」を発表した。
プレスリリース：http://www.tensilica.co.jp/html/press/Diamond_main-0220.html
「ダイヤモンド・プロセッサ・コア・ファミリー」は、RTLで提供される合成可能な標準プロセッサ・コアで、「Xtensa」をはじめとしたコンフィギュラブル・プロセッサの実績を基に、テンシリカが満を持して世に送り出す汎用コア。テンシリカはこの製品ファミリの投入によって、ARMを追随する構えを見せている。
発表された「ダイヤモンド・プロセッサ・コア・ファミリー」は、コントローラコア、CPUコア、DSPコア、各2品種の計6品種でその特徴は下記の通り。
■Diamond 108Mini：
小面積、超低消費電力のキャッシュレスRISCコントローラ。競合製品となるARM9以上のパフォーマンスをARM7以下の超低消費電力で実現する。
■Diamond 212GP：
DSP機能を備えたミッドレンジRISCコントローラ。競合製品となるARM9よりもパフォーマンスは50％UP、消費電力は50％以下を実現する。
■Diamond 232L：
Linux対応MMUを搭載するミッドレンジCPUコア。Linuxをサポートするプロセッサとしては市場で最も低消費電力。強力なDSP命令セットもサポートし、競合のARM926に対しパフォーマンス、面積、消費電力、全ての面で上回る。
■Diamond 570T：
3命令同時発行可能なVLIWアーキテクチャ採用のハイパフォーマンスCPUコア。ユーザ・モードを変更することなく、16、24、64ビット命令を自動的に切り替える事ができる。超高性能ながら、競合のARM11と比較して面積は半分以下、同等のパフォーマンスを5分の1の消費電力で実現する。
■Diamond 330HiFi：
Xtensa HiFiオーディオ・エンジンをベースとした低消費電力の24ビット・オーディオDSPコア。業界標準のオーディオ・コーディング形式全てに対応。動作周波数と消費電力を低く抑え、高いエネルギー効率を実現する。
■Diamond 545CK：
ライセンス可能なDSPコアの中で最も高性能なDSPコア。3命令同時発行可能で、モードレス・スカラー命令とVLIW命令の混在が可能。ベースバンド通信向けのアクセラレータも備える。
これらの各コアは、テンシリカからの直接提供以外に、NECエレクトロニクス・アメリカなどのASICベンダからASIC IPとして提供されるほか、台湾Global Unichip、中国SMICなどからハード・コアとしても提供され、ユーザにとっては従来製品よりも使いやすく買い易い製品となる。
テンシリカは、既存のコンフィギュラブル・プロセッサは、従来通り専用プロセッサを必要とする先進のハイエンド・アプリケーションのユーザ向けに提供し、今回発表した「ダイヤモンド・プロセッサ・コア・ファミリー」は、ARMやMIPSに代わる汎用コアとして、コストや設計TAT、生産性を重要視する顧客に向けて提供するという形で、大きく2本立ての製品ラインナップによって、2006年第4四半期までにコアの出荷数でARMに次ぐ世界第二位の座を獲得する見通しだという。
尚、「ダイヤモンド・プロセッサ・コア・ファミリー」は、高性能でありながら提供される価格は競合製品を大きく下回り、コントローラ・コア「Diamond 108Mini」の場合、シングル・ライセンスが75000米ドルから（同等のARM製品の約3分の1程度）という価格設定となっている。
※その他の「ダイヤモンド・プロセッサ・コア・ファミリー」の価格および製品に関する詳細は、テンシリカ株式会社にお問い合わせ下さい。
http://www.tensilica.co.jp/
2006.02.18
2006年2月17日、米調査会社ガートナーは、2006年世界半導体市場の売上予測を発表。1月の発表で7.6％としていた成長率を9.5％に上方修正し、売上高は2577億米ドルになるという見通しを示した。
世界半導体市場の売上は、2005年に前年比7％増の2353億米ドルを記録した。ガートナーの長期的な市場予測によると、2006年の9.5％成長に続いて2007年も7％増の成長となり、2008年には周期的な市場成長率のピークを迎えるとしている。
これら予測の背景には、市場にける在庫不足が生産能力の増強に繋がり、2006年は前年比10％増の設備投資が行われるというガートナー社の見方がある。
※Gartner http://www.gartner.com/
2006.02.17
2006年2月15日、デナリ・ソフトウェアは、英ClearSpeed Technology社にメモリコントローラIP「Databahn」をライセンス提供した事を発表した。
プレスリリース：http://www.denali.com/news_pr20060215.html（英文）
ClearSpeedは、ハイパフォーマンス・コプロセッサを手掛けるファブレス半導体ベンダで、25GFLOPSの演算能力を持つコプロセッサ「CX600」を提供している。
※FLOPS：処理速度の単位。1秒間に1回の浮動小数点演算ができる。
デナリによると、ClearSpeedは、コプロセッサ「CX600」のメモリコントローラとして「Databahn」を採用。ECC付64-bitDDR2 DRAMのインタフェースに用いたという。
※ECC：エラー・コレクション・コード（Error Correction Code）
ClearSpeedは、先日コプロセッサ「CX600」を2個搭載した、ハイパフォーマンスコンピューティング市場向けの「PCI-Xアドバンスアクセラレータボード」を発表。このボードは、1枚で50GFLOPSのパフォーマンスを実現するもので、国内では200万円で日商エレクトロニクスより販売されている。
※「Databahn」に関する詳細は、デナリ・ソフトウェア株式会社にお問い合わせ下さい。http://www.denalisoft.co.jp/index.html
※ClearSpeed http://www.clearspeed.com/index.html
※日商エレクトロニクス株式会社 http://www.nissho-ele.co.jp/
2006.02.17
2006年2月7日、メンターは、インテルの次世代I/Oコントローラ・ハブに対応したICXならびにICX Proシグナル・インテグリティ・デザインキットを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060207.html
発表されたICXデザインキットは、インテルの開発した新しいIBIS 4.1ならびにIEEE 1076.1標準VHDL-AMSモデルを用いた初の製品で、PCI Express、Serial ATA、USB2インタフェースのAMSモデル、パッケージのピン/コネクタのIBISフォーマットのSパラメータ・モデル、その他従来のIBISモデルが含まれている。
これまでのIBIS構文は、高度なI/Oバッファを正確にモデル化することができず、トランジスタ・レベルのSPICEモデルによってシグナル・インテグリティ解析を行うしかなかった。新たな「IBIS 4.1AMS」モデルは、それら問題を解消するIEEEの標準フォーマットで、解析精度を向上するとともに処理速度も上げることができる。
尚、ICXキットにはデバイスの構成とテスト条件を設定するためのカスタム・メニューやリファレンス設計レイアウトが含まれており、それを用いてすぐにシグナル・インテグリティ解析を実行することができるという。
ICXとICX Proデザインキットは既に出荷中。Intel IBISモデルならびにリファレンスデザインはインテルより入手することができる。
※ICXとICX Proデザインキットに関する詳細は、メンター・グラフィックス・ジャパンにお問い合わせ下さい。http://www.mentorg.co.jp/index.html
※インテル http://www.intel.co.jp/
2006.02.17
2006年2月15日、シノプシスは、STマイクロエレクトロニクスが、シノプシスの「IC Compiler」を用いて次世代超低電力マルチメディア・プロセッサをテープアウトした事を発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2006/iccompiler_stm_pr.html（英文）
「IC Compiler」が用いられたのは、STマイクロの主力製品「Nomadik（ノマディック）」マルチメディア・プロセッサの設計。音声やビデオのパフォーマンスを維持しながら、消費電力を大幅に削減するという大きな課題をクリアし、難しいタイミング収束を従来よりも3倍速く完了させることができたという。
STのAlain Artieri氏（アプリケーション・プロセッサ事業部、ディレクター）は、今回の設計の成功を受けて、65nmのマルチメディア設計にも「IC Compiler」を使う準備を進めていると語っている。
「IC Compiler」は、RTLからシリコン・インプリメントまでの処理を一貫した形で提供するフィジカル設計統合環境。配置、クロックツリー合成、配線を全て統合し、フィジカル合成を全配置配線工程に渡って一貫して実行する事ができる。
※「IC Compiler」の製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=1760020&an=5430
※「IC Compiler」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp/index.html
※STマイクロエレクトロニクス
http://www.st-japan.co.jp/stonline/prodpres/dedicate/proc/proc.htm
2006.02.17
2006年2月16日、メンターは同社のMDPツール「CalibreMDP」が45nmプロセス、OASISベースのマスク製造フローに対応したことを発表した。
※MDPツール：Mask data preparation tool、マスク製造データの生成ツール
※OASIS：Open Artwork Systems Interchange Standard、GDS-IIに代わる次世代データフォーマット
プレスリリース：http://www.mentor.com/company/news/calibre_mdp_45nm.cfm（英文）
「CalibreMDP」は、製造データの激増が初めて起こった180nmノードの時代に開発された製品で、その当時からマスク設計におけるRET処理が必須となりはじめ、それによりデータファイル量が増加、マスク・ライティングにかかる時間も延びてきていた。
新しい「CalibreMDP」は、OASISフォーマットによるデータファイルのサイズ削減、ツールのパフォーマンスと許容量の強化、ジオメトリ処理の統一と効率化によって、これまでのボトルネックを減らし、マスク製造のTATを短縮することが可能。MEBES、JEOL、Toshiba/NuFlare、 Hitachi、Micronic、など全てのマスクライターフォーマットをサポートしているという。
メンターは、2月19日よりサンノゼで開催される「2006 SPIE Microlithography conference」にて、Calibreによるマスク・シンセシスフローのデモンストレーションを行う予定で、合わせて新製品「Calibre OPCverify」も展示される。
※関連ニュース「メンター、新RETツール「Calibre OPCverify」を発表」
https://www.eda-express.com/news/?m=p&idno=248
※「CalibreMDP」に関する詳細は、メンター・グラフィックス・ジャパンにお問い合わせ下さい。
http://www.mentorg.co.jp/index.html
※2006 SPIE Microlithography conference
http://spie.org/
2006.02.16
2006年2月15日、東芝、NECエレクトロニクス、富士通の3社は、モバイル機器向け擬似SRAMのインターフェース共通仕様「COSMORAM」についての合意を発表した。
※COSMORAM：COmmon Specifications for MObile RAM
プレスリリース：http://www.necel.com/ja/news/archive/0602/1501.html（NECエレクトロニクス）
3社は、2002年3月に「COSMORAM Rev.1」を発表以降、機能追加による共通仕様のリビジョンアップを重ね、今回発表された共通仕様は「COSMORAM Rev.4」となる。
「COSMORAM Rev.4」では、DDRバースト機能（ダブル・データ・レート・バースト機能）によって、従来品に比べピーク時で最大2倍のデータ転送速度を実現しており、さらに、ショート・レイテンシ・モードにより、初期アクセスタイムを従来の約半分に短縮可能となっている。
この共通仕様によって、ユーザは設計基板を共通化でき、設計期間を短縮すると同時に設計効率を向上することも可能。この共通仕様に基づく擬似SRAM製品は、携帯電話や携帯端末向けに2006年度末より3社から提供されるという。
※東芝 http://www.toshiba.co.jp/
※NECエレクトロニクス http://www.necel.com/index_j.html?
※富士通 http://jp.fujitsu.com/
2006.02.16
2006年2月15日、マグマは、グラフィック・アクセラレータのサプライヤである3Dlabs社が、マグマのツールを用いて90nm、300ミリオン以上のトランジスタ3D Visual Processing Unitのテープアウトに成功したことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006021501.htm
3Dlabsが使用したのは、マグマのサインオフシステム「Sign-off in the Loop Technology」を構成する「Quartz RC」、「Blast Fusion」、「Blast Noise」の3製品および「Blast Rail」、「SiliconSmart」の計5製品。
これらのツールによって、迅速なタイミング・クロージャを実現すると同時に90nm、300ミリオン以上のトランジスタ3D Visual Processing Unitという複雑なデザインのパワー・インテグリティ、シグナル・インテグリティ、階層設計課題にも対処することができたという。
また結果として、マグマのツールによって設計のTAT削減にも成功し、グラフィック・フリップチップ・デバイスの性能向上も実現できたとしている。
※マグマ社製品に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。http://www.magma-da.co.jp
2006.02.15
2006年2月13日、 NTTドコモ、ルネサス テクノロジ、富士通、三菱電機、シャープの5社は、W-CDMAの普及促進と対応端末のコスト低減を目的として、LSIとOSなどの基本ソフトウェア群を一体化した携帯電話プラットフォームを共同開発する事を発表した。
プレスリリース：http://www.nttdocomo.co.jp/info/news_release/page/20060213.html（NTTドコモ）
共同開発する携帯電話プラットフォームは、ドコモとルネサスが2004年7月より共同開発を始めたベースバンドLSIとアプリケーションプロセッサ「SH-Mobile」のワンチップLSIをOS・ミドルウェア・ドライバなどの基本ソフトウェア群と一体化するもので、これまで対応していたW-CDMA/GSM/GPRSに加えHSDPA及びEDGEにも対応する。
富士通、三菱電機、シャープら携帯電話メーカーは、このプラットフォームを利用する事で共通機能の独自開発が不要となるため、開発期間やコスト低減などのメリットを得る事が可能。その分、製品の差別化に注力することができるようになる。
プラットフォームの開発は2007年第二四半期までに完成する予定で、FOMAに限らず全世界のW-CDMA市場にルネサスから提供される予定だという。
2006.02.15
2006年2月14日、ARMと蘭Handshake Solutions社は、新しいクロックレス・プロセッサ「ARM996HS」を発表した。
プレスリリース：http://www.jp.arm.com/pressroom/06/060214.html
発表された「ARM996HS」プロセッサは、ライセンス提供される業界初のクロックレス・プロセッサで、蘭ロイヤル・フィリップスの1事業部門であるHandshake Solutions社の独自のクロックレス技術が採用されている。
Handshake SolutionsのクロックレスIC設計技術は、既にセルフタイムド回路の実装において実証済みの技術で、この技術によってリアルタイム動作を実現することが可能となるほか、プロセッサ外部のクロック信号が無くなることで、EMI（電磁妨害）を大幅に削減することができるようになる。
また、クロックレス・プロセッサは、動作停止中はダイナミックな消費電力がゼロのため、同期プロセッサと比べて消費電力を低く抑えることもできるため、車載、医療、民生電子機器など電流消費を下げ、バッテリ寿命を延長する必要のあるアプリケーションに最適なソリューションを提供することができる。
尚、「ARM996HS」は、同期（クロックド）と非同期（クロックレス）の両方のLSIに対応しており、消費電力を抑えるARM Metro ファミリなどの標準セル・ライブラリや既存のEDAツールを用いて設計することが可能。既にライセンス供与が開始されており、ARM Metro標準セル・ライブラリも、高性能実装向けのARM Advantageライブラリとともに提供されている。
※「ARM996HS」プロセッサに関する詳細は、アーム株式会社にお問い合わせ下さい。http://www.jp.arm.com/
※Handshake Solutions社 http://www.handshakesolutions.com
2006.02.15
2006年2月13日、ザイリンクスは、PCI Express 1レーン、4レーン、8レーンのLogiCORE PCI Express IPコアを発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/ip/0622_pcie_x8core_j.htm
発表された、8レーンのPCI Express IPコアは、PCI Express の基本仕様v1.1に適合した業界唯一のプログラマブルIPコアで、PCI Expressの規格標準団体「PCI-SIG」のコンフィギュレーション検証を行うためのテストを100％クリアし、その他適合性および相互動作性試験をすべてパスしているという。
この「LogiCORE PCI Express IPコア」は、既に出荷が開始されており、販売価格は25000米ドル。製品に関する詳しい情報は、 http://www.xilinx.co.jp/pciexpress で公開している。
※ザイリンクス株式会社 http://www.xilinx.co.jp/
2006.02.15
2006年2月14日、エミュレーションシステムを手掛ける仏EVE社は、ベンチャーキャピタルより新たに600万ドルの資金調達を完了した事を発表した。
プレスリリース：http://eve-team.com/pr2_14_2006.html（英文）
EVEへ出資したのは、既存の投資家である、Auriga Partners、3i、 CAPE、Siparex Ventures、Edmond de Rothschild Venture Capital Managementの5社。EVEはこの資金を新製品の投入と営業力の拡大に充てるとしている。
EVEは、SoCのエミュレーションシステム「Zebu」シリーズを提供する2002年設立のフランスのベンチャー企業。EVEによると同社の顧客は現在30社以上、その中には半導体大手10社のうち8社が含まれており、製品「Zebu」の出荷ライセンス数はワールドワイドで130を数えるという。
尚、EVEは今回の資金調達が3ラウンド目で、今回をふくめ計1640万ドルの投資を受けている。
※EVE社製品の概要はこちら
https://www.eda-express.com/catalog/?m=agp&an=5400
※日本イブ株式会社 http://www.eve-japan.co.jp/
2006.02.15
2006年2月15日、ザイリンクスは、組み込みシステムの開発環境「Platform Studio」の新バージョン 8.1iを発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/software/0617_edk81_j.htm
「Platform Studio」バージョン 8.1iの特徴は、直感的なデザインを実現する新たなGUIが備えられている点で、これにより同社のFPGAに組み込まれた「PowerPC」および「MicroBlaze」ソフトプロセッサ・コアを用いた組み込みシステムをより容易に開発できるようになる。
具体的には、今回新たに大きく2つのGUI機能が追加された。
一つは、システム全体を階層的にビジュアル表示し、詳細な設計文書を自動的に作成する「システムブロックビューアー機能」。もう一つは、バス接続を編集する際に利用できるグラフィカルな「システムアセンブリパネル」で、この機能は「クリック ツー コネクト (簡単接続)」機能と組み合わせることで不適切な接続を防止することができる。その他GUI関連では、「IPコア設定ダイアログ機能」や「IPコア検索機能」も強化されているという。
また、「Platform Studio」バージョン 8.1iでは、「Base System Builder wizard」によってザイリンクスの提供する開発用ボードがサポートされているほか、シミュレーション/デバッグ機能も強化され、不良箇所のトレースも可能となっている。
この「Platform Studio」バージョン 8.1iは、ザイリンクスのVirtex-4、Virtex-II Pro、Spartan-3、Spartan-3E上での PowerPCとMicroBlazeソフトプロセッサによる設計をサポートしており、組み込みシステム開発キット「EDK」8.1iにパッケージされた形で提供される。価格は495米ドル。
※「Platform Studio」と「EDK」に関する詳細はこちら
http://www.xilinx.co.jp/edk
※ザイリンクス株式会社 http://www.xilinx.co.jp/
2006.02.14
2006年2月13日、コンフィギュラブル・プロセッサの大手、米テンシリカは、同社の「Xtensa」コンフィギュラブル・プロセッサならびに「XPRES」コンパイラをセイコーエプソンにライセンス供与したことを発表した。
プレスリリース：http://www.tensilica.co.jp/html/press/SeikoEpson-0213.html
エプソンは、2004年11月に「Xtensa」コンフィギュラブル・プロセッサの採用を決定。インクジェットプリンタなど次世代のイメージング製品への適用を進めてきた。今回の契約はこれまでの実績を受けた契約更新という形になる。
■セイコーエプソン、情報機器事業本部、IJP事業部、IJP設計部部長 西澤 克彦氏のコメント：
「Xtensaコンフィギュラブル・プロセッサ、特にXPRESコンパイラを使うことによって、従来のRTL手法で設計をハンドコーディングする場合と比較して、複雑なSOCの設計をより短期間に、かつ簡単に行うことができます。しかもXtensaプロセッサはプログラマブルであるため、将来の製品やアプリケーションにも利用可能となります。」
■テンシリカ、社長兼CEO、クリス・ローウェン（Chris Rowen）氏のコメント：
「今回の発表により、テンシリカのXtensaプロセッサ・アーキテクチャ採用の広がりを示す好例がまた一つ増えました。」
。「エプソン製品の先進性は、同社のエレクトロニクス製品の設計に実際に使用されている設計手法にあります。複数のXtensaプロセッサに基づいたチップ設計手法を採用することにより、エプソンは新製品を、より短期間に市場投入することができる様になります。」
※「Xtensa」コンフィギュラブル・プロセッサに関する詳細は、テンシリカ株式会社にお問い合わせ下さい。
http://www.tensilica.co.jp/index.html
2006.02.14
2006年2月13日、レイアウト系ツールを手掛ける、米Silicon Canvasは、台湾の半導体ベンダHangzhou Silan MicroelectronicsがフルカスタムICのレイアウトツール「Laker」を採用し、レイアウト工数を50％以上改善したことを発表した。
Silan社のCTO Weiquan Song氏によると、「Laker」のセル構造を保持しながら複雑な編集操作が行える「Magic Cell機能」と、設定したルールに対する違反をリアルタイムに表示する「Rule Driven機能」によって、これまでのDRCおよびLVSエラーの大部分を減らす事ができるようになり、また、Point to Point シェープ・ベース・ルータ機能、Flight Line、クロスプロービング機能の組み合わせによって、ルーティング作業を日数単位から時間単位へと短縮する事が可能になったという。
Silicon Canvasの「Laker」は、TSMC、東芝、リコー、エルピーダ・メモリなど大手をはじめワールドワイドで多数の導入実績があり、日本国内ではノバフロー株式会社が代理店として販売を進めている。
※Silicon Canvas社製品の概要はこちら
https://www.eda-express.com/catalog/?m=comp&cn=1680
※「Laker」に関する詳細は、ノバフロー株式会社にお問い合わせ下さい。
http://www.novaflow.co.jp/
※Silicon Canvas
http://www.sicanvas.com/index-1.jsp#top
2006.02.14
2006年2月14日、ケイデンスは、新製品群「Virtuoso Resolution Enhancement Technology (RET) Suite」を発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-02-14.html
「Virtuoso RET Suite」は、2004年6月にケイデンスが発表した、半導体向け露光装置のリーディング・メーカーASML社との共同開発契約を通じて開発されたテクノロジをベースにしており、ケイデンスのカスタムIC設計環境「Virtuoso Custom Design Platform」に統合され、90nmプロセス以降の大きな課題となるリソグラフィの重要性および歩留まり向上に対応した高精度な設計のモデリングおよび解析を実現する。
具体的には、「Virtuoso RET Suite」を用いる事により、sub-wavelengthリソグラフィに特有な転写パターンの歪みを正確にモデリングできるようになり、その結果、デザインをパフォーマンスおよび歩留まりの観点から解析・最適化することが可能となる。
また、「Virtuoso RET Suite」には、その他に下記機能が装備されており、これら機能を利用する事で歩留まりを悪化させるリソグラフィ上の重要な問題や、リソグラフィ・プロセスのばらつきの影響を受けにくい設計のレイアウトを実現できるようになる。
■設計レイアウトを対象としたインタラクティブなモデル・ベース・シミュレーション
■バッチ処理
■インタラクティブなリソグラフィ・ルール・チェック機能
■リソグラフィ歩留まり解析および最適化機能
■イルミネーション・モード
■リソグラフィ上の重要なパラメータを考慮したOPC機能（露光エネルギー及びフォーカスを含む）
尚、「Virtuoso RET Suite」は、ケイデンスのカスタムIC設計環境「Virtuoso Custom Design Platform」に統合されており、Virtuoso上での操作が可能であるほか、レイアウト設計者の多くが一般的に使用しているモデリングが使用可能なため、既存の環境を大きく変更する事無くシームレスに導入できるという。
※「Virtuoso RET Suite」に関する詳細は、日本ケイデンス・デザイン・システムズにお問い合わせ下さい。
http://www.cadence.co.jp/indexn2.html
2006.02.14
2006年2月14日、ファブレスASICベンダーのアルチップ・テクノロジーズは、東京大学を中心に進められているスーパーコンピュータ開発プロジェクト「GRAPE-DR」の共同開発に参加することを発表した。
プレスリリース
アルチップは、日本・台湾・中国・米国の半導体技術者らが設立したファブレスASICベンダで、台湾に本社を置く。今回の「GRAPE-DRプロジェクト」への参加は、TSMC社と協力し、90nmのCMOSテクノロジーを用いて、「GRAPE-DR プロジェクト」で利用するチップの物理設計と製造面を担当するという。
「GRAPE-DR プロジェクト」は、東京大学が独立行政法人情報通信研究機構、NTTコミュニケーションズ、国立天文台、理化学研究所などと共同で進めている科学研究用の世界最速のスーパーコンピュータ開発プロジェクトで、2008年までに、「地球シミュレータ」の約50倍となる2P（ペタ）FLOPS（1秒間に2000兆回）という超高速計算の達成と、40Gbpsネットワークを利用した科学技術研究データ処理システムの構築を目指している。
「GRAPE-DR プロジェクト」で使用される個々のチップは512個のプロセッサを内蔵しており、各プロセッサの動作周波数は500MHz、チップのゲート規模は60Mゲートに達する。アルチップは、実績のある同社のRTLからの製品化ソリューションをもって、「GRAPE-DR プロジェクト」におけるチップ開発を支援していくという。
※GRAPE-DR プロジェクトに関する詳細はこちら
※アルチップ・テクノロジーズ・リミテッド
2006.02.13
2006年3月22日（水）に品川の東京コンファレンスセンターにて、JAXA（宇宙航空研究開発機構）が主催する「システム設計環境セミナー」が開催される。
関連情報：
http://www.interdesigntech.co.jp/modules/news/article.php?storyid=50（?インターデザイン・テクノロジー）
「システム設計環境セミナー」は、JAXAが研究開発を進めていたシステムレベル設計ツール「ELEGANT」の研究成果発表として、その機能および適用事例がJAXAをはじめとした関連各社によって紹介される。
「ELEGANT」は、宇宙開発の分野において高機能なデジタル回路の開発を行っているJAXAが、その設計および検証に関する工数の削減を目的として開発を進めてきたシステムレベルの設計ツールで、その中には、システムの仕様モデルをTLMや動作合成可能なモデルに自動変換するシステム合成、HW/SW協調検証、動作合成、フォーマル検証といった各機能が含まれているという。
セミナーでは、それら各機能に関する説明の他に、平成18年度に実施する「ELEGANT」の第三者評価に関する公募要領についても発表される予定。
「システム設計環境セミナー」の開催概要は以下の通り。
1．開催日時：平成18年3月22日(水) 13:30?17:45
2．開催場所：東京コンファレンスセンター・品川 大ホールB
3．発表内容(予定)：
13:00 受付開始
13:30-13:40 開会挨拶 宇宙航空研究開発機構 情報・計算工学センター長 藤井孝藏氏
13:40-14:10 [基調講演] C 言語ベース設計技術の動向?真のシステムレベル設計からの支援をめざして?
東京大学 大規模集積システム設計教育センター 藤田昌宏教授
14:10-14:30 ELEGANTの概要について 宇宙航空研究開発機構 情報・計算工学センター 中川敬三氏
14:30-15:00 ELEGANTでのシステムレベル合成について (株) インターデザイン・テクノロジー 中村敦資氏
15:00-15:15 休憩
15:15-15:45 ELEGANTでのシミュレーションについて (株) インターデザイン・テクノロジー 荒木 大氏
15:45-16:15 ELEGANTでの動作合成について 日本電気株式会社 若林一敏氏
16:15-16:45 ELEGANTでの形式的検証について 富士通株式会社 高山浩一郎氏
16:45-17:15 衛星搭載用時刻比較装置への適用例
宇宙航空研究開発機構 情報・計算工学センター 山本徹也氏
17:15-17:45 データ伝送規格SpaceWireへの適用例 NEC東芝スペースシステム株式会社 檜原弘樹氏
4.セミナーへのご出席について
本セミナーへの出席は無料です。ご出席される方は、2006年3月20日(月)までに、所属機関/会社名、部署名、役職、お名前、連絡先(電子メールアドレス)を、事務局(ELEGANT-SEMINAR＠jaxa.jp)まで、電子メールにてお知らせ下さい。
※上記メールアドレスは＠とｊｐが全角になっています。メール送信の際には半角にしてください。
これらの申込み時に登録いただく情報は、個人情報として取扱い、本セミナー及び今後のJAXA主催の同種のセミナーのご案内以外には使用いたしません。
2006.02.13
2006年2月9日、NECとNECエレクトロニクスは、先端LSIの設計と開発を支援し、LSIの性能向上と信頼性確保に貢献する、世界最高精度のLSI内クロック信号品質測定技術を開発し、その基本実証に成功したと発表した。
プレスリリース：http://www.necel.com/ja/news/archive/0602/0901.html
発表された新技術は、LSIの微細化と大規模化に伴い、設計時に増加するクロック信号劣化に関するマージンを解消するためのもので、主な特徴は下記2点。
■測定精度を従来比1桁改善し、1ピコ秒という世界最高精度でクロック信号の時間ゆらぎを測定可能。
■LSIを搭載した装置が動作している状態で、装置内のクロック信号の時間揺らぎをリアルタイムに観測し、その結果をデジタル信号で出力可能。
この技術により、クロック信号の品質の劣化予測を正確に行う事が可能となり、微細化のメリットを引き出す次世代LSIを効率良く開発できるようになるという。
尚、この技術は先週サンフランシスコで開催されていた、「ISSCC2006（国際固体回路会議）」にて、両社によって発表が行われた。
※NECエレクトロニクス http://www.necel.com/index_j.html
※NEC http://www.nec.co.jp/
2006.02.13
株式会社エッチ・ディー・ラボは、2006年3月よりLSI設計者を対象とした業界初の設計技能試験を一般に向けて開催する。
関連情報：http://www.hdlab.co.jp/htdocs/service/esa/esa_test.html
開催する技能試験は、STARC（?半導体理工学研究センター）と共同で開発した「STRAC認定 設計技能検定試験ESA」で、マークシート形式と記述式の2種類の試験によってLSI設計者の設計技能を測定する。
技能測定は、HDL文法、RTL記述、論理合成・タイミング解析、回路構造、シミュレーション検証、デバイス知識の6つのカテゴリで評価され、100点満点中75点以上の得点で、「Expert」＝優れたLSI設計能力を持ち、設計プロジェクトを統率できる知識を有する者と認定される。
尚、技能試験への参加費用は試験から採点・分析、試験結果の送付までを含めて、1名につき40000円（税込み）。3月の開催予定は以下の通り。
第1回：3月18日（土）午前
第2回：3月18日（土）午後
第3回：3月19日（日）午前
第4回：3月19日（日）午後
※試験に関する詳細及びお申し込みは、?エッチ・ディー・ラボまでお問い合わせ下さい。
http://www.hdlab.co.jp/htdocs/index.html
2006.02.11
2006年2月8日、65nmおよび45nmプロセスに向けた新たなパターン合成技術を提供する、米国のEDAベンチャーInvarium社は、同社初の製品となる「DimensionPPC」を発表した。
プレスリリース：http://www.invarium.com/news/2006_0208.html（英文）
Invariumは、この新製品を既存のRET/OPCツールに代わる「full-chip process and proximity compensation (PPC) product」と呼び、「DimensionPPC」によって現在のRET/OPCツールや、その他のプロセス効果に対するレイアウト補正技術の問題点を克服することが出来るとしている。
この「DimensionPPC」は、PPCモデルと呼ばれる解析モデルとマスクレイアウトの合成エンジンで構成されており、PPCモデルによってあらゆるプロセス効果、プロセスバリエーションに対応したICレイアウトの正確なシミュレーションを行う事が可能。それによって最適なマスクレイアウトを合成する。
尚、顧客名は明らかにしていないが、現在すでに製品を導入済みの企業があるほか、5つの半導体メーカーが製品を評価中。実際に2005年第4四半期に、マスク生産に適用された実績があるという。
※Invarium社
http://www.invarium.com/index.html
2006.02.11
2006年2月9日、ラティス・セミコンダクターは、新しいFPGAファミリ「LatticeSC」と「LatticeECP2」の2品種を発表した。
プレスリリース：
http://www.latticesemi.co.jp/corporate/newscenter/productnews/2006/r060208launchesscsystemch.html（LatticeSC）
http://www.latticesemi.co.jp/corporate/newscenter/productnews/2006/r060208expsmarketforlowco.html（LatticeECP2）
LatticeSCの特徴は、3.4Gbpsデータ速度の多チャネルSERDESブロック、2GbpsのパラレルI/O、組込みストラクチャードASICブロックが一つのFPGA上に搭載されている点で、SERDESブロックは最大32個、ストラクチャードASICブロックは最大12個搭載可能で、PCI ExpressやギガビットEthernet、Serial RapidIO、SONETなどの高速トランシーバ規格に対応する。
搭載されるストラクチャードASICブロックは、MACO（Masked Array for Cost Optimization）と呼ばれ、1つのブロックは約50000ASICゲート相当の容量を持ち、I/OピンやブロックRAM及びプログラマブル・ロジックブロックとの配線も備えている。
ラティスは今後、このMACOブロックに予めPCI Express、Ethernet、SPI4.2、DRAM/SRAMコントローラなどのIPを埋め込んだ「LatticeSCファミリ Mシリーズ」のリリースを予定しているという。
もう一つの「LatticeECP2」の特徴はその低コスト性で、ラティスの初代130nm製品「LatticeECP」と比べて価格は約半分で大量注文の場合1000LUT当り0.5ドル以下、集積度は倍の70K LUTを実現している。
デバイスには、18x18の乗算器を最大88個搭載、I/O性能の強化によりコンフィギュレーション機能を向上しているほか、同クラスのFPGAとしては初となる作り込み400Mbps DDR2メモリインターフェイスをサポート、暗号化されたコンフィギュレーション・ビットストリームと二重化ブート・コンフィギュレーションもサポートする。
尚、「LatticeSC」と「LatticeECP2」両品種ともに富士通の90nm CMOSプロセス技術と300mmウエハを使用して製造され、サンプル出荷および量産開始の予定は以下の通り。
「LatticeSC25」：約25000個のLUT、最大16個のSERDES、最大6個のMACOを搭載
サンプル出荷は2006年第1四半期（予定）
量産出荷は2006年第2四半期から開始（予定）
価格は2007年の25000個購入時の単価で49ドル
「LatticeECP2-50」：約48000のLUT、最大21個の18Kビット・メモリブロック、最大18個のDSPブロックを搭載
サンプル出荷は2006年第1四半期（予定）
量産出荷は全品種2006年度中に開始（予定）
価格は2007年の10万個購入時の単価で23.95ドル
※「LatticeSC」、「LatticeECP2」に関する詳細は、ラティス・セミコンダクター株式会社にお問い合わせ下さい。
http://www.latticesemi.co.jp/index.html
2006.02.11
2006年2月6日、コンフィギュラブル・プロセッサの大手テンシリカは、GPSの開発大手米u-Nav Microelectronic社が次世代ポータブルGPSの開発にテンシリカの「Xtensa」を採用したと発表した。
プレスリリース：http://www.tensilica.com/news_events/pr_2006_02_06.htm（英文）
u-Navは、テンシリカの自動化されたカスタム・プロセッサの設計環境と、TIE (Tensilica Instruction Extension) 言語による柔軟なカスタム能力を高く評価し「Xtensa」を採用。その結果、GPSチップの消費電力を大幅に削減する事に成功したという。
また、テンシリカは、インドにR&Dを行う子会社を設立した事を続けて発表した。
プレスリリース：http://www.tensilica.com/news_events/pr_2006_02_09.htm（英文）
テンシリカは、インドのマハーラシュトラ州Pune（プネ）にコンフィギュラブル・プロセッサ技術の研究開発を行う子会社を設立、今後5年間で4000万ドル以上の投資を行って行くという。
Pune（プネ）は、ムンバイの南約170 kmに位置する人口約400万人の都市で、1000年以上の歴史を持ち、「東のオックスフォード」として世界中から学生の集まる学術都市。
テンシリカは、2004年にPuneにデザインサービス会社と共にオフショア・デザインセンターを開設し、エンジニアをはじめた研究開発資源の育成・整備を進めてきており、それらの成果を受けて今回の子会社設立に至ったという。
尚、テンシリカは、間もなく新たなプロセッサ・コアを新製品として発表する予定である。
※テンシリカ株式会社 http://www.tensilica.co.jp/
2006.02.10
2006年2月7日、PCB/ICパッケージ設計向けのシグナルインテグリティ・ツールを手がける、米Sigrityは、シノプシスのICパッケージ設計ツール「Encore」の技術を獲得したと発表した。
プレスリリース：http://www.sigrity.com/company/press/20060207press_synopsis.htm（英文）
「Encore」は、シングルチップおよび複数チップ・パッケージ設計に対応した、BGAやCSP等の先進パッケージ向けの設計ツールで、1990年代半ばにXynetix Design Systems社によって開発された、業界初のICパッケージ設計ツール。その後、1999年にAvanti社によって買収され、更に2002年シノプシスのAvanti買収によって今日に至っていた。
発表によると、Sigrityは、「Encore」のICパッケージ設計技術に加え、ニューヨーク州ロチェスターにある「Encore」プロダクト・ラインの資産も獲得し、テクニカル・マーケティング、R&D、カスタマー・サポートなどのメンバーもSigrityに加わるという。尚、その獲得金額については公表されていない。
今回の技術獲得を受けて、Sigrityは、今四半期後半に「Encore」のICパッケージ技術と同社のシグナルインティグリティ解析を組み合わせた新製品を市場に送り出す予定だという。
尚、Sigrity社の製品は、ATEサービス株式会社が国内代理店として販売している。
ATEサービス株式会社：http://www.ate.co.jp/fmhp2/index.php
※Sigrity社製品の概要はこちら
https://www.eda-express.com/catalog/?m=comp&cn=1670
※Sigrity inc.
http://www.sigrity.com/index.htm
2006.02.09
2006年2月7日、米Real Intentと米Novasは、Real Intentのフォーマル検証ツール向けにNovasのデバッグツールがOEM供給されることを発表した。
プレスリリース：http://www.realintent.com/news/pr-2006/PR-FEB-7-06.html（英文Real Intent）
発表によると、NovasからReal IntentへOEM供給されるのは、Novas「Verdi」のデバッグ機能で、Real Intentのフォーマル検証ツール「Verix」ファミリと「PureTime」に搭載される。
これにより、「Verix」のユーザは検証と視覚的なデバッグを効率よく行う事ができるようになり、設計とデバッグのサイクルを週または月単位で減らす事ができるようになるという。
※Real Intent「Verix」関連ニュース
https://www.eda-express.com/news/?m=p&idno=332
※Novas「Verdi」の製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=1510040&an=5450
※Real Intent http://www.realintent.com/index.html
※Novas社製品国内代理店 ノバフロー株式会社 http://www.novaflow.co.jp/
2006.02.09
2006年2月7日、マグマは、テキサスインスツルメンツ社が、マグマの「Blast Fusion」を使用して65nm低消費電力ワイヤレス設計を完成させたことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006020701.htm
TIによると、マグマの「Blast Fusion」を用いる事で設計フローの早い段階でクリティカル・パスやタイミング問題を検出、修正し、時間とコストを大幅に節約。また、マグマもサポートしているTIのパワー、パフォーマンス・マネジメント技術「SmartReflex」によって、テクノロジに関係なく大幅に消費電力を削減することができたという。
尚、TIはすでに、65nmプロセスを用いるいくつかのデザインに「Blast Fusion」使用しており、その中には1億以上のトランジスタを集積したものや、700万ゲート規模のブロック、また動作周波数750Mhzといったものもある事を明らかにしている。
※「Blast Fusion」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp/index.htm
2006.02.08
2006年2月6日、ESLツール大手の米コーウェア社は、MIPSの最新プロセッサ「MIPS32 34Kコア」のプロセッサモデルを同社のSystemCベースの「CoWare Model Library」に追加したと発表した。
プレスリリース：http://www.coware.co.jp/news/2006/2006.02.07.html
今回新たにモデルが追加されたMIPSの「MIPS32 34Kコア」は、同日MIPSより発表されたばかりの組み込みアプリケーション向けの最新ファミリで、マルチスレッド機能やDSP機能など革新的な機能の搭載により、低消費電力と処理能力の向上を合わせて実現する。
※MIPS32 34Kコアに関するプレスリリース：http://www.mips.jp/06press/Releases/2006/06_02_06b.html
この「MIPS32 34Kコア」のプロセッサモデルが「CoWare Model Library」に追加された事によって、コーウェアの統合設計環境「ConvergenSC」上で、MIPS32 34Kを用いたシステムの最適なアーキテクチャ開発すなわちシステムパフォーマンスの評価と最適化が可能となる。
「CoWare Model Library」には、プロセッサモデルの他にAMBAやOCP-IP準拠のオンチップのインターコネクトモデルやペリフェラル・モデルなども含まれており、これらのライブラリを用いる事で、設計者は設計の初期段階でシステムのバーチャルモデル（SoCプラットフォームのSystemCトランザクションモデル）を短時間でモデリングすることが可能。そのバーチャルモデルをベースに効率よく設計を進める事ができる。
この手法は、コーウェアが「Platform-driven ESL Design」と呼ぶ新しい設計手法で、SystemCのトランザクションモデルをベースとすることで、再利用性と費用対効果の高いモデリングを実現できるという。
尚、発表された「MIPS32 34Kコア」のプロセッサモデルは、「CoWare Model Library」の新しい追加パッケージにて既にリリース済み。
※「CoWare Model Library」及びその他製品に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp/
※「MIPS32 34Kコア」に関する詳細は、ミップス・テクノロジーズにお問い合わせ下さい。
http://www.mips.jp/
2006.02.08
2006年2月7日、日立製作所とルネサステクノロジは、90nmプロセス世代以降のシステムLSIの低消費電力化を促進する階層型の電源遮断回路技術を開発したと発表した。
プレスリリース：http://www.hitachi.co.jp/New/cnews/month/2006/02/0207b.html（日立製作所）
発表された新技術は、システムLSI内部を数十もの回路ブロックに分割し、動作していない回路ブロックの電源を遮断することによって、リーク電流を抑制し不要な消費電力を削減するというもの。
これまでも同様の手法は取り入れられているが、回路ブロックの分割数を増やすとブロック間の信号制御回路が膨大となり、ブロックの分割数は数個程度に留められていた。
今回日立とルネサスが開発した技術は、システムLSI内部を数十の回路ブロックに分割することができる「階層型電源遮断回路技術」で、これにより、各ブロックの細かな電源制御を行う事ができる。その特徴は以下の通り。
■電源遮断の優先度に基づいた階層型電源領域設計手法
回路ブロックごとに、その機能に応じて電源遮断の優先度を設け、それに基づく階層構造を用いてシステムLSIの設計を行う。これにより制御回路の集積数を大幅に削減可能。
■チップ内長距離配線に対応した共通電源領域分散配置
電源遮断に影響されない階層構造の上位層に「共通電源領域」を設け、そこに長距離配線用の増幅回路を配置。「共通電源領域」をチップ上に分散して配置することで、長距離配線の適切な位置に増幅回路を挿入することが可能。
■電源遮断からの復帰を高速化する電源スイッチ制御回路技術
電源スイッチ(トランジスタ)のゲート信号を直接モニターし、電源スイッチを制御する高速電源復帰技術によって、電源遮断されたブロックを再び動作させるまでの復帰時間を短縮することが可能。
この電源スイッチ制御回路技術を100万ゲート規模の典型的な回路ブロックに適用したところ、1/4の速さで復帰できることを確認しているという。
尚、日立とルネサスは、今回開発した技術の成果をサンフランシスコで開催中の国際固体素子回路会議(ISSCC：International Solid-State Circuits Conference)にて発表する予定。
※日立製作所 http://www.hitachi.co.jp/
※ルネサステクノロジ http://www.hitachi.co.jp/
※ISSCC http://www.isscc.org/isscc/
