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2006.02.08
2006年2月7日、米カリフォルニア州サンタクララで開催中の「DesignCon2006」にて、恒例の「DesignVision Awards」の受賞者が発表された。
DesignCon2006 関連ページ：http://www.designcon.com/2006/exhibition/designvision_awards.html
「DesignVision Awards」は、優れた製品、サービス、アプリケーションに対し贈られる賞で、毎年9つのカテゴリごとにその受賞者を発表している。
賞の判定基準としては、製品やサービスの革新性、ユニークさ、市場へのインパクト、設計者および社会の利益などが考慮され、The International Engineering Consortium (IEC)のDesignCon委員会によって選ばれた候補者から受賞者を選定する。
今年は9つのカテゴリに対し、計31の候補が選出され、以下の通り受賞者が発表された。
◆ASIC & IC Design Tools：
Cadence社「Cadence X Architecture Design Solution」
http://www.cadence.co.jp/
◆Design Verification Tools：
Synopsys社「Pioneer-NTB」 SystemVerilog Testbench Automation Tool
http://www.synopsys.co.jp/
◆Interconnect Technologies and Components：
Amphenol TCS社「Crossbow」
http://www.teradyne.com/prods/tcs/
◆PCB Design Tools：
DesignAdvance Systems社「CircuitSpace」
http://www.designadvance.com/
◆Semiconductor and ICs：
Actel社「Actel Fusion Programmable System Chip」
http://www.actel.com/intl/japan/
◆Semiconductor and ICs (IP)：
MoSys社「1T-SRAM CLASSIC Memory macros Family」
http://www.mosysinc.com/
◆Structured/Platform ASIC/FPGA and PLD Design Tools：
Altera社「HardCopy II Structured ASIC Design Flow」
http://www.altera.co.jp/
◆System-Level Design Tools：
National Semiconductor社「WEBENCH Active Filter Designer」
http://www.national.com/JPN/
◆Test and Measurement Equipment：
Synthesys Research社「BERTSCOPE CR Clock Recovery」
http://www.synthesysresearch.com/
尚、惜しくも受賞を逃したその他の候補者として、下記のようなEDAツールおよび関連技術があった。
◆ASIC & IC Design部門
・Bluespec社「ESL Synthesis」
http://www.bluespec.com./
・Gradient Design Automation社「FireBolt」
http://www.gradient-da.com./
◆Design Verification部門
・Jasper Design Automation社「JasperGold」
http://www.jasper-da.com/index.htm
・Real Intent社「Verix 5.0 Expressed Intent Verification」
http://www.realintent.com/
◆System-Level Design部門
・Poseidon Design Systems社「Triton Builder」
http://www.jasper-da.com/
・Carbon Design Systems社「VSP」
http://www.carbondesignsystems.com/
◆Structured/Platform ASIC/FPGA and PLD Design部門
・Synplicity社「Synplify Premier with Graph-Based Physical Synthesis Technology」
http://www.synplicity.jp/
・Xilinx社「PlanAhead」
http://www.xilinx.co.jp/
◆PCB Design部門
・Zuken社「CR5000」
http://www.zuken.co.jp/
・Mentor Graphics社「XtremePCB」
http://www.mentorg.co.jp/
※DesignCon2006 http://www.designcon.com/2006/
2006.02.07
2006年2月1日、今年で16回目の開催となる「2005 INNOVATION AWARDS」のオンライン投票が開始された。
投票ページ：http://www.edn.com/index.asp?layout=InnovationAwards&year=2005
「EDN Innovation Awards」は、毎年エレクトニクス業界における優れた製品および技術に贈られる賞で、EDNの記者によってその候補者が決定され、最終的にEDNの読者の投票によってその受賞者が決定される仕組みとなっている。
今年からEDA部門は、「設計＆インプリメンテーション」部門と「検証＆解析」部門の2つのカテゴリに分けられ、それぞれ下記4製品がノミネートされている。
■EDA (Design and Implementation)
?X-Architecture Design Solution (Cadence Design Systems)
?EinsTimer Statistical Timing (IBM Research)
?Quartz DRC and Quartz LVS physical-verification software (Magma Design Automation)
?Synplify Premier FPGA physical-synthesis software (Synplicity)
■EDA (Verification and Analysis)
?PsiWinder critical path and clock-tree-timing analysis tool (Apache Design Solutions)
?SLEC sequential equivalence checker (Calypto Design Systems)
?FireBolt full-chip thermal analysis software (Gradient Design Automation)
?Questa advanced functional verification platform (Mentor Graphics)
尚、「設計＆インプリメンテーション」部門でノミネートされているIBMのスタティック・タイミング・アナライザ「EinsTimer」の開発チームは、2005年の「Innovator of the Year」にノミネートされている。
この「2005 INNOVATION AWARDS」オンライン投票は、今月28日まで行われ、4月3日にサンノゼにて受賞セレモニーが行われる予定。
※米EDN誌 http://www.edn.com/index.asp?layout=siteinfo&doc_id=109798
※EDN Japan http://www.ednjapan.com/
2006.02.07
2006年2月6日、ザイリンクスは、自社FPGA向け階層構成デザインおよび解析ソリューション「PlanAhead」ソフトウェアの最新バージョンをリリースしたと発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/software/0618planahead81i_j.htm
「PlanAhead」は、2004年6月にザイリンクスが買収したHier Design社の技術をベースとした設計ツールで、フロアプランニング機能とDRC機能がその核となっている。
今回発表された「PlanAhead」のバージョンアップのポイントは、パーシャル リコンフィギュレーションを簡素化する新機能の追加、ならびにDRC機能を中心とした従来機能の強化で、これらの実現によって、競合他社のFPGA製品と比較してスピードグレードで平均2段階上の性能とコスト低減効果が可能であり、複数クロックを使用した、複雑で利用度が高い回路の場合、競合製品より56％も高い速度性能を達成可能であることも確認されているという。
※パーシャル リコンフィギュレーション：
FPGAのあらかじめ定義した部分だけを限定的に再構成する機能で、他の部分が動作中であっても特定部分だけリコンフィギュレーションすることができる。デバイスの中断が許されないケースで、一部のサブシステムだけを再定義する場合に有効な機能。
また、「PlanAhead」の新バージョンは、ダイナミックなモジュール生成を簡素化し、複数のフロアプランを簡単に作成可能なほか、新たに搭載された「ExploreAhead」機能によって、目標仕様に合った効率的なプロアプランの作成や作成したプロアプランの管理、再利用などが実現されている。
尚、この「PlanAhead 8.1」は、ザイリンクスの「ISE」のオプションとして全てのOS上で利用可能で、シングルユーザライセンスは5995米ドルで提供中（ツール・トレーニング料を含む）。 製品の30日間無料評価版は、下記Webサイトよりダウンロード可能。
http://www.xilinx.co.jp/planahead
※「PlanAhead 8.1」に関する詳細は、ザイリンクスにお問い合わせ下さい。
http://www.xilinx.co.jp
2006.02.07
2006年2月6日、アナログ/ミックスドシグナルIC、フルカスタムIC、MEMESなど幅広いEDAツールを提供している、米TannerEDAは、回路シミュレータ「T-Spice Pro」のバージョンアップを発表した。
「T-Spice Pro」の新バージョンでは、次世代トランジスタモデル「PSP」をいち早くサポートしているという。
PSP（Penn State Philips）モデルは、31社の半導体メーカーおよび回路シミュレータ・メーカーで構成されるトランジスタ・モデルの標準化、実装、利用を推進する業界団体「Compact Model Council」により、昨年12月に採択されたばかりの新しい業界標準モデルで、現在利用されているBSIM3、BSIM4 デルに続く65nm以下の次世代トランジスタ・モデルとして、より高精度な回路解析の実現が期待されている。
※「Compact Model Council」http://www.eigroup.org/CMC/
尚、「T-Spice Pro」は、Windows上で動作する回路シミュレータで、今回発表された「PSP」モデルの他に、BSIM3.3、BSIM4.5、MOSFETにも対応している。
※「T-Spice Pro」の製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=1790010&an=5380
※「T-Spice Pro」の詳細については、タナーリサーチジャパン株式会社にお問い合わせ下さい。
http://www.tanner.jp/
2006.02.06
2006年2月3日、マグマは、LVS（レイアウト対スケマティック）検証ツール「Quartz LVS」の正式出荷を発表し、合わせてこの「Quartz LVS」と「Quartz DRC」が、「EDN Innovation of the Year」にノミネートされていることを明らかにした。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006020201.htm
「Quartz LVS」と「Quartz DRC」は、2004年4月にマグマが買収したMojave Design社のフィジカル・ベリフィケーション・テクノロジをベースにした65nm以下のテクノロジに向けた製品で、「Quartz DRC」は昨年6月に発売されている。
「Quartz LVS」については、これまでベータ版として一部の企業に対し出荷されており、その適用例ではどのデザインも2時間以内で検証を終了し、他社ツールと比較してピーク時のメモリ使用量を最大10分の1に抑えられたという。
また、「Quartz LVS」と「Quartz DRC」は、米EDN誌が主催する「EDN Innovation of the Year」に共にノミネートされたほか、ウェブサイトDeepChipのJohn Cooley氏が行ったアンケートでは、調査対象者の76パーセントがマグマの物理検証ソリューションに換えることを検討しているという結果が出ているという事である。
※「EDN Innovation Awards」 http://www.edn.com/innovation
※DeepChipアンケート結果 http://www.deepchip.com/items/snug05-15.html
※マグマ・デザイン・オートメーション株式会社 http://www.magma-da.co.jp/index.htm
2006.02.06
2006年2月3日、シノプシスとARMのエンジニアによる共著「Verification Methodology Manual for SystemVerilog」の日本語紹介Webページが開設された。
VMM日本語ページ：http://www.synopsys.co.jp/vmm-sv_japan/index.html
同書は、SystemVerilogをベースとした検証メソドロジの解説書で、シノプシスのJanick Bergeron氏、Eduard Cerny氏およびARMのAlan Hunter氏、Andrew Nightingale氏らによって共同執筆されたもの。米国では既に1800部が販売されているという。
国内でも、2月中旬よりCQ出版から日本語版が3990円（税込）にて発売される予定で、ここのところ注目が高まっている。
※関連ニュース
「VMM for SystemVerilog日本語版、2月にCQ出版社より発刊?各社が推奨文献として支持」
https://www.eda-express.com/news/?m=p&idno=284
「【EDSF2006】日本シノプシス?VMM出版記念キャンペーン」
https://www.eda-express.com/news/?m=p&idno=316
※当サイトSystemVerilog関連情報ページ（各種資料、サンプルあり）
https://www.eda-express.com/sp/SystemVerilog/
2006.02.03
2006年2月2日、日本IBMは、大和事業所内に「Cell Broadband Engineソリューション・センター」を新設すると発表した。
同センターでは、顧客企業に向けた「Cell Broadband Engine」の組み込みを支援する新しいデザイン・サービスを提供するという。
プレスリリース：http://www.acnnewswire.net/article.asp?Art_ID=31990&lang=_j
発表によると、「Cell Broadband Engineソリューション・センター」では、Cell Broadband Engineアーキテクチャーおよびプログラミングのトレーニング、パフォーマンス最適化のサポート・サービスを行うほか、Cell Broadband Engineを使用したカスタム基板設計・製造サービス、企業や研究機関向けのチップセット設計、製造サービスなども提供するとしている。
※サービスに関する詳細は、日本アイビーエムにお問い合わせ下さい。 http://www.ibm.com/jp/
2006.02.03
2006年1月31日、メンター・グラフィックスは、
業界における検証の専門家「Harry D. Foster氏」がメンターのDesign Verification & Test Division に加わったと発表した。
プレスリリース：http://www.mentor.com/company/news/dvt_expert_foster.cfm（英文）
Harry D. Foster氏は、Accelleraのフォーマル検証委員会のチェアマン、IEEE-1850 PSLワーキンググループのチェアマンを務めるアサーションベース検証のパイオニアで、OVL（Open Verification Library）の開発者でもある。
また、2005年4月に「Applied Formal Verification」という本を出版、その他にも過去に2冊の本を共同執筆しており、「Assertion-based Design」は、日本語版も出版されており国内でも有名。もう一つの著書は、「Principles of Verifiable Rtl Design」
Harry D. Foster氏は、メンターの「0-In Verification Business Unit」に所属し製品開発を指揮すると同時に、 検証メソドロジーや製品の統合に関して ModelSim/Questa製品のチームとも連携して動いて行くという。
2006.02.02
2006年2月1日、NECエレクトロニクス、東芝、ソニーの3社は、45nm世代に対応するシステムLSIプロセス技術を共同開発することで合意したと発表した。
プレスリリース：http://www.toshiba.co.jp/about/press/2006_02/pr_j0101.htm（東芝）
ソニーと東芝は、2004年2月に45nm世代のプロセス技術の共同開発を発表し、横浜市にある「東芝アドバンストマイクロエレクトロニクスセンター」を拠点に共同で技術開発を進めていた。
また、NECエレクトロニクスと東芝は、昨年11月に同じく45nm世代のプロセス技術の共同開発を発表したばかりであった。
今回の合意によって、ソニーと東芝の共同開発に、NECエレクトロニクスの45nm開発要員が参画する形となり、3社の開発リソースを東芝アドバンストマイクロエレクトロニクスセンターに集結し、45nm世代のシステムLSIプロセス技術開発を進めて行くという。
尚、45nmプロセス技術の開発については、松下電器とルネサステクノロジも共同開発の方向で調整を続けていると見られている。
※関連ニュース
日立、東芝、ルネサスの３社、LSIの共同生産へ一歩前進
https://www.eda-express.com/news/?m=p&idno=237
松下とルネサス、45ナノプロセスの共同開発に向けて最終調整
https://www.eda-express.com/news/?m=p&idno=190
NECエレクトロニクスと東芝、45ナノプロセス技術を共同開発
https://www.eda-express.com/news/?m=p&idno=161
2006.02.02
2006年2月1日、SystemVerilogベースの動作合成ツールを手掛ける米Bluespecは、この半年間でモバイル半導体大手3社が同社のESLツールセットを採用したと発表した。
プレスリリース：http://www.bluespec.com/news/IDMMom020106.htm（英文）
Bluespecは、同社製品を採用した企業名を明らかにしていないが、それらはモバイル半導体市場の主要サプライヤで、ベースバンドプロセッサ、コントローラ、チップの内部バスなど様々なアプリケーションの設計にBluespecの「ESL合成」を使用していると伝えている。
BlueSpecの「ESL合成ツール」は、SystemVerilogベース入力の動作合成ツール「Bluespec Compiler」と専用シミュレータで構成されるツールセットで、TRS（Term Rewriting Systems）ベース合成という独自技術により、アプリケーションを問わずコントロール・ロジックや複雑なデータパス・ロジックを合成することが可能。
同ツールは、 International Engineering Consortium と 2006 DesignCon 主催の「DesignVision Awards」の「ASIC and IC Design Tools」カテゴリにおいて今年の受賞候補として最終選考に残っているという。（この選考結果は、2月7日にサンタクララ・コンベンションセンターで発表される予定。）
※Bluespec http://www.bluespec.com
2006.02.02
2006年1月31日、ASICおよびSoCの検証プラットフォームを手掛ける、独ProDesign社は、2005年の同社の業績が前年と比較して30％以上の増収となったことを発表した。
プレスリリース：http://www.prodesign-europe.com/ce/news31Jan06.htm（英文）
同社は、FPGAベースのエミュレーション環境「CHIPit」を提供する企業で、本社はドイツのミュンヘンに置き、北米市場を中心にビジネスを展開している。
発表によると、「CHIPit」を用いたASIC検証サービス部門の売り上げが倍増した事や、「CHIPit」の販売数の増加が2005年の増収に繋がったということで、「CHIPit」の顧客数は、STマイクロ、フィリップス、ソニー、トムソン・マルチメディアなどの大手顧客をはじめワールドワイドで50を超えたという。
尚、同社は「CHIPit」の新製品「CHIPit Platinum V4」を先日発表したばかりで、同製品を来月からミュンヘンで開催されるDATE2006に出品する予定。
※ProDesign http://www.prodesign-europe.com/ce/news23Jan06.htm
2006.02.01
パシフィコ横浜で開催されたEDSFair2006で目にした、アトレンタ株式会社のブース。
アトレンタ株式会社は、図研の取り扱うRTL予見解析ツール「SpyGlass」の開発元で、昨年8月に日本法人を設立。アトレンタとしては今回がEDSFair初出展となる。
アトレンタのブースでは、これまでSpyGlassシリーズとして供給していた各製品に代わる新製品ラインナップ「1Team」シリーズの製品が初披露されていた。
「1Team」シリーズは、1Team:Analyze、1Team:Verify、1Team:Implement、1Team:System、1Team:Embeddedと大きく5つの製品によって構成されており、これまでの「SpyGlass」シリーズのベースとなっていた「RTLの品質向上」をより強化し、その対象範囲を拡張する製品ラインナップとなっている。
要約すると、1Team:Analyzeは、SpyGlassにDFTとLowPower解析機能が加わったもので、これまでのSpyGlassの次世代後継製品。1Team:Verifyは、CDC解析やFSM解析が可能なフォーマル検証ツールでアサーションの自動生成機能を持つ。1Team:Implementは、アーキテクチャ探求、論理設計（RTL設計）、物理設計（インプリメント）の全てに対応可能なプロトタイピングツール。1Team:Systemは、SystemCユーザ向けのSystemCコード・チェッカ。1Team:Embeddedは、組み込みソフト開発者向けのツールで、ファームウェアなどソフトの解析を行う。
アトレンタ株式会社代表取締役のビル・ベーカー氏は、「、RTLからGDS-IIにかけての設計フローはEDA大手3社の競争によってかなり良くなったが、デザインにおける根源的な問題はRTLに潜んでいる場合が多い。TAT短縮のためには、RTLの品質を上げることが第一で、アトレンタはそのためのツールを今後も提供し続ける。」と語っていた。
※アトレンタ株式会社 http://www.atrenta.com
2006.02.01
2006年1月31日、ケイデンスは、製造工程を考慮した新たなチップ最適化製品「Chip Optimizer」を発表した。
プレスリリース：http://www.cadence.co.jp/news/print/h18-01-31.html
「Chip Optimizer」は、製造工程及び歩留まりを考慮した製品群の一部として開発された新製品で、配置配線工程の終了後、テープアウト前に適用することで、デザインの歩留まり、マニュファクチャビリティ、パフォーマンスを改善することができる。
具体的には、「Chip Optimizer」は、これまで簡略化されていたインターコネクトやファウンダリの製造プロセス・ルール・モデルをより正確に表現し、解析および最適化を行う「3次元スペース最適化手法」を用いることによって、製造上及び電気的な制約の双方を考慮に入れながら配線ジオメトリのトポロジ最適化を行う事が可能。製品は、OpenAccessデータベース上で開発されており、Encounter digital IC design platform及びVirtuoso custom design platformとシームレスに接続される。
尚、発表によると、「Chip Optimizer」の新しいテクノロジは、ケイデンスのインキュベータ・プロジェクト「Catena」の産物で、既にハイエンド・コンシューマ市場向け製品、画像プロセッサ、マイクロプロセッサなど最先端プロセス製品のテープアウトやシリコンで実証されているという。
※「Chip Optimizer」に関する詳細は、日本ケイデンス・デジン・システムまでお問い合わせ下さい。
http://www.cadence.co.jp/
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、株式会社ソリトンシステムズのブース。
ソリトンシステムズでは、従来から取り扱っているHDLシミュレータ「Active-HDL」や動作合成ツール「eXCite」の他に、新たなIP製品を2種類展示していた。
一つは米Novocell社のOTP（One-Time-Programmable）メモリで、CMOSプロセスで使用できる新しい技術を用いたメモリ。従来の電荷保存とは違い電圧破壊によって論理を実現するメモリで、セキュリティ性の高さと小面積が特徴。米Novocell社は、OTPメモリに関する特許を3種取得しているという。
もう一つは、カナダMOSAID社のDFS（Digital Frequency Synthesizer）と呼ばれるPLLで、従来の整数定倍出力のみのPLLと違い、小数定倍出力も可能なほか、入力は1Mhz?300Mhzまで対応可能で様々な用途に対しこのPLL一つで対応する事ができるという。
MOSAID社は、元々ライブラリ開発ベンダとして実績の高い米Virtual Silicon社と合併して設立された会社で、このDFSについても既に国内への納入実績があるとの事。
また、話によると、DFSは複数のPLLの置き換えや、デザインハウスが予め購入し、受託する設計に適用するといったケースが多いという。
尚、いずれの製品も、国内の販売総代理店はソリトンシステムズとなっている。
※株式会社ソリトンシステムズ http://soliton.co.jp/
2006.01.30
プライムゲートは、CTC（伊藤忠テクノサイセンス）のブース内で取り扱い製品「AccurateC」を展示していた。
「AccurateC」は米Actis Design社のSystemCのLintチェックツールで、先日サミット・デザインの「Vista」との連携が発表されたばかり。間もなく、ツール内臓のデフォルトルールを計20項目追加するバージョンアップを予定している。
※関連ニュース
「サミット、SystemC設計の生産性向上に向けて米アクティスと協力」
https://www.eda-express.com/news/?m=p&idno=267
聞くところによると、SystemCの浸透に伴いここ最近ユーザの引き合いが確実に増えてきており、SystemCのコーディングスタイルに関する社内ルールを「AccurateC」のルール・ジェネレーターで作りたいという要望が目立つという。
今後、サミット・デザインとの連携によって、更にユーザの範囲が広がる見通しで、公なアナウンスは行われていないが、同社は間もなくSystemC関連のツールを新たに発売する計画もあり、普及の進むSystemC設計に対するソリューションの幅を広げて行く予定との事であった。
※株式会社プライムゲート http://www.prime-gate.com/
※伊藤忠テクノサイエンス株式会社 http://www.ctc-g.co.jp/~EDA/
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、伊藤忠テクノサイエンス株式会社の製品。
CTC（伊藤忠テクノサイエンス）のブースには、CeloxicaやActisのESLツール、EveのSoCプロトタイピング環境、Prorificのフィジカル設計ツール、SunのWSおよびサーバなど多分野に渡る様々な製品が展示されていた。
そのうちの一つ「Verix」は、CTCが代理店を務める米Real Intent社のフォーマル検証ツールで、大きく4種のツールで構成されており、設計の上流フェーズから下流フェーズまで様々な検証をサポートしている。静的アサーションベース検証手法により、非同期回路の検出やフォルスパスやマルチサイクルパスのチェックも可能で、根源的なエラー箇所を特定するためにアサーションを9段階で評価する機能がユニークな点となっている。
この「Verix」は、その静的アサーション検証能力によって、デバッグのオーバーヘッドを短縮できる点が高く評価されているとの事で、既にワールドワイドで約40社の導入実績をもち、国内だけでも60本近くのライセンスを出荷済みだという。
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、サミット・デザイン・ジャパン株式会社のブース。
サミットは、2月上旬リリース予定のSystemCのデバッグおよび開発環境「Vista」バージョン1.1をリリースに先駆けて展示しデモを実演していた。今回の出展が同製品の初披露になるという。
「Vista」の最新バージョンの目玉は、新たに追加される「トランザクション解析ビューワ」で、GUI上で階層チャネルのポートを指定すると、トランザクションの応答や引数の動きなどをグラフィカルに確認することができる。
通常、同種の機能はOSCI-TLMやOCP-IPなど何かしらのAPIを追加する形となるが、「Vista」の「トランザクション解析ビューワ」は、特定のAPIを追加することなく、ユーザの記述した構造体などあらゆるトランザクションを見る事ができるのだという。
尚、この新機能は「Vista」のオプション機能としてではなく、デフォルト機能として製品に搭載され、全ての「Vista」ユーザに保守の範囲内で無償提供されるとの事。
また、先日米Actis社との連携が発表されたばかりだが、早速、「Vista」とSystemCリントツール「AccurateC」とのコラボレーションに関するツールデモが行われ、サミットの「Vista」上で「AccurateC」のエラーメッセージが確認できる様子が披露されていた。
※関連ニュース「サミット、SystemC設計の生産性向上に向けて米アクティスと協力」
https://www.eda-express.com/news/?m=p&idno=267
※サミット・デザイン・ジャパン株式会社 http://www.sd.com/japan/
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、米Impulse Accelerated Technologies社のブース。
Impulse Accelerated Technologiesは、ANSI-Cベースの動作合成ツール「ImpulseC」を展示。XilinxのFPGAボードを用いたデモを行っていた。
「ImpulseC」は、ANSI-Cベースでシステム設計を行うための環境で、C言語に準拠した入力記述から動作合成を行い、RTLを出力する。タイミングががちがちに決まっている制御系の回路も合成可能としており、汎用性の高いC言語からアプリケーションを問わず合成できるというある種の「手軽さ」が受けている。
話によると、「ImpulseC」は間もなくバージョンアップされる予定で、新たに浮動小数点、構造体をサポート。これまで制限のあった入力Cコードにこれらの使用が可能となるという。尚、これらのサポートは、「ImpulseC」のユーザであるスーパーコンピュータの大手Cray（クレイ）社の要望に基づいて追加された機能なのだと聞いた。
※Impulse Accelerated Technologies社 http://www.impulsec.com
※日本国内販売代理店 有限会社インターリンク http://www.ilink.co.jp
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、コーウェア株式会社のブース。
コーウェアのブースでは、先日発表されたばかりのSystemCベースHW/SW協調設計・検証環境「ConvergenSC」最新バージョンが展示され、ブースで行われていたプレゼンにはかなりの人が集まっていた。
同社は、「Platform-Driven ESL Design」をキーワードに、バーチャル・プラットフォームをベースとした再利用性の高い設計手法を提案しており、「ConvergenSC」の新バージョンでは、簡単にプラットフォームをモデリングするためのSystemCのTLMモデリング用のライブラリ（SCML）が新たに追加されている。このライブラリには、プラットフォーム・ベース設計のメソドロジガイド、TLMのコーディングスタイルガイド、TLMライブラリの他に、プラットフォームのサンプルも含まれているという。
また、聞くところによると、新たしい「ConvergenSC」にはSCMLの追加以外にも、トランザクション・ビューワのサポートや、GUIの強化、ツール実行環境の改善など、数え切れないほど様々な機能強化が施されているとの事であった。
※コーウェア株式会社 http://www.coware.co.jp/
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、デナリソフトウェア株式会社のブース。
デナリのブースでは、昨年12月に発売されたばかりのレジスタコンパイラ「Blueprint」が大々的に展示されていた。
「Blueprint」は、専用のレジスタ記述言語「RDL」でレジスタ記述を統一するための環境で、コントロール・レジスタをRDLで記述しツールに入力すると、目的に応じた様々なモデルやドキュメンテーションを自動生成してくれる。例えば、インプリメント用にはVerilogまたはVHDLのRTLモデル、検証用にはC、SystemC、OVA、SVA、eなどのモデルを出力する事ができる。
デナリは、「RDL」をレジスタ記述の業界標準とする事を目指しており、Rambus、MIPS、メンターらとRDLアライアンスを結んでいる。
尚、ブースでは、「Blueprint」のPCIコンフィグレーション・レジスタへの適用例がデモを交えて紹介されていた。
※デナリソフトウェア株式会社 http://www.denalisoft.co.jp
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、株式会社日立インフォメーションテクノロジーのブース。
日立インフォメーションテクノロジーは、先日発表したばかりのSoCプロトタイピングツール「LogicBench」シリーズの新モジュール2モデルを展示していた。
ザイリンクスのVirtex4を4個搭載したモジュールは最大570万ゲートのデザインに対応可能で、このモジュールを2つ組み合わせれば1000万ゲート超のデザインをプロトタイピングすることができる。
また、これまではFPGAが1個のモジュールと4個のモジュールしかなかったが、新たにVirtex4を2個搭載したモジュールも発売された。これらの新モジュールは変換アダプタを用いて、従来モジュールと接続する事も可能になっている。
話によると「LogicBench」は、日立やルネサステクノロジに限らずその他大手メーカーにも多くの導入実績があり、販売したライセンス数は既に40を超えているとの事。ユーザは画像系アプリケーションの早い段階でのプロトタイピングに「LogicBench」を使用しているという。
ブースでは、ソリトンシステムズが販売する動作合成ツール「eXCite」を用いた、プロトタイピングのデモが行われていた。
※株式会社日立インフォメーションテクノロジー http://www.hitachi-it.co.jp
※株式会社ソリトンシステムズ http://soliton.co.jp/
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、エイシップ・ソリューションズ株式会社のブース。
エイシップ・ソリューションズでは、特定用途向き命令セットプロセッサ開発環境「ASIP Meister」が展示されていた。
「ASIP Meister」大阪大学今井教授の研究成果をベースに製品化されたEDAツールで、プロセッサの仕様を入力すると論理合成可能なプロセッサコアのHDLおよびアセンブラを自動生成してくれる。
製品の最新バージョンは昨年末にリリースされたばかりだが、以前のバージョンは大学関連などの研究用途を中心に既に150ライセンス近くの導入実績があるという。
また、新バージョンも既に30本の出荷実績があり、企業での評価も進んでいるとの事。
ブースでは、「ASIP Meister」で設計された画像処理プロセッサのデモが実演されていた。
※エイシップ・ソリューションズ株式会社 http://www.asip-solutions.com/
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、米Mirabilis Designのブース。
Mirabilis Designは、今年から特設された海外ベンチャーのコーナーで、システム性能予測シミュレータ「VisualSim」と、先日発表されたばかりの検証用のプロセッサ・モデルを自動生成できる「Processor Generation Toolkit」を展示していた。
※関連ニュース「米Mirabilis Design、システム設計と検証を高速化する、「プロセッサ生成ツールキット」を発表」
https://www.eda-express.com/news/?m=p&idno=272
自らブース対応を行っていた同社CEOのDeepak Shankar氏は、元ケイデンスのツール開発者で性能評価シミュレーション一筋のエンジニアなのだという。
「VisualSim」と「Processor Generation Toolkit」を用いる事で、システムのパフォーマンス分析を短時間かつ容易に実行することが可能で、システムレベル設計で必要となる様々なシミュレーションを一つの環境上で集約できるとしている。
また、Deepak Shankar氏によると、製品名は明らかにされていないが、ソフトウェアを書く前にプロセッサのパワー解析を行う新たなESLツールを今年の3月にリリースする計画だという。
※Mirabilis Design http://www.mirabilisdesign.com
※国内販売代理店 鹿島メディアバインド株式会社 http://www.kashima-mb.co.jp/
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、株式会社インターデザイン・テクノロジーの製品。
インターデザイン・テクノロジーは、キャッツ株式会社のブースにて高速協調検証環境「FastVeri」の展示を行っていた。
「FastVeri」は、STARC（半導体理工学研究センター）の研究成果を製品化したもので、インターデザイン・テクノロジーが販売元として供給している製品。キャッツ株式会社は、その販売代理店という位置づけで、キャッツ社の「SystemC Debugger」はSystemCのデバッグ環境として「FastVeri」とのインタフェースを備えている。
今回展示されていた「FastVeri」は、先日バージョンアップしたばかりの新製品で、マルチプロセッサ対応に加え、シミュレーション・スピードの高速化が図られているという。
話によると、「FastVeri」は既にSTARCのクライアント企業に納められているほか、多数の企業が製品評価を進めている段階にあるとの事。
※株式会社インターデザイン・テクノロジー http://www.interdesigntech.co.jp/
※販売代理店 キャッツ株式会社 http://www.zipc.com/
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、米SynaptiCADのブース。
SynaptiCADは、今年から新設された海外ベンチャー企業のブースで、タイミング解析機能を有するタイミング仕様設計波形エディタ「WaveformerPro」の展示を行っていた。
「WaveformerPro」は、既に最初のリリースから10年以上の実績を持つ波形エディタで、現在リリースされている製品バージョンはＶ10.0。話によると既に300本近いライセンスを出荷しているという。
直感的なGUIベースの操作によって、タイミング解析、タイミング編集、HDLステミュラスの生成など多機能を誇る波形エディタで、国内ユーザも多数存在しているとの事。
また、「WaveformerPro」も組み込まれている同社のVerilogシミュレータ「VeriLogger」は、間もなくバージョンアップされる予定だと聞いた。
※SynaptiCAD http://www.syncad.com
※国内販売代理店 有限会社インターリンク http://www.ilink.co.jp/
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、日本ケイデンス・デザイン・システムズのブース。
ケイデンスは、デジタル設計、検証、DFM、アナログ/RF設計、PCB/SiP設計と大きく5つのソリューションに分けて各製品の展示を行っていた。
中でも説明を聞き入る人が多かったのが、RTLからGDS-IIまでの設計フローをカバーする「Encounterプラットフォーム」と、アナログ/ミックスドシグナル設計環境「Virtuoso Platform 6.1.0」の2つの展示コーナー。Virtuoso Platform 6.1.0は、間もなくリリースされる次期新バージョンで今回の展示会が一般には初披露となるという。
また、ブース内のプレゼンテーションコーナーでは、様々なソリューション別の製品紹介が行われ、昨年より開始した同社のマーケット・セグメント向けの「キット戦略」に関する紹介も具体例を上げて行われていた。
※日本ケイデンス・デザイン・システムズ http://www.cadence.co.jp/
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、キャッツ株式会社のブース。
キャッツでは、今月18日にリリースが発表された「XModelink SystemC Debugger」のEclipse対応バージョンが展示されていた。当然ながら今回の出品が同製品の初披露になるという。
※関連ニュース 「キャッツのSystemCデバッガがEclipseプラットフォームに対応」
https://www.eda-express.com/news/?m=p&idno=264
「XModelink SystemC Debugger」のEclipse対応バージョンの正式リリースは、今年の4月を予定しているとの事であったが、ブースではデモも披露され既に顧客からの引き合いも数多くあると聞いた。
また、話によると、SystemCをWindows環境で利用しているユーザも相当数いるようで、従来のWindows版製品も順調に導入が進んでいるという。
尚、同社のブースでは、インターデザイン・テクノロジーの協調検証環境「FastVeri」も合わせて展示されていた。（キャッツ株式会社が販売代理店を務めている）
※キャッツ株式会社 http://www.zipc.com
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、アルティムジャパン株式会社のブース。
アルティムジャパンは、今月17日にリリースを発表した新製品「Altium Designer6.0」の展示を行っていた。
「Altium Designer6.0」は、PCB設計における非常に多数の機能強化が施されているほか、プロセッサを組み込んだFPGAベースのエンベッデッド・システム開発機能がかなり充実しており、ツール内にはソフト開発用のコンパイラ、デバッガ、プロセッサのIPコアなども含まれている。
説明によると、「Altium Designer6.0」を利用する事で、ソフトウェアのプログラムはそのままでプロセッサを簡単に入れ替える事も可能で、既にARMをはじめ様々なプロセッサに対応しており、組み込みシステム設計分野での利用者も今後増えていく見通しだという。
※アルティムジャパン株式会社 http://www.altium.co.jp
2006.01.30
パシフィコ横浜で開催されたEDSFair2006で目にした、株式会社日本サラスの製品。
日本サラスは、丸紅ソリューションのブース内でハードウェア・アクセラレータ「Hammer SX」を展示していた。
「Hammer」シリーズの製品は、専用プロセッサ方式によるハードウェア・アクセラレータで、RTLシミュレーションを劇的に加速することができる。製品によって対応可能なデザイン規模が違い、展示されていた「Hammer SX」では1600万ゲートのデザインにも対応することができる。
高価なエミュレータとは違い、柔軟性が高く容易な運用環境で設計者に対する敷居が低いのが特徴的で、米国では納入後、更に複数台の注文を行うユーザも少なくないという。
また、日本サラスではプロジェクトごとの製品利用にも対応するため、製品の時間貸しメニューも用意しており、HDLシミュレータの次なるシミュレーションシステムとして、手軽に利用してもらう事で製品の有用性に対する認知度を広めて行きたいとしている。
※株式会社日本サラス http://www.tharas.com/contact/
※丸紅ソリューション株式会社 http://www.msol.co.jp
2006.01.29
パシフィコ横浜で開催されたEDSFair2006で目にした、サイバーテックのブース。
サイバーテックは、2005年6月から国内代理店を務める米Jasper Design Automation社のフォーマル検証ツール「JasperGold」が、かなり目立った形で展示されていた。
「JasperGold」は、PSLやSystemVerilogを用いたアサーションベース検証とSoCのブロック全体のハイレベル検証に対応するフォーマル検証ツールで、聞くところによると、既に国内大手メーカーにて採用されており「相当な数の設計プロジェクトで使用されている」という。
まだ国内のユーザは計2社に限られているが、ここ最近、アサーションベース検証やSystemVerilogに対する注目の高まりと合わせて、ユーザの引き合いが増えているとの事。
ちなみに、製品ライセンスはタームライセンスで数百万円からだという。
※サイバーテック http://www.cyber-tec.co.jp
2006.01.29
パシフィコ横浜で開催されたEDSFair2006で目にした、フォルテ・デザイン・システムズのブース。
フォルテのブースでは、先日アナウンスされたばかりの「Cynthesizer」新バージョン3.0のデモが行われていた。
同バージョンの目玉は「TLM合成」機能で、Cynthesizerは システムモデルと実装モデルの「ミッシングリンク」を解決しTLIFとPLIFのシームレスな切り替えが可能となり、アルゴリズム部のコードを共通コードでメンテナンス可能なるという。
話によると、「Cynthesizer」は既にワールドワイドで計14社の大手メーカーに導入されており、その半数は日本国内のメーカーとの事。
確かにここ最近、各種イベントで発表される動作合成の事例は、「Cynthesizer」を利用した話が多く、今回EDSFairのシステム・デザイン・フォーラム2006「SystemCユーザフォーラム」で発表された沖電気と東芝の2つの事例も「Cynthesizer」の適用例であった。
※フォルテ・デザイン・システムズ株式会社 http://www.ForteDs.com
2006.01.29
パシフィコ横浜で開催されたEDSFair2006で目にした、丸紅ソリューション株式会社のブース。
丸紅ソリューションでは、一番目立つ場所に今回が初出品となる、米Kilopass社のエンベデッド不揮発性メモリIP「XPM」が展示されていた。
「XPM」は、SoCへの組み込みを目的としたGDS-IIデータとして提供されるメモリのハードIPで、丸紅ソリューションが昨年の9月から本格的な国内販売を開始している。
説明によると、この「XPM」の特徴は、これまで不可能だった不揮発性メモリをCMOSプロセスで実現している点で、一般的な電荷保存方式ではなく、「ゲート酸化膜の絶縁破壊」によって論理を実現している。そのため、外部から電流の流れを判別する事が不可能で、高いセキュリティ性を確保できるという。
既に海外では20社以上に導入実績が有り、そのセキュリティの高さとサイズの小ささにより、チップIDへの適用や、DAコンバータの特性調整などに用いられるケースが多いとの事。
※丸紅ソリューション株式会社 http://www.msol.co.jp
2006.01.29
パシフィコ横浜で開催されたEDSFair2006で目にした、TOOL株式会社のブース。
TOOLは、先日発表したレイアウトビューワ「LAVIS」の新バージョンを展示し、新たに加わったエディト（編集）機能のデモを行っていた。
また、聞くところによると「LAVIS」はOASISフォーマットのサポート範囲を拡張済みで、これまでの圧縮/変換機能に加え、データ加工や展開処理もOASIS上で実行できるようになっているという。
更にGDSデータとEBデータを両方とも扱えるようになり、これら設計及びマスクデータの素密度を計算してマップ表示する新たなオプションユーティリティも追加されているとの事。
※TOOL株式会社 http://www.tool.co.jp
2006.01.29
パシフィコ横浜で開催されたEDSFair2006で目にした、メンター・グラフィックス・ジャパン株式会社のブース。
メンターのブースには、その中央にDFM関連ツールを集めたDFMコーナーが設けられており、かなりの人だかりができていた。DFM関連の中心として展示されていたのは「Calibre」シリーズの製品群。先日リリースが発表されたばかりの「Calibre OPCverify」や、昨年11月に発売された故障診断ツール「YieldAssist」も展示されていた。
※関連ニュース
「メンター、歩留まり向上のための故障診断ツールYieldAssistをリリース」
https://www.eda-express.com/news/?m=p&idno=142
「メンター、新RETツール「Calibre OPCverify」を発表」
https://www.eda-express.com/news/?m=p&idno=248
※メンター・グラフィックス・ジャパン http://www.mentorg.co.jp
2006.01.29
パシフィコ横浜で開催されたEDSFair2006で目にした、株式会社礎デザインオートメーションのブース。
礎デザインオートメーションは、先日発表したばかりの浮動小数点の固定小数点化ツール「FP-Fixer」を製品リリースに先駆けて参考出品していた。
「FP-Fixer」は、Cで記述されたアルゴリズムをハードウェア化したり、DSPで処理する場合に有効な製品で、ビット幅の精度算出を自動化しCの環境で高速にシミュレーションすることができる。
話によると、この製品は同社の開催する「Cアルゴリズムのハード化手法」という有料セミナーで紹介している設計ノウハウをツール化したもので、今後も「FP」シリーズとして同社のC言語設計ノウハウをEDAツールとして製品化していく予定だという。
尚、この「FP-Fixer」は、今年の4月から正式リリース予定で、「FP」シリーズの第二弾はPower解析関連の製品で来年の製品化を目指しているとの事。
また、同社はこれまで動作合成ツール「DesignPrototyper」の開発、販売、サポートを行っていたが、同製品のライセンサーとの契約終了に伴い、取り扱いを中止する事になったという事で、今後は新製品の開発・販売や顧客専用のカスタムEDAツール開発に力を注いでいくと聞いた。
※関連ニュース「礎DAが浮動小数点型変数の固定小数点化ツール、「FP-Fixer」を発表」
https://www.eda-express.com/news/?m=p&idno=276
※株式会社礎デザインオートメーション http://www.ishizue-da.co.jp
2006.01.29
パシフィコ横浜で開催されたEDSFair2006で目にした、プロサイド株式会社のブース。
プロサイドは、EDA向けの専用ワークステーションを販売する国内のコンピュータメーカー。AMD Opteron搭載の64ビット機には最大64GBのメモリを搭載する事ができる。
同社は、EDA専用のワークステーションは3年前に立ち上げ、昨年より本格的な国内営業を開始。既に国内の大手電気メーカーへの納入実績もあり、EDAベンダなどでも使用されているという。
話によると、マシンの優れた安定性が受けているようで、自社生産の強みを生かして、マシンと搭載する大規模メモリの相性などに細かな配慮を施しているほか、Linuxサポートなども包括的に対応しているとの事。
同社は、EDSFairへの出展は今回が初めてとなるが、豪華なプレゼントを用意していた事もあり、ブースには常に人だかりが出来ていた。
※プロサイド株式会社 http://www.proside.co.jp/product/campaign/edaew_info/edaew.php
2006.01.29
パシフィコ横浜で開催されたEDSFair2006で目にした、カリプト・デザイン・システムズのブース。
カリプト・デザイン・システムズは、等価性検証を行うツール「SLEC」を展示し、予約制で製品のデモを披露していた。
「SLEC」は、異なるシーケンスをもつ2つのデザイン間の機能等価性を検証するツールで、業界初のシーケンシャル等価性検証ツールとして注目を集めている。
特に動作合成を利用するユーザにとっては、このツールを用いる事で合成前のCモデルと合成されたRTLの等価性を検証する事ができるようになるため、その利用価値は非常に高いという。そのため、同社は既にフォルテの「Cynthesizer」、メンターの「CatapultC」2つの動作合成ツールと連携しており、ブースではそれらツールと「SLEC」の連携に関する共同デモが行われていた。
尚、SLECは既に国内大手メーカー3社への導入実績があり、動作合成ユーザからの引き合いが多いという。
※カリプト・デザイン・システムズ http://www.calypto.com
2006.01.29
パシフィコ横浜で開催されたEDSFair2006で目にした、日本シノプシスのブース。
シノプシスのブースでは、ブース内スタンプ・ラリーとVMM（Verification Methodology Manual）for SystemVerilogの日本語版出版記念キャンペーンの2つのイベントが行われ、特に27日はブースが人の山で埋め尽くされていた。
話によると、展示会初日の26日だけでもVMM出版記念のキャンペーンで100名以上の来訪者があったという事で、CQ出版ブースでの先行予約も順調だった様子。
その他、展示製品では、昨年発売されたトータル的なフィジカル・デザイン・システム「IC Compiler」が注目を集めていた。
尚、同社とARM社の共同出展者セミナー「Verification Methodology Manualfor SystemVerilogのご紹介」も定員100名のところ立ち見の出る盛況ぶり。講師を務めた株式会社ロジック・リサーチの赤星氏によって、VMMの内容に関するポイント解説とSystemVerilogを用いた検証の有用性が詳細に説明された。
「SystemVerilogで検証の効率が上がるかどうかは人次第。それでは困るからVMMがある」、「Verilogの延長で使えるほどSystemVerilogは甘くない。しかし、ちゃんと使いこなす事が出来れば検証効率は劇的に良くなる」といった、赤星氏のコメントが印象的だった。
※日本シノプシス http://www.synopsys.co.jp
2006.01.29
「第13回FPGA/PLD Design Conference」のパネルセッション『FPGAは組み込みシステム設計の本命になるか！？』が1月26日に開催された。今年は無料という事もあってか、イブニングセッションとして17:30?19:30と遅い時間帯に開催されたにも関わらず、多数の聴講者がセッションに訪れた。
パネルセッションのモデレータを務めたのは、FPGA/PLD Design Conferenceの実行委員長である三菱電機の松本氏で、アルテラの堀内氏、ザイリンクスの西村氏、ラティスの佐藤氏、東京エレクトロニックシステムズの山崎氏、コニカミノルタの佐藤氏、東海大学の清水教授の6名がパネラーとして参加した。
パネルセッションの議論の中心は、タイトル通り、ここ数年で急速に高性能化・低コスト化が図られたFPGAが、今後は組み込みシステム設計の本命となっていくのか？また、なり得るのか？というもので、
そこから派生して「ハード設計者とソフト設計者の役割分担」、「FPGAとマイコンのコストの壁」、「ハード設計者とソフト開発者の環境の壁・人材の壁」、などについて熱い議論が交わされた。
印象的だったのは、ハード設計とソフト開発の役割分担に対するコニカミノルタ佐藤氏の意見で、「ハードとソフトの垣根を考えてしまう事自体が良くない。生産性を上げるためには、ベルトコンベア方式のような分業ではなく、ハードもソフトも一人の設計者やチームで設計を完了させる屋台方式が重要ではないか？」というもの。
また、ソフト開発者にハード設計を教育できるか？という話について発せられた「大事なのはきっかけ。とにかく少しでもソフト開発者がハード設計に触れる機会を与える事が重要。ハード設計の楽しさを伝えなくしてソフト開発者にハード設計を教育する事は出来ない。」というザイリンクス西村氏のコメントも印象に残った。
当然ながら、明確な答えの出るような簡単なテーマではなく議論は様々な方向へと流れたが、パネルセッションを通じて、組み込み設計におけるFPGAについては、立場によって様々な意見や要望、期待、そして熱い想いがある事をうかがい知る事ができた。
各パネラーが最後に発したまとめのコメントは以下の通り。
・コニカミノルタ佐藤氏
「マイコンの置き換えではない、FPGAを用いた新しいシステムを今後も作っていきたい」
・東京エレクトロニックシステムズの山崎氏
「積極的にFPGA及びFPGAに搭載される組み込みプロセッサを活用していきたい」
・東海大学清水教授
「FPGAはハード設計の教育には無くてはならないもの。今後も積極的に利用していきたい」
・ラティスセミコンダクター佐藤氏
「ユーザのために、ユーザが設計し易い製品を提供していきたい」
・ザイリンクス西村氏
「Cでハードを動かすきっかけが重要。そのための環境を提供していきたい」
・アルテラ堀内氏
「製品や開発環境など、ユーザに対する複数の選択肢を与え続けていきたい」
2006.01.29
パシフィコ横浜で開催されたEDSFair2006で目にした、マグマ・デザイン・オートメーション株式会社のブース。
マグマのブースでは、サインオフ系のQuartzシリーズの新製品「QuartzSSTA」のデモが行われていた。
同製品は、昨年のDACにて特定顧客のみに限定公開。今回のEDSFairでの展示が日本国内では初の一般公開になるという。
「QuartzSSTA」は、サインオフ精度の統計的静的タイミング解析を行うツールで、微細化に伴うプロセスのばらつきに対応するための、マグマの新しいソリューションとなる。
解析の元となるプロセスのばらつきに対応するライブラリデータは、同社のキャラクタライズツール「Silicon Smart」によって作られていると聞いた。
※マグマ・デザイン・オートメーション株式会社 http://www.magma-da.co.jp/index.htm
2006.01.28
パシフィコ横浜で開催されたEDSFair2006で目にした、英Silistix社のブース。
Silistixは、日本国内への製品販売を開始したばかりのイギリスのEDAベンチャーで、ブースでは、「CHAINworks」という、セルフタイムド方式のSoCインターコネクト開発用ツールを展示していた。
同製品は大雑把な表現をすると、SoCの内部バスを合成するツールで、デザインのインタフェースに関する情報やクロック数などを入力することによって、「CHAINファブリック」と呼ばれる非同期バスを自動生成することができる。
バスを非同期にすることによって、消費電力の削減を実現でき同時にタイミング収束を容易に行えるという大きなメリットが得られるという。
未だ国内の販売代理店は存在せず国内の導入実績も無いが、既に評価を開始した企業もあり、これから本格的な国内販売を進めていくとの事。
ちなみに製品はタームライセンスで、価格はDesignCompilerと同程度。
非同期バス関連の研究をされていた、東京大学の南谷教授が同社のテクニカルアドバイザーになっている。
※Slistix社 http://www.silistix.com
2006.01.28
パシフィコ横浜で開催されたEDSFair2006で目にした、株式会社キー・ブリッジのブース。
キー・ブリッジでは、先日新たな代理店契約が発表されたAzuro社の製品のほか、新たな製品として、米Nannor Technologies社のレイアウト最適化ツール「Acuma」、米Sabio Labs社のアナログ回路シンセシスツールが展示されていた。
※株式会社キー・ブリッジ http://www.keybridge.co.jp
2006.01.28
パシフィコ横浜で開催されたEDSFair2006で目にした、NEC（日本電気株式会社）のブースおよび出展者セミナー。
NECの出展者セミナーは、「システムLSI向けC言語ベース設計・検証環境Cyber Work Bench」というタイトルで行われ、26、27日の両日とも定員50名に対し立ち見の出る盛況ぶり。
45分という短い時間で、動作合成ツール「Cyber」を核とした、Cベース設計環境「Cyber Work Bench」（以下、CWB）の全容が明らかにされた。
講演を行ったNECシステムデバイス研究所の若林氏によると、CWBの基本的なコンセプトは、「All-in-C」を実現することによる「脱RTLデバッグ」。すなわち、システムLSIの設計および検証の全てをC言語で行い、RTLによるデバッグを無くすというもので、データパス系のモジュールに限らず、タイミング制約のある制御系モジュールやバスI/Fなども全てC記述から合成し検証もCで行う。
CWBには、そのための環境が一通り整備されており、動作合成エンジンの他に、バスインタフェース生成、プロパティ・チェック、C-RTL等価性証明、ハード/ソフト協調検証などを行う事が可能。設計環境としての適用実績も多数あり、昨年度は売上500億円相当のチップ設計に利用されたという。
セミナーでは、CWBの各機能について様々な実例を交えながらの説明が行われたが、その中でも印象的だったのは、以下の3点。
１．Cyberは、合成結果をコントロールできる数百の「ギア」（合成オプション）を持っているため、うまく使いこなす事が出来れば、論理合成よりも良い結果を出すことが可能。ビタビ・デコーダの合成なら殆ど勝てる。
２．バスインタフェースの自動合成機能は、バスの仕様記述からCコードを自動生成するもので、それを更にCyberにかけて使用する。最大のメリットは生成されたバスは「絶対繋がる」という事と、バスの変更などに柔軟に対応できる事。
３．Cによるプロパティ検証はプロパティを考え易く、効果も高い。CWBのプロパティ・チェッカには、ハードはこうあるべきという汎用プロパティが予め用意されているほか、プロパティを翻訳する機能も備えられており、プロパティを波形で見ることもできる。
若林氏によると、当初NEC社内ではCyberの合成能力が褒められていたが、最近はその検証能力が高く評価され、CWBを用いる事でES前にバグを潰せるようになり、ES後のバグ発生率は僅か5％になったとの事。
また、Cによる検証手法が確立できたため、Verilogシミュレーションに費やす時間はかなり減ってきており、Verilogシミュレーションを行うにしても心配だから「念のため」というレベルでになっているという。
その他、若林氏は、様々な仕様変更に対応できるというCで設計資産を持つ事の有用性や、Cベース設計を行う事によって、ハード屋さんとアルゴリズ屋さんにおける「人間の協調設計」も可能になると語っていた。
尚、未だ具体的な時期は発表されていないが、CWBはいずれ外販される見通し。
現在はNEC社内およびNECの特定顧客の利用に留まっている。
※NEC CWB問い合わせ窓口 info@cad.jp.nec.com
2006.01.28
パシフィコ横浜で開催されたEDSFair2006で目にした、株式会社ジーダットのブース。
ジーダットは、昨年10月に発売を発表した仏アバーテック社のトランジスタレベル静的解析ツール「Hitas」を展示していた。
※関連ニュース「ジーダット、トランジスタレベルの静的タイミング解析ツールを発売」
https://www.eda-express.com/news/?m=p&idno=115
「Hitas」は、数千万トランジスタからなる大規模カスタムICのサインオフ検証ツールで、超高速なタイミング検証を行う事ができる。
トランジスタレベルで回路の論理を認識できる点、シノプシスの.libとの混在解析が可能な点、ライブラリファイルを階層化して解析できる点などが大きな特徴だという。
昨年11月の販売開始以降まだ2ヶ月少々だが、顧客の製品評価は順調に進んでいるとの事。
※株式会社ジーダット http://www.jedat.co.jp/index.html
2006.01.28
パシフィコ横浜で開催されたEDSFair2006で目にした、英Criticalblue社のブース。
Criticalblueは、2003年に設立された会社で、昨年のDAC出展をきっかけに日本企業との接点が生まれ、昨年の夏から日本国内の製品販売に取り組んでいる。現在のところ国内の販売代理店は存在していない。
ブースでデモが実演されていた「Cascade（カスケード）」という同社の製品は、ソフトウェアのボトルネックを自動的にコプロセッサとして合成しRTLを出力する。また、バスインタフェースのRTLやRTLのテストベンチ、合成実行スクリプト、シミュレーション用のSystemCモデル、コプロセッサ用のマイクロコードなども合わせて出力してくれる。
日本のマーケティング担当であるRick Ader氏によると、同社製品の最大のメリットは、既存の設計フローを変えることなく、システムパフォーマンスを容易に向上できる点で、他社の専用カスタムプロセッサを生成する手法と違い、汎用のメインプロセッサを用いた従来手法の延長上で利用できるところが受けているという。
ヨーロッパでは、STマイクロシステムをはじめ大手メーカーへの導入実績があり、日本国内でも既に評価を終了し、導入へ向けた話を進めている顧客が数社存在しているとの事。
尚、製品はツールのライセンスとして提供されるが、チップ化に応じて売り上げを得るビジネスモデルをとっている。ライセンス価格は日本円で約600万円から。
※Criticalblue社 http://www.criticalblue.com
2006.01.28
パシフィコ横浜で開催されたEDSFair2006で目にした、株式会社エッチ・ディー・ラボのブース。
エッチ・ディー・ラボは、今回の展示会が初披露となる英語版のVerilogマルチメディア教材を展示していた。既に販売している日本語の教材「HDL Endever」と同様に、パソコン上でセルフトレーニングが行えるとの事。
また、同社ブースではその他に、タイミング設計のためのツール「TimingDesigner」（開発元は米フォルテ社）や先日発表されたLSI設計者の育成に向けたパソナとの提携に関する展示を行っていたほか、同社主催の「SystemCアドベンチャースタンプラリー」のGOALとして多くの人で賑わっていた。
ちなみに、同社は毎年様々な企画でEDSFairの来場者を楽しませている。
昨年の看護婦姿のコンパニオンに続き、今年はインディアン姿の外人コンパニオンが数名立ち並び、ブースを盛り上げていた。
※株式会社エッチ・ディー・ラボ
http://www.hdlab.co.jp/htdocs/index.html
2006.01.28
パシフィコ横浜で開催されたEDSFair2006で目にした、日本セロックシカ株式会社のブース。
セッロクシカは、Cベース設計統合環境「DK Design Suite」、SystemC対応の動作合成ツール「Agility Compiler」に加え、昨年発表された「SDR（ソフトウェア無線）開発キット」が展示されていた。
ブースでは、「DK Design Suite」とSundance社のCOTS開発用ボードで構成されるキットで、SDR波形をCベースで設計することができる。
同キットは、既に発売が開始されており、国内ユーザの評判も上々との事。
ブースでは、開発キットを用いたデモも実演されていた。
※日本セロックシカ株式会社 http://www.celoxica.co.jp/default.asp
2006.01.28
パシフィコ横浜で開催されたEDSFair2006で目にした、株式会社アイヴィスのブース。
アイヴィスの展示製品の中で目を引いたのは、米Signal Integrity Software社の「Quantum-SI」。
このツールは、シグナル・インテグリティ、スタティック・タイミング、クロストークと3種類の解析を全て行える上、SPICEシミュレータも内蔵され、価格は大手ベンダの半額以下。話によると、今は無きコンピュータメーカ「DEC」の開発エンジニアによって作られた製品だという。
更にもう一つ。SOTO Technologies社のテストデータ解析ツール「pcFIRMS」は、キャラクタライゼーション、歩留まり検証、ウエハ解析を行うテストデータ向け検証ツールで、データ解析の他に半導体テスタからのログデータを入力としてレポートを自動作成する機能を備えている。
この機能によって、これまで数週間かけて行われていた作業を数時間で自動的に完了でき、大幅に作業工数を削減できるという事で、既に国内企業への導入実績もあり、現在評価中の企業も数社あると聞いた。
※株式会社アイヴィス http://www.i-vis.co.jp/index.htm
2006.01.28
パシフィコ横浜で開催されたEDSFair2006で目にした、FPGAコンソーシアムのブース。
FPGAコンソーシアムは、昨年6月にNPO法人として設立。その活動は有志活動として1998年より開始されており、国内におけるFPGAの普及と啓発活動の推進に努めている。
2006年1月現在、法人会員は計14社。理事長は熊本大学教授の末吉敏則氏が務め、具体的な活動としては、2003年より札幌、仙台、名古屋、大阪、博多の5都市で年に1度「FPGAカンファレンス」を開催している。
ブースにて対応を行っていた、事務局を務める水上理事によると、2006年からは「FPGAカンファレンス」の開催地に東京も加わり、計6都市での開催が決定しているという。
※NOP法人 FPGAコンソーシアム http://www.fpga.or.jp/index.html
2006.01.28
パシフィコ横浜で開催されたEDSFair2006で目にした、日本ノーベルのブース。
日本ノーベルでは、オランダACE社の「CoSyコンパイラ開発システム」を展示。同システムは、一言で言うとコンパイラ生成ツールで、専用命令の組み込みが可能なCコンパイラを開発素早く開発し、システムアーキテクチャの探索に役立てる事ができる。
DSP、RISC、VLIW、などに加え、SIMD、マルチプロセッサ等のCPUのコンパイラも開発可能で、日本国内では大学などの研究機関に対する複数の導入実績を持つという。
※日本ノーベル株式会社 http://www.jnovel.co.jp/index.html
