日立とルネサス、モバイル機器向けシステムLSIの低消費電力化技術を開発

2006年2月7日、日立製作所とルネサステクノロジは、90nmプロセス世代以降のシステムLSIの低消費電力化を促進する階層型の電源遮断回路技術を開発したと発表した。

発表された新技術は、システムLSI内部を数十もの回路ブロックに分割し、動作していない回路ブロックの電源を遮断することによって、リーク電流を抑制し不要な消費電力を削減するというもの。　

これまでも同様の手法は取り入れられているが、回路ブロックの分割数を増やすとブロック間の信号制御回路が膨大となり、ブロックの分割数は数個程度に留められていた。

今回日立とルネサスが開発した技術は、システムLSI内部を数十の回路ブロックに分割することができる「階層型電源遮断回路技術」で、これにより、各ブロックの細かな電源制御を行う事ができる。その特徴は以下の通り。

■電源遮断の優先度に基づいた階層型電源領域設計手法

回路ブロックごとに、その機能に応じて電源遮断の優先度を設け、それに基づく階層構造を用いてシステムLSIの設計を行う。これにより制御回路の集積数を大幅に削減可能。

■チップ内長距離配線に対応した共通電源領域分散配置

電源遮断に影響されない階層構造の上位層に「共通電源領域」を設け、そこに長距離配線用の増幅回路を配置。「共通電源領域」をチップ上に分散して配置することで、長距離配線の適切な位置に増幅回路を挿入することが可能。

■電源遮断からの復帰を高速化する電源スイッチ制御回路技術

電源スイッチ(トランジスタ)のゲート信号を直接モニターし、電源スイッチを制御する高速電源復帰技術によって、電源遮断されたブロックを再び動作させるまでの復帰時間を短縮することが可能。

この電源スイッチ制御回路技術を100万ゲート規模の典型的な回路ブロックに適用したところ、1/4の速さで復帰できることを確認しているという。

尚、日立とルネサスは、今回開発した技術の成果をサンフランシスコで開催中の国際固体素子回路会議(ISSCC：International Solid-State Circuits Conference)にて発表する予定。

= EDA EXPRESS 菰田　浩 =
（2006.02.08 ）