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2005.09.07
2005年9月6日、キャッツ株式会社（横浜市・港北区）は、セイコーエプソン株式会社（長野県・諏訪市）が、組み込みシステム向け開発支援用CASE（ソフトウェア開発プロセス自動化）ツール「ZIPC」をプリンタ開発用に導入し、実機搭載後の不具合率が約1割になるなどの大きな成果をあげたことを発表した。
プレスリリース：http://www.zipc.com/infomation/index.html#20050906
セイコーエプソンは、プリンタやプロジェクタの設計効率化の実現を目指し、実機レス検証を行うための技術確立を推進していた。
そのうちの一つである「仮想メカシミュレーション」は、PC上の仮想のメカ体を用いてソフトウェアを検証するための技術で、同社はこの技術の確立に対し、仮想メカと接続する仕組みや動的シミュレーション機能を持つZIPCの適用を決定した。
適用の第一弾は、北米の銀行向けプリンタ設計で、適用対象となるタスクは、他のタスクから発行される様々なイベントに対してメカの状態を管理し、メカ制御タスクにイベントを発行するといった制御の中枢となる部分だという。
尚、セイコーエプソンでは、要求仕様書をもとにZIPCを利用して状態遷移表を作成しており、これを用いて仕様書の「もれ」「ぬけ」「矛盾」を発見し全体の整合性を高める作業を行っている。また、合わせて動的シミュレーションにより、実機レスで動作検証を実施し、自動コード生成機能を利用したコード生成を行っており、これによって、実機搭載後の不具合件数を前機種の約10分の1以下と大幅に削減することに成功している。
セイコーエプソンの事例は、9月9日（金）に新横浜プリンスホテルにて開催する第11回「ZIPCユーザーズカンファレス」の事例発表において詳細が紹介されます。
詳細はこちら：http://www.zipc.com/users_conference/index.html
2005.09.07
2005年9月、株式会社エスケーエレクトロニクス（京都府・京都市）は、同社の高速ASIC検証ツール Accverinos の新プラットフォーム Accverinos B-10を発表した。
製品詳細：http://www.accverinos.jp/japanese/pro_b10.html
Accverinosは、SoC検証のための国産FPGAプロトタイピング・プラットームで、ベースシステムとモジュールの２段構造になっており、搭載するFPGAを自由に選択する事ができる Accverinos KM-1 が既にリリースされている。
今回発表された Accverinos B-10 は、Accverinosシリーズの機能モジュールM-10と組み合わせる事で、セット当り最大200万ゲートのASIC検証に対応することができる。 また、USB2.0、DDR（最大1Gバイト）、PCIなどのインタフェースを備えており、複数台接続することにより大規模ゲートにも対応することも可能。
主な特徴は以下の通り。
■200pin SO-DIMM DDRメモリ対応
■DDRメモリ最大1Gバイト
■Altera社Stratix?を標準搭載
■FPGA間転送速度は200MHzを保証
■最大ゲート規模は約200万ASICゲート
■標準のPCIボード、およびカスタムボードを接続することで容易に機能拡張が可能
■高速SRAMを16Mbit搭載
■USB 2.0を標準搭載
■複数台接続をサポート
■780本のユーザI/O
■ボード上でゲーテッドクロックを実現
尚、製品の正式な発売は2005年11月を予定している。
2005.09.07
2005年9月7日、米国アクテル社（Actel Corporation . カリフォルニア州マウンテンビュー）は、業界最高の集積度と耐放射線性を持つ宇宙用途向けFPGA「RTAX4000S」を発表した。また、合わせて軍需・航空宇宙分野向け高信頼性製品のロードマップを発表し、宇宙用途に初めてフラッシュベースFPGAを導入することを明らかにした。
プレスリリース：製品発表
http://www.actel.com/intl/japan/company/press/2005pr/0907_RTAX4000S.htm
プレスリリース：ロードマップ
http://www.actel.com/intl/japan/company/press/2005pr/0907_Hi-Rel_Roadmap.htm
今回発表された「RTAX4000S」は、同社のアンチヒューズベースFPGAのRTAX-Sファミリをベースに開発され、通信用データ処理などの衛星ペイロード・システム、地球観測・科学衛星などの宇宙用途のゲート規模と信頼性に対応している。システム・ゲート数は400万（ASIC換算ゲート数50万）、I/O数は840、組み込みメモリは540キロビットという機能を備えており、耐放射線性強化ASIC（RH-ASIC）よりも低コストかつ製品の市場投入までの時間を短縮することができる。
また、RTAX4000Sは、アクテルの既存のRTAX-SファミリのFPGAと同じ耐放射線性を持つと同時に、エラー検出・訂正（EDAC）機能を持つ組み込みRAM、多数のI/O、複数のI/O規格サポートといった同様の優れた特性も備えている。
その他の特長は以下の通り。
■フリップフロップ：実用上問題ないシングル・イベント・アップセット（SEU）耐性
■メモリ・アップセット：1E-10 errors/bit-day未満
■シングル・イベント・ラッチアップ（SEL）耐性：LETTH 104 MeV-cm2/mg以上
■コンフィグレーション・アップセット耐性
■トータル・イオナイジング・ドーズ（TID）耐性：大部分の宇宙用途の要求を上回る300Krad（有効値）
（EDAエクスプレス）
2005.09.07
2005年9月6日、英国アーム社（ARM Ltd. ケンブリッジ）は、株式会社エヌ・ティ・ティ・ドコモの次期FOMA携帯電話に、同社のJava高速化技術「Jazelle」テクノロジが採用されると発表した。
プレスリリース：http://www.jp.arm.com/pressroom/05/050906.html
ARM Jazelleテクノロジは、ハードウエアによるJavaの高速処理技術で、性能向上と合わせて省電力化も実現することができる。NTTドコモ社は、この技術を採用する事で、FOMAなどの高度なJava対応機器の性能向上と製品化期間の短縮を狙う。
以下、今回の発表に関する関係各社のコメント
■NTTドコモ、プロダクト＆サービス本部プロダクト部長 永田清人氏
「Javaテクノロジは、革新的な携帯電話アプリケーションの実現に欠かせません。ARMのJazelleテクノロジによるJavaの高速化は、高機能なアプリケーションの提供を実現するための一助になると期待しております。」
■株式会社アプリックス 代表取締役会長兼社長 郡山龍氏
「アプリックスは、2001年よりアームの革新的なJavaテクノロジであるJazelleを、アプリックスのJavaプラットフォーム製品であるJBlendと結合し、2003年以降、JazelleとJBlendを統合した製品が数々の移動体通信端末に採用されてきました。今回、NTTドコモのFOMA端末への採用が発表されましたことは、アプリックスとアームの技術協力の大きな成果として、大変喜ばしく思います。」
■アーム株式会社 代表取締役社長 西嶋貴史氏
「性能や反応を犠牲にすることなく、リッチなコンテンツとインタラクティブ・アプリケーションに対する消費者の需要に応えることは、NTTドコモのような携帯電話メーカーや通信事業者が直面する最大の課題です。今回のような開発事業は、ARMがJazelle高速処理テクノロジを提供し、Javaテクノロジの大手プロバイダであるアプリックスなどと提携することが、メーカーや通信事業者を助け、革新的なコンシューマ・アプリケーションの提供を可能にしていることを示しています。」
2005.09.05
2005年9月5日、アイピーフレックス株式会社（東京都・品川区）は、同社のダイナミック・リコンフィギュラブル・プロセッサ「DAP-DNA2」の統合開発環境「DAPDNA-FW II v2.4」のデモ版のダウンロードサービスを開始した。
詳細情報：http://www.ipflex.com/jp/1-products/fw2_demo.html
同環境は既に顧客に提供されている開発環境の最新バージョンで、DAPDNA-2ダイナミック・リコンフィギュラブル・プロセッサ上 のアプリケーション開発において、アルゴリズムデザインから実デバイス上での検証まで全開発プロセスをカバーすることができる。
旧バージョンv2.3に対する主な改良点は下記の通り。
１．マルチプロセッサシステムの設計・検証機能を追加
２．DNAコンフィギュレーション切り替え時の演算器共有が可能
３．グラフィカルにアルゴリズムを構築できるDNA Designerの機能強化
４．拡張C言語「Data Flow C (DFC)」のソースレベルデバッグ支援機能の追加
５．「DNA制御ライブラリ」の拡充
尚、開発環境のデモ版は同社ホームページよりダウンロード可能で、3種類の画像処理用サンプルプログラムを通して、DAPDNA-FW II v2.4の基本的な操作を体験することができる。
2005.09.02
2005年9月1日、米国メンター・グラフィック社（Mentor Graphics Corporation . オレゴン州ウィルソンビル）は、同社のアナログ及びミックスドシグナル・ツールセットが64ビットLinuxプラットフォームをサポートしたと発表を行った。
プレスリリース：http://www.mentor.com/company/news/64_bit_linux_support.cfm
同社のアナログシミュレータのEldo、混在シミュレータADVance MSは、既にRed Hat Linux3（64ビット）プラットフォームでの動作が実証されているという。
同社は今後、AMS (Analog/Mixed-Signal)製品群とCICD (Custom IC Design) 製品群を既に64ビット処理に対応しているDFT(Design for Test)製品群やModelsim、Calibre製品群に結合し、64ビット処理における顧客の選択肢を広げていく。
尚、メンター社の製品は、Novell Linux SLES 9、Red Hat Enterprise Linux 3 (Xeon-64および Opteron）に対応している。
2005.09.01
2005年8月29日、米国テンシリカ社（Tensilica&knm Inc. カリフォルニア州サンタクララ）は、同社のコンフィギュラブル・プロセッサの設計メソドロジを90nmプロセス・テクノロジに対応するために改良したと発表を行なった。
プレスリリース：http://www.tensilica.co.jp/html/press/90nmMethodology-0829.html
今回の改良により、Cadence社ならびにSynopsys社製ツールの最新機能がサポートされ、レイアウト設計ツール向けのスクリプトを自動生成できるようになる。
具体的には以下の通り。
１．ダイナミック消費電力の大幅な上昇に対応するため、Xtensa LXコアならびユーザー定義拡張に対して、Synopsys社のPower Compilerの低消費電力化機能を用いて細かいクロック・ゲーティングを挿入する。
２．電源レールでのIRドロップの問題に対応するためのスクリプトをサポート。新たなスクリプトは、ユーザー定義の電源構造をレイアウト・ツールに自動的に入力することができる。
３．インターコネクトの寄生効果に対応するためのスクリプトをサポート。新たなスクリプトは、インターコネクトのモデリング精度を高めるべく、ツール専用のテクノロジ・ファイルから電気的パラメータを自動入力することができる。
４．クロストークの回避とクロック・スキュー挿入に対応するためのスクリプトをサポート。新たなスクリプトは、Cadence社のCeltICによるクロストーク解析をサポートするほか、SynopsysのAstro ならびに CadenceのSOC Encounterの "useful skew" モードをサポートする。
尚、テンシリカの設計メソドロジでは、以下のSynopsys社ならびにCadence社の最新ツールをフルサポートしている。
論理合成： Synopsys Design Compiler、 Synopsys Power Compiler
レイアウト： Synopsys Physical Compiler、 Synopsys Astro、
Cadence SOC Encounter、 Cadence NanoRoute
RC抽出： Cadence Fire & Ice QX
タイミング・サインオフ： Synopsys PrimeTime
シグナル・インテグリティ解析： Cadence CeltIC
DFT： Synopsys DFT Compiler、Synopsys TetraMAX ATPG
