NEWS
2006.04.07
2006年4月6日、ESLツールベンダ大手のコーウェアは、「CoWare Model Library」に新しく、「IBM PowerPC」のIPモデルを追加したことを発表した。
プレスリリース：http://www.coware.co.jp/news/2006/2006.4.41.html
今回新たに追加されたのは、IBM「PPC750GX」および「PPC750GL」のSystemCプロセッサモデルで、これらを用いる事によりIBM PPC750GX/GLベース・システム向けソフトウェアを、コーウェアの仮想開発環境上で開発する事ができる。
具体的には、今回追加されたPowerPCのSystemCプロセッサモデルやその他コーウェアの用意するIPモデルを利用して、PPC750GX/GLベース・システムの仮想プラットフォームを短期間で作成可能。プロセッサモデルで実行されるソフトウェア向け高速シミュレーション環境によって、システムパフォーマンスの解析やアーキテクチャの最適化を設計の早期段階で行い、ハードウェアの試作を待たずにソフトウェア開発の効率化を実現することができる。
コーウェアは、仮想開発環境で利用するプロセッサモデルやバス、ペリフェラルなどのIPモデルのラインナップに力を入れており、既にARM/MIPS/ARC/Tensilica/FreeScaleなどのプロセッサモデルを用意。今回追加されたIBMの「PPC750GX」および「PPC750GL」モデルは業界初の提供となる。
これらPowerPCのSystemCモデルは、IBM Mamboモデルと統合した形で「CoWare Instruction Accurate Processor Support Package」としてコーウェアおよびIBMの顧客に提供され、そのサポートもコーウェアが一括して行うという。
※「CoWare Instruction Accurate Processor Support Package」に関する詳細は、コーウェア株式会社までお問い合わせ下さい。
http://www.coware.co.jp
※IBM
http://www.ibm.com
2006.04.06
2006年3月31日、トヨタ自動車と名古屋大学は、車載マルチメディアシステム向けOSの共同研究開発を開始すると発表した。
プレスリリース：http://www.toyota.co.jp/jp/news/06/Mar/nt06_0319.html
共同研究開発は、名古屋大の持つ組込みシステム技術とトヨタの持つ車載システム技術によって、車載マルチメディアシステム向けOSを開発することで、情報系システムの持つ地図・道路情報を利用した最適な車両制御や車両運転状況記録を用いた遠隔故障診断サービスなど、付加価値の高いサービスの実用化を目指している。
尚、同プロジェクトはこの4月より名古屋大学内に設置された、「組み込みシステム研究センター」での最初の産学連携プロジェクトとなり、その研究成果は、自動車向けのソフトウエア基盤等の標準化団体「JasPar」を通じて、多くの企業に提供していく考えだという。
※トヨタ自動車株式会社
http://www.toyota.co.jp
※名古屋大学
http://www.nagoya-u.ac.jp
2006.04.06
2006年4月3日、FPGA及びPCB設計向けのEDAツールを手掛ける。豪アルティウムは、次世代のハードウェア/ソフトウェア コンパイラ技術を発表した。
プレスリリース：http://www.altium.com/files/corp/media/pdfs/20060403ADDelUnifiedHdSoftCompTech.pdf（英文）
アルティウムによると、発表された新たなハードウェア/ソフトウェア コンパイラ技術は、「Viper」と呼ばれる同社のCコンパイラ・プラットフォーム上に構築されるもので、Cコードから最適化されたソフトウェアの実行コードとFPGAにインプリメントされるハードウェアを同時にコンパイルする事が可能。それらハードとソフトをリンクするために必要なコードも生成できる。
この技術は、アルティウムが独自のコンパイラ技術をベースに25年以上費やして開発した技術で、組み込みシステムのソフトウェア設計者による、C言語からのハードウェア実装を目的としており、組み込みシステム開発にも対応する同社のFPGAおよびPCB統合開発環境「AltiumDesigner」に組み込まれる予定。また、この技術に対応する開発ボード「NanoBoard-NB2」も製品化される予定で、これら製品は、カリフォルニア州サンノゼで開催中の「Embedded Systems Conference (ESC) Silicon Valley」でデモンストレーションされるという。
※「AltiumDesigner」に関する詳細は、アルティウム・ジャパン株式会社にお問い合わせ下さい。
http://www.altium.co.jp
※Embedded Systems Conference (ESC) Silicon Valley
http://www.embedded.com/esc/sv/
2006.04.06
2006年4月4日、ザイリンクスは、FPGA用のDSPブロックを設計するためのツール「AccelDSP Synthesis version 8.1」のリリースを発表した。
プレスリリース：http://www.xilinx.com/prs_rls/2006/software/0649_acceldsp.htm（英文）
「AccelDSP Synthesis version 8.1」は、今年1月にザイリンクスが2150万ドルで買収した「米AccelChip社」が開発したDSP合成ツールで、MATLABの出力するMファイルから、DSPブロック向けの論理合成可能なRTLをダイレクトに自動生成することができる。
※関連ニュース「ザイリンクス、DSP合成ツールの米AccelChip社を買収」
https://www.eda-express.com/news/?m=p&idno=258
ザイリンクスによると、「AccelDSP Synthesis version 8.1」は、MATLABデータからの合成ツール「AccelChip DSP」とMATLABデータを固定小数点C++モデルに自動変換する「M2C Accelerator」、システムパラメータから最適なアルゴリズムIPを選択する「IP-Explorer」の計3つのツールが統合されており、ザイリンクスのDSP向け開発ツール「System Generator」とダイレクトに繋がるオプションやアルゴリズムIPライブラリ「AccelWare」も用意されている。
米国内での製品の販売価格は、「AccelDSP Synthesis version 8.1」が1年間のフローティングライセンスで30000米ドル。「AccelWare」は、信号処理IP、通信IP、mathIPがそれぞれ5000米ドル。これら全てのIPと「AccelDSP Synthesis version 8.1」の一括購入は40000米ドルという設定で、旧AccelChip社の価格設定よりも約60％低い設定になるという。
※「AccelDSP Synthesis version 8.1」に関する詳細は、ザイリンクス株式会社にお問い合わせ下さい。
http://www.xilinx.co.jp
2006.04.05
2006年4月3日、第16回（2005年）EDN Innovation Awardsの受賞者が発表された。
関連サイト：http://www.edn.com/article/CA6319325.html（英文）
「EDN Innovation Awards」は、エレクトロニクス業界の専門誌である米EDN誌が主催する権威ある賞で、EDNの記者とEDNの読者のオンライン投票によって、その年で最も優れていた製品および技術を決定している。
今年の最優秀賞「INNOVATOR OF THE YEAR」を受賞したのは、スタティック・タイミング・アナライザ「EinsTimer」を開発したIBM Researchのメンバー。その他部門別の各受賞者は以下の通り。
■EDA (Design and Implementation)部門
?EinsTimer Statistical Timing (IBM Research)
http://www.research.ibm.com
■EDA (Verification and Analysis)部門
?FireBolt full-chip thermal analysis software (Gradient Design Automation)
http://www.gradient-da.com
■ANALOG IC部門
?VIP50 process and products（National Semiconductor）
http://www.national.com
■ASSPs AND SOCs部門
?DIB7000-H DVB-H receiver（DiBcom）
http://www.dibcom.net
■COMMUNICATION ICs部門
?AGN300 802.11 a/b/g True MIMO chip set（Airgo Networks）
http://www.airgonetworks.com
■DIGITAL ICs/PROGRAMMABLE LOGIC部門
?Fusion mixed-signal FPGA（Actel）
http://www.actel.com
■DIGITAL SOC IP部門
?Dynamic Point-to-Point (DPP) technology（Rambus）
http://www.rambus.com/index.aspx
■EMBEDDED SYSTEMS部門
?XPort AR embedded processor module（Lantronix）
http://www.lantronix.com
■PROCESSORS部門
?CT3600 multicore DSP（Cradle Technologies）
http://www.cradle.com
その他ソフトウェア部門など7部門。
※米EDN誌 http://www.edn.com
2006.04.04
2006年4月3日、シンプリシティは、FPGAインプリメンテーションとASICベリフィケーション分野に向けてR&D投資および人材をフォーカスするという方向転換を実施すると発表した。
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2006/SYNPJP_18B1.html
シンプリシティの社長兼CEOであるGary Meyers氏によると、LSIロジック社のPlatform ASICプロダクト市場からの撤退を受け、ASICプロダクトラインへの投資に関しての再評価を行い、セルベースおよびStructured ASIC市場からの引き上げを決定。
Structured ASIC市場の潜在的な成長性を認識しつつも、今後はより大きな収益性があると思われる、FPGAインプリメンテーション分野、DSP向けのESLシンセシスおよびASICベリフィケーション製品への投資を進めていくという。
今回の決定によって製品開発が中止となる製品は、「Amplify RapidChip」、「Amplify ISSP」、「Amplify AccelArray」と「Synplify ASIC」。シンプリシティは、これら製品ユーザのサポート、ならびに富士通マイクロエレクトロニクス、LSIロジック、NECエレクトロニクスとの関係は継続して契約を遂行していくとしている。
また、社内のASICのR&Dチームのおよそ半数については他の成長分野に振り分ける一方、本社サニーベイル地区を中心におよそ8%の人員整理を行う予定。シンプリシティは、これらの整理によって年間人件費が約450万ドル削減されると予想している。
※シンプリシティ株式会社
http://www.synplicity.jp
2006.04.04
2006年3月30日、検証用言語である「e」のIEEE標準化が、IEEE e言語ワーキング・グループのWebサイト上で公表された。
IEEE e言語ワーキング・グループWebサイト：
http://www.ieee1647.org/
IEEE1647として承認された「e言語」は、2005年4月にケイデンスに買収された「Vericity社」が開発したブロックレベルからシステムレベルまでをカバーする検証用言語で、ケイデンスを中心に標準化活動が進められており、昨年11月に行われた標準化の投票は圧倒的多数で通過していた。
※関連ニュース「ケイデンス、検証言語 e言語の標準化加速を表明」
https://www.eda-express.com/news/?m=p&idno=110
「e言語」は、ケイデンスの提供する「Incisive Specman Simulator」で利用される言語で、元々はVericity社が開発したテストベンチ開発環境「Specman Elite」のユーザを中心に利用されていた。
ケイデンスによると、この「Specman Elite」は300社以上、15000ライセンスを出荷済。ユーザは検証IPなどの膨大な資産があり、「e言語」の需要は高く様々なツールの登場を予想しているという。
2006.04.04
2006年4月4日、ESLツールを手掛ける国内のEDAベンダ、インターデザイン・テクノロジー株式会社は、自社のEDA製品の販売強化に向けて、スタビリティ株式会社との戦略的提携に合意した事を発表した。
プレスリリース：
http://www.interdesigntech.co.jp/modules/news/article.php?storyid=54（インターデザイン）
http://www.stability.jp/news.html（スタビリティ）
インターデザインは、2001年に東芝の研究開発センターからスピンアウトする形で設立された国内のEDAベンチャーで、本拠地は東京都港区、東芝や三菱商事を主要株主に持つ。
ターゲット分野は、組み込みシステムやSoC開発のシステムレベル設計分野で、これまでビジュアル入力によるシステム設計ツール「VisualSpec」を中心に、各種設計ツールの提供を推し進めてきていた。
昨年10月には、STARC（株式会社半導体理工学研究センター）より技術供与を受けた高速協調検証ツール「FastVeri」を製品化。また、JAXA（宇宙航空研究開発機構）の宇宙用の電子機器設計支援システム「ELEGANT」の研究開発においては、設計詳細化サブシステムおよびシミュレーションサブシステムの開発を担当し、ESL分野を手掛ける数少ない国内EDAベンダとして、独自の高い技術力を製品開発に注いでいる。
※関連ニュース
「JAXAがシステムレベル設計ツール「ELEGANT」の研究成果を発表?第三者による評価を一般公募」
https://www.eda-express.com/news/?m=p&idno=426
今回、インターデザインが販売強化を目的に提携したスタビリティ株式会社は、エレクトロニクス分野を主なターゲットとするソリューション・プロバイダで、設立は2005年8月、神奈川県藤沢市に本拠を置き、代表取締役は佐々木高秀氏が務める。
佐々木氏は、LSI設計の上流系検証環境や組み込みシステム開発などのFAE経験を中心に、13年以上のEDA業界経験を持ち、協調検証やアサーション検証といった分野では国内のパイオニア的な存在の一人。
今回の両社の提携は、インターデザインの提供する「FastVeri」や今後販売を予定している「SER」など次世代ESLツールの普及促進を目的としたもので、先進的なESLツール市場である日本国内に向け、国産EDAツールの販売拡大に注力していくとしている。
※インターデザイン・テクノロジー株式会社
http://www.interdesigntech.co.jp
※スタビリティ株式会社
http://www.stability.jp
2006.04.04
2006年4月3日、アルテラは、「NiosII」ベースのシステム開発用の新ツール「NiosII C-to-Hardware Acceleration (C2H) Compiler」を発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-niosII_c2h_compiler.html?f=hp&k=wn1
「Nios II C2H Compiler」は、「NiosII」を搭載したFPGAを利用する組み込みシステム開発者に向けたツールで、Cコードの負荷の高い部分を自動的にハードウェアへと変換しFPGAにインプリメントすることができる。これにより組み込みシステム開発者は、システム性能の向上を容易に実現できると同時に、これまで数週間かかっていた作業を数分で済ますことが可能となる。
「Nios II C2H Compiler」は、EclipseベースのNios II 統合開発環境のプラグインで、ハードウェア・アクセラレータの生成作業は、Nios II IDE内で実行・動作し、ユーザは全アクセラレーション・フローを単一のツール・インタフェースで把握することが可能。アプリケーションのプロファイリング終了後、高速処理の要求される関数をハイライトし、右クリックメニューでアクセラレータ化を指定するだけで、Nios II C2Hコンパイラは自動的にソフトウエア・フローと連携するハードウェア・アクセラレータを生成することができる。
入力言語は標準のANSI Cコードをサポートし、ローカルおよび外部のメモリやペリフェラルへのアクセスを含む、幅広いアプリケーション・コードで効果的かつ効率的なアクセラレーションを実現。また、同社の「Quartus II SOPC Builder」によって生成される高帯域「Avalon インタコネクト・ファブリック」を活用して、ポインタの間接参照や配列アクセスなどの外部メモリ操作を処理することも可能で、ターゲット・コード変換に必要な数の、独立したメモリ・アクセスを持つハードウェア・アクセラレータを生成することができるという。
尚、「Nios II C2H Compiler」は、現在、ベータ・カスタマに出荷中で、一般リリースは本年5月を予定。米国内での販売価格は2995ドルとなっている。
アルテラは、今回発表した「Nios II C2H Compiler」を含むシステム・レベル・インフラストラクチャの技術をパートナ企業に公開しており、引き続きESL環境の構築やツールの相互運用性の強化を推進していくとしている。
※「Nios II C2H Compiler」に関する詳細は、日本アルテラ株式会社にお問い合わせ下さい。
http://www.altera.co.jp
2006.04.03
2006年2月29日、JEITA（電子情報技術産業協会）半導体部会は、2006年4月から始まる次世代半導体基盤技術の共同開発プロジェクトの概要を発表した。
プレスリリース：http://semicon.jeita.or.jp/docs/060329.pdf
共同開発は、45nm以降の製造および設計技術の開発を目指すもので、プロジェクト全体として向こう5年間で計900億円の投資を予定している。
このうち、半導体の製造技術の研究開発は、Selete（半導体先端テクノロジーズ）を中心に進められ、予算は5年間で700億円。うち200億円は、国家プロジェクトとして進められている「MIRAIプロジェクト」からの受託開発費として国が負担する。
もう一方の半導体設計技術の研究開発については、2001年より進められてきた「あすかプロジェクト」を継続する形でSTARC（株式会社半導体理工学研究センター）が担当。「あすか?プロジェクト」として、5年間で総額200億円を投資する。
STARCは、この「あすか?プロジェクト」の中で、45nm/32nm世代のDFM技術およびDFT技術、高位モデル（トランザクションレベル）からの設計技術、アナログ/ミックスド・シグナル設計技術などの研究テーマに取り組んでいくという。
※JEITA半導体部会
http://semicon.jeita.or.jp
※Selete（株式会社半導体先端テクノロジーズ）
http://www.selete.co.jp
※STARC（株式会社半導体理工学研究センター）
http://www.starc.jp
2006.04.03
2006年3月29日、ミップス・テクノロジーズは、DSP機能を搭載した32ビット･シンセサイザブル･プロセッサ・コア「MIPS32 24KE」ファミリーの一般向けライセンス供与開始を発表した。
プレスリリース：http://www.mips.jp/06press/Releases/2006/06_03_29.html
「MIPS32 24KE」コア･ファミリーは、特定アプリケーション向け拡張機能「MIPS DSP ASE」の搭載によって、機能制御と信号処理の両方に対応することができ、「DSP ASE」を搭載していないRISCプロセッサと比較して3倍近くの信号処理性能を実現。高性能ながら、SoCの価格、ダイサイズ、消費電力を大幅に削減することを可能としている。
この「MIPS32 DSP ASE」によって強化されるアプリケーションは、VoIP処理、ナローバンドおよびブロードバンド通信、デジタル･オーディオ、ビデオやイメージ処理などが挙げられ、IDCT処理（画像圧縮）で68％、IMDCT(MP3デコード)で106%、FIRフィルターで約234％、標準32x32 DCT（飽和演算）で315％の性能向上例があるという。
また、「MIPS32 24KE」コア･ファミリーは、ARM1136よりも30％以上も電力効率が高いというBDTIのベンチマーク結果が示すように、コアの消費電力が非常に低く、バッテリーを使用する機器や熱設計の制限が厳しい機器にも適しており、デジタル家電市場や携帯電話、プリンタ、モデム、ホームゲートウェイや車載テレマティックスなどの様々な市場をターゲットとしている。
尚、ミップスによると、24KEファミリー･コアの早期アクセス・ライセンスを取得しているライセンシー企業は、すでにチップの開発と製品発表を終えており、同コアを用いて最初に発表された製品は、独Infineon Technologiesによって開発されたVoIP市場向けのSoCで、2つの24KEコアを搭載したとの事。
※ミップス・テクノロジーズ
http://www.mips.jp
※BDTI
http://www.bdti.com
※Infineon Technologies
http://www.infineon.com
2006.04.03
2006年3月29日、メンター・グラフィックスは、他社PCB設計ツールで作成された設計およびライブラリを、「PADS PCB」 に移行させるための新トランスレータのリリースを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060329.html
発表されたトランスレータは、Protel、P-CAD、OrCADで作成されたライブラリやデータベース、過去の設計データなどをすべてプッシュボタンで変換し、メンターの「PADS PCB」の環境へとマイグレーションすることが可能。製品の乗り換えが容易になる。
※「PADS PCB」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2006.04.03
2006年3月30日、論理シミュレータを手がける米Aldec社は、同社のミックス言語シミュレータ「Riviera」が、サン・マイクロシステムズのオープンソース・プロセッサ「UltraSPARC T1」のシミュレーションをサポートした事を発表した。
プレスリリース：http://www.aldec.com./news/news_03_30_2006.htm（英文）
Aldecの「Riviera」は、複数のハードウェア記述言語に対応した論理シミュレータで、Verilog、VHDLのほかにSystemCとSystemVerilogもサポートしている。
今回、Aldecは、先日サン・マイクロシステムズより公開されたばかりのオープンソースのマルチスレッド・プロセッサ「UltraSPARC T1」のVerilogモデルのシミュレーションを実行できる90日間無償のトライアル版をリリースした。
このトライアル版は、「UltraSPARC T1」を用いる開発者ためのコミュニティ「OpenSPARC」のWebサイトよりダウンロードすることができる。
http://opensparc.sunsource.net/nonav/marketplace/index.html
※関連ニュース「Sun、マルチスレッドプロセッサ「UltraSPARC T1」の仕様を公開」
https://www.eda-express.com/news/?m=p&idno=425
※Aldec Inc.
http://www.aldec.com
※「Riviera」に関する詳細は、国内販売代理店の株式会社ソリトン・システムズにお問い合わせ下さい。
http://www.soliton.co.jp
※サン・マイクロシステムズ株式会社
http://jp.sun.com
2006.04.03
2006年4月3日、SystemCアサーションツールを手掛ける、米JEDA Technologiesは、株式会社エッチ・ディー・ラボとの日本国内における製品の独占販売代理店契約を発表した。
プレスリリース：
http://www.hdlab.co.jp/web/jeda/JedaHdlabNews_web.pdf（hdlab日本文）
http://www.jedatechnologies.net/base/?q=node/159（Jeda英文）
JEDAは、サン・マイクロシステムズで検証用言語「Vera」を開発したチームが立ち上げた会社で、今年2月に同社初のEDA製品となるSystemCのアサーションツール「NSCa」を発表。既に北米およびヨーローッパでの製品販売を開始しており、先月「NSCa」を用いて開発した「OCP-IPコンプライアンスチェッカー」をOCP-IPに寄贈することを発表したばかり。
※関連ニュース「米JEDA、SystemCベースのOCP-IPコンプライアンスチェッカーをOCP-IPに寄贈」
https://www.eda-express.com/news/?m=p&idno=402
「NSCa」は、SystemCユーザ向けのアサーションベース検証のための環境で、RTL中心のアサーションベース検証をシステムレベルへと引き上げ、検証効率を改善することができる。
具体的には、「NSCa」を利用することにより、これまでCやC++では難しかった複雑なアサーションの記述を簡潔かつ容易に作成することができ、アサーションのデバッグやカバレッジ・チェック、トレースなども統合された一つの環境上で行うことが可能。アサーションは、C++を拡張した「NSCa」独自の構文を用いて記述する方法と、「NSCa」のアサーション・マクロをSystemCのコードから呼び出す方法の2通りあり、オプション製品として、SVA（SystemVelirogAssertions）を変換して利用する為のトランスレータ「NBridge-SVA」も用意されている。
今回、JEDAとの契約を受けてエッチ・ディー・ラボは、既存のコンサルティングや設計・トレーニング関連のサービス部門とは別に、新たにEDA製品部門を立ち上げ体制を強化。既に「NSCa」の販売及びサポート業務を開始しており、製品は即日出荷可能。また、今年5月以降に「NSCa」の製品セミナーを開催する予定だという。
※「NSCa」に関する詳細は、株式会社エッチ・ディー・ラボにお問い合わせ下さい。
http://www.hdlab.co.jp
※JEDA Technologies
http://www.jedatechnologies.net/base/?q=
2006.04.01
2006年3月27日、SystemCベースESLツールを手がける、米サミット・デザインは、ハードウェアとソフトウェアの協調設計と協調シミュレーションを実現する新製品「Panorama」を発表した。
プレスリリース：http://www.summit-japan.com/press/20060327PanoramaJ.pdf
「Panorama」は、サミットのESL製品の最上位に位置する製品で、システム・アーキテクト、ソフトウェア開発者、ハードウェア設計者に向けて、アーキテクチャ探索とパフォーマンス解析能力を提供。設計の初期段階で、高い精度で高速にアーキテクチャを評価でき、ハードウェアとソフトウェアを並行して開発することが可能となる。
「Panorama」の大きな特徴は、サミットがこれまで提供してきたESLソリューションにソフトウェア開発のための各機能が組み込まれている点で、ハードウェア/ソフトウェアの両方でアプリケーションをリアルタイムにエミュレーションすることが可能。プロセッサ、サードパーティIP、アルゴリズム、バス、メモリの選択やシングル・コアまたはマルチ・コア化のトレードオフを行うことができるほか、汎用的なOSコールを提供する機能によって、OSを置き換えてパフォーマンスに対する影響をテストすることもできる。
製品としては、ソフトウェア開発向けの環境「Panorama SPD」、ハードウェア設計向けの環境「Panaorama HPD」、これら2つを統合した協調設計環境「Panorama VPD」の3製品がラインナップされており、「Panaorama HPD」には既存のESLツール「Visual Elite」、「Vista」、「System Architect」が含まれている。
※「Panorama」に関する詳細は、サミット・デザイン・ジャパン株式会社にお問い合わせ下さい。
http://www.summit-japan.com
2006.03.30
2006年3月29日、ケイデンスは、ルネサステクノロジが、「Virtuoso NeoCircuit」のミックス・シグナル最適化テクノロジを実設計開発フローに適用したことを発表した。
プレスリリース：http://www.cadence.co.jp
ケイデンスの「Virtuoso NeoCircuit」は、決められた回路仕様を満たすように各回路パラメータを自動的にサイジングするツールで、自動アナログレイアウト生成ツール「NeoCell」と共にケイデンスのアナログ設計自動化フロー「Rapid Analog Design (RAD)」の中心となっている。
発表によるとルネサスは、「Virtuoso NeoCircuit」の最適化機能によって、設計期間の短縮と設計品質の改善を実現し、設計された回路をアナログIPとして再利用する新しい環境を社内に構築。すでに30件以上もの設計でその効果が実証されているという。
※「Virtuoso NeoCircuit」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2006.03.29
2006年3月27日、シノプシスは、株式会社半導体理工学研究センター（STARC）の提供する、90nm以降のSoC実設計フロー「STARCAD-21 V3.0」に、シノプシスの次世代配置配線ツール「IC Compiler」が採用されたことを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2006/20060327.html
STARCの「STARCAD-21」は、STARCの出資会社に向けて提供される、90nm以降のSoC設計のためのRTL-to-GDS?設計メソドロジで、設計ツールやライブラリが組み込まれている。2004年に基本メソドロジとなる「STARCAD-21 V1.0」がリリースされ、その後、階層設計や低消費電力設計などへの対応を済ませ、V2.5では設計TATの短縮に向けた対応が図られていた。
最新のV3.0では、設計マージンの削減によるフローの効率化が目標とされており、従来のSTARCAD-21フローに比べ設計品質が高く、面積も削減でき2倍のランタイムを実現することができる「IC Compiler」が新たに採用される事になった。
尚、最新の「STARCAD-21 V3.0」では、「IC Compiler」のほかに、テストデータの圧縮を行う「DFT Compiler MAX」とシノプシスの新しい高精度ライブラリ・フォーマット「CCS」も採用されており、この「CCSライブラリ・モデル」によって、設計マージンを5%削減し、ノイズ・ライブラリの作成期間を50倍早めることが可能。さらに、タイミングと面積をコンカレントに最適化できる「IC Compiler」の「XPSテクノロジ」によって、詳細配線後の最適化にかかる期間は1/5に短縮されたという。
※XPSテクノロジ：Extended Physical Synthesis、マルチモード・デザインに効率的に対処できるコンカレントな最適化機能
※「IC Compiler」に関する詳細は、日本シノプシスにお問い合わせ下さい。
http://www.synopsys.co.jp
※「STARCAD-21」に関する詳細は、STARCにお問い合わせ下さい。
http://www.starc.jp
2006.03.29
2006年3月27日、アルテラは、高速アプリケーション向けのエンベデッド・トランシーバを搭載したFPGA「Stratix II GX EP2SGGX90E」と対応する開発キットの出荷開始を発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-siigxships.html
「Stratix II GX EP2SGGX90E」は、高速シリアル I/Oを必要とするアプリケーションに向けたFPGAで、「Stratix II GX FPGAファミリ」として、初めて出荷される製品となる。デバイスは、1.2-V、90nmSRAMプロセスで生産され、12チャネルのトランシーバと90960個相当のロジック・エレメント(LE)、容量4.5Mビットを超える内蔵RAM、最大192個の18ビットx18ビットのエンベデッド乗算器などを備えている。
また、合わせて出荷された「Stratix II GX シグナル・インテグリティ開発キット」は、6.375Gbpsトランシーバのシグナル・インテグリティ機能を評価・検証するための最適なプラットフォームとして、高速バックプレーン・インタフェース、チップ間および通信プロトコル接続アプリケーションの検証に必要な機能をすべて提供。米国での売価格は1295ドルとなっている。
尚、今回出荷が開始された「EPS2GX90Eデバイス」に加え、16チャネルの全二重高速トランシーバを持つ「EP2SGX90Fデバイス」が来月出荷開始される予定。「Stratix II GXファミリ」の全製品は、今年の第4四半期に量産出荷される予定だという。
※「Stratix II GX」に関する詳細は、日本アルテラ株式会社にお問い合わせ下さい。
http://www.altera.co.jp
2006.03.29
2006年3月27日、米Zenasis Technologies社は、トランジスタレベルの最適化ツール「ZenTime」を拡張した新製品を発表した。
プレスリリース：http://www.zenasis.com/html/Zenasis_Zentime-GT-AT-PT_pr-final.pdf（英文）
新たにリリースされた製品は、スタンダード・セル設計向けの最適化ツール「ZenTime-GT」、「ZenTime-AT」、「ZenTime-PT」の3製品で、それぞれタイミング、面積、リーク電流の解析および最適化を行うことができる。
また、各製品共に同社の特許技術である「Hybrid optimization technology」によって、デザインをゲートレベル/物理レベル/トランジスタレベルの各レベルで最適化でき、論理合成やフィジカル合成の後工程でこれらツールを適用することで、タイミング収束や面積・消費電力の削減が可能。Verilogネットリスト、DEF、SDCファイルおよびGDS-II、.lib、LEF、Verilog/Spiceネットリストなどのライブラリ情報が入力となるという。
尚、これまで提供されてきたトランジスタレベルの最適化ツール「ZenTime」は、「ZenTime-XT」という製品名に変わり、今回の新製品を加えた計4製品が「ZenTime」シリーズとしてラインナップされ既に出荷が開始されている。
※日本国内の販売については、ZENASIS社の販売代理店株式会社キー・ブリッジにお問い合わせ下さい。
http://www.keybridge.co.jp
※ZENASIS社
http://www.zenasis.com
2006.03.28
2006年3月27日、ケイデンスは、株式会社日立コミュニケーションテクノロジーがケイデンスの論理合成ツール「RTL Compiler」によって、合成所要時間を従来よりも50?70％削減し、製品の市場投入を早めることに成功したと発表した。
プレスリリース：
http://www.cadence.co.jp/news/h18-03-28.html（日本文）
http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=032706_hitachi&lid=cdn_pr
（英文）
発表によると日立COMが「RTL Compiler」を適用したデザインは、有線と無線が組み合わされた通信チップで、論理合成の所要時間の短縮によって、計6品種のASIC（130nm）を従来よりも早いタイミングでテープアウトした。
日立COMは、長年のケイデンスユーザで、当初はチップのエリア削減を目的に「RTL Compiler」を採用。今回のケースでは、約25％のエリア削減を実現すると同時に、高速な処理能力によって、検証により時間を費やすことができるようになったという。
※「RTL Compiler」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※株式会社日立コミュニケーションテクノロジー
http://www.hitachi-com.co.jp
2006.03.27
2006年3月27日、ESLツールベンダの最大手である、米コーウェアは、組み込みソフトウェア開発向けの新製品「CoWare Virtual Platform プロダクト・ファミリ」を発表した。
プレスリリース：
http://www.coware.co.jp/news/2006/2006.3.271.html
http://www.coware.co.jp/news/2006/2006.3.272.html
今回発表された「CoWare Virtual Platform プロダクト・ファミリ」は、これまでコーウェアがハードウェア設計者を対象に提供してきた「Platform-driven ESLフロー」、すなわち仮想プラットフォームをベースとしたシステムレベルのハードウェア設計手法を、組み込みシステムのソフトウェア開発へと拡張したもので、爆発的に増え続けるソフトウェア開発の工数とコストを大幅に削減することができる。
具体的には、SystemCベースの仮想ハードウェア・プラットフォームをモデリングするための環境「CoWare Virtual Platform Designer」と、「CoWare Virtual Platform Designer」によって生成されるソフトウェア開発向けの仮想ハードウェア・プラットフォーム・パッケージ「CoWare Virtual Platform」の2製品によって構成されており、ソフトウェア開発者は、「CoWare Virtual Platform」を用いることで、開発の早期段階からハードウェアの実機が有るが如くPC上でソフトウェアのデバッグやシステム全体のテストを行うことが可能となる。尚、これらの作業にあたってソフトウェア開発者がSystemCに直接触れる事は一切無い。
また、この「CoWare Virtual Platform」は、ソフトウェア開発におけるリファレンス・プラットフォームとして配布することが可能で、開発チーム内や開発元とパートナー企業間など広範囲にわたって様々な設計の共有を実現することが出来るという。
従来のソフトウェア開発手法では、ハードウェアの実機が出来上がらなければソフトウェアの開発・デバッグを進める事が出来きないという根本的な問題があり、ISSを用いた手法でもハードウェアのタイミング情報の追加やマルチコア対応など吸収できない問題があった。
今回コーウェアが発表したソフトウェア開発ソリューションには、仮想プラットフォームのモデリングとパッケージング、仮想プラットフォームベースのソフトウェア開発メソドロジ、仮想プラットフォームの利用方法、これら全てが含まれており、高い精度でハードウェアをモデリングできるだけでなく、ハードウェアの制御性・観測性も実現。更にISS単体のスピードで約250MIPS、プロセッサと周辺回路から構成される仮想プラットフォーム全体で数十MIPSから百数十MIPSという高速なシミュレーションを可能としており、これまでのソフトウェア開発における数々の問題点を全て克服している。
コーウェアによると、今回発表された「CoWare Virtual Platform プロダクト・ファミリ」は、コーウェア既存の技術資産をベースに、モトローラ社との1年半にわたる共同開発によって生み出された製品で、既にモトローラでは3G携帯用デバイスのソフトウェア開発に適用。仮想プラットフォームベースのソフトウェア開発によって、ソフトウェアのバグの約75％を設計の早期段階で発見し、携帯電話の市場投入を1機種あたり30日短縮することができたという。
また、モトローラは携帯向けデバイスのソフト開発において、実機レスの仮想環境によるハードやツールなどのコスト削減効果は年間約1000万ドル、ソフトウェア開発工数の大幅な短縮による人件費の削減効果は年間約3500万ドルで計4500万ドルもの開発費削減に繋がるとしている。
※「CoWare Virtual Platform プロダクト・ファミリ」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
2006.03.24
2006年3月23日、ARMは、ルネサステクノロジが、ARMのESLツール「ARM RealView SoC Designer」のライセンスを取得したことを発表した。
プレスリリース：http://www.jp.arm.com/pressroom/06/060323.html
「ARM RealView SoC Designer」は、SoCの仮想プロトタイピングツールで、ARMコアを用いたSoCをサイクル精度またはトランザクション精度でモデリングすることが可能。SoCのアーキテクチャ解析やソフトウェア開発期間の短縮を実現できる。
また、ARMからは、SystemC TLMインタフェースの「RealView ESL API」が無償提供されており、設計者はこれを用いる事で、トランザクション・ベースのシステムシミュレーションやデバッグ、プロファイリングなどを統一されたインタフェースで行うことができるほか、「RealView SoC Designer」は、半導体IPの業界標準策定団体「SPIRIT」の規格や「SystemC ESL言語規格」に適合しているため、設計者は設計データをシームレスに移行できる。
ARMによると、今回のルネサステクノロジのライセンス取得は、STマイクロエレクトロニクス、インフィニオン、Thomson、サムスン、TTPComなど各国の業界大手に続くもので、サムスンの報告では、RealView ESLツールによって設計期間を約40%短縮したというサムスンの報告もあるという。
※「ARM RealView SoC Designer」に関する詳細は、アーム株式会社にお問い合わせ下さい。
http://www.jp.arm.com
※ルネサステクノロジ株式会社
http://japan.renesas.com/homepage.jsp
※SPIRIT（Structure for Packaging&knm Integrating and Re-using IP within Tool-flows）
http://www.spiritconsortium.com
2006.03.24
2006年3月24日、ジーダットは、英プレディクションズ・ソフトウェア社と、同社の歩留まり解析ツール「EYES」（アイズ）および「PEYE」（パイ）に関する日本国内での独占代理店契約を締結し、販売を開始することを発表した。
プレスリリース：http://www.jedat.co.jp/NewsRelease060324.html
プレディクションズ社の「EYES」は、その高速な処理能力を特徴とする歩留まり解析ツールで、米国特許取得済みの「サンプリング手法」と呼ぶ手法によって、サンプル情報を基に歩留まりを見積もり、歩留まり解析に要する時間を1?2桁も短縮させることができる。
もう一方の「PEYE」は、局所的な領域に対してより詳細な歩留まり解析を行うツールで、「EYES」と同じ解析エンジンとデータベースを用いて歩留まり解析を行う。用途としては、ボトムアップなブロック設計や、「EYES」が見つけ出した危険箇所付近の詳細解析などに用いると効果を発揮するという。
尚、製品の国内販売価格は、「EYES」および「PEYE」共に1500万円より。国内の大手IDMを中心にそれぞれ年間50ライセンス程度の売り上げを見込んでいるという。
ジーダットは、これらのツールをDFMツールの中の重要な要素と位置づけ、今後これらを中核としてさらに整備を進めていく予定としている。
※「EYES」および「PEYE」に関する詳細は、株式会社ジーダットにお問い合わせ下さい。
http://www.jedat.co.jp
※Predictions Software
http://www.icyield.com
2006.03.23
2006年3月21日、米サン・マイクロシステムズは、同社の開発したマルチスレッド・プロセッサ「UltraSPARC T1」をオープンソース・プロセッサとして、その仕様を公開した。
プレスリリース：http://www.sun.com/smi/Press/sunflash/2006-03/sunflash.20060321.3.xml（英文）
「UltraSPARC T1」は、低消費電力ながら強力な並列実行能力を誇る64ビット、32スレッドのプロセッサで、「CoolThread」と呼ばれる技術によって4スレッド同時実行可能なコアを最大8つ搭載できる。
今回Sunが公開したのは、「UltraSPARC T1」のVerilog RTLコード、検証環境（OpenVera）とシミュレーションモデル、インストラクションセットアーキテクチャ仕様、それにSolaris 10のシミュレーションイメージで、これらは全て専用Webサイト「OpenSPARC.net」で無償配布される。http://opensparc.net
この「UltraSPARC T1」の開発にあたっては、ケイデンスのエミュレーション・システム「Incisive Xtreme Server」や、シノプシスの設計環境「Galaxy Design Platform」および検証環境「Discovery Verification Platform」が使用されたという。
両社のプレスリリース：
http://www.cadence.com/company/newsroom/press_releases（ケイデンス：英文）
http://www.synopsys.com/news/announce/press2006/snps_sun_proc_pr.html（シノプシス：英文）
※「UltraSPARC T1」に関する詳細は、サン・マイクロシステムズ株式会社にお問い合わせ下さい。
http://jp.sun.com
2006.03.23
2006年3月22日、東京コンファレンスセンター・品川にて、独立行政法人 宇宙航空研究開発機構（JAXA）の主催する「システム設計環境セミナー」が開催され、JAXAのプロジェクトの下で開発されたシステムレベル設計ツール「ELEGANT」の全容が明らかにされた。
関連情報：http://www.jaxa.jp/pr/event/2006/20060322_kenkyu.pdf（JAXA）
「ELEGANT」は、JAXAが試作した宇宙用の電子機器設計支援システムで、旧宇宙開発事業団の時代に計画され、国内各社の協力によって２年がかりで開発されたもの。 主に書き換え不可能なアンチヒューズ型FPGAを用いる宇宙用の電子機器設計の開発効率を高め、RTLよりも高い抽象レベルの設計資産を活用することを目的として研究開発が開始されたという。
「ELEGANT」は、一言で言うとシステムレベル設計の統合環境で、下記大きく4つのサブシステムによって、C言語で記述されたシステム仕様から論理合成可能なRTLの出力までをカバーしている。
■設計詳細化サブシステム：
株式会社インターデザイン・テクノロジーとカリフォルニア大学アーバイン校が共同開発した「SER」
■動作合成サブシステム：
日本電気株式会社が開発した「Cyber」
■シミュレーションサブシステム：
株式会社インターデザイン・テクノロジーの開発した「VisualSpec」
■形式検証サブシステム：
株式会社富士通研究所の開発した「Venus」
「ELEGANT」の入力となるのは、システム記述言語「SpecC」で記述されたシステム仕様で、まず設計詳細化サブシステム「SER」を用いてシステム仕様記述の段階的なリファインメントを行う。「SER」は仕様記述を実装モデルへと自動的に導くためのツールで、設計者の指示に応じてリファインメントしたモデルを自動生成してくれる。最終的には、動作合成に適したピン精度の通信モデルを生成し、後工程の動作合成へと繋げる。
「SER」で生成されたピン精度の通信モデル（SpecC）は、インターデザインの開発した言語コンバータを介して「Cyber」に入力され、動作合成結果として論理合成可能なRTLとシミュレーション用のサイクル精度のSpecCモデルが出力される。
これら動作合成の入出力モデル、および「SER」で生成される各抽象モデルは、「VisualSpec」上でシミュレーションできるほか、ISSを接続した協調検証も可能。STARCの技術を用いて製品化された協調検証ツール「FastVeri」を組み合わせれば、高速なサイクル精度の協調検証やトランザクション精度の性能解析も可能で、「VisualSpec」にはプロファイリングツールやクロスデバッガなども装備されている。
また、形式検証サブシステム「Venus」では、デッドロックやデータ競合の基本的なプロパティ検証に加え、人手によるモデル変更や「SER」でのリファインメント結果の等価性検証を行う事が可能で、シミュレーションサブシステムではカバーできない部分を補完する形となっている。
尚、「ELEGANT」の各サブシステムのうち、シミュレーションサブシステム「VisualSpec」は既にインターデザイン・テクノロジーより販売中で、設計詳細化サブシステム「SER」も同社より販売される予定。動作合成サブシステム「Cyber」については、NECが販売を計画中としており、宇宙分野に限らず一般の民生機器設計者もこの「ELEGANT」をいずれ利用可能となる見通しである。また、JAXAは、平成18年度に「ELEGANT」の第三者評価を実施する予定で、セミナーにてその応募要項を発表。希望者は条件を満たせば「ELEGANT」を実際に評価できる可能性がある。
※「ELEGANT」の評価に関する詳細は、JAXA（宇宙航空研究開発機構）にお問い合わせ下さい。
ELEGANT-EVAL＠jaxa.jp
http://www.jaxa.jp
※株式会社インターデザイン・テクノロジー
http://www.interdesigntech.co.jp
※カリフォルニア大学アーバイン校「CECS-UCI」
http://www.cecs.uci.edu
※日本電気株式会社
http://www.nec.co.jp
※株式会社富士通研究所
http://jp.fujitsu.com/group/labs
2006.03.22
2006年3月21日、アナログIC設計ツールを手掛ける、米Anasift Technologyは、新製品「AASPICE」のベータリリースを発表した。
プレスリリース：http://www.anasift.com/news/pr/060321_Company_Announce_ASPICE.htm（英文）
「AASPICE」は、高速通信、ネットワーク、ストレージ、コンシューマ製品など、高性能アナログICをターゲットとしたアナログ・シミュレータで、既存のSPICEシミュレータよりも優れた精度とパフォーマンスを実現。スタンドアロン製品として提供されるほか、同社のトランジスタレベルのアナログ最適化ツール「AMPSO」に検証エンジンとして組み込まれている。
また、「AASPICE」は、HSPICEやSPICEモデルと完全互換で、Bsim3、Bsim4、SOI、Hisim、Mos9などの標準モデルをサポート。ケイデンス、シノプシス、メンター・グラッフィクスのアナログ設計フローにフィットするように作られているという。
Anasiftは、カリフォルニア州サンノゼに本拠地を置く2003年設立のEDAベンチャー。未だ日本国内に同社の販売代理店は存在していない。
※Anasift Technology
http://www.anasift.com
2006.03.22
2006年3月20日、シノプシスは、設計ならびに検証ツール群でのSystem Verilogのサポート開始を発表。合わせてVMMに準拠したVCSベリフィケーション･ライブラリをリリースした。
プレスリリース：
http://www.synopsys.co.jp/pressrelease/2006/20060320.html
http://www.synopsys.co.jp/pressrelease/2006/20060320-2.html
シノプシスの発表によると、SystemVerilogに対応した同社のツール群は、「Galaxyデザイン･プラットフォーム」と「Discoveryベリフィケーション･プラットフォーム」にまたがり、具体的には下記製品においてSystemVerilogが使用可能となった。
■論理合成ツール「Design Compiler」
■ネイティブ・テストベンチ機能搭載の論理シミュレータ「VCS」
■SystemVerilogテストベンチ自動生成ツール「Pioneer-NTB」
■フォーマル検証ツール「Formality」
■ハイブリッドRTLフォーマル検証ツール「Magellan」
■プログラマブルRTLチェッカー「Leda」
また、今回シノプシスは、DesignWare検証用IPで構成される「VCS Verification Library」もSystemVerilogに対応させており、ユーザはSystemVerilogベースの検証環境へスムーズに移行できると同時に、「VMM（Verification Methodology Manual) for SystemVerilog」で定義されたカバレッジ・ドリブン検証手法に則り「VCS Verification Library」が利用できるようになる。
尚、シノプシスによると、すでに150社を越す顧客企業がSystemVerilogを活用しており、シノプシスのSystemVerilogカタリスト・プログラムのメンバー企業は66社。直近のESNUG(Emailによるシノプシス・ユーザー・コミュニティ)の調査によると、System Verilogを使用中および使用予定の設計/検証エンジニアの79%はシノプシスのツールを使っているという。
※SystemVerilog対応の「VCS Verification Library」は、既存のDesignWare検証用IPユーザにはシノプシスのWebサイト経由で無償提供される。（一般顧客は単体製品として購入することが可能。）
※「VCS Verification Library」ほか、シノプシスのSystemVerilog対応製品に関する詳細は、日本シノプシスにお問い合わせ下さい。
http://www.synopsys.co.jp
2006.03.20
2006年3月17日、アナログ/ミックスド・シグナル、RFIC開発向けのEDAツールを手掛ける、米Simucad Design Automation社は、自社の回路シミュレータ向けに、「LDMOS」と「HV MOS」のコンパクトSPICEモデルをリリースした事を発表した。
プレスリリース：
http://www.silvaco.co.jp/news/news_060317.html（日本文：シルバコジャパン）
http://www.simucad.com/news/2006_03_15_01.html（英文：Simucad）
発表された「LDMOS」と「HV MOS」のコンパクトSPICEモデルは、Simucadのアナログ回路シミュレータ「SmartSpice」およびハーモニック・バランス・ベース・シミュレータ「SmartSpice RF」に組み込まれるもので、「LDMOS」はPhilips社が開発したLDMOSモデルを、「HV MOS」はUCバークレーで開発されたBSIM3モデルをベースとしている。
Simucadによると、これらのコンパクトSPICEモデルが組み込まれた同社のシミュレーション環境は、従来のマクロ・モデルを使用したシミュレーションよりも、高い精度、パフォーマンス、スケーラビリティ、収束性を提供する事ができるという。
尚、この「LDMOS」と「HV MOS」のコンパクトSPICEモデルは、Simucad社のWebサイトよりダウンロード可能。上記対応製品の保守の範囲内で無償利用する事ができる。
Simucad社は、今年1月にシルバコ・インターナショナルから完全子会社として分離独立したばかりで、アナログ/ミックスド・シグナル、RFIC開発向けEDAツールの提供を核に2006年度のIPOを目指している。
※Simucad社の「SmartSpice」および「SmartSpice RF」に関する詳細は、国内販売代理店のシルバコ・ジャパンにお問い合わせ下さい。
http://www.silvaco.co.jp
※Simucad Design Automation
http://www.simucad.com
2006.03.17
2006年3月13日、ESLツールベンダの英セロックシカ社は、ザイリンクスの「ESLイニシアティブ」立ち上げに合わせて、ザイリンクスのユーザに向けた「ESL Starter Kit」を発表した。
プレスリリース：
http://www.celoxica.co.jp/corporate/pressreleases/show_release.asp?DocumentID=438
ザイリンクスの「ESLイニシアティブ」は、ザイリンクスのFPGA向けESL環境およびESLメソドロジの構築を目的としたもので、セロックシカの「ESL Starter Kit」は、この動きに即した最初のソリューションとなる。
※関連ニュース「ザイリンクス、FPGA向けESL環境の構築と普及を目指し「ESLイニシアティブ」を立ち上げ」
https://www.eda-express.com/news/?m=p&idno=414
セロックシカの発表した「ESL Starter Kit」は、同社のCベース設計ツール「DK Design Suite」と150万ゲートの「Spartan 3」を搭載したプロトタイピングボード「Celoxica RC10」が組み合わされたもので、その他にザイリンクスの開発環境「ISE」やライブラリ、デザイン・チュートリアルなどがパッケージされている。
この「ESL Starter Kit」を用いることにより、ザイリンクスの「Spartan 3」を利用するユーザは、簡単にセロックシカのESL環境にアクセスでき、アルゴリズムの実装に関する生産性を向上できるという。
尚、「ESL Starter Kit」の国内販売価格は、10万円（消費税別、サポート無し、米国価格750ドル）と非常に安い価格設定となっており、日本セロックシカのWebサイトからオンラインで購入する事ができる。
※「ESL Starter Kit」に関する詳細は、日本セロックシカにお問い合わせ下さい。
http://www.celoxica.co.jp
2006.03.16
2006年3月15日、シノプシスは、グラフィックスカードの大手ATI Technologies社がRC抽出ツール「Star-RCXT」を採用したことを発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2006/ati_snps_starcxt_pr.html（英文）
シノプシスの「Star-RCXT」は、90nmおよび65nmプロセスに対応可能な寄生容量抽出ツールで、セル・ベース、フルカスタム、アナログ/ミックスド・シグナルの設計を全てカバーすることが可能。同社のシグナル・インテグリティ解析ツール「PrimeTime SI」と合わせて使うことにより、迅速なタイミングおよびシグナル・インテグリティのサイン・オフを実現できる。
「Star-RCXT」は、元々130nmプロセスに対応するRC抽出ツールとしてリリースされた製品であったが、プロセスの進化に伴い、90nmプロセス、さらには65nmへとその対応範囲をいち早く拡大してきている。
尚、データクエスト社の調べによると、「Star-RCXT」は、RC抽出ツールの分野で7年連続して首位にランキングされているという。
※「Star-RCXT」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2006.03.15
2006年3月14日、STARC（株式会社半導体理工学研究センター）は、LSIテスターのテスト記述言語「STIL」を利用するためのガイドライン「STIL活用ガイド」の作成を発表した。
プレスリリース：http://www.starc.jp/about/release/060314-j.pdf
発表された「STIL活用ガイド」は、STARCが主催する「STILテスト推進委員会」において作成されたもので、IEEE標準（IEEE1450）となったものの、各社テスターやEDAツールによって微妙な違いのある「STIL」の利用実態を改善し、標準言語に準拠した真のテスト環境を業界内に広めることを目的としている。
そのためSTARCは、「STIL活用ガイド」の作成にあたりSTARC株主会社以外のテスター・ベンダやEDAベンダにも参加を呼びかけると同時に、「STIL活用ガイド」に沿った「STIL」のサポートを要請。以下の各社の協力によって、「STIL活用ガイド」のリリースに至ったという。
株式会社アドバンテスト：
http://www.advantest.co.jp
アジレント・テクノロジー・インターナショナル株式会社：
http://www.agilent.co.jp
クリーデンス・システムズ株式会社：
http://www.fib-service.com
ロジック・ヴィジョン株式会社：
http://www.logicvision.com
メンター・グラフィックス・ジャパン株式会社：
http://www.mentorg.co.jp
日本シノプシス株式会社：
http://www.synopsys.co.jp
テラダイン株式会社：
http://www.teradyne.co.jp
横河電機株式会社：
http://www.yokogawa.co.jp
尚、今回発表された「STIL活用ガイド」は、STARCのホームページ上からアクセスすることができる。（要登録）
※STARC http://www.starc.jp
2006.03.15
2006年3月6日、電磁界解析ツール大手のアンソフトは、「Ansoft Designer」および「NEXXIM」の新バージョン「 Version 3」のリリースを発表した。
関連情報：http://www.ansoft.co.jp/frame.asp?tm=20060315070036
「Ansoft Designer」は、RFICの統合設計環境で、新バージョン3.0では、PlanarEMの解析速度アップ、解析規模の拡大、同社の3D電磁界解析ツール（HFSS）との連携、DRCを含むレイアウト機能の強化、など多くの機能拡張が図られている。
「NEXXIM」は大規模RFICに対応した高速・高精度回路シミュレータで、新バージョン3.0では、ミキサ雑音解析、位相雑音解析、オシレーター解析など新たな解析機能の追加と既存の解析機能が強化されたほか、ケイデンス社のSpectreRFシンタックスのサポートにより、ケイデンスのデザインフローへのインテグレーションも可能となっている。
尚、これら両製品の日本国内の出荷は、今月下旬を予定しているという。
※アンソフト社製品の概要はこちら
https://www.eda-express.com/catalog/?m=comp&cn=1080
※「Ansoft Designer」および「NEXXIM」に関する詳細は、アンフソフト・ジャパン株式会社にお問い合わせ下さい。
http://www.ansoft.co.jp
2006.03.15
2006年3月14日、テンシリカは、今年2月に発表した新製品「ダイヤモンド・スタンダード・プロセッサコア」の開発ツールの無償評価版をリリースした。
プレスリリース：http://www.tensilica.com/news_events/pr_2006_03_14.htm（英文）
「ダイヤモンド・スタンダード・プロセッサコア」の開発ツールは、同ファミリ6製品共通の開発ツールで、クロックサイクル精度のISS（インストラクション・セット・シミュレータ）や、パイプライン動作、キャッシュ・レート、バス動作などを視覚化できるモデリング環境が備えらているという。
この開発ツールの評価版は15日間無償で、テンシリカ製品の購入に関わらず、誰でもテンシリカのWebサイトからダウンロードして試用することができる。
ダウンロード https://www1.tensilica.com/support_03/Support/html/diamond/try.asp
※「ダイヤモンド・スタンダード・プロセッサコア」および開発ツールに関する詳細は、テンシリカ株式会社にお問い合わせ下さい。
http://www.tensilica.co.jp
2006.03.14
2006年3月13日、ザイリンクスは、FPGA向けのESL環境とESLメソドロジの構築を目的とした「ESLイニシアティブ」の立ち上げを発表した。
プレスリリース：http://www.xilinx.com/prs_rls/2006/xil_corp/0635_esl.htm（英文）
ザイリンクスの「ESLイニシアティブ」は、ザイリンクスのFPGA設計に向けて、各ESLベンダが共同してESLフローの最適化やツールのコラボレーションを行うもので、大きく以下4点にフォーカスする。
１．単純化と抽象化によるFPGA設計環境の改善
２．ザイリンクスの組み込みプロセッサ・ソリューションの最適化
３．動作合成ツール（高位言語からの合成ツール）結果の改善
４．FPGAとESLツールのインターオペラビリティ（相互運用性）の一般基準の確立
尚、当初ザイリンクスの「ESLイニシアティブ」に参加するのは以下のEDA関連9社。
米Bluespec：http://www.bluespec.com
英Celoxica：http://www.celoxica.co.jp
英CriticalBlue：http://www.criticalblue.com
米Impulse Accelerated Technologies：http://www.impulseC.com
米Mitrionics：http://www.mitrion.com
英Nallatech：http://www.nallatech.com
米Poseidon Design Systems：http://www.poseidon-systems.com
英SystemCrafter：http://www.systemcrafter.com
米Teja Technologies：http://www.teja.com
ザイリンクスの「ESLイニシアティブ」に関する詳細は、ザイリンクス株式会社にお問い合わせ下さい。
http://www.xilinx.co.jp
2006.03.14
2006年3月13日、SystemCデバッガを中心としたESLツールを手掛ける、米サミット・デザイン社は、SystemCの標準・推進化団体OSCIにおける会員資格をこれまでの準会員から正会員へとアップグレードした事を発表した。
プレスリリース：
http://www.sd.com./news_events/press_releases/pr_2006_Mar_13_2.html（英文）
http://www.summit-japan.com/press/20060313UpgradesOSCIMember.pdf（日本文）
サミット・デザインは、これまでもOSCI（Open SystemC Initiative）の準会員（Associate Corporate Member）としてSystemCの仕様策定に積極的に関わってきていた。今回の正会員への移行は、サミット・デザインのOSCIへの貢献を示すと同時に、より積極的かつ強力にSystemCに関わっていくというサミット・デザインの姿勢の現れと言える。
今回移行したサミット・デザインを含め、現在のOSCI正会員メンバーは以下の9社となっている。
ARM :http://www.jp.arm.com
Cadence Design Systems ：http://www.cadence.co.jp
CoWare ：http://www.coware.co.jp
Forte Design Systems ：http://www.forteds.com/japan
Mentor Graphics ：http://www.mentorg.co.jp
Royal Philips Electronics ：http://www.philips.co.jp
STMicroelectronics ：http://www.st-japan.co.jp
Summit Design ：http://www.summit-japan.com
Synopsys ：http://www.synopsys.co.jp
尚、準会員企業は以下の15社。
Atrenta ：http://www.atrenta.com
Bluespec ：http://www.bluespec.com
Calypto Design Systems ：http://www.calypto.com
Canon ：http://canon.jp
Carbon Design Systems ：http://www.carbondesignsystems.com
Celoxica ：http://www.celoxica.co.jp
ChipVision Design Systems ：http://www.chipvision.com
ESLX :http://eslx.com
Fraunhofer Institute for Integrated Circuits ：http://www.iis.fraunhofer.de/amm/index_j.html
Intel ：http://www.intel.co.jp
Jeda Technologies ：http://www.jedatechnologies.net/base/?q=
Prosilog ：http://www.prosilog.com
SpiraTech ：http://www.spiratech.com
Synfora ：http://www.synfora.com
Tenison EDA：http://www.tenison.com
2006.03.12
2006年3月8日、アナログ/ミックスドシグナル設計向けEDAツールを手掛ける、米Tanner EDAは、新製品「S-Edit」のリリースを発表した。
プレスリリース：http://www.tanner.com/EDA/_PDF/PR_2006/PR_03-08-06.pdf（英文）
新製品「S-Edit」は、アナログ/ミックスドシグナル設計向けの回路図設計フロントエンド環境で、回路図入力をベースに、ネットリストの入出力、Spice/EDIF/Verilo/VHDLのエクスポート、シミュレーション波形と回路図のクロスプロービング、エディティング、ルールチェックなど豊富な機能を備えており、同社既存のレイアウトツール「L-Edit Pro」やシミュレータ「T-Spice」と組み合わせて利用する事で統合的なアナログ/ミックスドシグナル設計環境を構築することができる。
また、ケイデンスやメンター・グラフィックスの回路図設計ツールからEDIFデータを取り込む事も可能で、設計全体の約60％に相当するフロントエンドプロセスの生産性向上と、低コスト化を実現できるとしている。
「S-Edit」のライセンスは、ノードロック形式とフローティング形式の2種類が用意されており、動作環境は同社の他社製品と同様Windows環境のみ。米国での販売価格は3500米ドルからとなっている。
尚、Tanner社製品に関する詳細および国内取り扱い状況については、タナーリサーチジャパン株式会社にお問い合わせ下さい。
※Tanner社既存製品に関する概要はこちら
https://www.eda-express.com/catalog/?m=comp&cn=1790
※タナーリサーチジャパン株式会社
http://www.tanner.jp/EDA/default.htm
2006.03.11
2006年3月8日、シノプシスは、IBMの「IBM PartnerWorld Beacon Awards2006」にて、同社の製品とサービスが「Best IBM Power Architecture Solution」として賞を獲得したと発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2006/snps_wins_ibmaward_pr.html（英文）
「IBM PartnerWorld Beacon Awards」は、IBMが優れたビジネス・パートナーに贈る賞で、今年は計36のカテゴリに対し862のノミネートがあり、IBMの経営陣、業界のジャーナリストおよびアナリストらによって各カテゴリの受賞者が選出された。
シノプシスは、顧客であるBroad Reach Engineering社によって「Best IBM Power Architecture Solution」部門にノミネートされ、設計用IPの「DesignWare IBM PowerPC 4xx Star IP Cores」と設計サービス「Synopsys Professional Services」が、ファイナリストのWind RiverとMontaVistaを抑え賞を獲得した。
シノプシスのPowerPC IPは、IBM PowerPCと100％の互換性を持ち、IBM以外のプロセス・テクノロジへも容易にインプリメントすることが可能で、生産性、コスト、TATなどの面でPowerPCを用いるSoC開発に大きく寄与する。また、それら設計を包括的にサポートするシノプシスのデザイン・コンサルティング・サービスも高く評価されている。
シノプシスを含む「Beacon Award」の各受賞者は、3月12日からラスベガスで開催される「IBM PartnerWorld 2006 Conference」で表彰される予定だという。
※「IBM PartnerWorld Beacon Awards2006」
http://www-1.ibm.com/partnerworld/pwhome.nsf/weblook/pub_awards_pwbeacon_nom.html
※シノプシス
http://www.synopsys.co.jp
※Broad Reach Engineering
http://www.broad-reach.net
2006.03.11
2006年3月8日、MATLAB関連のESL設計ツールを提供する米Catalytic社は、同社のMATLAB高速シミュレータ「Catalytic RMS」を米Doradus Technologiesが採用したと発表した。
プレスリリース：http://www.catalyticinc.com./literature/Doradus-News-Mar06.pdf（英文）
Catalyticは、2001年に設立されたシリコンバレーに本拠を置くEDAベンチャー。創設者であるRandy Allen博士は、コンパイラ技術の専門家として20年以上のEDA業界のキャリアを持ち、シノプシスや現Forte社の前身SynApps社に在籍していたこともある。
Catalyticのターゲットは、MATLABを用いた信号処理設計のインプリメントフローで、ソフトウェア開発者とハードウェア開発者の両者に、アルゴリズム開発後のインプリメントを支援するポイントツールを提供している。
今回、コミュニケーション技術の研究開発やIP、SoC設計を手掛ける、米Doradus Technologiesが採用した「Catalytic RMS」は、MALTABコードを高速にシミュレーションできるハードウェア開発向けのツールで、MATLABコードをCコードに書き換えることなく、MATLAB環境よりも10?1000倍高速なシミュレーションが可能。Doradus TechnologiesがデジタルTV放送で用いられる「8-VSB receiver model」のシミュレーションに「Catalytic RMS」を使用したところ、MATLAB環境よりも30倍以上高速なシミュレーションを実現できたという。
その他、「Catalytic RMS」には、アルゴリズムの浮動小数点を固定小数点化できる機能も備えられているほか、MATLAB環境にシームレスに接続することも可能で、ハードウェアをターゲットとしたアルゴリズム・シミュレーションを強力に支援している。
またCatalyticは、「Catalytic RMS」のほかにハードウェア・ターゲットの「Catalytic MMG」のリリースを予定中。このツールはMATLABコードから検証用のビット・アキュレートなCコードを自動生成する機能を備える予定だという。
尚、「Catalytic RMS」の米国販売価格は、1年間ライセンスで15000米ドルから。現在のところCatalytic社製品の国内販売代理店は存在していない。
※Catalytic
http://www.catalyticinc.com
2006.03.10
2006年3月9日、SystemVerilogからの動作合成ツールを手掛ける、米Bluespec社は、新たに450万ドルの資金を調達したと発表した。
プレスリリース：http://www.bluespec.com/news/BluespecFunding030906.htm（英文）
今回Bluespecに投資を行ったのは、既存の出資者であるAtlas VentureとNorth Bridge Venture Partnersの2社で、両社の累計投資額はこの第二ラウンドを含め1300万ドルとなる。
Bluespecは、今回調達した資金は、セールスやサービスの拡大などの運転資金に充てる予定としている。
Bluespecの提供する「ESL synthesis toolset」は、既存のC言語をベースとした動作合成ツールとは大きく異なり、SystemVerilogをベースとしている。複雑なデータパス回路や制御回路を含む幅広いアプリケーションに対応可能で、人手設計のRTL以上の合成品質を誇るという。
製品は「印象的な割合」で半導体設計チームによって採用されているとの事で、今年2月にもモバイル半導体大手3社によって採用された事を発表したばかり。CEOのShiv Tasker氏は、製品の品質、ブランド力、強固な経営体制など、ビジネスの成長に向けた次なるフェーズへの準備はできていると語っている。
尚、未だ日本国内にBluespecの販売代理店は存在していない。
※関連ニュース「モバイル半導体大手3社が米BluespecのESLツールを採用」
https://www.eda-express.com/news/?m=p&idno=337
※Bluespec
http://www.bluespec.com/index.htm
2006.03.10
2006年3月7日、回路図生成やネットリスト解析ツールを手掛ける、独Concept Engineering社は、国内レイアウトツール大手のジーダットとOEM契約を結んだ事を発表した。
プレスリリース：http://www.concept.de/press_jedat.html（英文）
両社のOEM契約は、Concept Engineeringの「Nlview Widgets」および「T-engine」をジーダットにOEM供給するというもので、これら2製品は、ジーダットのレイアウトツール「α-SX」シリーズに取り込まれる予定となっている。
Concept Engineeringの「Nlview Widgets」は、回路図生成、ビューワ、デバッグツールなどEDAツールのGUI開発のためのコンポーネントで、もう一つの「T-engine」は、トランジスタ・レベルの回路図を自動生成するスケマティック・ジェネレータ。この両製品が「α-SX」に取り込まれると、「α-SX」ユーザは自動生成されるトランジスタ・レベルの回路図を「α-SX」上で編集できるようになり、高度なGUIでレイアウト能力を高めることができるという。
※「α-SX」に関する詳細は、株式会社ジーダットにお問い合わせ下さい。
※株式会社ジーダット
http://www.jedat.co.jp
※Concept Engineering
http://www.concept.de
2006.03.09
2006年2月28日、図研は、Alteraの「ACCESS Program」に参加した事を発表した。
プレスリリース：http://www.zuken.com/news/press0602-Altera.asp（英文）
Alteraの「ACCESS Program」は、AlteraのFPGA開発環境「Quartus II」を取り巻くサードパーティツールベンダが参加するAlteraとの協業プログラムで、「Quartus II」とサードパーティーツールの相互運用性の向上を目的としたもの。
図研は、この「ACCESS Program」に参加する事により、PCB設計ツールの次世代FPGA対応を進め、PCB設計の部分でAlteraの開発環境における自社ツールの能力強化を進めていくとしている。
※図研 http://www.zuken.co.jp
※海外ZUKEN http://www.zuken.com/default.asp
※Altera http://www.altera.co.jp
2006.03.09
2006年3月6日、ESLツールベンダ大手のコーウェアは、「Platform-driven ESL Design」を実現するSystemCベースの既存の製品ファミリを、一つの製品ラインナップに統合する事を発表。既存の製品名を一新した。
プレスリリース：http://www.coware.co.jp/news/2006/2006.03.062.html
コーウェアはこれまで「ConvergenSC」を核に、SystemCベースのHW/SW協調設計・協調検証やSoCのアーキテクチャ探求のニーズに対応し、それに付随するカスタムプロセッサ設計やアルゴリズム設計についても、「LISATek」や「SPW」といった製品を提供する事で対応を進めてきた。
しかしここ数年、民生機器における製品アーキテクチャの複雑化に伴い、個別の製品開発よりも様々な製品への適用が可能な「製品プラットフォームの開発」に注力する企業が増加。それらのニーズに対応する既存製品をベースとしたコーウェアの「Platform-driven ESL Design」ソリューションは、費用対効果に優れ、すでにESL設計における大きな一つの流れとなっている。そのような背景をふまえ、今回コーウェアは、ESL設計ソリューションとしての統一された環境構築を目指し、既存の製品および技術を「Platform-driven ESL Design」ソリューションの環境下に統合した。
コーウェアの「Platform-driven ESL Design」ソリューションは、プラットフォームベース設計を効率良く行うためのSystemCベースのESLソリューションで、その導入によってシステムレベル設計における様々な問題を解消することができる。中でも大きなメリットと言えるのは「トランザクションレベル・モデルの再利用性」で、SystemCトランザクションレベル・モデルで構築した開発プラットフォームを、トランザクタを用いる事で設計の各プロセス/各抽象度で利用することが可能。更に、バスやトランザクタを入れ替える事によって、その開発プラットフォームを他の設計プロジェクトへ再利用することもできる。これにより、これまで設計プロジェクト毎に様々な抽象レベルで作成されてきた、非効率なプラットフォーム開発を無くし、生産性の向上と同時に開発コストの削減も可能となる。
また、プラットフォームの構築は、用意される様々なライブラリやサンプルによって包括的に支援されるほか、カスタムプロセッサや信号処理アルゴリズムの開発、開発したそれらモデルのプラットフォームへの取り込みも、同一の環境下でシームレスに行う事が可能。設計者は、これらの技術を組み合わせ、より効率よくプラットフォームアーキテクチャをモデリングし、システム・パフォーマンスの評価と最適なアーキテクチャの探求を行う事ができるようになる。
コーウェアの発表した新しい製品ラインナップの各製品名は、以下の通り。
■CoWare Platform Architect (旧ConvergenSC Platform Architect):
プラットフォーム全体のモデリングとパフォーマンス解析を行うためのSystemCベースの
HW/SW協調設計、協調検証環境
■CoWare Model Designer (旧ConvergenSC Model Designer):
IPブロックを設計・検証するためのSystemCベースモデリングおよびシミュレーション環境
■CoWare Model Library (旧ConvergenSC Model Library):
プラットフォームで使用される汎用プロセッサ、バス、ペリフェラルモデルの豊富なライブラリ群
■CoWare Processor Designer (旧LISATek Processor Designer):
プラットフォームに取り込めるカスタムプロセッサやプログラマブル・ハードウェア・アクセラレータの
開発環境
■CoWare Signal Processing Designer (旧SPW):
複雑な信号処理アルゴリズムの設計および解析を行うアルゴリズム開発環境。
開発したアルゴリズムをSystemCブロックとしてエクスポートし、プラットフォームに取り入れることが可能。
その他、コーウェアは、今回の発表と合わせて「Platform-driven ESL Designソリューション」に関連する3件の発表を行っている。
CoWare Signal Processing Designer(旧SPW)をベースにした、高度なワイヤレスアプリケーション向けのPlatform-Driven ESL Designフローをリリース
http://www.coware.co.jp/news/2006/2006.03.061.html
ARM社との契約を延長し、ARM 7、ARM 9、ARM10、ARM11、Cortexなど各ARMプロセッサのSystemCモデルをユーザに引き続き提供。今後ARM社によって開発されるIPに関してもタイムリーにリリース
http://www.coware.co.jp/news/2006/2006.03.063.html
アルゴリズム開発ベンダiDeaWorks社と複数年OEM契約により、H.264をはじめとしたCoWare Signal Processing Designer（旧SPW）向けの複雑なアルゴリズムリファレンスモデルをサポート
http://www.coware.co.jp/news/2006/2006.03.064.html
※「Platform-driven ESL Design」ソリューションに関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp/
2006.03.09
2006年3月6日、欧州の独立研究機関IMECは、進行中の「multi-mode multi-media (M4) 」研究開発プログラムについて、米コーウェアとのコラボレーションを延長し、新たに仏Arterisと米メンター・グラフィックスを迎え入れることを発表した。
プレスリリース：http://www.imec.be/wwwinter/mediacenter/en/DATE2006.shtml（英文）
IMECの「M4」プログラムは、次世代のマルチモード・マルチメディア・システムに関する研究開発プログラムで、マルチプロセッサ・プラットフォームにおける設計や検証の問題解決にも取り組んでいる。
コーウェアは同研究開発の中で、マルチプロセッサをベースとした複数規格に対応するワイヤレス・プラットフォームのデザイン・フローの策定と最適化を求められており、引き続き研究開発を継続。新たに加わるArterisとメンターは、それぞれ得意分野の技術を生かし、複数プロセッサをベースとした次世代デバイスのオンチップ・ネットワークの基盤構築や、検証プロセスにおけるエミュレーション技術の提供などを行うという。
※IMEC(Interuniversity MicroElectronics Center)
http://www.imec.be/ovinter/static_general/start_en_flash.shtml
※コーウェア株式会社
http://www.coware.co.jp
※Arteris
http://www.arteris.com
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2006.03.09
2006年3月6日、デバッグおよび解析ツールを手掛ける、米Novasは、デバッグ向けの新製品「Siloti」のリリースを発表した。
プレスリリース：http://www.novas.com/.docs/rid/10072/pg/10048（英文）
新製品「Siloti」は、特許申請中の独自技術「visibility enhancement technology」によって、従来は識別出来なかった信号を可視化することが可能で、これまで信号の可視化が難しかった設計の下流工程におけるシミュレーション、エミュレーション、プロトタイピング、シリコン・デバッグなどのメソドロジーを改善する事ができる。
具体的には、「Siloti」はNovasのデバッグツール「Verdi」やサードパーティのシミュレータ、エミュレーションおよびプロトタイピングツールと連動し、検証結果の信号データを解析、不明とな情報も自動的に抽出可能で、信号データと元のRTL記述の相関表現をグラフィカルに行う事ができる。これにより、誤動作の発見から、その原因を追求し修復するというプロセスを短時間で迅速に進めることが可能となり、結果として検証・デバッグ工数を大幅な削減を実現する。
Novasによると「Siloti」の最初のユーザは、ハードウェア・エミュレーションに「Siloti」を用いる事でデバッグサイクルを約4分の1に短縮、デザインの可視化性も5倍程度改善されたという。
尚、この「Siloti」ファミリは、全ての機能を備える「SilVE」とシミュレーションをターゲットにした機能限定版「SimVE」の2種類の製品がラインナップされており、すでに製品は出荷中。米国での販売価格は65000ドルからとなっている。
日本国内での取り扱いについては、Novas社製品の販売代理店ノバフロー株式会社にお問い合わせ下さい。
※Novas Software
http://www.novas.com
※ノバフロー株式会社
http://www.novaflow.co.jp/index.htm
2006.03.08
2006年3月7日、ARMは、AMBA 3 AXIファブリックをベースとしたSoCの設計と検証を高速化するAMBA 3 AXIアサーションのリリースを発表した。
プレスリリース：http://www.jp.arm.com/pressroom/06/060307.html
リリースされたアサーションは、SystemVerilog Assertions（SVA）形式とOpen Verification Library（OVL）形式の2種類で、これらはARMのWebサイト上で公開されており、ロイヤリティやライセンス料金を払うことなく、ソース形式で入手することができる。
※ダウンロードサイト： http://www.arm.com/products/solutions/amba_3_axi_pc.html
※AMBA 3 AXIアサーションに関する詳細は、アーム株式会社にお問い合わせ下さい。
http://www.jp.arm.com/
2006.03.08
2006年3月7日、メンター・グラフィックスは、メンターのDFMソリューションを拡大する新製品「Calibre LFD （Litho-Friendly Design）」のリリースを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060307.html
発表された「Calibre LFD」は、プロセスの変動をとらえてレイアウトの確実性を高めることができるツールで、レイアウト設計者が設計の早い段階で、特定のリソグラフィック・プロセス・ウィンドウ下でどのようにレイアウトが描画されるかを確認することが可能。
具体的には、ファウンドリやファブから提供される「LFD」キットを用いたシミュレーションと、プロセス変動に対する設計の耐性計算によって描画の可能性を判別する仕組みで、異なるレイアウトを比較し、プロセス変動の影響を受けにくい設計のトレードオフを判断することができる。
※「LFD」キット：データベース化されたエネルギー、ドーズ量、マスク・バイアス条件、RET設定、プロセス・モデル、チェック対象となるパラメタライズ可能なルール等が含まれる
メンターは、今年1月にもRET(Resolution Enhancement Technique)検証ツール「Calibre OPCverify」を発表したばかりで、今回の「Calibre LFD」のリリースも含め、65nmプロセスに向けたDFMツール戦略に相当な力を注いでいる。
※「Calibre LFD」に関する詳細は、メンター・グラフィックス・ジャパンにお問い合わせ下さい。
http://www.mentorg.co.jp
2006.03.07
2006年3月6日、SystemCアサーションツールを手掛ける、米JEDA Technologiesは、開発したOCP-IPコンプライアンスチェッカーをOCP-IPに寄贈することを発表した。
プレスリリース：http://www.jedatechnologies.net/base/?q=node/156（英文）
JEDAは、サンマイクロシステムズで検証用言語「Vera」を開発したチームが創設者となる2002年設立のEDAベンチャーで、現在、OCP-IPの「System Level Design and the Verification working groups」に参加している。
今回、JEDAが提供を発表したOCP-IPコンプライアンスチェッカーは、同社のSystemCアサーションツール「NSCa」を用いて作られたもので、SystemCの設計および検証環境に簡単に接続する事が可能。当然ながら、OCP-IPのコンプライアンスチェックに準拠しており、シミュレーション中にOCPインタフェースをモニターし、プロトコル・コンプライアンスのチェックおよびエラーレポートを行うほか、OCPプロトコルに対するテストベンチのカバレッジも計測することができるという。
尚、JEDAの提供するSystemCアサーションツール「NSCa」は、SystemCアサーションをベースとした検証環境で、アサーションの作成とそれを用いたシステムレベルの検証・デバッグを包括的にサポート。SVA（SystemVelirogAssertions）を変換して利用する為のトランスレータ「NBridge-SVA」も用意されている。
今回寄贈が発表されたOCP-IPコンプライアンスチェッカーは、JEDAのホームページより無料でダウンロードすることが可能で、合わせて「NSCa」の無料評価版もダウンロードできる。
ちなみに「NSCa」のライセンス価格は25000米ドルからで、日本国内の販売代理店は未だ存在していない。
※JEDA Technologies
http://www.jedatechnologies.net/base/?q=
※OCP-IP
http://www.ocpip.org/home
2006.03.04
2006年2月28日、アイピーフレックスは、ダイナミック・リコンフィギュラブル・プロセッサ「DAPDNA-2」の統合開発環境「DAPDNA-FW II」の新バージョンv2.6と、DAPDNA-2を搭載した新製品PCアクセラレータボード「DAPDNA-PA1」の発売を発表した。
プレスリリース：http://www.ipflex.com/jp/4-corporate_profile/pr_060228.html
DAPDNA-2の開発環境「DAPDNA-FW II」は、DAPDNA-2上のアプリケーション開発の全プロセスをカバーする統合開発環境で、アルゴリズムデザインから実デバイス上での検証まで対応。2005年12月の時点で200ライセンスの販売実績を持つ。
「DAPDNA-FW II」の内部には、2種類のコンパイラが搭載されており、拡張C言語「Data Flow C (DFC)」による開発と、GUI形式で演算器の配置配線を行う「DNA Designer」による開発が可能。さらに「MATLAB/Simulink」との協調設計機能を備え、アルゴリズム開発から「DAPDNA-2」へのインプリメントをシームレス進めることができる。
今回発表されたバージョンアップでは、MATLAB/Simulink環境で使用可能なDNA Designer用ライブラリの追加や、Simulink環境とDAPDNA-FW II環境のRealtime-Link機能の追加など、MATLAB/Simulinkとの協調設計機能が強化されたほか、DNA Designer用ライブラリをDFCから呼び出す機能が追加され、DFC設計の効率化が図られている。
また、新たに発売されたPCアクセラレータボード「DAPDNA-PA1」は、PC上でのアプリケーション開発を効率化できると同時に、そのまま量産用システムに組み込む事も可能で、開発期間とコストを大幅に削減できるとしている。
アイピーフレックスは、プロセス・テクノロジの進化やアプリケーションの高機能化など、同社ソリューションに対する追い風もあり、周波数に依存せずに実現できる並列処理機能と回路構成を動的に切り替えるダイナミック・リコンフィギュラブル技術という2つの大きなメリットを武器に、採用実績も幅広く増加。特殊な研究用途に限らず、ネットワーク機器、オフィス機器、医療機器など汎用製品に向けての適用も進み、ネット放送向けSTBをターゲットにした「DAPDNA-CE」の開発がNEDOのプロジェクトとして採択されたばかり。今年の初夏には、イメージ機器をターゲットとした「DAPDNA-IMS」のリリースが予定されているほか、新アーキテクチャを採用した次世代プロセッサ「DAPDNA-3（開発コードネーム）」の開発も進められているという。
アイピーフレックスによると、開発環境の面では引き続き「DAPDNA-FW II」の機能強化を進め、今後は浮動小数点やマルチコアなどにも対応する予定で、ダイナミック・リコンフィギュラブル・プロセッサの普及に向け、「Software to Silicon」をキーワードに、ANSI-C言語ライクな設計環境の構築を目指すとしている。
※「DAPDNA-FW II」に関する詳細は、アイピーフレックス株式会社にお問い合わせ下さい。
http://www.ipflex.com/jp/
2006.03.03
2006年3月2日、カバレッジを中心としたRTL検証環境を手掛ける、英TransEDAは、同社のカバレッジ検証ツール「Assertain」が「IEEE 1850 PSL」をサポートしたことを発表した。
※PSL：Property Specification Language
プレスリリース：http://www.transeda.com/news/view.php?id=78（英文）
「Assertain」は、今年1月にリリースされたばかりのTransEDAの新製品で、同社がこれまで提供していた検証ツールラインナップ「Verification Navigator」シリーズの後継シリーズ。「Assertain HDL」、「Assertain ABV」、「Assertain VCM」の3製品がラインナップされており、HDLのコードチェックやRTLシミュレーションのカバレッジ解析のほかに、アサーションのチェックやカバレッジ解析、テストベンチの最適化など検証品質向上のための各種機能を備えている。
これまで「Assertain」は、VHDL、 Verilog、SystemVerilogの3種類の言語をサポート。今回のPSLのサポートによってSVA（SystemVerilog Assertions）に加え、PSLアサーションのチェックやPSLアサーションによる検証のカバレッジ解析などにも対応できるようになるという。
尚、PSLに対応した「Assertain HDL」と「Assertain ABV」は既に出荷中。「Assertain HDL」の定価は年間ライセンスで、16000米ドルからとなっている。
※「Assertain」に関する詳細は、日本トランスEDA株式会社にお問い合わせ下さい。
http://www.transeda.com/contacts/asia.php
※「Verification Navigator」シリーズの製品概要はこちら
https://www.eda-express.com/catalog/?m=comp&cn=1880
2006.03.03
2006年3月1日、組み込みシステムの仮想プロトタイピング環境を手掛ける、米VaST Systems Technologyは、ARM1136、ARM1156、ARM1176のバーチャル・プロセッサ・モデルのリリースを発表した。
バーチャル・プロセッサ・モデルは、VaSTの提供する仮想プロトタイピング環境の核となるもので、これを用いた仮想システム・シミュレーションによって、ハードウェア無しでもソフトウェアおよびプロセッサの動作を確認することが可能。ターゲット・コードを最高200MIPSという超高速でシミュレーションできる。
VaSTによると、VaSTの仮想プロトタイピング環境は、無線、コンシューマ製品、テレコム関連、自動車など幅広いユーザに使用されており、無線分野におけるARMの普及に伴って、ARMのバーチャル・プロセッサ・モデルのニーズが増大したという。
尚、VaSTは、ARM7、ARM9、ARM11のほかに、StarCoreのDSPモデルやMIPS、NEC、ルネサス、東芝など各社のバーチャル・プロセッサ・モデルを用意している。
※VaST Systems Technology
http://www.vastsystems.com
