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2006.05.23
2006年5月22日、STARC（株式会社半導体理工学研究センター）と米Simucad Design Automation社は、両社で共同開発したアナログ設計向けのプロセス・デザイン・キット（PDK）を発表した。
プレスリリース：http://www.simucad.com/news/2006_05_22_01.html（英文）
発表されたプロセス・デザイン・キット（PDK）は、STARCの90nmチップ試作サービス「スターシャトル」で導入されるもので、Simucad社の回路シミュレータ及びアナログIC設計環境で利用可能な、「スターシャトル」向けのSPICEモデル、シンボル、ルール・デッキ、パラメタライズド・セル（P-Cell）などが含まれる。これを利用することにより、「スターシャトル」の顧客は、容易かつ高品質なアナログIP設計環境を素早く立ち上げることが出来るようになるという。
このプロセス・デザイン・キットは、STARCから「スターシャトル」の顧客とSTARCのメンバーに無償で提供され、Simucadの各種アナログ設計ツールは、国内代理店の株式会社シルバコ・ジャパンから販売される。
※「スターシャトル」に関する詳細は、株式会社半導体理工学研究センターにお問い合わせ下さい。
http://www.starc.jp/starshuttle/ShuttleTop.htm
※Simucad社製品の詳細は、株式会社シルバコ・ジャパンにお問い合わせ下さい。
http://www.silvaco.co.jp
※Simucad Design Automation
http://www.simucad.com
2006.05.23
2006年5月19日、国産ワークステーションベンダのプロサイドは、64ビットAMD Opteron Dual-coreプロセッサ対応の新型ワークステーション「edAEW832C5」を発売した。
製品関連ページ：http://www.proside.co.jp/product/detail.php?id=64718
「edAEW832C5」は、同社のEDAツール向けワークステーション・ラインナップの最高位機種で、EDAツールを用いたLSI設計業務を想定して開発された製品。メモリのバリデーション(適応検証)から始まり、長時間に渡る出荷前システム総合エージング検査が実施されており、既存のEDA向けワークステーション同様、マシンの安定性には絶対的な自信を誇っている。
「edAEW832C5」は、Dual-coreの64ビットAMD Opteronプロセッサを計8個搭載し、16 Coreの高速処理能力を実現。メモリは最大128GBまで搭載可能で、大規模設計データの高速一括処理が可能な他、64ビットLinux検証も万全で、既存64ビットのEDAツールをそのまま利用することができる。
プロサイドでは、今回の「edAEW832C5」の発売にあたり、株式会社シルバコ・ジャパンの協力により、米Simucad社の回路シミュレータ「SmartSpice」を用いたベンチマークを実施。「edAEW832C5」ほか既存製品を用いて、1Coreから16Coreまでのシミュレーション速度の比較を行った。
フラット・パネル・ディスプレイ、エンベデッドSRAM、DC-DCコンバータをサンプルとしたベンチマーク結果によると、1Coreによる結果に対し16Coreによる結果は、2.8倍?6.9倍のスピードをマーク。最大で検証時間を86％短縮することができたという。
※ベンチマーク結果の詳細：http://www.proside.co.jp/product/edaew/silvaco.php
尚、「edAEW832C5」は既に販売中で、マシン構成はユーザの要望に応じてカスタマイズ可能。基本構成は以下の通り。
■CPU：AMD Opteron モデル 880 (2.40GHz、940pin、L2 1MB)×8
■メモリ：128GB (4GB DDR266 ×32枚)
■グラフィック：オンボード (ATI RAGE XL 8MB)
■HDD：250GB (7&knm200rpm、SATA) ×1
■ドライブ：DVD-RW (ATAPI) ×1
■イーサネット：オンボード (1000BASE-T)×2
■ケース：5Uラックマウントorタワー
■電源：2000W
※EDA向けワークステーション「edAEW832C5」に関する詳細は、プロサイド株式会社までお問い合わせ下さい。
http://www.proside.co.jp
2006.05.22
2006年5月22日、メンター・グラフィックスは、同社のDFMソリューション「Calibre」シリーズの各ツールが、TSMCの65nmテクノロジをサポートすると発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060522.html
Calibre Design-to-Siliconプラットフォームが提供する統合DFMソリューションには、以下のツールが含まれており、TSMCの65ナノメータ・テクノロジで許容できる歩留まりの達成を可能にするという。
◆Calibre LFD：リソフレンドリ設計のための機能を提供
◆Calibre YieldAnalyzer：クリティカル・エリアならびに推奨ルールを解析
◆Calibre YieldEnhancer：自動的なレイアウト改良を実行
◆Calibre xRC：DFMを考慮したシリコン・モデリングを実現
特に、「Calibre LFD」ツールは、初期の設計段階でリソグラフィ・プロセスの変動をどのように考慮するかという緊急課題に対応した製品で、「Calibre LFD」によって、設計者はよりロバストでリソグラフィック・プロセス・ウィンドウの影響を受けにくい設計を実現するためのトレードオフ意思決定を行うことができる。
また、設計者は、DRCキットと同様の形で提供される「LFDキット」用いてシミュレーションを行い、特定のリソグラフィック・プロセス・ウィンドウにおいてレイアウトがどのように描画されるかを検証することが可能。これによりレイアウト設計段階で「ホットスポット」を見つけ出すことができ、設計に対して「LFDクリーン」なサインオフを達成できるようになる。
※「Calibre」シリーズの各製品に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※TSMC（Taiwan Semiconductor Manufacturing Company）
http://www.tsmc.com
2006.05.22
2006年5月22日、シーケンシャル等価性検証を行うESLツールを手掛ける、米Calypto Design Systems社は、同社製品「SLEC」の新バージョン2.0をリリースした。
プレスリリース：http://www.calypto.com/news/SLEC20.html（英文）
Calypto社の「SLEC」は、システムレベルのモデルと、その機能が実装されたRTLとの間のシーケンスの違いを、テストベンチやアサーションを用いる事無く検証する事ができる等価性検証ツールで、C/C++、SystemC、VHDL、Verilog-HDLをサポートしている。
今回のバージョンアップでは、「SLEC」のコア・テクノロジーである、デザインのシーケンス（順序回路）変更や抽象化を処理する「シーケンシャル・アナリシス：sequential analysis」エンジンが大幅に拡張され、等価性検証キャパシティが従来の「SLEC 1.0」と比較して100倍にも向上された。
システムレベル設計とサイクル精度のRTL設計で機能比較を行う場合、一般的にデザイン内部のシーケンス（順序回路）は大きく異なり、システムレベルでの検証結果をRTL検証に生かすことが難しい。「SLEC」は、独自の特許技術「シーケンシャル・アナリシス」によって、このギャップを越えた等価性検証を実現しており、上流検証結果を後工程で最大限有効利用する事が可能。システムレベル・モデルをリファレンス・モデルと位置付けることができる。
また「SLEC」は、RTL同士の検証。即ち、RTLと最適化後のRTLとの機能等価性をチェックすることも可能で、既に検証済みのRTLをベースに、膨大な検証時間を懸念することなくRTLの最適化（パイプライン処理、リソースシェアリング、リタイミング、パワーの最適化など）、性能向上に取り組む事ができる。
その他、今回のバージョンアップでは、検証時間の大幅な短縮と、不一致発見時の反例出力機能の改善も施されており、機能等価性検証後のデバッグ作業も効率化されたという。
尚、「SLEC 2.0」は既に出荷が開始されており、ライセンス価格は17万5千米ドルから。7月24日から開催される第43回DACにてデモが披露されるという。
※「SLEC 2.0」に関する詳細は、カリプト・デザイン・システムズ株式会社にお問い合わせ下さい。
http://www.calypto.com/contact/
※Calypto Design Systems inc.
http://www.calypto.com
2006.05.19
2006年5月17日、ケイデンスは、ケイデンスのデバイス及びインターコネクト・モデル、設計フロー及びDFMテクノロジが、TSMCの65ナノメーター・プロセス・テクノロジに対応したことを発表した。
※DFM：design for manufacturing
プレスリリース：http://www.cadence.co.jp/news/h18-05-18.html
今回のケイデンスの対応により、TSMCから65nmプロセスへの対応が実証された「QRC Extraction」のテクノロジ・ファイル及び「Virtuoso Spectre Circuit Simulator」のデバイス・モデルが提供される。
また、TSMCの65nmプロセスに統合されたケイデンスのDFMテクノロジには、TSMCの各プロセスに特有の製造データが組み込まれた「critical area analysis (CAA)」、「lithography process checking (LPC)」、「CMPモデリング技術」が含まれており、これらのテクノロジによって複雑な65ナノメーターSoCにおける設計生産性を向上できるという。
※日本ケイデンス・デザイン・システムズ
http://www.cadence.co.jp
※TSMC（Taiwan Semiconductor Manufacturing Company）
http://www.tsmc.com
2006.05.19
2006年5月15日、ARMは、カリフォルニア州サンノゼで開催されたスプリング・プロセッサ・フォーラムで、組み込み向けの次世代プロセッサ「Cortex-R4」を発表した。
プレスリリース：http://www.jp.arm.com/pressroom/06/060518.html
「Cortex-R4」は、次世代の携帯電話、ハードディスク・ドライブ、プリンタ、車載機器設計などの組み込み市場をターゲットとする新しいプロセッサで、論理合成可能なソフトコアとして提供される。
ARMの「Cortex」ファミリは、既にローエンドの組み込み用と位置づける「Cortex-M3」と、ハイエンド・アプリケーションに特化した「Cortex-A8」が提供されており、今回新たに発表された「Cortex-R4」は、既存の「Cortex」製品の中間に位置する組み込み向けプロセッサとなる。
「Cortex-R4」は、組み込み市場の多様なニーズに対応するため高性能な32ビットRISCプロセッサで、最新のARMv7命令セットをベースに2命令を同時発行可能なスーパースカラー構造でパイプライン段数は8段というアーキテクチャとなっている。
「ARM Artisan Advantage」ライブラリをベースとして性能で最適化した90nm実装では、600 Dhrystone MIPS以上の性能を発揮し、実装面積で最適化した90nm実装では、占有面積1mm2未満、消費電力0.27mW/MHz未満にて実装可能で、高性能ながらコストと消費電力の削減を実現できる。
ARMによると「Cortex-R4」プロセッサは、既にライセンスを供与が開始されており、既に米ブロードコム社を含め3社のリード・ライセンシを獲得しているという。
また、「Cortex-R4」プロセッサ用の命令セット・シミュレータや「Cortex-R4」に対応する「RealView」開発環境は、現在、リード・ライセンシおよび既存ライセンシに提供しているほか、要望に応じて一般にもリリース中。その他、ARM既存のパートナーである大手EDA、RTOS、ツール・ベンダらも「Cortex-R4」プロセッサのサポートを表明している。
※「Cortex-R4」に関する詳細は、アーム株式会社にお問い合わせ下さい。
http://www.jp.arm.com
2006.05.19
2006年5月、米Silicon Canvas社の国内販売代理店ノバフロー株式会社は、ルネサステクノロジがSilicon Canvass社の「LakerT1」を採用したことを発表した。
ノバフロー社関連Webページ：http://www.novaflow.co.jp/03_La_user_no_koe1.htm#RUNE
「LakerT1」は、テストチップ開発用の設計プラットフォームで、テストチップ開発サイクルを一桁以上短縮すると同時に、人的エラーによるマスクおよびウェハのリスピンリスクを回避することができる。
発表によると、ルネサステクノロジは、「LakerT1」をロジックプロセス開発用のTEG設計に採用。「LakerT1」の多量TEGの自動生成機能と既存TEGをインポートすることができるGUIベースのパラメータ設定機能、ユーザ要求に沿ったドキュメントの自動生成機能などが導入のポイントになったとしている。
※TEG：Test Elementary Group 製品のコア機能をテストするためのテストチップ。
今回の「LakerT1」の導入に伴い、ルネサステクノロジは、ノバフロー社、Silicon Canvas社のサポートを基に「LakerT1」のライブラリを完成。これによりTEG設計効率の大幅な向上が実現できたという。
「LakerT1」には、テストストラクチャのパラメタライズ、テストライン・マネージメント、テストライン・リアライゼーション、テストチップ・ドキュメントの自動生成といった機能が装備されているほか、オープン・インターフェイスによる3rdパーティ・ソリューションとの統合も可能。メンター・グラフィックス社の「Calibre/CalibreRVE」とのダイレクトリンク機能も備え、デザインルールチェックのエラー修正時間を短縮することができる。
※「LakerT1」に関する詳細は、ノバフロー株式会社にお問い合わせ下さい。
http://www.novaflow.co.jp
※Silicon Canvass inc.
http://www.sicanvas.com
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2006.05.18
2006年5月16日、フォルテ・デザイン・システムズは、同社の動作合成ツール「Cynthesizer」の新バージョンv3.1をリリースした。
「Cynthesizer」は、SystemCを入力とする動作合成ツールで、豊富な合成機能に加え検証環境も充実しており、「実用可能な動作合成ツール」として国内半導体大手をはじめ多数の導入実績を誇っている。
今回のバージョンアップは、「Cynthesizer」の機能強化と適用範囲の拡大を実現するもので、これまでASICユーザ専用と見られていた同ツールに新しくFPGA設計フローに対応する機能が追加された。これにより、ASICに限らずFPGAをターゲットとした動作合成も可能となり、設計者は、同一の動作記述からASICあるいはFPGAに向けたRTL記述を手に入れることができる。
「Cynthesizer」がサポートするFPGAは、AlteraおよびXilinxのデバイスで、今回の機能追加によってFPGAを用いた製品設計、ASICプロトタイプ開発などにも「Cynthesizer」の動作合成機能を適用できるようになる。
その他、今回のバージョンアップにおける主な新機能は以下の通り。
◆フォーマル検証の改善
RTL記述と論理合成後のゲート間のフォーマル検証を改善
◆フォルスパスの扱いの改善
フォルスパスの最小化により、論理合成を用いた設計フローを改善
◆新しいRTL記述スタイルのサポート
より良い論理合成結果を得るための新しいRTL記述スタイルの生成
◆SystemC 2.1v1のサポート
SystemCの正式リリース版であるSystemC 2.1v1をサポート
◆インターフェイス・モデルの機能追加
TLMモデルからのピンレベルのインターフェイスを自動合成可能なインターフェイス・モデルの機能を改善
尚、フォルテは6月より、無料のセミナー「Cynthesizer体験コース」を定期開催する予定で、「Cynthesizer」の機能説明と合わせて、サンプルデータを用いた動作合成やTLM検証の演習も実施するという。
※「Cynthesizer体験コース」開催予定：6月9日（金）午後1時?5時半
HDLabトレーニングルーム（新横浜）定員12名、参加費無料
※「Cynthesizer」に関する詳細は、フォルテ・デザイン・システムズ株式会社にお問い合わせ下さい。
http://www.forteds.com/japan
2006.05.18
2006年5月16日、シノプシスは、組み込みソフトウェア向けのバーチャル・プラットフォームを手掛ける、米Virtio社を買収したことを発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2006/snps_acqvirtio_pr.html（英文）
シノプシスは、今回獲得したVirtioのソフトウェア開発向け仮想プロトタイピング技術を、同社のシステム設計環境「System Studio」に組み合わせる事によって、組み込みソフトウェア開発の早期着手を実現できると考えており、今回のVirtioの技術の獲得は、ソフトウェア及びハードウェア開発の加速に向けて、インプリメンテーション、検証、IPと3つの面からソリューションを提供するという、独特のポジションを確立できるとしている。
組み込みシステム開発においては、ソフトウェアの開発工数が爆発的に増加する中、従来手法のようにハードウェアのプロトタイプを待っていてはソフトウェア開発が追いつかず、それら問題を解決するソフトウェアモデルによる仮想プラットフォームを用いた開発手法が注目を集めている。
同種のESLソリューションを提供する代表的なところでは、米コーウェア、米VaST Systems Technology、などが挙げられ、関連するESLツールが次々に登場してきている。ここのところ同分野では目だった動きの無かったシノプシスにとっては、今回の買収はESL分野への進出に向けた大きな一歩と言える。
Virtioは、1999年に米ナショナルセミコンダクターからスピンオフして設立された会社で、コア技術となる仮想プロトタイピング技術は、ナショナルセミコンダクターの研究所で開発されたもの。日本国内では、株式会社東陽テクニカが総代理店として同社製品の販売を行っていた。
2006.05.18
2006年5月15日、混在言語の検証およびASIC、FPGAデバイス向け設計ツールを手掛ける、米Aldec社は、ラティスセミコンダクター社が、HDLシミュレータ「Riviera」及び「Active-HDL」を、ラティスデバイス開発向け検証環境として認定したことを発表した。
プレスリリース：http://www.aldec.com/news/news_05_15_2006.htm（英文）
今回のラティスの認定により、両社の製品を使用しているユーザは、ラティスデバイスの実装時にラティスのFPGA専用設計環境「ispLEVER 6.0」と連携してAldecのHDLシミュレータを使用できるようになるほか、AldecのHDLシミュレータとMATLAB/Simulinkとの協調検証も利用できるようになるという。
Aldecは、先日も自社のHDLシミュレータとアルテラの設計環境「Quartus II」の統合を発表したばかりで、ここのところFPGAベンダの専用設計環境とのインテグレーションに力を注いでいる。
※関連ニュース：「米Aldec社のHDLシミュレータとアルテラの設計環境「Quartus II」がシームレスに接続」
https://www.eda-express.com/news/?m=p&idno=482
尚、Aldec社の「Riviera」及び「Active-HDL」は、株式会社ソリトンシステムズが長年、国内販売代理店として製品を供給している。
※「Riviera」及び「Active-HDL」に関する詳細は、株式会社ソリトンシステムズにお問い合わせ下さい。
http://www.soliton.co.jp
※Aldec社
http://www.aldec.com
2006.05.17
2006年5月16日、コンフィギュラブル・プロセッサを手掛ける米ARC Internationalと東芝は、コンフィギュラブル技術導入の国内外での拡大を狙いとする戦略的提携契約の締結を発表した。
プレスリリース：http://www.toshiba.co.jp/about/press/2006_05/pr_j1602.htm（東芝）
今回の契約の中心は、ARCの開発したGUIベースのコンフィギュレーションツール「ARChitect」のライセンスで、東芝は、自社のコンフィギュラブル・プロセッサ「MeP：Media embedded Processor」向けに、「ARChitect」のライセンスを取得。更に、「MeP」にも対応する次世代版「ARChitect」を共同開発することになった。
ARCのコンフィギュレーションツール「ARChitect」は、ARCコアのカスタマイズや周辺装置と他のIPとの統合をGUIベースで簡単に実行できる特許技術を持つツールで、必要なパラメータを入力するだけでRTLやテスト用スクリプト、最終的なチップ面積やメモリ容量に関するレポートなどを出力してくれる。
また、コア内部のカスタム機能が含まれるだけでなく、 キャッシュのタイプとサイズ、インタラプト、DSPサブシステム、タイマーおよびデバッグ・コンポーネントなどコア回りの機能をコンフィギュレーションする機能も備えられており、短時間で性能とダイ・サイズのトレードオフを行い、「固定アーキテクチャ」コアよりもサイズが小さく低消費電力な最適なソリューションを実現することができる。
東芝は、MePの外販上ツール整備を急ぎたいという考えに加え、海外展開を目指す思惑があり、そういったニーズと、日本国内への展開と共にツールにおけるアドバンテージを維持したいというARCのニーズが結びつき今回の両社の提携に繋がったとみられている。
※東芝
http://www.toshiba.co.jp
※ARC International
http://www.arc.com
2006.05.17
2006年5月16日、メモリIPをはじめ各種標準インタフェースの設計および検証ソリューションを提供する、米デナリ・ソフトウェアは、同社初のエンベデッド･ソフトウエア製品となる「Spectra」フラッシュ･ファイル･システムを発表した。
プレスリリース：http://www.denali.com/news_pr20060515.html（英文）
新製品「Spectra」は、エンベデッド･システム開発者をターゲットとするフラッシュ・メモリ・システムで、ハンドセットからネットワーク･ルーターまで、広範囲に及ぶ様々なマルチスレッド・アプリケーションで高品質のフラッシュ･メモリ･システムを速やかに展開することができる。
「Spectra」の最大の特徴は、NAND型ベースとNOR型ベースの両方のシステムをサポート可能な点で、これにより設計者は、製品の性能および品質の要件を満たすたべく、幅広い選択肢の中でデザインを柔軟に適合できるようになる。
また「Spectra」は、単体で利用できるほか、デナリのメモリコントローラIP「Databahn」と併用する事で、より低リスクかつ低コストな開発を実現可能。デナリは、Databahnファミリの最新メンバであるNAND型およびNOR型デバイスのフラッシュ･コントローラも提供する。
「Spectra」フラッシュ･ファイル･システムと「Databahn」フラッシュ･コントローラの主な機能は以下の通り。
◆市販のすべてのNAND型およびNOR型フラッシュ･デバイスのサポート
◆SLCとMLCの両方のサポート。選択可能な高速ECCアルゴリズム
◆複数ボリュームの同時使用
◆XIP、完全POSIXファイル･システム
◆RTOS/OSからフラッシュ･デバイス･インターフェイスまでをマルチスレッド化
「Spectra」フラッシュ･ファイル･システムの成果物は以下の通り。
◆ANSI Cソース･コードとVerilogレジスタ転送レベル(RTL)コード
◆合成およびスタティック･タイミング解析のスクリプト
◆プログラム可能なレジスタのSystemRDL (レジスタ記述言語)コード
◆複数の保護スキーム･オプション
◆ベンダ固有のフラッシュ･デバイス･モデル、アサーション･ライブラリ、およびプロトコル･モニタを含む完全な検証環境
※「Spectra」および「Databahn」に関する詳細は、デナリソフトウエア株式会社にお問い合わせ下さい。
http://www.denalisoft.co.jp
2006.05.17
2006年5月16日、ザイリンクスの最新の65nmプロセスFPGA「Virtex-5」の発表を受け、FPGA向け合成ツールを手掛ける、シンプリシティ、マグマ・デザインオートメーション、メンター・グラフィックスの各社が相次いでサポートを表明した。
プレスリリース：
http://www.synplicity.jp/corporate/pressreleases/2006/SYNPJP_22B1.html（シンプリシティ）
http://www.magma-da.co.jp/newsandevent/press/2006051501.htm（マグマ）
http://www.mentorg.co.jp/news/2006/060516.html（メンター）
シンプリシティは、「Synplify Pro」の最新バージョンで「Virtex-5 ファミリ」のフルサポートを発表。既に先行リリース版はシンプリシティならびにザイリンクスから提供中で、通常版は2006年6月にリリースされる予定としている。
また、シンプリシティは、ザイリンクスと共同で超高集積FPGAのタイミング・クロージャに取り組むためのタスクフォースを設立したことも合わせて発表。次世代65nmFPGAの超高集積デザインの設計品質と設計の生産性の向上を目的に、両社のエンジニアリング・チームが協力して新しいデザイン・フローの確立を目指すという。
関連リリース：http://www.synplicity.jp/corporate/pressreleases/2006/SYNPJP_19B1.html
マグマは、「Blast FPGA」における「Virtex-5」のサポートを発表。既に初期出荷を開始しておりマグマおよびザイリンクスより入手可能。シンプリシティ同様、一般向けリリースは2006年6月を予定している。
メンターは、「Precision Synthesis」の「Virtex-5」のサポートを発表。各社同様、早期アクセス用ソフトウェアは既にメンターならびにザイリンクスより提供されているという。
※各製品の「Virtex-5」サポートに関する詳細は、各社にお問い合わせ下さい。
シンプリシティ株式会社
http://www.synplicity.jp
マグマ・デザインオートメーション株式会社
http://www.magma-da.co.jp
メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2006.05.17
2006年5月17日、メンター・グラフィックスは、同社のプラットフォーム・ベース設計ツール「Platform Express」がSPIRIT仕様の最新バージョン1.2をサポートしたことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060517.html
「Platform Express」の新バージョンv3.3.0では、SPIRITの新仕様で強化された検証IPに対するサポートを最大限活用しており、新たに0-In CheckerWare検証IPならびにPSL、OVLアサーションをサポートするジェネレータを提供する。
また、「Platform Express」は、同社の検証環境「Questa」とも統合されているほか、他の検証環境を使用するためのフレームワークも整備されており、これらの検証環境の強化によって、RTL IPの再利用効率が高まり、Platform ExpressとSPIRIT仕様に準拠したIPライブラリを使って、SoCシステムを極めて短時間で自動生成することが可能となる。
SPIRITは、SoCプラットフォーム設計にIPを効率的に統合するための業界標準で、SPIRIT仕様に対応することで、SoC設計におけるIP利用の柔軟性を高め開発期間も短縮することができる。最新のSPIRIT仕様1.2では、XMLで作成されたIPデータブックを用いることで、IPブロックの設定やシステムへの統合を自動化できる機構が盛り込まれており、IPベースの設計および検証のための完成されたプラットフォームを提供するものとされている。
SPIRITコンソーシアムは、ARM、Cadence Design Systems、メンター・グラフィックス、Royal Philips Electronics、STMicroelectronics、Synopsysの6社によって創立され、現在、IPベンダ、EDAベンダ、半導体ベンダ、セットメーカーなど計47社が加盟している。
※「Platform Express」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※SPIRIT
http://members.spiritconsortium.org
2006.05.16
2006年5月11日、SystemVerilog入力のESL合成ツールを手掛ける、米BlueSpecは、動作合成ツールと論理シミュレータからなる同社のESL合成ツールセットのバージョンアップを発表した。
プレスリリース：http://www.bluespec.com/news/IPDeliveryDebug.htm（英文）
今回のバージョンアップの中心は、ツールの合成結果として出力されるVerilog-RTLの品質改善で、コードの構造・構成がフォーマット化され、従来よりも可読性の高い高品質なRTLコードが出力できるようになった。
これにより、これまで主に論理合成ツールへの入力データとして用いられていた合成結果（Verilog-RTL）を、検証やデバッグ、IPの提供手段としても利用する事ができる。
Bluespecの具体例によると、出力されるRTLコードは、グループ分けされたモジュールヘッダ、インタフェース、ステートおよびスケジューリング部といった形で構成され、ネーミングやモジュール階層、デバッグ信号の埋め込み、初期化など、用途に応じてユーザが出力コードをコントロールする事が可能だとしている。
Bluespecは、北米およびヨーロッパで顧客の獲得に成功しており、その中には大手半導体ベンダも含まれている。ある米国のファブレス半導体ベンチャでは、実チップ開発に積極的にBluespecのツールを利用しているという。
※Bluespec
http://www.bluespec.com
2006.05.16
2006年5月7日、図研は、米防衛大手ロッキード・マーチン社にプリント基板設計ソフト全般を提供する契約を結んだ。
プレスリリース：http://www.zuken.com/news/press0603-Lockheed-Martin-Contract.asp（英文）
今回の契約によって図研から提供されるのは、PCB設計ツール「CR-5000」、PCB向けシグナル・インテグリティ設計ツール「CR-5000 Lightning」などを核とするプリント基板設計ソフト全般で、契約年数・金額などの内容は明らかにしていない。
機密性を重視する米防衛産業が、開発の中枢となる設計ソフトで外国製を採用するのは珍しく、図研はこれを期に北米事業を強化するとしている。
※株式会社図研
http://www.zuken.co.jp
http://www.zuken.com（US）
※ロッキード・マーチン社
http://www.lockheedmartin.com
2006.05.16
2006年5月15日、NECエレクトロニクスの販売法人、NECエレクトロニクス・シンガポールと、インドのIT大手Tata Consultancy Services(TCS)は、NECエレクトロニクスのストラクチャードASIC「ISSP」の認定設計ハウスに関する契約を締結した。
プレスリリース：http://www.necel.com/ja/news/archive/0605/1502.html
今回の両者の契約の内容は、大きく下記2点。
１．NECエレクトロニクスがTCSに「ISSP」の製品と技術ノウハウを優先して提供。
２．TCSは提供された最先端の情報に基づき、ユーザー向けISSPを設計。
これにより、TCSはFPGAとセルベースICの中間ソリューションを新たに持つことができ、自身のASIC設計サービス事業の拡充が図れるようになり、NECエレクトロニクスはTCS経由で「ISSP」の事業が拡大できるようになる。
また、「ISSP」ユーザーは、製品の早期の市場投入、開発負荷の低減などを実現できるほか、ビデオ信号符号化のための規格「H.264」、制御オートメーション分野向けのイーサネット「EtherCAT」、次世代画像圧縮方式「JPEG2000」、無線LANなどの多様な分野におけるTCSのノウハウを活かすることができる。
TCSは、高速通信ネットワーク、無線通信、画像や音声などのマルチメディア処理、家電製品、自動車/航空機、産業機器などの多様な分野に向けた、高速処理と高性能を実現するデジタルIC、アナログIC、デジタル/アナログ混載技術IC技術や、SoC技術を有するインド最大のIT企業。インド最大財閥 タタ グループの一員として設立以来、インドIT産業黎明期から業界を牽引してきており、現在では、グローバルＩＴサービス企業の世界第12位に位置づけられており、2005年度の売上規模は29.7億米ドル。
※NECエレクトロニクス株式会社
http://www.necel.com
※Tata Consultancy Services（TCS）
http://www.tcs.com
2006.05.16
2006年5月16日、ザイリンクスは、65nmプロセスを用いたFPGA「 Virtex-5」ファミリを発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/2006/silicon_vir/0657v5family_j.htm
「Virtex-5」は、FPGAでは世界初となる65nmプロセスを採用したほか、消費電力を低減する「トリプルオキサイド技術」を採用、画期的な性能と高集積度を実現する一方、前世代の90nm FPGAと比較して平均30％の高速化と65％の機能向上を達成。また、ダイナミック消費電力を35％も低減しながら、従来品と同程度のスタティック消費電力と45％のチップサイズ縮小も実現している。
「Virtex-5 ファミリ」は、特定分野向けに最適化した下記4品種で構成され、うち「Virtex-5 LX」は既にサンプル出荷が開始されている。
・高性能ロジック向け Virtex-5 LX - 現在出荷中
・高速シリアル インターフェイスを備えた高性能ロジック向け Virtex-5 LXT - 2006 年後半出荷予定
・高速シリアル インターフェイスを備えた高性能 DSP 向け Virtex-5 SXT - 2006 年後半出荷予定
・高速シリアル インターフェイスと組込みプロセッサを搭載した Virtex-5 FXT - 2007 年前半出荷予定
新たな「Virtex-5 ファミリ」の集積度は、従来世代のFPGAに比べてロジックセルで65％増となる最大330000ロジックセル、I/O数で25％増となる最大1200I/Oの高集積度を実現しており、さらに低コストな汎用フラッシュメモリをサポートするための新しいシリアル周辺インターフェイス「SPI: Serial Peripheral Interface」と、バイト幅周辺インターフェイス「BPI: Byte-wide Peripheral Interface」をサポート。その他にも、設計コスト、生産コストを低減する数々の新機能が装備されている。
また、開発環境については、シンプリシティ社、メンター・グラフィック社、などから「Virtex-5 ファミリ」対応ツールが同日リリースされたほか、専用の「Virtex-5」対応設計環境が2006年6月よりザイリンクスより提供される予定となっている。（現在、先行アクセスプログラムのユーザ向けに提供中）
※「Virtex-5 ファミリ」に関する詳細は、ザイリンクス株式会社にお問い合わせ下さい。
http://www.xilinx.co.jp
2006.05.11
2006年5月10日、シミュレータなどシミュレーション関連のEDAソリューションを手掛ける、米SynaptiCADは、無償提供している波形ビューワ「WaveViewer Pro」のアップグレードを発表した。
プレスリリース：http://www.syncad.com（英文）
「WaveViewer Pro」は、アラログおよびデジタル波形データを表示できるビューワで、Verilog、VHDL、SystemC、SPICEシミュレーション結果からインポートした波形データの他に、 Agilent社やTektronix社のテスト装置からのデータも波形表示することができる。
今回のアップグレードでは、 VCDに代わる独自の圧縮波形フォーマット「BTIM」に対応。これによりデータロードの高速化を実現できるほか、「BTIM」を直接ダンプすることでシミュレーションも高速化できるという。
また、Verilog/VHDLシミュレータから直接「BTIM」データを生成するPLIも装備されており、SynaptiCADのVerilogシミュレータ「VeriLogger Pro」をはじめ、Mentorの「ModelSim」、 Aldecの「ActiveHDL」、Cadenceの「Incisive」、Synopsysの「VCS」などに対応している。
製品は無償版の他に、ギガバイトクラスのデータを読み込める商用版の「GigaWave Viewer」（米国販売価格1000ドル）が用意されており、日本国内では有限会社インターリンクが代理店として販売している。
※SynaptiCAD
http://www.syncad.com
※有限会社インターリンク
http://www.ilink.co.jp
2006.05.11
2006年5月9日、混在言語の検証およびASIC、FPGAデバイス向け設計ツールを手掛ける、米Aldec社は、同社のHDLシミュレータ「Active-HDL」がアルテラの設計環境「Quartus II」バージョン6.0に統合されたことを発表した。
プレスリリース：http://www.aldec.com/news/news_05_09_2006.htm（英文）
具体的には、Aldecの「Active-HDL」、アルテラの「Quartus II 6.0」それぞれに、両製品をシームレスに接続するインタフェースが標準装備され、両製品を使用している顧客は、「Quartus II 6.0」から直接HDLシミュレータ「Active-HDL」を選択できるようになる。
このインターフェースによって、顧客は「Quartus II 6.0」内で機能およびタイミングシミュレーションファイルの形式とディレクトリを指定でき、アルテラのFPGAをシミュレーションする上での利便性が向上。従来よりも、速くそして簡単にHDLシミュレーションを実行できる。
既に、供給中の「Active-HDL」および「Quartus II 6.0」には、同インタフェースが標準機能として装備されており、それぞれ両社の各販売代理店より供給されている。ちなみに、Aldec社の「Active-HDL」は、株式会社ソリトンシステムズが長年、国内販売代理店として製品を供給している。
※「Active-HDL」に関する詳細は、株式会社ソリトンシステムズにお問い合わせ下さい。
http://www.soliton.co.jp
※「Quartus II 6.0」に関する詳細は、日本アルテラ株式会社にお問い合わせ下さい。
http://www.altera.co.jp
2006.05.11
2006年5月10日、NECエレクトロニクスは、同社のDRAM混載LSIが任天堂の新しい家庭用ゲーム機「Wii」に採用されたことを発表した。
プレスリリース：http://www.necel.com/ja/news/archive/0605/1001.html
任天堂のゲーム機「Wii」（ウィー）のグラフィックスに用いられるNECエレのDRAM混載システムLSIは、データを格納するメモリ回路とデータを処理させるロジック回路が同一チップ上に形成されるため、データを高速で処理させることが必要な画像処理システムなどには最適なシステムLSIと言われている。
採用が決まったDRAM混載LSIは、NEC山形の90ナノプロセス、300ミリ生産ラインで製造されるという。
尚、任天堂のゲーム機「Wii」（ウィー）の発売は、2006年第4四半期の予定となっている。
※NECエレクトロニクス
http://www.necel.com
※任天堂「Wii」関連ページ
http://www.nintendo.co.jp/n10/e3_2006
2006.05.10
2006年5月9日、アルテラは、タイミング解析ツールを搭載した最新のFPGA設計環境「Quartus II バージョン6.0」の出荷開始を発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-qii6.html
「Quartus II 6.0」に搭載されるタイミング解析ツールは、業界標準のSDC (Synopsys Design Constraint)タイミング・フォーマットをネイティブ・サポートする、「TimeQuest」タイミング・アナライザで、FPGAベンダの提供する専用の設計環境に、タイミング解析ツールが搭載されるのはこれが初めて。これにより設計者は、複雑なタイミング制約を持つデザインの設計が可能となり、効率的にタイミング収束およびタイミング検証を実行できるようになる。
また、最新の「Quartus II 6.0」では、チームベース設計を効率的に管理するチーム・ベース・デザイン機能が強化されているほか、今回新たに設計言語「IEEE 1800 SystemVerilog」もサポートされた。
アルテラは、これら拡張機能は、90nmプロセスの開発で求められる顧客要求への対応と同時に、今後の65nmプロセス次世代ファミリに向けた技術発展の基盤となるとしている。
尚、最新の「Quartus II 6.0」は、サブスクリプション版とWebEditionで既に出荷が開始されており、サブスクリプション版は、現在サブスクリプション契約を結んでいる全ての顧客に提供されるという。ちなみに、アルテラのデザイン・ソフトウェアの年間サブスクリプション費用は、ノード・ロックPCライセンス時で米国内販売価格2.000ドルとなっている。
※「Quartus II 6.0」に関する詳細は、日本アルテラ株式会社にお問い合わせ下さい。
http://www.altera.co.jp
2006.05.10
2006年5月8日、ドイツのEDAベンチャーOneSpin Solutions社は、フォーマル検証ツール「360MV」を発表。EDA市場への参入を表明した。
プレスリリース：http://www.onespin-solutions.com/downloads/OneSpinRelease.pdf（英文）
OneSpin Solutions社は、独Infineon Technologiesおよび独Siemensに所属していたエンジニア達によって2005年5月に設立された新興EDAベンダで、ドイツのミュンヘンに本拠を置く。
「360MV」は、モジュールやIPなどのRTLコードを、トランザクションレベルのプロパティによって静的に機能検証するツールで、検証時間を短縮すると同時にデザインの品質を高めることができる。
OneSpin Solutionsによると、「360MV」は、既にペリフェラル、プロセッサ、プロセッサベースサブシステムなど何百ものモジュール検証に成功した実績があり、既にツールを利用したユーザによると、テストベンチを書いてシミュレーションするよりも、プロパティを記述してそれを証明する方がはるかに早く、シミュレーションでは発見できないバグも発見する事ができたという。
OneSpin Solutionsは、「360MV」を用いた完全な機能検証によって、カバレッジベースのシミュレーション手法の問題を解決できるとし、デザインの品質向上とリスクの無いIPの再利用に大いに役立つと主張している。
尚、「360MV」の価格は、1年間ライセンスで175000ユーロ（約 225000ドル)。現時点で日本国内に代理店は存在していない。
※OneSpin Solutions GmbH
http://www.onespin-solutions.com/index.htm
2006.05.10
2006年5月10日、社団法人「組込みシステム技術協会（JASA）」の主催する、「Embedded Technology West（ETWest）2006／組込み総合技術展 関西」がマイドーム大阪で開催された。
展示会公式ページ：http://www.jasa.or.jp/etwest
「ETWest2006」は、西日本で初めてとなる組込み専門技術展で、国内外の組込み関連メーカ・ベンダなど92の企業・団体が参加し(共同出展含む)、141小間の展示規模で5月11日まで開催。主催者は、会期中、関連企業の技術者・管理者を中心に、3000人の来場者を見込んでいるという。
組込み業界の専門家によって、会期中に行われる基調講演は以下の通り。
5月10日(水)
11:00-12:00
トヨタ自動車株式会社 車両技術本部 第1電子技術部 企画総括室 室長 山本 圭司 氏
「カーエレクトロニクスの現状と将来」
13:00-14:00
独立行政法人 情報処理推進機構 ソフトウェア・エンジニアリング・センター
組込み系プロジェクト サブリーダ／工学博士 田丸 喜一郎 氏
「組込みソフトウェア産業の実態と政府の振興施策」
15:00-16:00
大阪大学大学院工学研究科 知能・機能創成工学専攻 教授 浅田 稔 氏
「ロボカップに見るロボットテクノロジーの課題」
5月11日(木)
13:00-14:00
東京大学 大学院情報学環学際情報学府 教授 坂村 健 氏
「ユビキタスコンピューティング（T-Engineの動向も踏まえて）」
15:00-16:00
神戸大学 工学部電気電子工学科 教授
NPO法人ウエアラブルコンピュータ研究開発機構(チームつかもと) 理事長 塚本 昌彦 氏
「ウェアラブル・ユビキタスコンピューティングのためのシステム技術」
※「ETWest2006」に関する詳細は、展示会公式Webサイトをご参照下さい。
http://www.jasa.or.jp/etwest
2006.05.10
2006年5月9日、オープンコアプロトコルの普及団体、OCP-IP（Open Core Protocol International Partnership）は、新メンバーの加入を発表した。
プレスリリース：http://www.ocpip.org/pressroom/releases/OCP-IP_Announces_Six_New_Members（英文）
新たにメンバーに加わったのは、大学を含む下記6法人。
EDAの分野からは、フォーマル検証ツールを手掛ける「米Jasper Design Automation」が加入した。
Cologne Chip AG.
http://www.colognechip.com
European Space Agency (ESA)
http://www.esa.int/esaCP
MITRE Corporation.
http://www.mitre.org
Jasper Design Automation Inc.
http://www.jasper-da.com
OnDemand Microelectronics AG.
http://www.ondemand.co.at/
University of Bologna
http://www.unibo.it/
尚、OCP-IPは、5月8日にIPの流通を手掛ける日本のIPTC（株式会社アイ・ピー・ティー・シー）の加入も別途発表。
プレスリリース：http://www.ocpip.org/pressroom/releases/IPTC_Joins_OCP-IP/（英文）
IPTCは、OCPのプロモーションを通じて、日本国内における更なるIPの再利用と流通を進めていくという。
※OCP-IP 日本語ページ
http://www.ocpip.org/japanese
※IPTC
http://www2.iptc.com
2006.05.10
2006年5月10日、シンプリシティとアクテルは、シンプリシティ製品のOEM契約を拡大し、最新のテクノロジ・ロードマップをアクテルの顧客に提供すると発表した。
プレスリリース：http://www.actel.com/intl/japan/company/press/2006pr/0510_Actel-Synplicity.htm
今回の契約拡張によって、アクテルはシンプリシティのFPGA用合成ツール「Synplify Pro」、RTLデバッグツール「Identify」、DSP合成ツール「Synplify DSP」を自社の統合設計環境「Libero IDE」に組み込んで顧客に配布する権利を獲得した。
更にアクテルは、「将来的にはアクテルの顧客がシンプリシティの革新的なフィジカルシンセシス・テクノロジを使用することも可能になる」とし、今後シンプリシティの「Amplify」も供給する事を暗に示した。
アクテルは今後、シンプリシティ製品を組み込んだ「Libero IDE」を、「Libero IDE」のPlatinumエディションを使用するユーザ向けに提供していくという。
※「Libero IDE」に関する詳細は、アクテルジャパン株式会社にお問い合わせ下さい。
http://www.actel.com/intl/japan/
※シンプリシティ株式会社
http://www.synplicity.com
2006.05.09
2006年5月8日、メンター・グラフィックスは、アサーションベース検証に対応する同社の検証環境「Questa」の新バージョン6.2をリリース。合わせてシステムレベルからRTLまでをサポートする、業界初のオープンソースの検証メソドロジ「AVM」（Advanced Verification Methodology）を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060509.html
今回発表された「AVM」は、複雑化するデザインの検証を効率良く行うための新たな検証手法で、ランダムテスト生成、ファンクショナルカバレッジ、アサーションといった検証テクニックを誰もが容易に使用できるようカバーするもの。
RTLだけではなくTLMベースのシステムレベル検証にも対応し、利用者を限定しないオープンソースとして公開される点が最大の特徴で、SystemVerilogに足りないTLM部分と、SystemCに無いカバレッジの部分を補い、両方の言語で扱えるよう開発されており、言語の壁を越えてシステムレベルの設計者とRTL設計者とのギャップを埋めるソリューションとなる。
「AVM」は、オブジェクト指向のTLMベースのモードとHDLスタイルの概念を用いたハイブリッドモードの2種類が選択可能で、オブジェクト指向に馴染みの薄いRTL設計者も利用し易く、そのモジュール化されたアーキテクチャによって、テストベンチの記述量が削減できると同時に、作成したコードを効率良く再利用することもできる。
オープンソースとしてWeb上で公開されるソースコードは、基本クラスライブラリや各種ユーティリテが含まれており、これらはメンターのツールに依存せず、他社の検証環境においても利用することが可能。その他にメンターからは、「AVM」を用いた検証を解説する「Verification Cookbook」も無償で提供されるという。
当然ながら、バージョンアップされた「Questa」は、「AVM」を利用するための最適な検証環境として、アサーションエンジンをはじめとした様々な検証機能が装備されており、今回のバージョンアップの大きな目玉としては、「UCDB」（Unified Coverage Database）と呼ばれる、統一されたカバレッジ・データベースが採用された。
「UCDB」は、Questa 6.2プラットフォームが生成したあらゆる検証カバレッジ・データ（0-InやSeamlessツール群などメンターの他の検証テクノロジを含む）を統合管理するデータベースで、メンターは、この「UCDB」を用いたカバレッジ解析により、無駄なシミュレーションサイクルを無くし、検証効率を改善できるとしている。
また、メンターは今回の一連の発表と合わせて、Questaをベースとしたサードパーティ企業との提携プログラム「Questa Vanguard Program （QVP）」の立ち上げを発表。各企業との連携により、検証関連ツールおよび手法、検証IP、変換サービス、トレーニングおよびコンサルティング等を提供し、メンターの検証テクノロジを拡大する方向性を打ち出した。
メンターによると「QVP」の加盟企業は既に26社を数え、日本企業としては、株式会社エッチ・ディー・ラボが名を連ねているという。
※「Questa」、「AVM」、「QVP」、ほかメンターの検証ソリューションに関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2006.05.08
2006年5月8日、ザイリンクスは、NECが開発した、「SFI-5」規格準拠の40GbpsWDM光通信装置のデジタル処理部に、ザイリンクスのFPGA「Virtex-4FX」が採用されたと発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/2006/design_win/0660xlnx_nec_j.htm
NECが「Virtex-4」を採用したWDM光通信装置「SpectralWave DW4200シリーズ」は、既設光ファイバを使った40Gbps伝送、および最大80波の波長多重数を実現した世界で初めての ROADM (Reconfigurable Optical Add/Drop Multiplexer：遠隔波長制御可能な波長多重化装置) 装置で、次世代ネットワークに対応する中核製品に位置づけられている。
ザイリンクスの「Virtex-4 FX60」は、「SFI-5」規格に対応している唯一のFPGAで、PCI Express、シリアル RapidIO、Ethernetおよびファイバ チャネルを始めとした主要なシリアル転送規格をすべてサポートし、一つのデバイスで様々な光通信アプリケーションを設計することが可能。トータル ソリューション コストを抑えると同時に、あらゆる速度でシグナル インテグリティを高め効率的な設計を実現する事が出来るという。
※「Virtex-4 FX60」に関する詳細は、ザイリンクス株式会社にお問い合わせ下さい。
http://www.xilinx.co.jp
※NECのWDM光通信装置「SpectralWave DW4200シリーズ」に関する詳細はこちら
http://www.nec.co.jp/press/ja/0603/2001.html
2006.05.08
2006年5月3日、RTL検証ツール「Solidify」を手掛ける、米Averant社は、日本国内における事業拡大を目指し日本法人を設立。合わせて、株式会社ガイア・システム・ソリューションが新たな国内販売代理店となった事を発表した。
プレスリリース：http://www.averant.com/news-98.html（英文）
Averantの主力製品「Solidify」は、RTLのプロパティ検証を行う静的機能検証ツールで、独自のプロパティ言語HPLのほかに、SVA、PSL、OVA、OVLをサポート。Verilog/VHDLまたは混在記述の機能検証と合わせて、デバッグやデザインチェック、テストベンチ生成、シミュレーション・モニタ生成、プロパティコードのカバレッジチェックなど多彩な検証機能を備えている。
今回新たにAverant社と契約を交わしたガイア・システム・ソリューションは、米VaST Systems Technology社の仮想シミュレーション環境「CoMET」の販売代理店として長年の実績を持ち、組み込みシステム開発分野を中心に積極的な事業展開を進めている。
Averant社製品は、これまで住商情報システム株式会社が日本国内の代理店として製品を販売してきた経緯があり、既に大手企業を中心に国内ユーザも多数存在しており、今後は、Averant日本法人とガイア・システム・ソリューションの両社で、販売及び製品サポートを進めていくという。
※株式会社ガイア・システム・ソリューション
http://www.gaiaweb.co.jp
※Averant社
http://www.averant.com
2006.04.27
2006年4月27日、組み込みシステム検証用のシミュレーション環境を手掛ける、ガイオ・テクノロジー株式会社は、同社のフラグシップ製品「No.1システムシミュレータ」の全面改良を発表した。
プレスリリース：http://www.gaio.co.jp/product/dev_tools/pdt_no1_ss_rel2.html
ガイオ・テクノロジーの「No.1システムシミュレータ」は、組み込みシステム検証用の次世代シミュレーション開発環境で、従来C/C++プログミングで作成する必要のあった周辺HWシミュレーションモデルを、ガイオが提供する仮想HW部品をGUI上でつなぐだけで、自動合成することが可能。試作機完成前の開発の早期の段階からシステム検証を可能とし、劇的なソフト品質改善を実現することができる。
発表によると、ガイオ・テクノロジーは、自動車ECU開発、OA機器開発分野を中心に実績を伸ばしているこの「No.1システムシミュレータ」のフレームワーク、ユーザインターフェース、カーネル技術を全面改訂し、新バージョン「Release.2」を今年の11月にリリースする。
フレームワーク、グラフィカルユーザインターフェースは.NETのテクノロジーを積極的に取り入れ、既存の他社ツール以上のものへと改良。カーネルはマルチコア・プロセッサに対応し、他社製シミュレータなど、外部アプリケーションを取り込めるようにインターフェースの規格も改善する。また、米Mathworks社のSimulinkで記述されたモデルをACG(AutoCodeGen
erator)経由で生成されたCコードモデルをDLLとして取り込める機能も追加されるという。
※No.1システムシミュレータの「Release.2」に関する詳細は、ガイオ・テクノロジー株式会社にお問い合わせ下さい。
2006.04.27
2006年4月26日、ケイデンスは、同社のテストソリューション「Encounter Test」製品群が、「Cell Broadband Engine」向けに設定したテスタビリティ及び故障診断の高い目標を達成したと発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-04-26.html
ケイデンスは、「Cell Broadband Engine」の開発元の1社であるIBMと協業し、「Encounter Test」による広範囲なテスト・カバレッジとテスト・データの圧縮によって、製造後の製品品質の保証と製造コストの低減を同時に実現。また、「Encounter Test」はピン数の少ないテスターにも対応しているため、「Encounter Diagnostics」を使用してより迅速な歩留まりの立ち上がりを実現できたという。
これら、「Cell Broadband Engine」に使用された「Encounter Test」テクノロジは、４GHzに近い動作速度に対応したパイプライン・スキャン・コントロールをもったTrue-Time ATPGテスト、テスト・コストを低減してロジック及びメモリ向けのカスタムBISTに対応したOPMISR+ 圧縮が含まれている。
Cell Broadband Engine：
IBMの「Power Architecture」技術に基づき、IBM、ソニー、ソニー・コンピュータエンタテインメント、東芝の4社によって共同開発された最先端のマルチ・コアPower Architectureベースプロセッサ。高い負荷の演算や、コンピュータ・エンタテイメント、映画、及びその他のデジタル・コンテンツを含む様々なブロードバンド・メディア向けアプリケーションに最適化されている。
※「Encounter Test」に関する詳細は、日本ケイデンス・デザイン・システムズにお問い合わせ下さい。
2006.04.26
2006年4月25日、アイピーフレックス株式会社とソーバル株式会社は、両社が共同開発した「FFT開発キット」の出荷開始を発表した。
プレスリリース：http://www.ipflex.com/jp/4-corporate_profile/pr_060425.html
「FFT開発キット」は、アイピーフレックスのダイナミック・リコンフィギュラブル・プロセッサ「DAPDNA-2」の特長を活かし、16ビット精度の高速フーリエ変換(FFT)および逆高速フーリエ変換(IFFT)を動的に切り替えるシステムを開発するためのキットで、DAPDNA-2の開発ツール、DAPDNA-2を搭載した評価ボード、最適化されたDNAコンフィギュレーション「FFT/IFFTライブラリ」が含まれている。
ソーバルは、ワイヤレス通信技術の研究開発、コンシューマ向け
デジタル製品の開発において高い実績を持つ、ソフトウェアおよびハードウェアの研究開発を行っている企業で、今回アイピーフレックスのパートナープログラムに新たに参加。初の共同開発製品として「FFT開発キット」の「FFT/IFFTライブラリ」の開発を行った。
両社は、今後もFFT/IFFTライブラリ開発を通じたDAPDNAの製品開発強化を図り、ソーバルが強みをもつワイヤレス通信分野、デジタルコンシューマ分野をターゲットに、DAPDNAユーザの開発支援や開発受託を進めていくという。
※「FFT開発キット」に関する詳細は、アイピーフレックス株式会社にお問い合わせ下さい。
http://www.ipflex.com/jp
※ソーバル株式会社
http://www.sobal.co.jp
2006.04.26
2006年4月24日、アルテラは、IPコア、開発キット、FPGAデバイス、およびリファレンス･デザインで構成される、ビデオ／画像処理アプリケーション向けの、新たなFPGAソリューションを発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-vip.html
発表されたソリューションは、ビデオ標準規格の発展と技術革新に伴い、急激に変化しているビデオ／画像処理市場のニーズに応えるもので、FPGAの柔軟性を生かし、製品の早期市場投入や価格性能比の向上を実現することができる。
具体的にアルテラから提供されるのは、ビデオ／画像処理アプリケーション向けのコンフィギュレーション可能なIPコア、開発キット、リファレンスデザインの大きく3つのコンポーネントで、その詳細は以下の通り。
■IPコア：
デインタレーサ、スケーラ、2D FIR フィルタ、2D中間値フィルタ、カラースペース・コンバータほか合計9種。
Cyclone II FPGA、Stratix II FPGA、HardCopy II ストラクチャードASICなどアルテラの最新デバイス･ファミリがサポート。
■開発キット：
１．ビデオ開発キットCyclone II エディション
2つの標準画質コンポジット入力とCyclone II EP2C70デバイスを備えており、低コスト・デザインの迅速な検証と評価を可能にする。
２．オーディオ・ビデオ開発キット Stratix II GXエディション
Stratix II GXデバイスの高速トランシーバを活用した、ハイエンド・アプリケーション向け開発キット。非同期シリアル・インタフェース（ASI）、シリアル・デジタル・インタフェース（SDI）、デジタル・ビデオ・インタフェース（DVI）、およびオーディオ・インタフェースなどの広範な標準入力デバイスに備える。
■リファレンスデザイン：
包括的なビデオ・リファレンス・デザイン。直ちに開発を始めることが可能。
これら、アルテラのビデオ／画像処理ソリューションは、既に受注を開始しており、ビデオ／画像処理IPスイートは、今年の5月に米国内販売価格995ドルで発売される予定。開発キットは、Cyclone II エディションが1095ドル、Stratix II GXエディションが4995ドル（いずれも米国販売価格）で、今年の7月に発売される予定となっている。
※アルテラのビデオ／画像処理ソリューションに関する詳細は、日本アルテラ株式会社にお問い合わせ下さい。
http://www.altera.co.jp
2006.04.25
2006年4月24日、シノプシスは、DesignWare Libraryで提供しているメモリーモデルに富士通の高速動作モバイル機器向けFCRAM（Fast Cycle Random Access Memory）のモデルを追加したと発表した。
プレスリリース：
http://www.synopsys.co.jp/pressrelease/2006/20060424.html
モバイルFCRAMは、富士通が開発した次世代の擬似SRAMで、高機能・多機能モバイル端末への適用を想定しているもの。今回DesignWareに追加されたFCRAMのメモリーモデルは、シノプシスが開発を担当し、その検証は富士通が行った。
このメモリーモデルを用いることで、設計者はモバイルFCRAMを利用したモバイル機器向けの複雑なアプリケーションの検証が可能となり、大容量、高速処理、低消費電力を実現する高速メモリーデバイスを使用し易くなる。
シノプシスのDesignWare メモリーモデルは、現在500サイト以上のユーザに使用されており、このFCRAMメモリーモデルは、既に世界25&knm000以上のDesignWareユーザーに追加コスト無しで提供されているという。
※DesignWare「FCRAMメモリーモデル」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※富士通株式会社
http://jp.fujitsu.com
2006.04.25
2006年4月20日、ザイリンクスの日本法人であるザイリンクス株式会社は、4月1日付けで車内 LAN 規格などの標準化団体である JasPar (Japan Automotive Software Platform and Architecture) に準会員として参加したことを発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/2006/xil_corp/0420jaspar_j.htm
FPGA/PLD メーカの JasPar 加盟はこれが初めてで、自動車向けに特化した「XAファミリ」製品を核とした、ザイリンクスの自動車市場強化策の一環となる。
ザイリンクスの自動車用FPGA/PLDは、既にGPS、インフォテイメント、コミュニケーション、ドライバ支援、およびドライバ快適性向上システムといった車載アプリケーションで多数実用化されており、自動車向けFPGA/PLD市場で50％以上のトップシェアを持っているという。
ザイリンクスは、先日もJEITA（社団法人電子情報技術産業協会）に加盟したばかりで、一連の動きは日本市場における活動の強化方針を色濃く反映している。
※関連ニュース「ザイリンクス、JEITAに正会員として加入?FPGAメーカーとして初」
https://www.eda-express.com/news/?m=p&idno=453
※ザイリンクス株式会社
http://www.xilinx.co.jp
2006.04.25
2006年4月24日、ケイデンスは、検証テクノロジであるIncisive Enterprise Familyを拡張した新たな検証ソリューション「Incisive Enterprise Scenario Builder」を発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-04-25.html
「Incisive Enterprise Scenario Builder」は、検証エンジニアのような専門的な検証の知識を必要とすることなく、どのような設計者でも容易に先進的な検証手法を用いることができるようになる革新的なテクノロジで、システム検証を行う上で必要となるRTLやトランザクション・モデル等をサポートするハードウェアやソフトウェアを対象とした検証シナリオ簡単に作成する機能を備えている。
具体的には、オーディオやビデオ機器の容易な操作性から発想を得て開発された検証環境の可視化を向上するGUI機能により、直感的な作業によって、検証のシナリオやシーケンス（どのように検証を実行するかの検証手順）を、検証過程を通じて定義・変更することが可能。これにより、オブジェクト指向のプログラミング手法や専門的な検証手法に対する深い知識が無くても、僅か数時間でチップ・レベルのシナリオを作成することができる。
また、「Scenario Builder」は、検証のための複雑なチップ・レベルのシナリオを作成するために、シーケンスをうまく組み合わせることも可能なほか、ソースコードの解読を不要とするテストの意図や検証シーケンス情報のグラフィカル表示、検証IPの再利用を可能とするシーケンス・ライブラリの構築機能も備えているという。
※「Incisive Enterprise Scenario Builder」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2006.04.20
2006年4月18日、マグマは、新しい統合ICインプリメンテーション製品群「Talus」を発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006041701.htm
マグマは、今回発表した「Talus」をこれまでのチップ設計の根底を変えるものと表現。従来のツールが行ってきたelectronic design assistance」ではなく、「electronic design automation (EDA)」すなわち真の設計自動化を実現すると主張している。
新製品群「Talus」の最大の特徴は、「Automated Chip Creation」と呼ばれる新たな自動インプリメンテーション・メソドロジを実現している点で、これにより、タイミング、面積、消費電力、シグナル・インテグリティ、歩留まりを同時に解析・最適化することが可能。インプリメンテーション・フロー全体でリソグラフィを考慮しながら、時間がかかるフロアプランニングやプロトタイピングを設計の各段階で随時自動的に処理することができる。
この「Automated Chip Creation」メソドロジには、「Relative Placement Constraints」と呼ばれる新しい制約セットが用いられており、設計の早期段階からブロック・タイミング・バジェットを満たすトップレベルのタイミング制約を特定し、パッケージ決定をトレードオフするための高速インプリメンテーション・トライアルを行うことにより、後工程でのタイミング違反を回避することができる。また、設計の途中でRTLが変更となった場合には、複数のフロアプランを自動的に生成し、変更がチップサイズにどのような影響を及ぼすのかを、リアルタイムで確認することも可能。開発期間に対するリスクを最小限に抑えることができる。
さらに「Talus」は、マルチスレッディングや分散処理にも対応しており、1000万ゲート以上の大規模なデザインでもわずか2日でのインプリメントを実現できるという。
「Talus」は、与えられたタイミング、消費電力、配置制約に対してRTLを合成し、自動的にパーティショニング、消費電力とクロックのプロトタイピングを行う「Talus LX」と、隣接レイアウト、最終フィジカル・パーティション、パワー、シグナル配線、チップレベルのクロックツリー・シンセシスをはじめとする完全なフィジカル・インプリメンテーションを提供する「Talus PX」の2製品がラインナップされており、現在限定リリースされている。
「Talus」に関する詳細は、マグマ・デザインオートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
2006.04.19
2006年4月18日、パシフィコ横浜会議センターにおいて、「Photomask Japan 2006」第13回ホトマスク技術展示会が開催された。
「Photomask Japan 2006」公式ページ：http://www.ics-inc.co.jp/pmj/index.html
第13回ホトマスク技術展示会は、ホトマスク及びNGLマスク等に関連する技術、材料、加工・検査装置、ソフトウェア等の国際的な情報・技術交流の場として位置づけられており、会期は4月19日（水）まで。シンポジウムは、4月20日（木）まで行われる。
EDAベンダとしては、日本からTOOL株式会社、ジーダット株式会社が出展。その他、タナーリサーチジャパン株式会社、日本ケイデンス・デザイン・システムズ社、日本シノプシス株式会社、ブライオンテクノロジーズ株式会社、メンター・グラフィックス・ジャパン株式会社などの海外ベンダも出展している。
2006.04.18
2006年4月7日、ESLツールベンダ大手の米コーウェア社とオンチップ・バスIPの主要サプライヤである米ソニックス社は、、コーウェアによる「Sonics SMART Interconnects」ソリューションのSystemCモデルの提供を発表した。
プレスリリース：http://www.coware.co.jp/news/2006/2006.4.10.html
ソニックスの提供する「Sonics SMART Interconnects」は、通信プロトコルを備えたインターコネクトIPで、SoCの内部でオンチップ・バスとして多用されるIP間の接続や通信制御を行うもの。これを用いる事で、OCP、AHB、AXIベースのIPコアをシームレスに接続することができる。
今回、両社のパートナーシップの拡張により、コーウェアは、ESL設計者に向けた新たなソリューションとして、「CoWare Platform Architect」上で使用可能な、ソニックスIPのSystemCモデルの提供とソニックスのインターコネクトIP統合開発環境「SonicsStudio」の新たなESL設計バージョンの提供に合意。今年の7月より、SystemCモデルの提供が開始される。
尚、発表されたソリューションには、コーウェアの「Platform Architect」とソニックスの「SonicsStudio」とのリンクも含まれており、「SonicsStudio」を用いて「Platform Architect」上で開発されたSystemCモデル向け構成データから、合成スクリプトおよび高度な検証テストベンチを備えたVerilog HDLを作成することが可能で、アーキテクチャ探求から論理設計および物理設計に短期間で移行できるという。
※本発表に関する詳細は、コーウェア株式会社またはソニックス日本オフィスにお問い合わせ下さい。
http://www.coware.co.jp （コーウェア）
http://www.sonicsinc.com/sonics/japan （ソニックス）
2006.04.18
2006年4月12日、EDAツール開発向けのコンポーネントやビデオアナライザを手掛ける、米Interra Systemsは、同社の「SMPTE VC1アナライザ」をリコンフィギュラブルLSIを手掛ける、AOIテクノロジー株式会社が採用したと発表した。
プレスリリース：http://www.interrasystems.com/dmg/news/apr12_06.htm（英文）
AOIテクノロジーは、オリンパス光学工業が大株主となるファブレス半導体ベンチャーで、米クイックシルバー・テクノロジー社の開発した技術をベースとした、リコンフィギュラブルデバイスの開発に取り組んでいる。
今回、AOIテクノロジーが採用した「SMPTE VC1アナライザ」は、エンコードされたビデオ/オーディオストリームの解析を行うためのツールで、VC1、MPEG-1/2ビデオ、MPEG-4のビデオコーデックとAAC、AMR、Dolby AC3のオーディオコーデック、MPEG-2トランスポート、MP4、3GPPファイルフォーマットなど幅広く動画/オーディオフォーマットをサポート。国内では、イノテック株式会社が販売代理店として取り扱っている。
※VC1：マイクロソフト社が開発した動画像圧縮方式で、「Windows Media Video 9」をベースとしており、次世代光ディスクの動画像圧縮方式として採用が決定している。
AOIテクノロジーは、自社製品のエンコードしたビデオストリームのテスト用途に同ツールを採用したという。
※Interra Systems
http://www.interrasystems.com
※AOIテクノロジー株式会社
http://www.aoitech.co.jp
※イノテック株式会社
http://www.innotech.co.jp
2006.04.17
2006年4月17日、シノプシスは、ソニー株式会社がシノプシスの「AA-PSM技術」を採用し、高性能LSIの製造性を向上したと発表した。
※AA-PSM：Alternating Aperture Phase Shift Mask
プレスリリース：http://www.synopsys.co.jp/pressrelease/2006/20060417.html
ソニーが採用したシノプシスの「AA-PSM技術」は、シノプシスの包括的なDFMソリューションの中核をなすキー・テクノロジで、国内半導体ベンダによる同技術の採用は、東芝、NECに続き今回のソニーが3社目。
※DFM：Design for Manufacturing
この「AA-PSM技術」を用いることで、設計者は65ｎｍ以降のプロセスで厳密性が要求されるCD (Critical Dimension=線幅) 制御とシリコン上に生成されるトランジスタ･サイズの制御、およびリソグラフィー解像度の向上が可能となり、この高精度なCD制御により、チップ性能が向上し、高い歩留まりを実現。一つのウェハから設計仕様を満たしたチップをより多く生産できるようになる。
特許技術であるシノプシスのPSMテクノロジは、130nmプロセスでの製造で既にその有効性が実証されており、現在複数の半導体企業でLSI製造に用いられているという。
※シノプシスの「AA-PSM技術」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※ソニー株式会社
http://www.sony.co.jp
2006.04.14
2006年4月11日、シンプリシティは、FPGA向けの合成ツール「Synplify Pro」の性能強化を発表した。
プレスリリース：http://www.synplicity.com/corporate/pressreleases/2006/syn_pro8506.html（英文）
今回発表された性能強化は、主にアルテラのFPGA「Stratix II」と「Stratix II GX」をターゲットとしたもので、これらデバイスで従来よりも20％のパフォーマンスアップを実現できるほか、「Stratix」や「Cyclone」シリーズにおいても有効に作用する。※「Synplify Pro」は、ターゲットデバイスごとに異なるマッピング・エンジンを搭載している。
シンプリシティによると、ツールの主な改善点はタイミング最適化アルゴリズムの強化で、「Stratix II」に組み込まれるMAC（multiply-accumulate）機能へのマッピングやタイミングディレイを自動調整するレジスタ・リタイミング機能が強化されているという。
※「Synplify Pro」に関する詳細は、シンプリシティ株式会社にお問い合わせ下さい。
http://www.synplicity.jp
※「Stratix II」、「Stratix II GX」に関する詳細は、日本アルテラ株式会社にお問い合わせ下さい。
http://www.altera.co.jp
2006.04.14
2006年4月11日、低消費電力化を中心としたEDAソリューションを手掛ける、米Sequence Design社は、米Arithmatica社が同社のテクノロジー・パートナー・プログラムに加入した事を発表した。
プレスリリース：http://www.sequencedesign.com/3_news/pr_archives/041106.html（英文）
Sequence Designのテクノロジー・パートナー・プログラムは、低消費電力化を重視した設計フロー、モデリング、EDAツールの相互運用性の促進を目指すもので、ケイデンス、シノプシス、マグマ、コーウェア、フォルテ、ノバス他数社が既に加盟している。
今回同プログラムに加わったArithmaticaは、データパス合成ツール「CellMath」を手掛けるEDAベンダで、今月発表された「CellMath」のversion 3.0では、新たに電力やタイミング制約を考慮した合成機能が加わり、合わせて独自言語のみの入力からVerilog入力にも対応した。
「CellMath」を用いる事で複雑なデータパス回路を10?20％低消費電力化することが可能なため、RTLの低消費電力設計の業界標準ツール「PowerTheater」を手掛けるSequence DesignとArithmaticaの連携は、両ツールのユーザにとって相互運用性の向上に繋がることになる。
また、発表によると、両社は協力して消費電力を重視したRTLモデリングについて取り組みを進めていくという。
※「PowerTheater」に関する詳細は、シーケンスデザイン株式会社にお問い合わせ下さい。
https://www.eda-express.com/LvFsJJry/news/admin.cgi
※「CellMath」に関する詳細は、Arithmatica社の国内販売代理店、丸紅ソリューション株式会社にお問い合わせ下さい。
http://www.msol.co.jp
2006.04.13
2006年4月3日、ESLツールベンダの英セロックシカは、アルテラとの技術協力によって開発された、画像処理および信号処理アプリケーション開発向けのシステムレベル・デザインキット「SOPC Accelerator Kit」を発表した。
プレスリリース：http://www.celoxica.co.jp/corporate/pressreleases/show_release.asp?DocumentID=442
「SOPC Accelerator Kit」は、アルテラの組み込みシステム開発環境「SOPC Builder」のためのソリューションで、以下のものが含まれている。
■セロックシカの提供するパラメタライズ可能なデジタル・ビデオ／画像処理用IPコア140種類以上
■プロセッサの統合とプラットフォーム抽象化のためのAPI規格
■アルテラの開発ツール「SOPC Builder」、「Quartus II」
■セロックシカのカスタムIPコンポーネント設計ツール「DKAccelerator」
■セロックシカのプロトタイピングボード「RC250」※Stratix II FPGA搭載
セロックシカによると、キットの中核ツールとなる「DK Accelerator」を用いることで設計者はFPGAをソフトウェア・モデルから直接、Nios IIプロセッサ・コアとハードウェア・ロジックを統合することが可能。カスタムロジック・ブロックおよびカスタム命令はCアルゴリズムからライブラリ部品として作成でき、これらは自動的にシステムに統合することができるという。
この「DK Accelerator」に搭載される具体的な機能は以下の通り。
■Cベース設計入力のための統合化開発環境
■高速なサイクル精度シミュレーションおよびデバッグ
■MatlabおよびRTLを含む混在言語のコ・シミュレーション
■Nios IIコ・デザインのサポート
■自動化されたSOPC Builderコンポーネントの統合
■Altera EDIFへの合成およびRTL VHDL／Verilogへの合成
※関連ニュース「セロックシカ、Xilinxユーザ向け「ESL Starter Kit」を発表?ボード込みで750米ドル」
https://www.eda-express.com/news/?m=p&idno=420
※「SOPC Accelerator Kit」に関する詳細は、日本セロックシカ株式会社にお問い合わせ下さい。
※日本アルテラ株式会社
http://www.altera.co.jp
2006.04.12
2006年4月11日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、OCPのTLMチャネル仕様バージョン2.1.2をリリースした。
新たなチャネル仕様2.1.2では、モデルの相互運用性が改善され、より効率的なシステムレベルでのモデリングを実現。幾つかの機能強化と合わせて、OSCIのTLM仕様バージョン1.0をベースとした「TL3」チャネルが新たに取り入れられた。
「TL3」はOCP-IPが定義するTLMの最上位にあたる抽象モデルで、OSCIの定義するFV（ファンクショナルビュー）に相当するもの。この「TL3」チャネルを用いることで、バス・インタフェース・トランザクションよりも高い抽象度でコミュニケーションをモデル化できるようになる。
また、新たなチャネル仕様2.1.2には、TL0からTL1、TL1からTL2への可変アダプタが追加されたほか、トランザクション・モニタやアサーション・チェッカなどの機能をOCPチャネルに接続するためのインタフェースが新たに備えられており、EDAツールのOCPチャネルサポートも期待される。
※TLMチャネル仕様バージョン2.1.2に関する詳細は、OCP-IPにお問い合わせ下さい。
http://www.ocpip.org/home/
2006.04.12
2006年4月11日、サバネットシステム株式会社は、EDAツールの開発販売を行う株式会社京浜アートワークとその関連会社EDAコネクトの2社の営業を譲り受けると発表した。
プレスリリース：http://www.cybernet.co.jp/ir/release/060411.shtml
京浜アートワークは、PCB設計に関する様々なサービスを提供する企業で創業は1966年、PCB設計分野において40年以上の業務実績を持つ。一方のEDAコネクトは、京浜アートワークの関連会社として2000年よりPCB設計向けのEDAツールの開発・販売を行ってきた。
今回、サイバネットが両社から譲り受けるのは、営業用資産の一部と開発したソフトウェアなどで、その金額は2億1千万円。債権や債務は含まれず、両社の従業員はサイバネットへ移籍する予定だという。
サイバネットは今回の譲受によって、EDA分野におけるPCB設計関連のソリューションをより充実させていくとしている。
※サバネットシステム株式会社
http://www.cybernet.co.jp
※株式会社京浜アートワーク
http://www.kaw.co.jp
2006.04.11
2006年4月10日、メンター・グラフィックスは、大規模PCB設計向けの新製品「XtremeAR」を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060410.html
「XtremeAR」は、複数設計者による同時作業を可能とするメンターの特許技術「Xtreme手法」を用いた製品で、一つの設計データを物理的に分割することなく最大15のプロセッサでリアルタイムに処理することができる。これにより大規模PCBの配線処理にかかる時間を数日から数時間に短縮することが可能となる。
「Xtereme技術」は、LANまたはWANネットワーク上の複数のクライアントを使って中央の共通データベースをリアルタイムに更新するという業界唯一の機能で、従来のチーム設計手法で必要となっていた設計データの分割とその後の結合を行う事無く、複数設計者による同時設計を実現する。
この「Xtreme技術」は、これまでマニュアル配線を行うユーザーをターゲットとした製品「XtremePCB」に利用されていたが、新製品「XtremeAR」は、大規模な基板を自動配線を行うユーザーをターゲットに提供される。尚、「XtremeAR」は、既に出荷中で、XtremePCBクライアントと同じライセンスを使用するため、ユーザーは必要に応じてマニュアル・レイアウトや自動配線設計にXtreme設計技術を柔軟に適用することができるという。
※「XtremeAR」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp/index.html
2006.04.11
2006年3月10日、アルテラは、NTTエレクトロニクスが最新のSTB（セットトップボックス）製品にアルテラの「HardCopy」ならびに「Nios」を採用した事を発表した。
プレスリリース：http://www.altera.com/corporate/news_room/releases/products/nr-NTT.html?f=hp&k=wn1（英文）
発表によるとNTTエレクトロニクスは、ストラクチャードASIC「HardCopy」と組み込みプロセッサ「Nios」を用いて、HDビデオに対応したSTBのビデオ処理、暗号処理、画像挿入、IP通信機能を実現。STBの開発は元々アルテラのFPGA「Stratix」と「Nios」を用いて進められていたが、量産に向けて「HardCopy」への移行を決定した。
NTTエレクトロニクスは、「HardCopy」の採用によって低コスト化と設計工数の短縮の双方を実現できたとしており、FPGA向けに作られたデザインを「HardCopy」へ移行するのに費やされた工数は約1ヶ月半。当初はASIC化の検討も行われたが多大な作業工数が必要となるため見送られという。
※「HardCopy」に関する詳細は、日本アルテラ株式会社にお問い合わせ下さい。
http://www.altera.co.jp
※NTTエレクトロニクス株式会社
http://www.nel.co.jp
2006.04.11
2006年4月10日、ザイリンクスの日本法人であるザイリンクス株式会社は、4月1日付けで社団法人電子情報技術産業協会 (JEITA) に正会員として加盟したと発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/2006/xil_corp/0410jeita_j.htm
今回のザイリンクスのJEITA加入は、FPGA/PLDメーカとしては初めてのもので、同社の日本国内のエレクトロニクス産業に向けた強い意欲の現われとなる。
ザイリンクスは、日本市場を重要な市場として捉え、1989年の日本法人設立以降、15年以上にわたりFPGA/PLD製品の販売とサポートを展開している。日本市場における売上は、全社売上に占める構成比率の14％相当となっており、今後の目標として構成比率20％を目指しているという。
ザイリンクスは、今回のJEITA加入により日本企業との関係をより強化し、医療、通信、民生機器、自動車といった先進分野における製品の普及を狙う。
※ザイリンクス株式会社
http://www.xilinx.co.jp
2006.04.08
2006年4月6日、米EDA Consortiumは、2005年度第4四半期のEDA売上報告を発表した。
プレスリリース：
http://www.edac.org/downloads/pressreleases/06-04-06_MSS_Q4_2005_Release.pdf（英文）
発表によると、2005年Q4のEDAの売上総額は12億5300万ドルで、昨年の同時期と比較すると約5％の売上増。2005年度の年間売上総額は史上最高の45億7500万ドルで、2004年度の44億3700万ドルに対し3％の売上増となった。
2005年Q4の全売上のうち、IPおよびサービス関連の売上を除いたEDA製品と製品保守の売上額は、前年比5％増加の11億8500万ドルで四半期における最高記録を塗り替えた。
日本市場における売上はQ4で前年比12％UP、年度合計で10％UPと他地域よりも大きな伸びを示し、市場シェアも北米に次ぐ22％を記録した。
2005年Q4のカテゴリ別の売上と昨年同時期との比較は以下の通り。
■CAE分野 5億4200万ドル 4％UP
■PCB/MCM分野 8700万ドル 4％DOWN
■IC Physical Design & Verification 分野 3億4600万ドル 6％UP
■IP分野 2億900万ドル 13％UP
■サービス分野 6900万ドル 2％UP
2005年度のカテゴリ別年間売上と2004年度との比較は以下の通り。
■CAE分野 19億2500万ドル 昨年と同レベル
■PCB/MCM分野 3億4200万ドル 昨年と同レベル
■IC Physical Design & Verification 分野 12億900万ドル 4％UP
■IP分野 8億1600万ドル 12％UP
■サービス分野 2億8200万ドル 昨年と同レベル
2005年Q4地域別の売上と昨年同時期との比較は以下の通り。
■北米 5億6900万ドル 5％UP
■ヨーロッパ 2億7200万ドル 3％DOWN
■日本 2億5600万ドル 12％UP
■アジアその他地域 売上1億5600万ドル 12％UP
2005年度の地域別年間売上とマーケットシェアおよび2004年度との比較は以下の通り。
■北米 21億2900万ドル（シェア45％）昨年と同レベル
■ヨーロッパ 8億7200万ドル（シェア20％）1％UP
■日本 10億2300万ドル（シェア22％）10％UP
■アジアその他地域 売上5億5200万ドル（シェア13％）7％UP
尚、EDA業界に従事する従業員数は、昨年同時期より2％増え22832人となっている。
※2005年Q3売上報告
https://www.eda-express.com/news/?m=p&idno=228
※2005年Q2売上報告
https://www.eda-express.com/news/?m=p&idno=94
※EDAC（EDA Consortium）
http://www.edac.org/
