ArterisのNoC IP採用設計が累計1,000件を突破、AI関連の設計比率は50％に拡大

2026年11月5日、インターコネクトIPを手がける米Arterisは、同社のインターコネクトIPを採用した顧客のチップ設計件数が累計1,000件を突破したと発表した。

プレスリリース

同社はこの節目に合わせて、過去約20年間の顧客設計データを分析したレポート「The State of Semiconductor Innovation: Insights from 1,000 Design Starts」を公開。AI関連の設計案件が急増している実態や、半導体アーキテクチャの複雑化に伴うNoCの重要性について報告した。

Arterisは2004年設立の半導体IPベンダで、SoC内部のCPU、GPU、AIアクセラレータ、メモリなどを接続するNoC技術を主力事業としている。現在はNoC IPに加え、SoC統合設計の自動化ソフトウェア（Magillem社買収により獲得）やハードウェアのセキュリティ検証ソリューション（Cyculity社買収により獲得）なども提供。マイクロコントローラから高性能SoC、チップレットを利用したマルチダイ設計まで幅広い市場をカバーしている。

今回発表された累計1,000件は、同社IPを採用して開発が開始されたチップ設計案件の累計であり、顧客企業数や量産チップ数を示すものではない。

AI関連の設計案件が急増、エンタープライズ向けも約4倍に

今回の発表で注目すべきは、Arterisが公開したチップ設計案件の変化だ。

同社によると、2010～2014年に着手された設計案件のうち、AI関連に分類されるものはわずか4％だった。しかし、2021～2025年にはその比率が50％にまで拡大。直近5年間における設計案件の半数がAI関連となっている。また、データセンター、クラウド、HPCなどのエンタープライズ・コンピューティング向け設計案件の比率も、2010～2014年の11％から2021～2025年には43％へと約4倍に拡大した。

自動車分野でもAIの採用が進んでいる。Arterisの自動車向け設計案件の約3分の2が機能安全に対応するもので、約半数はAI機能と機能安全の両方に対応。自動運転などの高度化に伴い、AI処理能力と機能安全を両立する設計が増加しているという。

さらに、同社の測定指標によると、チップ設計の複雑さは直近2年間で9倍に増加したという。これらはArterisの顧客案件に基づく分析であり、半導体業界全体の統計ではないものの、チップ設計の需要がAIや高性能コンピューティングへ大きくシフトしていることを示す興味深いデータと言える。

AI時代の半導体設計で存在感を増すNoC

AI半導体の高性能化においては、CPU、GPU、AIアクセラレータ、メモリなどの間で大量のデータをいかに効率よく移動させるかが、チップ全体の性能や消費電力を大きく左右する。

Arterisによると、先進的なチップやチップレットではNoCがシリコン面積の10～13％を占めており、データ移動を担うインターコネクトIPが半導体アーキテクチャに与える影響は大きいという。

特に近年は、異種プロセッサを組み合わせたヘテロジニアス・コンピューティングや、複数のダイを接続するチップレット・アーキテクチャの普及によって、インターコネクトの設計が一段と複雑化している。

ArterisのCEOであるK. Charles Janac氏は、AIによる計算能力の需要増大を背景に、複雑な半導体アーキテクチャを最適化し、効率的なデータ移動を実現することが不可欠になっていると指摘している。

AIやチップレットの普及によって、演算器をつなぐインターコネクトのアーキテクチャや、システム全体のデータ移動の最適化が重要な競争領域になりつつある。

NoC分野では、新興のBaya SystemsなどもAI/HPC向けのデータ移動の最適化に注力しており、今後はNoC IPそのものの性能だけでなく、システム全体のアーキテクチャをいかに効率よく設計・最適化できるかが、各社の競争力を左右することになりそうだ。

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