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2005.11.25
2005年11月24日、シンプリシティの主催する「第6回Structured/Platform ASICソリューション・セミナー」が品川の東京コンファレンスセンターで開催された。
開催概要：http://www.synplicity.jp/events/Structured_PlatformASIC_seminar6th.html
参加したベンダは、NECエレクトロニクス、ChipX、富士通、LSIロジックの4社（発表順）で、加賀電子が代理店を務める米国ChipX社が今回新たにイベントに加わった。
最初に発表したNECエレクトロニクスは、同社のストラクチャードASIC「ISSP」の目指す方向性として、「設計の早さとコストの安さの徹底」を強調した。
NECエレクトロニクスの清浦氏（第一システム事業部、通信システム事業部、グループマネージャー）によると、ISSPは2層のみのカスタマイズで設計できるというチップアーキテクチャにより、短TAT開発・製造を実現できるとし、例として、試作製造までセルベースICで21週、FPGAで10週かかる設計をISSPの場合7週で設計を完了と発表した。
また、「トータルコストとしては、生産数5?10万個が一番安くなると」語り、チップ単価だけではなく、工数削減による人件費のコストダウンも計算に入れると相当のコスト削減に繋がると説明した。
NECエレクトロニクスは、ISSPの新シリーズとして「手軽に使いたいというニーズに応えた」という小規模設計向けのISSP1-Compactを今月投入したばかりで、90nm製品は既に量産中。65nm製品については、「具体的な計画は無いが、早めに動いていきたい」（清浦氏）とした。また、ARMコア内蔵製品も準備中で、提携デザインハウスである日本システムウェアより、ARM内蔵ISSPを搭載した開発ボードも製品化される予定であるという。
二番目に発表した加賀電子は、ChipX社のストラクチャードASICについて一通りの概要説明を行なった。
加賀電子の伊藤氏（電子事業本部、テクニカルマーケティング部、課長）によると、ChipX社は90年代半ばよりストラクチャードASICを出荷している老舗ベンダであり、これまで1500件以上のデザイン、10Munitの製品を出荷している実績があるという。
ChipX社は、チップ単価5ドル以下のローエンド製品を主なターゲットとして、ミリタリー・航空分野を中心に、コンシューマ、コミュニケーション、データ・プロセッシングなどの分野への製品供給を進めており、マスタスライスは、0.13μm、0.18μm、0.25μm、0.35μmの計53種を用意している。
中でも主力となる0.25μmのCX5000シリーズは、ローエンドFPGAの置き換えをターゲットに単価1ドル以下を実現する製品で、最大55万ゲート、448Kのメモリを搭載する。
その他、今年リリースの0.13μmのCX6000シリーズには、PCI ExpressやUSB2.0のプラットフォームを搭載した製品もラインナップされており、PCI Express搭載製品は今月から出荷が開始されているという。
伊藤氏は、「ChipX社のストラクチャードASICは、既存のASSP製品の『サイド・チップ』として、機能拡張や性能向上といった用途でASSPの製品化を回していく事にも使うことが出来る。」と語った。
三番目に発表した富士通は、同社のストラクチャードASIC「AccelArray」の特徴として、スタンダードセルに近い基本セル構造を挙げ、IPの流用性の高さやスタンダードセルへの移行のし易さを説明。その他、高速インタフェース設計の支援サービスやEB直描方式およびEB試作サービス、内製ツールを含めた専用デザインキットなど独自のサービスや技術について触れた。
専用のデザインキットとなるAccelArrey Design Kitには、シンプリシティのフィジカル合成ツールAmplify AccelArrey Proの他に、設計ルールをチェックするRTL-Checker、フィジカル合成後にハンド・オフ要件を検査するHand-off checker、ユーザ仕様に合わせたIPマクロを提供するためのDDRコンパイラやRAMコンパイラなどが含まれているという。
また、ユーザ事例として、画像処理系の民生機器、ビデオサーバ、ストレージシステムなどのアプリケーションへの適用事例が紹介され、最後に今後の90nmプロセス製品への展開について、富士通の内藤氏（電子デバイス事業本部、先端商品事業部、開発部、部長）は次のように語った。「富士通の実績豊富な90nmプロセス技術を生かし、AccelArreyも90nm製品を展開する。最大6.6Mゲートとなる標準ラインの製品に加え、20Mbit以上のRAMを搭載した『RAM大容量ライン』の追加を検討しているところ。」
Rapid Chipは、現在主力となっている0.11μmプロセスのIntegrator2およびXtreme2に加え、今年の年末から来年にかけて90nmシリーズのIntegrator3およびXtreme3のリリース予定を紹介。90nm製品では、ワーストケースの動作周波数400Mhzを保証するという。
また、同社の今後の取り組みとして、ARM9搭載のプロトタイピングボード、PCI Express搭載ボードなど、提供するIPを事前に検証可能なボードの開発についても紹介された。
尚、イベントを主催したシンプリシティは、NECエレクトロニクス、富士通、LSI Logicの3社とそれぞれ共同開発を行い、各デバイスに特化した専用のフィジカル合成ツールを提供中。うち、NECエレクトロニクスと、富士通はツールはチップの開発費に含める形で条件付でユーザに無償提供している。 また、NECエレクトロニクスとLSI Logciは、シンプリシティの合成ツールの他に、TeraSystems社のRTL検証ツールを設計フローに採用しているという。
※シンプリシティ社のツール情報 https://www.eda-express.com/catalog/?m=comp&cn=1770
※各社ストラクチャードASICの情報 https://www.eda-express.com/ss/?m=l&idno=20030&bc=20
※製品に関する詳細な情報は各社にお問い合わせ下さい。
2005.11.25
2005年11月25日、松下電器とルネサス・テクノロジが、45ナノプロセスの共同開発合意に向けて最終調整に入ったと一部報道機関が報じた。
45ナノプロセスの開発については、先日、東芝とNECエレクトロニクスが共同開発を発表したばかり。
※関連記事 https://www.eda-express.com/news/?m=p&idno=161
東芝はソニーともプロセス開発で提携しているため、国内の半導体プロセス開発は以下のような大きな勢力分布となる。
■松下、ルネサス 2社陣営
■東芝、NECエレ、ソニー 3社陣営
■その他 富士通など
また、つい先日、日立製作所、松下電器、ルネサステクノロジ、東芝、NECエレクトロニクスの5社による、半導体の共同生産工場の設立構想が報じられたばかりだが、その後、一部企業のトップが悲観的な発言を行なうなど、「日の丸ファウンドリー構想」については依然情報が錯綜している。
2005.11.24
2005年11月17日、英Tenison Design Automation社と英SpiraTech Ltd.社は、OEM契約を結び、技術統合を行うことを発表した。
プレスリリース：http://www.coware.co.jp/news/2005/2005.11.17.html
この契約によりTenison社は、同社のVTOC製品にSpiraTech社のCohesive トランザクタ技術を統合した、パッケージ製品の販売を行なうという。
Tenison社のVTOCは、RTLで記述されたデザインを検証用の高速なSystemCモデルに変換する事ができるツールで、2005年8月よりコーウェアが日本国内での販売を行なっている。
※関連記事https://www.eda-express.com/news/?m=p&idno=137
一方、SpiraTech社は、トランザクタ・アダプタおよびトランザクタ・コンパイラといった、抽象度変換ツールCohesive ファミリを供給する企業で、同社の技術によりテストベンチ、ハードウェア/ソフトウェアデバッガ等との接続を容易に実現する。
今回発表された、Tenison-SpiraTech間のOEM契約により、既存のRTL設計を高速なトランザクションレベルモデルとして、CoWareのConvergenSCおよびOSCI SystemCなどのESL設計環境に導入するためのソリューションが実現できるようになる。
具体的には、VTOCのデザインを高速なSystemCモデルに変換する技術と、変換されたSystemCモデルに対して高速なバストランザクションインターフェイスを提供するCohesiveトランザクタの技術が統合され、ユーザは、既存のRTLで記述されたデザインからSystemCモデルを作成し、他社の命令セットシミュレータのようなトランザクション･モデルに接続することが可能となる。
また、VTOCにCohesive トランザクタ技術を取り込むことで、VTOCによって生成されたSystemCモデルをトランザクション・バスに接続するプロセスが自動化できると同時にパフォーマンスも改善され、ハードウェアとソフトウェアの両方におけるSoCの機能検証を加速できるという。
■Tenison Design Automation CTO Jeremy Bennett氏のコメント：
「SpiraTech社とのOEM契約および技術統合は、Tenisonの役割である、RTLで記述されたモデルの抽象度を上げることによりモデル間のギャップを橋渡しし、さらに拡張します。SpiraTech社のCohesiveとTenisonのVTOCを統合することは、バストランザクションモデルなどの他の抽象度で記述されているモデルとの、シームレスなインターフェイスを提供する重要なステップとなります。これら2つの製品により、システムモデリングのパフォーマンスが大幅に改善されると同時に、既存IPの再利用性を高くすることができます。異なる抽象度でモデルを接続する技術は、実用的なESLソリューションにおいて必要不可欠な技術です。」
■SpiraTech社 CEO Simon Calder氏のコメント：
「もはやESL方法論を採用しないという選択は許されません。SpiraTechとTenison社により、実用的で費用対効果が高く、ソフトウェア開発、機能検証およびシステム検証を実行可能な、高速・高精度なシステム全体のシミュレーションモデルを構築することが可能になります。SpiraTechとTenison社の協力により、膨大な既存のRTLベースIP同様、トランザクション・レベル・モデリングを既存のデザインおよび検証ツールフローに簡単に接続できるようになるため、TLMの採用が急増すると思われます。」（プレスリリース要約）
※SpiraTech社ホームページ http://www.spiratech.com/
※新たに販売されるTenison-Spiratech製品に関する詳細は、下記窓口までお問い合わせ下さい。
Tenison Design Automation
Fumiko Suzuki
TEL：+1-408-453-3800
E-mail：japansales@tenison.com
http://www.tenison.com/
コーウェア株式会社
フィールドアプリケーション＆マーケティング部
川原 常盛
TEL：03-5768-6982
FAX：03-5768-6984
E-mail：mktg_japan@CoWare.com
http://www.coware.co.jp/
※2005年11月25日、一部記載内容を修正致しました。
2005.11.23
2005年11月21日、マグマは、GPSの開発企業である米u-Nav社が、マグマのツールを使用して、50mW、0.18ミクロンCMOS GPSシングル・チップのテープアウトに成功したことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2005112101.htm
設計されたGPSチップは、携帯電話をはじめとする様々なコンシューマ製品での使用をターゲットにしており、マルチプル・パワー・ドメインと、厳しい面積条件があった。
これに対しu-Nav社は、マグマのBlast Fusion、Blast Power、Blast Railを使用することにより、ダイサイズを縮小すると同時に消費電力を22パーセント削減しサインオフを完了させたという。尚、発生した設計上の変更は、マグマの統合フローによって1日で対応することが出来たとしている。
■u-Nav社 製品開発部門バイスプレジデント Pete Maimone氏のコメント：
「弊社のGPSソリューションの複雑さが増すにつれ、パワー・マネジメントや最適化は重要になっています。この設計には3つのパワー・ドメインがあります。もしポイントツール・フローを使用していたならば、これらを階層的に扱わなければならなかったでしょう。マグマ社製システムは、仮想フラットmulti-Vddメソドロジが可能で、各ドメイン内やドメイン間で消費電力を最適化できました。マグマ社の統合されたアプローチ、最先端技術、献身的なアプリケーション・エンジニア達は、私たちの設計の成功に欠かせないものでした。」
■マグマ社 デザイン・インプリメンテーション・ビジネスユニット ジェネラル・マネージャ Premal Buch氏のコメント：
「最適な低消費電力設計を行うには、デザイン・フローの異なる段階で、タイミング対消費電力、面積対消費電力のような正確かつ効率的なトレードオフを行える機能が必要です。私たちは、u-Nav社がこの重要な設計で、マグマ社の低消費電力設計メソドロジを利用されたことを喜んでいます。」（プレスリリース要約）
※マグマ社製品の概要はこちら https://www.eda-express.com/catalog/?m=comp&cn=1480
2005.11.23
2005年11月21日、マグマの子会社マグマ・デザイン・オートメーション・インディアは、IC Excellenceプロジェクトの一貫として、インドの有数教育機関のひとつであるAnna Universityとのパートナー提携を発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2005112102.htm
マグマのIC Excellenceプロジェクトとは、インドにおけるLSI設計者の養成を目的とするプロジェクトで、マグマ社インディアは、トレーニング資料、アプリケーション・エンジニアによるサポート、ソフトウェア・ライセンスなどを提供し、一流工学教育機関と連携して設計者の教育を進めている。
今回、プロジェクトにおけるパートナー提携が発表されたAnna Universityは、インド南部のChennaiにあるインド有数の理工系大学で、17の学部、4つの専門校、19の研究センター、4研究所などを傘下にもつ。
発表によると、P.V. Ramakrishna博士率いる同大学工学部、ECE学科の学生達は、既にマグマ社製RTL-to-GDSIIデザイン・システムを使用して、タイミング、面積目標を達成し、パワー・インテグリティ、シグナル・インテグリティを維持したまま、CDMAレシーバのテープアウトを成功させているという。
■Anna University CEGキャンパス ECE学科主任 N. Gunasekaran教授のコメント：
「最先端技術を提供し、学生達をサポートし、徹底的に教育してくださったマグマ・デザイン・オートメーション社に感謝を述べたいと思います。私たちは迅速にテープアウトを行うことができたことに熱狂しております。また、ICインプリメンテーション手段として、マグマ社製品を使用して当大学のVLSIコースを拡大してまいります。」
■マグマ・デザイン・オートメーション・インディア マネージング・ディレクタ Anand Anandkukmar博士のコメント：
「新しい成長段階に突入しているインドの半導体業界では、現在の人材ギャップを克服するために、より多くのエンジニアに最先端VLSI設計教育を行うことが急務となっています。テレコム・チップの成功と迅速な完成は、インドの大学の人材の優秀さと、マグマ社製ツールによる優れた機能と設計期間の両方をあらわしています。」
「このパートナーシップは、Anna Universityの卒業生なので感慨もひとしおです。母校に恩返しをすることができ、喜んでいます。」
尚、このマグマのIC Excellenceプロジェクトには、有数企業、Karnataka州政府、インド政府IT省との協力の下、インド有数のVLSI教育機関におけるICフィジカル・デザインPG学位コースの設立も含まれているという。（プレスリリース要約）
2005.11.21
2005年11月16日?18日の3日間、パシフィコ横浜で開催された組み込み総合展示会ET2005（Embedded Technology 2005）は、合計来場者24186人を数え、過去最高の参加者で賑わった。
ちなみに昨年の来場者数は計21309人で、14％近く来場者数が増加した計算となる。
また、出展社数も過去最高の346社計690コマで、出展社数で約9％増、出展小間数で約11％増を達成した。
これらの結果は、ここ最近の組み込み開発分野の好況を表したものと言え、今後より一層の盛り上がりが期待される。
尚、次回、Embedded Technology 2006／組込み総合技術展は、2006年11月15日(水)?11月17日(金)、パシフィコ横浜にて開催される予定で、来年5月には西日本で初の組込み専門技術展、「Embedded Technology West 2006／組込み総合技術展 関西」も開催される予定となっている。
※、「Embedded Technology West 2006／組込み総合技術展 関西」に関する詳細はこち
http://www.jasa.or.jp/etwest/
2005.11.19
2005年11月16日?18日にパシフィコ横浜で開催された組み込み総合展示会「ET2005」。
■コーウェア株式会社
■サミット・デザイン・ジャパン株式会社
■日本イヴ株式会社
■株式会社コンピューテックス
■アルティウム・ジャパン株式会社
■有限会社インターリンク
■ガイオ・テクノロジー株式会社
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■キャッツ株式会社
■株式会社エスケーエレクトロニクス
■株式会社ソリトンシステムズ
■アイピーフレックス株式会社
■株式会社ロッキー
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2005.11.19
2005年11月21日、シンプリシティは、同社の高性能ASICシンセシス・ツール「Synplify ASIC」の機能強化を発表した。
この機能強化により、複雑化するセルベースASICおよびSoCの設計において、タイミング、使用エリア、ランタイム性能の向上を実現できるという。
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2005/SYNPJP_90BX.html
新しい「Synplify ASIC」では、合成エンジンの機能強化の他に、業界普及ライブラリの互換機能が強化されている。
具体的には、FINDシンタックス、RTL、SDL制約ファイル・シンタックス、Precedence handlingなどを含む、業界標準のTCLスクリプトをサポートし、標準的なASIC設計フローの中でそのまま「Synplify ASIC」が使用できるようになった。これにより、既存の設計フロー内へ「Synplify ASIC」組み込み、特定のクリティカル・ブロックの性能の向上を実現できると同時に現行フローの置き換えも容易となる。
また、ケイデンス社の「LEC Conformal」ツールならびにTCLとフローが統合され、カスタムツール・フローおよびCVSなどの外部のバージョン管理ソフトウェアの統合が容易となった。
更に、ライブラリの互換性に加え、デバッグ機能も合わせて強化され、新しい「Synplify ASIC」にはHTMLベースのログ・ビューワが備えられた。 このHTMLベースのログ・ビューワはクロスプロービング機能を拡張したもので、新しいログおよびワーニング・フィルタによって、設計者はエラーやワーニングを簡単に発見し、デザイン全体を検索しフィルタをかけることで問題の原因を突き止めることができるようになる。
その他、「Synplify ASIC」のオプションとして、顧客社内のフロー開発者およびCADグループに対して、社内の各部門が使用するデザインのためのテスト回路のような固定のカスタム回路を開発する機能も提供するという。
■富士通九州ネットワークテクノロジーズ株式会社 部長 石塚淳氏のコメント:
「『Synplify ASIC』ソフトウェアは特にチップ面積の最適化において卓越した結果をもたらしました。このソフトウェアは当社の既存のデザイン・フローに容易に統合できると同時に、シンプリシティ株式会社からの適切なサポートにより、最新の数百万ゲートのSoC開発で最高の成果を得ることができました」
■株式会社アクセル マネージャ 松浦一教氏のコメント：
「当社は過去2年以上に渡って『Synplify ASIC』ソフトウェアを使用していますが、10倍も高速なランタイムおよび使いやすさを提供するこの製品にいつも感心しています。当社のグラフィックス・チップは大量に出荷されていますが、『Synplify ASIC』ソフトウェアは厳しい性能仕様を満たすと同時にシリコン・コストの低減も達成しました。この『Synplify ASIC』ソフトウェアによって、当社はこれらの目標を迅速に実現できました」
■シンプリシティ ASICプロダクト・マーケティング・シニア・ディレクタ John Gallagher氏のコメント：
「当社の『Synplify ASIC』は性能目標を可能な限り小さなチップサイズで達成したいと願うお客様に最適のソフトウェアです。設計者は『Synplify ASIC』ソフトウェアを既存のシンセシス・フローに追加して設計品質を向上させることが可能であり、そのほかの商用シンセシス・ソリューションの代わりに使用することもできます」（プレスリリース要約）
尚、「Synplify ASIC」は、すでに出荷が開始されており、ライセンス価格はタイムベースライセンスで650万円からとなっている。（ 価格は税抜、日本国内における標準販売価格）
※「Synplify ASIC」に関する詳細は、シンプリシティ株式会社にお問い合わせ下さい。http://www.synplicity.jp
※「Synplify ASIC」の製品概要はこちら https://www.eda-express.com/catalog/?m=s&idno=1770040&cn=1770
2005.11.18
2005年11月17日、パルテックは、ザイリンクスとの販売代理店契約の締結に向けた同意書に調印したと発表した。
プレスリリース：http://www.paltek.co.jp/ir/pdf/2005/1117/7587PALTEK_051117_signing_J.pdf
パルテックはこれまでアルテラの販売代理店を約20年間続けてきていたが、昨日16日にアルテラとの契約解消（2006年3月31日付）を発表していた。
プレスリリース：http://www.paltek.co.jp/ir/pdf/2005/1116/7587PALTEK_051116_termination_J.pdf
尚、アルテラとの契約解消の理由についてパルテックは、「Alteraの契約解消の意向を受けて」としている。
今後、パルテックが予定通りザイリンクスと契約を結ぶと、FPGA大手2社の国内販売代理店の関係は以下のようになる。
■ザイリンクス販売代理店：東京エレクトロンデバイス、アヴネット・ジャパン（旧メメック・ジャパン）、新光商事、菱洋エレクトロ、パルテック（予定）
■アルテラ販売代理店：アルティマ、丸文、橘テクトロン
尚、アルテラは今年9月に丸文、橘テクトロンと代理店契約を締結したばかり、丸文は以前ザイリンクスの代理店でもあった。
2005.11.18
2005年11月17日、イーエイシック・ジャパン?は、パシフィコ横浜で開催中の組み込み総合展示会ET2005にて、同社のストラクチャードASIC「FlexASIC」に関する発表を行なった。
eASIC社は、99年に設立された会社で社員は現在80名、カリフォルニア州サンタクララに本社を置く。日本ではeASICジャパンとして新横浜に本社を置き、2005年10月にイノテックと代理店契約を結んでいる。
eASIC社の「FlexASIC」は、130nmプロセス、8層メタル配線で製造されるストラクチャードASICファミリで、現在25万?300万ASICゲートまでの計6品種がラインナップされている。
「FlexASIC」の最大の特徴は、LUTセルとメタル配線が組み合わされている点で、これにより、論理のプログラマブル性と高速・低消費電力な配線を実現すると同時に、製造コストや設計期間を大幅に削減することができる。
具体的には、一般的なストラクチャードASICで言うユーザカスタマイズ層がFPGAのようなLUTベースの構造になっており、ビットストリームの呼び出しによって論理を構成する事ができる。そのため、8層メタル配線のうち、ビア1層を除く全てのマスクパターンはデザインに関わらず同一で、たった1層のビアのみで配線を行える。
この、ビアのカスタマイズはEB直描で行なえるため、マスク代は不要で（予め作り込まれたマスクはeASICが負担）顧客は低コスト、短納期かつ発注数量の制約を受けずにでチップを手に入れることが可能。量産に向けてマスクをおこす場合でも、必要となるのは1層のビアマスクのみで、低コストを維持できる。
デザイン環境は、独自の配線技術を用いているため、eASIC社から提供される無償の設計ツールと市販のツールとを組み合わせる形となり、シノプシス社のDesignCompiler、マグマ社のBlastCreateSAなどに対応している。
また、eASIC社のツールからは、最終的にチップを実現するGDS-IIデータとビットストリームの2種類のデータが出力されるが、マスク製造に必要となるのはGDS-IIのみであるため、ビットストリームは社外に出さずに済み、セキュリティ面においても大きなメリットとなる。
発表を行なったeASICジャパンの岸本氏（営業本部 本部長）は、「FlexASICは、一般的なASICのランダムな配線構造と比較して、配線構造が規則的であり、タイミング収束が容易で微細化にも対応し易く今までに無かったタイプのデバイスと言える。」と語り、一般的なストラクチャードASICで言われている低コスト・短納期というアピールに加え、設計や歩留り向上におけるメリットの高さを強調した。
尚、FlexASICは、現在システムベンダ向けに130nm製品をサンプル出荷中で、今後は富士通との契約により、90nm製品の開発も進めていく予定だと言う。
※製品紹介スライド抜粋 https://www.eda-express.com/edalibrary/files/1132282708.pdf
※FlexASICに関する詳細は、eASIC社にお問い合わせ下さい。http://www.eASIC.com
イノテック株式会社 新事業推進本部 eASICグループ
easic@innotech.co.jp TEL:045-474-9070
2005.11.18
2005年11月17日、STARC（?半導体理工学研究センター）は、パシフィコ横浜で開催された組み込み総合展示会ET2005にて、推進中の「高位合成メソドロジ」プログラムについての発表を行なった。
STARCは、これまで国の助成プロジェクト「あすかプロジェクト」に取り組んできたが、2005年度をもってプロジェクトが終了する。
2006年度からは、SNCC2（第2次半導体新世紀委員会）によって、幾つかの新プログラムが開始される予定で、その中の一つ「高位設計メソドロジ」の構築を開始するにあたり、その中核をなす「高位合成メソドロジ」プロジェクトを2005年度から前倒しする形で進めている。
STARC開発第一部、メソドロジ開発室、高位設計活用チーム、チームリーダー、塩月八宏氏の発表によると、プロジェクトは「使える高位合成メソドロジ」を構築し、浸透/普及させ、現状のRTL設計以降のフローに繋げることをゴールとしており、同一条件による各高位合成ツールの評価作業と、その結果・特徴をまとめた実用におけるガイドラインの作成が進められているという。
実際に行なわれるツールの評価作業は、STARC、STARCクライント企業、EDAベンダの3者で行なわれ、大きく下記2つのステップに別れている。
【一次評価】
1．STARCのクライアント会社（大手半導体11社）から、高位合成評価用のデータや要望などを収集
2．STARCが評価指標および評価用のデータを作成
3．EDAベンダがSTARC作成の評価データを用いて製品評価を実施
4．STARCが評価結果を確認しクライアント会社にレポート
【二次評価】
1．一次評価の結果を元に、STARCが二次評価用データを作成
2．STARCが二次評価を実施
3．STARCが評価結果をもとに、高位合成ツールの適用に関するガイドラインを作成
4．STARCが高位合成ツール本体を除く、ガイドライン・評価データなどを「お試しキット」として、クライアント会社に提供
※EDAベンダはSTARCに対しツールの貸し出しや評価サポートを行なう
これら一連の評価作業は、検証の容易性、合成能力、合成制御性、記述性、現フロー整合性、ツール性能の計6種類の評価指標に従って行なわれ、STARCは、既に二次評価用データとして11種17個のデータを作成済みであるという。
STARCは、この一連のプロジェクトにより、高位合成を用いた設計メソドロジを確立すると同時に、クライアント企業各社でそれぞれ進められていた評価作業の負担を軽減し、各社の環境開発費用を削減することができるとし、更には、現状のRTLによるサインオフをより高いレベルに引き上げるインタフェースの統一も視野に入れている。
また、高位合成ツールを提供する各EDAベンダにとっても、マーケティング・営業上でのメリット（ユーザニーズの収集、拡販ポイントの明確化、ユーザ評価期間の短縮化など）や製品開発を進める上でのメリット（多様な評価データの取得、自社評価工数の削減など）など本プロジェクトの参加によってメリットが得られるとしている。
尚、発表されたこのプロジェクトは既に進行中で、2006年度からはSNCC2へ継承される予定で、評価作業によって得られた成果物のクライアント企業以外への提供については、今後の課題として検討を進めているという。
※プロジェクトに関する詳細はSTARCにお問い合わせ下さい。http://www.starc.jp
2005.11.17
2005年11月16日、組込みソフトウェアや半導体設計におけるシミュレーション・ソフトウェア・ベンダーの米VaST Systems Technology Corporationは、日本において活動を開始したことを発表した。
1997年に設立されたVaSTは、超高速シミュレータ「CoMET」を開発・提供するソフトウエア・ベンダで、日本国内では1998年よりガイア・システム・ソリューションが総代理店として販売・サポートを進めてきた。
「CoMET」は、既に日本でも多くの導入実績を持つツールで、プロセサやDSP、専用回路部であるASICなどからなるシステム全体のバーチャルモデルを提供し、そのバーチャルモデル上で50?200MIPSの超高速でサイクル精度のシミュレーションを実行する事ができる。
また、ハードウェアモデルの開発には、標準の設計言語(C/C++&knm SystemC&knmVerilog&knm VHDL)を使用できることが可能で、MATLAB / Simulinkモデルとの連携やWindowsライブラリを使用して外界モデルとも接続できる柔軟な外界I/Fを装備している。
更に、「CoMET 5.7」より、周辺回路モデルをユーザー自身で簡単に作成できる「Peripheral Device Builder」の提供も開始しており、これらテクノロジーを用いることにより、TATの短縮、開発コスト・リスクの低減、品質の向上を合わせて実現することができる。
VaSTは、今後日本における社員を増員し、ユーザの技術サポートを強化していく計画で、製品の販売については、従来どおりガイア・システム・ソリューションが全面的に対応する。
尚、VaSTの提供する「CoMET」とソフトウェア開発に特化した低価格システム・シミュレータの「METeor」は、本日発表された車載ECU のバーチャル開発環境の推進団体「Virtual ECU Club」でも中核ソリューションとして利用される。（プレスリリース要約）
※VaST社およびVaST社製品に関する詳細は、下記各社にお問い合わせ下さい。
ヴァースト システムズ テクノロジー株式会社
シニア・マーケティング・マネージャー
浅利康二
Tel: 03-5421-0051
e-mail: k.asari@vastsystems.com
http://www.vastsystems.com/
株式会社ガイア・システム・ソリューション
島崎美砂
Tel: 03-3443-9720
e-mail: first_contact@gaiaweb.co.jp
http://www.gaiaweb.co.jp/
2005.11.17
2005年11月16日、ソリトンシステムズは、「C言語高位合成ツール実践セミナー」を開催し、米YXI社の動作合成ツール「eXCite」の最新事例とロードマップを発表した。
「eXCite」は、ANSI-Cまたは独自の拡張言語HY-Cを入力とする動作合成ツール。市販の動作合成ツールの中でも老舗といえる製品で、CからRTL（VHDL/Verilog）そしてプロトタイプボードまでの設計フローを統一した形でサポートしており、Altera社のNiosを用いたFPGAベースのSoC設計にも対応している。
マイナーバージョンアップを繰り返し、「2?3年前に比べるとかなり使えるレベルなった。」（ソリトンシステムズ：木下氏）というeXCiteは、既に国内における販売実績は50シートを超えているという。
発表された事例は2件で、1つは約2000行の画像処理アルゴリズムの合成例。ルネサステクノロジ、野中義弘氏（設計技術統括部、システム設計技術開発部）の発表によると、入力モデルHY-Cの記述修正（最適化）と合成結果のRTLを一部修正する事により、回路規模は対人手設計1.1倍、パスディレイはほぼ同等、記述量はRTL記述の30％程度という結果を得たとの事で、「元のC記述にI/F部の記述を書き加える必要が有ったが、動作合成の試行にあたり設定したターゲットはクリアできた。」と野中氏は語った。
野中氏の示した試行ターゲットは以下の4つ。
■回路規模、パスディレイは対人手設計RTL相当
■人手設計RTLを検証した環境で不一致が発生しないこと
■人手設計RTLとスループット、レイテンシが一致すること
■HY-C設計がRTL設計よりも工数が少ないこと
発表されたもう一つの事例は、名古屋大学の本田晋也氏（情報連携基盤センター：NEXCESS）による、「SystemBuilder」を用いたJPEGデコーダの合成事例。
「SystemBuilder」は、2003年度IPA未踏ソフトウェア事業として開発されたANSI-CからのFPGA設計環境で、内部の動作合成部分はeXCiteが組み込まれている。
同システムは仕様から分割された、ソフトウェア部とハードウェア部のインタフェースを自動合成することが可能で、C言語のTLM記述からソフトおよびハードをそれぞれ合成しFPGAに実装することができる。
その他、同システムは、Cレベルのシミュレーションモデルの生成や、HDLシミュレータを用いたソフトとハードのコシミュレーション、ソフトウェア・ハードウェアの分割容易に指定する事が可能で、「JPEGデコーダの各機能を様々なパターンで容易に合成・検証することができ、1人の設計者でおよそ半日で実機での性能評価を完了した。」と本田氏は語った。
合成結果は、それぞれの機能を単体でハードに合成した場合、平均約10倍の高速化を実現。しかし、ハフマン圧縮のみをソフトとして残したところ、JPEG全体で約2倍の高速化に留まり、ソフトの部分がボトルネックになる事が分かったという。
※後にソリトンシステムズがハフマン圧縮も含めてハード化したところ、10倍程度の高速化が実現できたとしている。
尚、セミナー最後にはソリトンシステムズより、eXCiteのロードマップが発表された。その概要は以下の通り。
■eXCite バージョン3.1のリリース 2005年12月上旬（予定）
主なバージョンアップ項目
?Verilog用テストベンチの生成
?Verilog2001の出力対応
?Linuxサポート
■eXCite バージョン4.0のリリース 2006年前半（予定）
主な特徴
?C⇔RTLデバッグ環境のサポート
?GUIからのレイテンシ制御
?HY-C言語のサポート
?新階層合成
■eXCite FPGA（新パッケージ）のリリース 2005年12月（予定）
主な特徴
?eXCiteのFPGA限定版
?動作環境：WinXP
?ノードロックライセンス
?価格：半年タームライセンスで200万円?（予定）
※eXCiteに関する概要はこちら https://www.eda-express.com/catalog/?m=comp&cn=1950
※eXCiteに関する詳細は、ソリトンシステムズまでお問い合わせ下さい。http://www.soliton.co.jp/
※2005年11月18日：記事中の誤植を一部修正し、追記致しました。
2005.11.17
2005年11月17日、パシフィコ横浜で開催中のET2005にて、ここ数年恒例となっている「ETアワード」が発表された。
展示会初日の来場者6498人(延べ8098人)の約1割が投票したという最優秀賞は、日本テキサス・インスツルメンツ株式会社が初受賞した。
その他の賞の受賞者は以下の通り。
■委員会特別賞 アジレント・テクノロジー株式会社
■JASA特別賞 大連ソフトウェアパーク株式会社、山形県オープンシステム研究会
■優秀賞 NECエレクトロニクス株式会社、インテル株式会社
■優良賞 アーム株式会社、富士通グループ、株式会社ルネサステクノロジ
以上
2005.11.16
2005年11月14日、アルテラは、同社のトランシーバ搭載FPGA「Stratix II GX FPGA」に最適化された、軽量シリアル接続プロトコル「SerialLite II 」を発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-serialliteII.html
SerialLite II プロトコルは、チップ間、ボード間、およびバックプレーン・アプリケーション向けのポイント間シリアル接続プロトコルで、第1世代SerialLiteプロトコルの成功を引き継ぎ、622Mbpsから6.375Gbpsまでの性能を提供する一方で、ロジック使用率を平均65％削減する。
■アルテラ IPマーケティング担当ディレクタ ジャスティン・カウリング（Justin Cowling）氏のコメント：
「当社は、第2世代シリアル・プロトコルを定義、開発するために第1世代SerialLiteの顧客と緊密に協力してきました。幅広い性能範囲に及ぶ様々なアプリケーションの独自の性能要件を理解することで、各顧客の実装コストを削減する幅広いコンフィギュレーション可能な機能を備える低遅延・低負荷のプロトコルを定義することができました」
SerialLite II 接続プロトコルは現在、アルテラのWebサイトからダウンロード可能なMegaCoreファンクションとして提供中。
MegaCoreの永久ライセンスは、Quartus II デザイン・ソフトウェアの各サブスクリプションと共に提供され、1年間のサポート込みで2000ドル（米国内販売価格、ノード・ロックPCライセンス）で提供される。（プレスリリース要約）
※SerialLite IIに関する詳細は日本アルテラにお問い合わせ下さい。http://www.altera.co.jp
※アルテラ ダウンロードサイト
http://www.altera.com/seriallite2download （英語）
http://www.altera.co.jp/seriallite2download （日本語）
2005.11.16
2005年11月14日、サミット・デザインは、グラフィカル入力が可能な設計環境「Visual Elite」の新バージョン「Visual Elite 2005.1.0 」を発表した。
プレスリリース：http://www.summit-japan.com/press/20051115VERelease2005_1_0.pdf
「Visual Elite 2005.1.0 」は、Verilog、VHDL、C/C++、SystemCをサポートし、これら言語を用いた設計および検証を単一の環境で行うことが可能。言語の混在設計にも対応している。
「Visual Elite 2005.1.0 」のグラフィカル・エントリ機能は、SystemC2.1およびSCV（SystemC Verification）ライブラリの最新版をサポートしており、グラフィカルな環境でSystemCによるモデリングを行うことが可能で、同社の「Vista SystemC IDE」と双方向に連携させVisual Eliteで作成したデザインのデバッグや解析を行う事もできる。
Vistaへのエクスポートは、SystemCモデルからのトップダウンのエクスポートと、HDLを含む混在モデルからのボトムアップのエクスポート双方に対応しており、システムレベル設計とHDL設計の連携に効果的に作用する。
また、「Visual Elite 2005.1.0 」では、拡張ライブラリがサポートされ、HDL設計にあたっては殆どのFPGAおよびASICライブラリに含まれるユニットを効果的に活用することも出来るようになる。 Visual Elite は、シリコンベンダのライブラリの中から必要なコンポーネントのみを抽出する機能も備えており、ライブラリのアップデートに費やす時間を大幅に軽減できるという。
尚、今回発表された「Visual Elite 2005.1.0 」は2005年12月から出荷が開始される予定で、Visual Eliteの既存ユーザは保守の範囲でアップグレードすることができる。（プレスリリース要約）
※Visual Eliteに関する詳細はサミット・デザイン・ジャパンにお問い合わせ下さい。http://www.sd.com/japan
2005.11.16
2005年11月16日、豊通エレクトロニクスは、パシフィコ横浜で開催中の組み込み総合展示会ET2005において、車載ECUをバーチャルな環境で開発するための推進団体「Virtual ECU Club」の発足を発表した。
「Virtual ECU Club」には、ガイア・システム・ソリューション、富士通テン、トヨタテクノサービスの3社が既に参画を合意しており、今後、開発ツールメーカーの参加を広く募っていく計画だという。
プレスリリース：http://www.gaiaweb.co.jp/press-release/p-r051116.html
「Virtual ECU Club」は、急増する車載ECUのソフトウェア開発負担軽減を最終的な目的として発足した組織で、自動車メーカーや車装品メーカーに対し、実機レスのバーチャルなフトウェア開発環境を提供し、ソフトウェア開発期間の短縮や開発に関わるコスト削減を狙う。
具体的な活動としては、豊通エレクトロニクスが各開発ツールサプライヤの統一窓口として、代理店契約を取りまとめる形となり、「Virtual ECU Club」は、仮想開発環境の導入に伴う顧客の負担を参画企業で代行し、環境立ち上げに必要な初期費用を内部償却することで、ツールのライセンス料のみで、仮想開発環境の提供を進めていくという。これにより、ユーザは開発環境の導入をスムーズに進める事が可能で、それに関わるコスト負担も低減できる。
「Virtual ECU Club」は、提供する開発環境の第一弾として、ガイア・システム・ソリューションが販売する、米Vast System Technology社の超高速シミュレータ「CoMET」および「METeor」、それに、富士通テンのリアルタイム・シミュレータ「CRAMAS」をライセンス供給製品として登録しており、車載ECUのソフトウェア開発者をターゲットにトヨタ自動車グループ以外にも広く門戸を開放していくという。
また、記者発表では詳細な説明は無かったが、「Virtual ECU Club」の4社は、既に次世代車載LANのインタフェース規格「FlexRay」用の仮想開発環境を構築した事をプレスリリースで発表している。（プレスリリース要約）
※本件に関する詳細は、下記関係各社にお問い合わせ下さい。
株式会社豊通エレクトロニクス http://www.toyotsu-electronics.co.jp/
ソフトウェアインテグレーショングループ
Virtual ECU Club営業窓口
香野 孝通
TEL:052-584-8708
FAX:052-584-8728
E-Mail:KONO_TAKAMICHI@tte.toyotsu.net
株式会社ガイア・システム・ソリューション http://www.gaiaweb.co.jp/
Virtual ECU Clubプレス発表担当窓口
島崎 美砂
TEL:03-3443-9720
FAX:03-3443-9721
E-Mail: first_contact@gaiaweb.co.jp
2005.11.15
2005年11月14日、NECエレクトロニクスは、同社の半導体ソリューションプラットフォーム「platformOViA」の強化として、「platformOViAパートナープログラム」の運用開始を発表し、ハードウェア?ソフトウェア間のマルチメディア・インタフェースの仕様を公表した。
プレスリリース：http://www.necel.com/ja/news/archive/0511/1401.html
運用が開始されたパートナープログラムは、共通プラットフォームOVIAをベースに組み込みソフトの開発を支援するもので、その柱は大きく3つ。
■パートナー製品のOViA上での動作認定制度
■NECエレによるパートナー製品の再販制度
■パートナー企業の技術支援?技術仕様、ドライバソフトの提供など
また、合わせて公開されたインタフェース仕様によって、セットメーカーは以下のようなメリットを得られる。
■ハードを意識しないソフトウェア開発が可能
■インタフェースの統一によるソフトウェアの資産化と既存資産の流用が可能
■提携企業の有力なミドルウェアを効率的に導入可能
■マルチメディアデータを用いるセット開発の大幅な効率化
尚、パートナープログラムには、既に組み込みソフト分野を中心に計17社が参加を表明しており、開発環境関連の企業としては下記4社が参加している。
ウインドリバー http://www.windriver.com/japan/
京都マイクロコンピュータ http://www.kmckk.co.jp/
コンピューテックス http://www.computex.co.jp/
横河ディジタルコンピュータ http://www.yokogawa-digital.com
（プレスリリース要約）
2005.11.15
2005年11月14日、富士通研究所は、映像圧縮の国際標準規格H.264に準拠し、100ミリワット以下の超低消費電力で動作する映像圧縮復元処理のコア回路を開発したと発表した。
この技術により、フラッシュメモリやハードディスクを記録媒体に用いたデジタルカメラやデジタルビデオカメラでの高品質な映像の長時間録画が可能となるという。
プレスリリース：http://pr.fujitsu.com/jp/news/2005/11/14.html
H.264は、携帯端末向け地上波デジタル放送や次世代DVDなど映像分野での早期実用化が期待されている最新の映像圧縮規格で、MPEG-2の10倍程度の処理量が必要とされ、これまで高い圧縮性能と高画質を維持したまま、電池でも動かせるような低消費電力での圧縮処理は困難だった。
富士通研究所は、圧縮時における画面変化の抽出に独自方法を採用することで、100ミリワット以下という低消費電力で、標準テレビ画質映像をリアルタイムでH.264圧縮することを実現した。
また、新たに開発した画質制御アルゴリズムによって、MPEG-2圧縮と比べ3分の1以下のデータ量で同等の画質を実現することができたという。
今回試作されたH.264コア回路は、最大画面サイズが720画素 x 576ライン（標準テレビ対応）動作クロックは54MHz(メモリーインターフェースは108MHz)、回路規模は200万ゲート、消費電力は100ミリワット以下（90nmプロセス使用時）という仕様で、この回路があれば、電池駆動で動作するデジタルAV機器においてもH.264を用いた長時間・高画質録画ができるようになる。
富士通研究所は、今後、量産化に向けて共通コア回路としての柔軟性を高め、2006年末の製品化を目指すという。（プレスリリース要約）
※この発表に関する詳細は富士通研究所にお問い合わせ下さい。http://jp.fujitsu.com/
2005.11.15
2005年11月14日、ケイデンスは、同社の検証プラットフォーム Incisive functional verification platform のハイエンド・ファミリー、「Incisive Enterprise family」を発表した。
「Incisive Enterprise family」は、複数の設計スペシャリストが関わるブロックやシステム・レベルの検証などのチップの統合作業や、SoC及びハードウェア・ソフトウェア双方からなるシステム・レベルの検証など、急激に複雑化が進む検証プロセスをターゲットとしているという。
プレスリリース：http://www.cadence.co.jp/news/print/h17-11-15.html
「Incisive Enterprise family」は、セグメント化された新製品群の一つで、e、SystemC、そしてSystemVerilogに対応したエンタープライズ・レベルの検証プロセス自動化機能(VPA) を搭載し、複雑なSoC及びシステム開発に関わる設計の予測性、生産性、及び品質面でのリスクを低減することができる。
また、VPAテクノロジに加え、システムのモデリング機能、高性能なフォーマル及びダイナミック・エンジン、検証IP、解析機能をなどが統合されており、HDL及びアサーション言語にも対応している。
Incisive Enterprise familyを構成するツール、テクノロジ、メソドロジは以下の通り。
■Incisive Specman Simulator
ブロックからシステム・レベルまでをカバーしたテストベンチ自動化製品「Specman Elite」と
「Incisive Simulator」をカーネル・レベルでダイレクトに統合した新製品
■SystemC及びeのミックス
システム・スペシャリストと検証スペシャリストを繋ぐためのトランザクション・ベースの検証ソリューション
■Enterprise Manager
全てのIncisiveエンジン、言語、及びカバレッジ・ツールを統合管理するエンタープライズ向けに
機能強化された製品
■Incisive Palladium
高速のアクセラレーション、ハードウェア・ソフトウェアのコ・ベリフィケ?ション、システム・レベル及び
シリコン完成後の検証を行うスペシャリスト向けのアクセラレータ・エミュレータ
■Incisive Enterprise plan-to-closureメソドロジ
実証済みのトランザクション・レベルのモデリング及びシステム・レベルの検証メソドロジを、
信頼性の高いIPと組み合わせ、製品化したメソドロジ
■Incisive Design Teamに含まれる全ての機能
Incisive Design Team familyで提供されるフォーマル解析及びサポートを含む
SystemVerilog関連メソドロジ全て
Micronas 社 Director of System-on-Chip Verification Oliver Bell 氏のコメント：
「ケイデンスのIncisive Enterpriseは、検証の初期の計画から収束までの検証プロセス全体に対応しています。我社の設計及び検証に携わるスペシャリストは、e&knm SystemC&knm SystemVerilog などの設計言語の最適なミックス、およびそれに対応したシステム・レベルのエミュレーションを兼ね備えた完全なソリューションを求めています。」
米国ケイデンス Executive Vice President and General Manager of the Verification Division
Moshe Gavrielov氏のコメント：
「SoC及びナノメーター規模のジオメトリの出現により、設計及び検証メソドロジがますます複雑になっていく中で、最先端のエレクトロニクス企業は、スペシャリストによるチームの編成を余儀なくされました。各々のスペシャリストは、それぞれの担当する作業において最高クラスのソリューションを求めていますが、それらは検証全体を見据えたplan-to-closureメソドロジに連携していなくてはなりません。 我々のお客様は、高度に自動化され、かつ最大の可視性、予測性、リソースの活用、生産性、そしてシステム・レベルの品質を定量的に把握する計測手法によって管理されたプロセスを必要としています。」（プレスリリース要約）
※「Incisive Enterprise family」に関する詳細は日本ケイデンスまでお問い合わせ下さい。
http://www.cadence.co.jp/
2005.11.15
2005年11月15日、テンシリカは、インドのバンガローに本社を置く大手独立系組み込み設計サービス企業であるTata Elxsi Ltd.とのデザインセンター契約を発表した。
プレスリリース：http://www.tensilica.co.jp/html/press/TataElxsi-1115.htm
この契約により、TATA ELXSIは、テンシリカのサードパーティ・ネットワークである"Tensilica Xtensions Network"のデザインセンターのメンバーとして、Xtensaプロセッサ設計技術の完全なトレーニングを受け、テンシリカの公認デザインセンターとして、テンシリカ・ユーザーにターンキーLSI 設計サービスを提供していくという。
■Tata Elxsi CEO Madhukar Dev氏のコメント
「我々のターンキーSoC設計機能とDSPおよびネットワーク分野での実績、そしてXtensaプロセッサ設計技術を組み合わせることにより、コンシューマ・エレクトロニクス、マルチメディア、ネットワーク機器市場のお客様に対して、製品設計サイクルの短縮と開発コストの削減で大いに貢献できると確信しています。」
■テンシリカ 戦略提携担当ディレクタ ラリー･プリズワラ（Larry Przywara）氏のコメント
「世界中に顧客を持つ実績豊富な組み込み設計会社であるTata Elxsiが我々のパートナー・ネットワークへの参加を決定し、同社の顧客にXtensa設計サービスを提供することを嬉しく思います。」
「Tata Elxsiはデザインセンター認定に際してテンシリカが設定した高い基準を満たす企業で、組み込みアプリケーションに対するXtensaコアの急速かつ幅広い普及に、今後大きな役割を果たして頂けるものと思います。」（プレスリリース要約）
尚、Tata Elxsi社は明日よりパシフィコ横浜で開催される、Embedded Technology 2005 に出展する。
Tata Elxsi社ホームページ： http://www.tataelxsi.com/
2005.11.15
2005年11月15日、沖電気工業とARMは、「ARM926EJ-S｣コアに関するライセンス契約を締結したと発表した。
プレスリリース：
http://www.oki.com/jp/Home/JIS/New/OKI-News/2005/11/z05080.html（沖電気）
http://www.jp.arm.com/pressroom/05/051115.html（ARM）
沖電気は、今回の契約によりCPUコアのラインナップを強化し、次世代カーナビゲーションシステムのメインコントローラ、ポータブルデジタルオーディオ機器、ポータブルAV端末向けなどに、ARM926EJ-Sコアを搭載したシステムLSIを開発する。
沖電気は1995年にARMから「ARM7TDMI」コアのライセンスを取得して以来、コアのライセンスに関する提携を継続し、沖電気のシステムLSI開発プラットフォームのμPLATのコアとして搭載してきており、今回新たにライセンスを取得したARM926EJ-Sコアを搭載したμPLAT926も開発する。
LSI開発プラットフォームμPLAT926を使用することにより、より多機能・高性能なシステムLSIを短期間で開発することが可能になると同時に、論理合成可能（シンセサイザブル）という特徴を活かして、より高いレベルで顧客のニーズを満たすシステムLSIを提供することができるという。（プレスリリース要約）
※ARM926EJ-Sコアの概要はこちら https://www.eda-express.com/ss/?m=s&idno=3030130&bc=20
※ARM926EJ-Sコアの詳細についてはARM株式会社にお問い合わせ下さい。http://www.jp.arm.com/
2005.11.15
2005年11月10日、株式会社プライムゲートは、同社の取り扱う米Actis Design社のSystemCルール・チェッカ「AccurateC」のバージョンアップを発表した。
AccurateCは、SystemC 2.1に対応したSystemCデザインルール・チェッカで、プライムゲートが国内販売代理店として取り扱っている。
SystemCの言語ルール・チェック及びデザインルール・チェックを行うことが可能で、ツールには予め1000以上のC++構文ルールと約200種類のSystemCルールが備えられ、オプション製品のルール・ジェネレーターによって、ユーザ独自のルールを定義・生成することもできる。
新バージョンのVer 2.4.4では、ツールを利用中の各ユーザからの要求をベースに、チェックルールの追加や、オプションツールRule Generatorの専用API関数の強化などが図られているという。主な機能強化は以下の通り。
■AccurateCのデフォルト・チェックルールを4ルール追加
■Rule Generatorの専用API関数の機能追加（3関数）および専用API関数の追加（1関数）
■ドキュメントの強化：
ルール一覧のHTMLファイルから、個別ルール説明ファイルへのリンクが設定され、デフォルトルールの確認・閲覧が容易に。
AccurateCの製品概要はこちら https://www.eda-express.com/catalog/?m=s&idno=1020010&an=5280
AccurateCに関する詳細な製品情報は?プライムゲートまでお問い合わせ下さい。
http://www.prime-gate.com/
2005.11.14
2005年11月11日、AccelleraのVice-chairman Dennis Brophy氏（メンター・グラフィックス社）がCQ出版主催のSystemC＆SystemVerilogデザイン・ワークショップ2005において、SystemVerilog（IEEE Std.1800-2005）がIEEEに承認された事を発表した。正式な記者会見としては、世界初の発表になるという。
プレスリリース：http://www.accellera.org/pressroom/2005/Accellera_Applauds_IEEE_SV_PR_110905-2_FINAL.pdf（Accellera）
Dennis Brophy氏の発表によると、IEEEの承認は米国時間の11月8日に発表され、新規格であるSystemVerilog IEEE 1800-2005 と合わせてVeilogの改訂版となるVerilog IEEE 1364-2005も合わせて承認された。従来のVerilogは、今回の改訂によって残っていた幾つかのバグと不明確な部分が解消されたという。
SystemVerilog IEEE 1800-2005は、米国の標準化団体Accelleraによってそのベースが作られたシステム・レベル設計にも対応可能なハードウェア設計言語で、標準化にあたり国内ではJEITA（社団法人電子情報技術産業協会）、EDA技術専門委員会のSystemVerilog タスクグループが様々な活動を進めていた。
Dennis Brophy氏によるとSystemVerilogは、既に世界中で75種類を超えるプロダクト（EDAツール）やサービスが提供されており、大手EDAベンダや半導体関連各社の賛同のもと、既に4000人以上のフォーラム・メンバーが存在しているという。
※SystemVerilogホームページ参照：http://www.systemverilog.org/
また、記者会見では最後にAccelleraのロードマップも発表され、2007年にはSystemVerilog IEEE1800のバージョンアップが計画されている他、SystemVerilog-AMSの標準化計画なども明らかにされた。
※Accelleraホームページ：http://www.accellera.org/home
SystemVerilogの標準規格の詳細は、Webサイト「IEEE Store」にて55ドル（IEEE会員は45ドル）で購入する事ができる。
※IEEE Store：http://shop.ieee.org/ieeestore/Default.aspx
2005.11.14
2005年11月14日、エスケーエレクトロニクスとテレミディックは、RFIC開発および検証関連のサービスを2005年11月より開始すると発表した。
両社の共同展開により、テレミディックの高度なRFIC設計・開発技術と、エスケーエレクトロニクスの提供するASIC向け高速検証プラットフォーム「Accverinos（アキュベリノス）」の開発技術およびFPGAを用いた検証ノウハウを組み合わせ、RFIC設計から検証そして量産までのサービスを一括した形で提供していくという。
また、両社は、RFIC開発サービスに加え、デジタル論理回路の共通検証環境も顧客に提供し、RFを含めたトータルなIC開発/検証のコンサルティングも行なう予定で、これらのサービスにより、ユーザは困難な動作不具合の切り分けなど、RFIC開発と検証プラットフォーム開発を別々に行う事に起因する諸問題を解決する事が可能で、開発期間を大幅に短縮できるようになる。
尚、今回の提携により、テレミディック社はRFIC開発関連の売上を3年間で累計30億円程度を見込み、エスケーエレクトロニクスは、RF分野への本格的な進出を目指す。（プレスリリース要約）
両社のサービスに関する詳細は、各社ホームページをご参照下さい。
※株式会社テレミディック：http://www.telemidic.com/
※株式会社エクケーエレクトロニクス：http://www.sk-el.co.jp/index.html
2005.11.14
2005年11月10日、NECエレクトロニクスは、同社のストラクチャードASIC「ISSP」にパッケージ面積を約1/2?1/4に小型化した「ISSP1-Compactシリーズ」をリリースした。
製品関連ページ：http://www.necel.com/issp/issp1_compact/index.html
ISSP1-Compactシリーズは、SRAM、APLL、およびDLLを内蔵しており、全5層のうち下地3層を共用層とし、あらかじめ電源、クロック、テスト回路を埋め込み、残りの上地2層をユーザカスタマイズ層とする方式をとる。
チップは0.15μmCMOSプロセス、5層AL配線で製造され、最大動作周波数は250Mhz、内蔵SRAMは最大1Mビット、ユーザ使用可能ゲート数は214K?941Kゲート、パッケージはプラスチックBGA（FPBGA&knm PBGA）を採用し、パッケージ実装面積を従来製品よりも約1/2?1/4に小型化した製品を3種類ラインナップしている。
ISSP1-Compactシリーズのターゲットとするアプリケーションは、主に産業／民生機器などの中量生産機器で、分散コンパイル型同期式SRAM、SPI4.2（スタティック）、10/100/1000 MイーサネットMAC、POS PHY Level3、UTOPIA、DDRコントローラ、PCIコントローラ、UARTなどがIPマクロとして用意されている。
2005.11.14
プレスリリース：
http://www.hitachi-it.co.jp/news/2005/051114_02.htm（日立IT）
http://www.yokogawa-digital.com/emb/newsrelease/news/arm051114-1.html（横河ディジタル）
横河ディジタルが提供する「Versatile」は、ARM926EJ-S、PrimeXsysプラットフォームに加え、PowerVR MBX3Dグラフィックスアプリケーションなど、SoCに実装された多様な高性能IPをサポートするプラットフォームで、ARM社純正プロトタイプシステムとして圧倒的なシェアを持っている。
また、日立ITの提供するプロトタイピング環境「LogicBench」は、1モジュールに複数のFPGAを搭載できる大規模デザイン対応のプロトタイプシステムで、専用環境でデザインをFPGAへ容易に分割・インプリメントできるほか、専用APIを用いてソフトウェアとの協調検証も実現することが可能。
今回、両社製品を接続するインタフェースボードを開発した事により、具体的には下記のようなメリットを得る事ができる。
■大規模ユーザ論理のFPGAへのマッピング容易化
・「Versatile」上に4個のFPGAをコンパクト(120mm×85mm)にまとめた「LogicBench」を搭載すること可能となり、従来の4倍に相当する2百万ゲート規模のSoC論理を容易に実現できる。さらに、「LogicBench」のスタッキング機能を用いる事で、従来の20倍相当の1千万ゲート規模の論理も搭載可能。
■論理シミュレーション期間とプロトタイピング立上げ期間短縮
「LogicBench」は、検証用の専用PCIボード「VirtualTurbo」を用いて論理シミュレーションと連動した高速シミュレーションを行うことができるため、論理シミュレーションで使用した「LogicBench」を「Versatile」上に搭載することで、論理シミュレーション期間を短縮できると同時に、これまで2?3ヶ月要していたプロトタイピング立上げ期間を1?2週間に短縮する事ができる。
横河ディジタルは、2005年11月16日?18日にパシフィコ横浜で開催される「組込み総合技術展 Embedded Technology 2005」にて、今回発表した製品を展示する予定で、日立ITと横河ディジタルは、これらのプロトタイピングプラットフォームを今後1年間で50セット販売することを目標としている。また、次期ARM11対応のARMハードウェアプラットフォームへの適用による販売拡大も計画しているという。（プレスリリース要約）
※発表されたインタフェースボードに関する詳細は、各社にお問い合わせ下さい。
日立インフォメーションテクノロジー：http://www.hitachi-it.co.jp
横河ディジタルコンピュータ：http://www.yokogawa-digital.com/emb
2005.11.10
2005年11月9日、ケイデンスは、川崎マイクロエレクトロニクスが、ケイデンスの論理合成ツール「Encounter RTL Compiler」のグローバル・シンセシスを使用し、実設計において30件以上のASICのテープアウトを完了したことを発表した。
プレスリリース：http://www.cadence.co.jp/news/h17-11-9.html
川崎マイクロは、Encounter RTL Compilerの使用によって、タイミングを10％以上改善し、チップ・サイズを削減。その結果、従来のメソドロジと比べて消費電力の削減をも実現できたという。
尚、ケイデンスによると、この Encounter RTL Compilerは、家電製品、通信、コンピュータ、ネットワーク、画像、などの設計分野において、世界中で100社以上の顧客によって使用されている。
■川崎マイクロエレクトロニクス 設計開発第1部次長 村石 嘉人氏のコメント：
「18ヶ月前に実設計フローでEncounter RTL Compilerの使用を開始して以来、我々は30件以上のASICチップのテープアウトに成功してきました。Encounter RTL Compiler により、タイミング、チップ・サイズ、及び消費電力が改善され、その結果、我々は、弊社のASICのお客様にもRTLシンセシス 向けにEncounter RTL Compilerの使用を、自信をもってお勧めしています。我社は、既にEncounter RTL Compilerで生成されたネットリストをサポートできる体制が整っています。」
■日本ケイデンス 社長 川島 良一氏のコメント：
「ASICテクノロジをリードする川崎マイクロエレクトロニクスが、ケイデンスのEncounter RTL Compilerを使用して30件ものASICテープアウトの改善を実現したことは、我々にとって大きな喜びです。ケイデンスはこれからも販売代理店であるイノテックと協力して、より一層川崎マイクロエレクトロニクスのASICビジネスを支援していきます。最先端テクノロジであるEncounter RTL Compilerは、今後益々日本市場に受け入れられるものと確信しています。」（プレスリリース要約）
2005.11.10
2005年11月9日、ケイデンスは、日立コミュニケーションテクノロジーが、同社のエミュレーション及びアクセラレーション向けに、Palladium IIを採用したことを発表した。
日立コミュニケーションテクノロジーは、設計案件の増加、厳しい開発スケジュール、求められる設計品質、社内技術者の強い要求などを踏まえ、その必要性からケイデンスのPalladium IIの採用を決定したという。
また、採用にあたっては市販競合製品の検討も行なわれたが、その中からケイデンスのPalladium IIを選択した大きな理由として、下記2点を挙げている。
・FPGAベースのエミュレーションシステムよりも高速な実行速度とコンパイル時間
・複数による同時アクセスが可能という利便性
Palladium IIは、演算エンジンと、プロセッサ・ベースのアーキテクチャを用いたアクセラレータ・エミュレータで、周辺機器、組み込みプロセッサ、多様なASIC、組み込みソフトウェア、そして実データを統合することで、完全なシステム検証に対応している。
また、エミュレーション・モードや、合成可能なテストベンチによるリグレッション・テストで、シミュレーションに比べ、最大10000倍のパフォーマンスを提供し、最大32名のユーザによる同時使用にも対応しており、日立コミュニケーションテクノロジーの求める次世代ネットワーク製品向けチップセットの検証要求を満たす事ができたという。
■日立コミュニケーションテクノロジー キャリアネットワーク事業部 ＤＡ部 部長 佐藤 英也 氏のコメント：
「我々は、設計の急増及び検証作業における根本的なニーズに対処するために、市販の幾つかのソリューションを検討しました。Palladium IIは、従来のFPGAベースのエミュレーション・システムとの比較において、より優れた実行速度と、より短いコンパイル時間を提供してくれました。また、Palladium IIでは、複数のソフトウェア・プログラマや、設計・検証に携わる技術者が同時にアクセスできるようになっています。Palladium IIは、市場に現存する製品の中で、最善のソリューションでした。Palladium IIを採用以来、我々は投資以上に既に多大なリターンを得ています。」
■ケイデンス Executive Vice President and General Manager of the Cadence Verification Division Moshe Gavrielov氏のコメント：
「我々は、(株)日立コミュニケーションテクノロジーと緊密な協業を行うことができて、大変光栄に思っております。同社は、コミュニケーション市場において継続的に革新的な技術を開発し、新製品を市場に投入しており、そのために検証を含めた設計プロセス全体の子細な検討が必要です。我々は同社が、全体的な製品出荷目標に対処するためにPalladium IIを採用したことを大変喜ばしく思っております。」
（プレスリリース要約）
※アクセラレータ・エミュレータPalladium IIに関する詳細は、日本ケイデンスへお問い合わせ下さい。http://www.cadence.co.jp/
2005.11.09
2005年10月31日、ザイリンクスは、Spartan-3 FPGA ファミリが四半期の売上で 60 ％増という画期的な成長を記録したと発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/silicon_spart/05105_s3emilestone_j.htm
低コストの量産向けFPGAであるSpartan シリーズは、発売以来累積売上で 13 億ドルを達成。 現在、ザイリンクスの総売上の 24 ％以上を占める同社の主力製品になっている。
業界をリードする高性能と低価格性により Spartan シリーズは、DVD プレーヤ、プラズマ ディスプレイ、HD TV といった大量生産の民生用アプリケーションに広く採用されており、累積の販売個数も競合他社の類似製品の累積販売個数より 70 ％も多いと見られている。
最近市場投入した Spartan-3E ファミリにより、ザイリンクスは低コスト Spartan シリーズに特定市場向けに新たな特徴を追加すると同時に、Spartan シリーズの発売当初に比べ 30 分の 1 のコスト低減に成功し、単価 2 ドル以下（最も低コストパッケージを50万個購入した場合）という低価格 FPGA を提供している。
2005 年 3 月に発売された Spartan-3E ファミリ中の 5 種類のデバイスはすでにサンプル出荷を終えており、10 万ゲートの 3S100E と 50 万ゲートの 3S500E は量産出荷中。
サンプル出荷中の 5 品種は今年中に、最初のサンプル出荷からわずか 9 カ月で量産に移行する予定。
Spartan-3E と Spartan-3E FPGA ファミリに関する詳細情報はこちら： http://www.xilinx.co.jp/spartan
2005.11.09
2005年11月7日、ケイデンスは、川崎マイクロエレクトロニクスが、業界初のディレイ・テストATPG、 Encounter True-Timeテクノロジを採用したことを発表した。
プレスリリース：http://www.cadence.co.jp/news/print/h17-11-8.html
Encounter True-Timeテクノロジは、faster-than-at-speedディレイ・テスト用パターンを自動生成するデザイン・タイミングを使用しており、ケイデンスはこれに加え、True-Time for bridges及びTrue-Time through RAMsという2つの大きな機能強化も発表した。
Encounter True-Timeによるディレイ・テストは、オンボード・タイミング・エンジンを内蔵しており、遅延値が小さな故障を検出するために効率的かつ確実なfaster-than-at-speedディレイ・テスト用パターンを生成し、未検出の故障を最低限に抑えることができる。
また、新機能のTrue-Time for bridges は、ナノメーター設計における一般的な故障であるブリッジングの故障モデルをターゲットにしており、ユーザーがディレイ・テスト用パターンを自動生成させることができる。このテクノロジにより、潜在的に故障を起こす可能性のある場所に様々なタイプのブリッジング故障モデルが自動的に生成され、ユーザーは、シグナル・インテグリティ解析やレイアウト解析に基づき、潜在的にブリッジングの故障が起こりやすい場所を特定できるようになる。
もう一つの新機能True-Time through RAMsは、サードベンダーのRAMを含むスキャン不可能な素子に対してディレイ・テストを行いたいというユーザの要望に対応したものだという。
■川崎マイクロエレクトロニクス 設計開発第1部 CAD開発第1グループ マネージャー 中村 博幸氏のコメント：
「ナノメーター設計では、プロセスが微細になればなるほど深刻化するディレイ故障の検出が困難となるため、効率的なトランジッション故障に対するATPG が極めて重要となります。我々はEncounter True-Timeディレイ・テストの十分な評価を行いましたが、遅延値が小さなディレイ故障も検出できるため、テストのカバー領域を最大化できること、また、パス・ディレイやトランジッション故障テスト向けにクロック生成にも対応していることから、今回の採用に至りました。」
■ケイデンス Vice President of R&D for Encounter Test Sanjiv Taneja氏のコメント：
「川崎マイクロエレクトロニクスのようなトップの半導体メーカーとの協業により、ケイデンスのEncounter True-Timeディレイ・テストの優位性は動かぬものとなっています。Encounter Diagnosticsを使用することで、システム・インテグレーションの前に遅延値の小さなディレイ故障を検出し、その根本原因を迅速に検出できるため、最高の品質、最低限のコスト、そして最高の歩留まりによるICの製造が確実なものとなります。」
（プレスリリース要約）
※Encounter True-Timeに関する詳細は日本ケイデンスにお問い合わせ下さい。
http://www.cadence.co.jp/
2005.11.09
2005年11月8日、米パワーエスケープは、データ効率の高いソフトウェア開発向けの新製品「PowerEscape Insight」のリリースを発表した。
プレスリリース：http://www.coware.co.jp/news/2005/2005.11.08.html
同社はこれまで、PowerEscapeシリーズの製品として、 PowerEscape Architect、Synergyを提供しており、今回発表されたPowerEscape Insightのリリースにより、リファレンスアルゴリズムの作成から特定のメモリアーキテクチャをもつプラットフォームに合わせたソフトウェアの最適化に至る、データ効率の高いソフトウェア開発向けの製品ラインアップが完結される。
PowerEscape Insightは、データ集中型アプリケーションにおけるパフォーマンスや消費電力の主要なボトルネックとなっているメモリアクセスにフォーカスし、開発サイクルの早い段階で、メモリおよびプロセッサ間でのデータ移動を減らすデータ効率の最適化を行うことができる。
データ効率性の改善は、PowerEscape Insightを用いることにより、Cコードを変換するだけで実現でき、ソフトウェアのパフォーマンスを改善すると同時に、時間のかかるアセンブリコードでの最適化を最小限に抑えることが可能で、ソフトウェアの移植性も高まるという。
PowerEscape Insightは、デスクトップPC向けアプリケーションから組み込み向けソフトウェアまで、データ効率の高いソフトウェア開発に幅広く対応しており、Microsoft Windows XPおよび広く普及している総合開発環境IDE（Integrated Development Environments)用プラグインをサポートしている。
■パワーエスケープ社 社長兼CEO Guido Arnout氏のコメント：
「わたしたちの製品を使用することにより、ソフトウェアパフォーマンスを改善しつつ、消費電力を1/3以下に減少できるということが、エンドユーザの実設計で実証されています。データ効率を改善することは、高性能と低消費電力化を実現し、単位電力あたりのパフォーマンスを向上させる上で非常に重要です。」
■パワーエスケープ社その他の製品：
・PowerEscape Synergy
キャッシュのレポート機能によって、Cコードがターゲットメモリシステム内で、どのようにデータを処理しているかを、ハードウェアが開発される前に解析することができる。
・PowerEscape Architect
対象とするアプリケーションに合わせて最適なメモリアーキテクチャをモデリングすることができる。モデリングおよび最適化されたメモリアーキテクチャデータは、PowerEscape Synergyで利用することも可能。
PowerEscape Architect、Synergy、Insightの動作環境は以下の通り。
・Microsoft Windows XP (Microsoft Visual Studio .NET 2003またはEclipse)
・Red Hat Enterprise Linux、Red Hat LinuxまたはRed Hat Fedora Core (Eclipseおよびgcc 2.95以降)
・Apple Mac OS X Tiger (Xcodeおよびgcc 2.95以降)
尚、パワーエスケープ社の製品は、パートナー契約によりコーウェア株式会社が販売を行なっており、発表された新製品も含めて全て出荷中。
製品の価格およびその他の情報については、コーウェア株式会社までお問い合わせ下さい。http://www.coware.co.jp/
2005.11.09
2005年11月8日、シノプシスは、テスト・ソリューションTetraMAXの機能改善を発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2005/20051108.html
機能強化された新しいTetraMAXは、従来バージョンに比べて、すべての設計スタイルでATPGの処理速度が標準的に4倍以上に向上。さらに高いテスト品質を短期間で実現できるようになる。
また、新たな波形デバッガが搭載され、テスト設計のルール違反の検出とテスト・プロトコルのデバッグをさらに効率的に行うことが可能となった。
これらの機能強化により、複雑なデザインに対するテスト品質の向上と、製造故障検出の効率化に対応することができ、自動テストパターン生成（ATPG）およびテストのデバッグ作業に要する時間を劇的に短縮できるという。
■株式会社 ルネサステクノロジ 設計技術統括部 システム設計技術開発部 部長 多田修氏のコメント：
「テストパターン生成を効率的に行うことにより、我社の最先端SoCおよびマイクロコントローラ・ソリューションを提供するために要する時間と労力を最小限に抑えることが可能となります。今回の大幅なATPG実行時間の短縮が我社の製品の量産までの期間をさらに短縮してくれると大きな期待を寄せています。」
■Tundra Semiconductor社 DFTマネージャーのBruno Latulippe氏のコメント：
「TetraMAX ATPGの最新バージョンを使ってtransition delay testを行った際に、2004.12バージョンに比べ処理速度が6倍向上したことを確認しました。製品の複雑性が増す中、このようなATPG実行時間の劇的な短縮により、At-speedの動作テストの実行を迅速化することができると期待しています。」
※Tundra Semiconductor社は、世界を代表するコミュニケーション・システムおよびストレージ・システム企業が採用している標準ベースのシステム相互接続機能向けLSIを開発している企業
■シノプシス テスト・オートメーション・ビジネスユニット マーケティング・ディレクター Graham Etchells氏のコメント：
「デバッグの迅速化により、特に複雑な初期化シーケンスやスキャン・プロトコルを使用している回路の開発期間を短縮することができます。またTetraMAX ATPGの新しい波形デバッガを使用することで、プロジェクトに大きく影響するテスト容易化設計における問題の原因を迅速に特定し、修正することが可能となります。」
（プレスリリース要約）
※新しいTetraMAXに関する詳細は、日本シノプシスにお問い合わせ下さい。http://www.synopsys.co.jp
2005.11.09
2005年11月9日、NECエレクトロニクスと東芝は、45ナノメートル世代のCMOSロジックプロセス技術を共同開発すると発表した。
プレスリリース：
http://www.necel.com/ja/news/archive/0511/0901.html（NECエレ）
http://www.toshiba.co.jp/about/press/2005_11/pr_j0902.htm（東芝）
今回発表された両社の共同開発は、微細化により、開発費用と期間が増加するシステムLSIの開発負担を両社で分担し、製品競争力の強化を目指すもので、具体的には下記2点を挙げている。
■CMOSの基幹プロセス技術開発に関しては、両社は東芝アドバンストマイクロエレクトロニクスセンター（横浜市）において、技術者を集結し共同開発を行なう
■開発成果であるプロセス技術は両社がそれぞれの生産拠点に展開できることとする
両社は、45ナノメートル・システムLSIでのプロセス技術の共同開発を機に、より包括的な提携関係構築を検討し、提携を梃子とした強いシステムLSI製品の開発、量産を通じて、世界の半導体産業界におけるリーダーを目指すという。（プレスリリース要約）
尚、NECエレクトロニクスは、昨日、次世代HDD向け半導体分野で米Link A Media Devices社との協業を発表しており、今回の発表と合わせて、低迷しているエレクトロニクス事業の立て直しを図る姿勢が見受けられる。
11月8日NECエレクトロニクスのプレスリリース：http://www.necel.com/ja/news/archive/0511/0801.html
2005.11.08
2005年11月7日、コーウェアは、同社の信号処理設計ソリューションであるSPW向けに、3GPPライブラリのHigh Speed Downlink Packet Access (HSDPA)モデルをリリースしたと発表した。このモデルを活用することにより、無線システム設計者は、仕様上のリスクを最大70%削減できるという。
プレスリリース：http://www.coware.co.jp/news/2005/2005.11.07.html
SPWは、デジタル信号処理アルゴリズムの設計および検証用のプラットフォームで、装備される最新の通信およびマルチメディアライブラリのソースコードを参照しながら、信号処理アルゴリズムの設計を行うことができる。
今回追加された3GPPライブラリは、HSDPA規格の新しく追加された実行可能なエンドツーエンドシステムモデルに準拠するリリース5で、このライブラリを使用することにより、システム設計者は、システムの正確なモデルを短期間で作成し、差別化となる部分を追加して、システムパフォーマンスを最適化するために、さまざまな状況下でシステムをシミュレーションすることが可能。
また、設計者は、SPWの高速シミュレーションを利用することで、多くのシステムオプションを探求することが可能なほか、ソースコードの参照および強力なPolyModelを利用することで、詳細な固定小数点での設計開始点としてこのライブラリを使用することができる。
尚、今回追加されたSPW、3GPP HSDPAライブラリおよび通信ライブラリは、既に利用可能。
このSPW HSDPAライブラリは、標準化プロセスに積極的に参加し、長年にわたる3G UMTS/WCDMAモデルの開発経験に基づいて開発されているため、規格提案の解釈を確実にすることが出来るという。（プレスリリース要約）
※SPWに関する詳細は、コーウェア株式会社まで。
コーウェアURL: http://www.coware.co.jp
2005.11.08
2005年11月7日、ケイデンスとSTARC（?半導体理工学研究センター）は、ディレイ・テストの品質改善に向けて、品質モデルの標準化を推進することで協業していくことを発表した。
プレスリリース：http://www.cadence.co.jp/news/print/h17-11-8-2.html
ケイデンスとSTARCは、製造工程に適用するディレイ・テストのレベルと半導体デバイスの最終品質レベルの相関を評価するために協業しており、この取り組みの最初の成果として、STARCの品質モデルが、ケイデンスのEncounter True-Time Delay Testによって実証されたという。
ケイデンスのEncounter True-Time Delay Testは、正確なタイミングによるディレイ・テスト用パターンを自動的に生成する業界初のATPGで、歩留まり診断ツールである同社のEncounter Diagnosticsとの互換性を持っているため、ユーザはTrue- Time Delay Testが提供する効率的なテスト手法を活用し、検出された微細な不良の根本原因をEncounter Diagnosticsによって究明することができる。その結果、歩留まり向上を設計の早期段階で実現可能となる。
STARCとケイデンスは、Encounter True-Time Delay Testの機能をより定量的に評価するために、製造プロセスの品質、設計におけるディレイ・マージン、及びテスト・タイミングの精度を反映するSDQM（statistical delay quality model）の構築について協業してきており、このSDQMというモデルは、チップの品質レベルの評価を、ディレイに起因する故障を生じる不良の関数、及び各故障に対するテストのタイミングの関数として提供されるという。
■STARCコメント 開発第一部テスト設計開発室 室長 佐藤 康夫氏のコメント：
「遅延値の小さいディレイ故障はますます増加の一途を辿っていますが、STARCのメンバー企業による調査によると、従来のディレイ・テスト・ツールでは、このようなディレイ故障を検出できないことが明らかになっています。STARC では、ディレイ・テスト・メソッドの有効性を定量的に判断するために、統計的なディレイ・クオリティ・モデル・メソドロジ（SDQM：a statistical delay quality model）を構築しました。ケイデンスは、このテクノロジを成功裡にサポートし、Encounter True-Time Delay Testのテクノロジの卓越性を実証しました。我々の調査結果に基づき、我々はEncounter True-Time Delay Testが、遅延値の小さいディレイ故障を検出するのに大変有効であり、チップの最終的な品質レベルを改善すると期待しています。」
■ケイデンス General Manager of Encounter Test Sanjiv Taneja氏のコメント：
「STARCとケイデンスの協業により、True-Timeディレイ・テストの優れたテクノロジがお客様に対して実証できるようになりました。テストでは未検出となり、結果としてシステム・テストにおいて不良を引き起こすディレイ故障の検出が可能な点や、最終的な品質評価の点で、我々はTrue-Timeディレイ・テストがナノメーター設計において、大きな利益を提供できることに自信を持っています。」
（プレスリリース要約）
2005.11.08
2005年11月7日、マグマと米ChipX社は、Blast Create SAとBlast Fusion SAをベースにした、マグマのRTL-to-GDSIIフローがChipXの新しいCX6000ストラクチャードASIC製品群をサポートしたと発表した。
マグマのソリューションによって、ChipX社は、USB2.0とPCI Expressコアを搭載した高性能設計を8週間以内で顧客に提供することができるようになるという。
プレスリリース：
ChipX社のストラクチャードASICは、下層にあらかじめメモリ、I/O構造、アナログ・マクロ、物理階層コアが埋め込まれており、設計者は、上層のメタル層のカスタマイズのみで短期間でチップを完成させることができる。
今回の発表にある、ChipX社の新しいストラクチャードASIC CX6000シリーズは、24種のデバイスがラインナップされており、ゲート規模は140Kから1.8M、内蔵SRAMは最大1.1Mビット、最大動作周波数250MHz、オンチップ4つのPLLは、10MHzから1GHzの周波数をサポートし、USB2.0またはPCI Express PHYを内蔵、ユーザの用途に合わせて2?4層をカスタマイズすることが可能という。
マグマの内部データベースには、ChipX社CX6000シリーズの完全かつ詳細なアーキテクチャやタイミング情報が用意されており、設計者は、CX6000シリーズをターゲットに、正確にタイミングを解析し、クロストーク、IRドロップ、DRCなど複雑なシグナル・インテグリティ問題を予測することができるほか、合成、配置、クロックツリー・シンセシス・エンジンによって、CX6000のロジック・セル構造、クロック・ネットワーク、フロアプランを最適化し、オンチップ・リソースを十分活用することが可能。
また、マグマのSiliconSmartを用いてCX6000のモデリングとキャラクタライゼーションを行なう事により、更なる最適化が可能で、設計期間短縮、チップ性能と予測性の向上を実現できる。（プレスリリース要約）
※ChipXのストラクチャードASICに関するお問い合わせ：
加賀電子株式会社 http://www.taxan.co.jp/
※マグマ社製品に関するお問い合わせ：
マグマ・デザイン・オートメーション株式会社 http://www.magma-da.co.jp
2005.11.08
2005年11月7日、シノプシスは、ナノメータ・デザインに特有の事象を高精度かつ効率的にモデリングできる業界初の統合されたカレント・ソース・モデルCCS(Composite Current Source)モデルの提供を開始したと発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2005/20051107.html
今回発表された、シノプシスのCCS(Composite Current Source)モデルは、タイミング、ノイズ、パワーを包括的に解析できる業界初の単一のオープン・ライブラリ・モデルで、設計者は、業界標準のサインオフ・ツールであるシノプシスのPrimeTimeを主体としたCCSモデリング・テクノロジによって、ナノメータ・デザインで必要とされるノイズやパワーのサインオフも可能となるという。
また、同日、Galaxyデザイン・プラットフォームによるCCS(Composite Current Source)モデルのサポートも合わせて発表され、CCSモデルをGalaxyデザイン・プラットフォーム上で活用することが可能となった。
同日のプレスリリース：http://www.synopsys.co.jp/pressrelease/2005/20051107-2.html
これにより、デザインの解析と最適化性能が向上し、ナノメータ・デザインに特有の事象に設計行程途上でコンカレントに対処し、設計上の過剰なマージンを削減し、設計のやり直しの回数を最小限に抑えられるようになるという。
関係各社のコメントは以下の通り。
■ARM社 フィジカルIPマーケティング担当副社長 Neal Carney氏のコメント：
「ARMとシノプシスとの協業は、オープン・スタンダードに基づいたデザイン・ソリューションを発展させることにフォーカスしてきました。CCSは、最先端プロセスに対する業界の要求と新しい設計スタイルに対応した革新的な統合モデルです。ARMのフィジカルIP向けに現在提供されている最先端のLibertyモデルに加えて、2005年の第4四半期には90ナノメータ・スタンダード・セルライブラリAdvantageおよびMetro向けのCCSタイミング・モデルのご提供を開始する予定です。」
■株式会社 半導体理工学研究センター 設計技術開発部 メソドロジﾞ開発室 室長 西口信行氏のコメント：
「CCSモデルをGalaxyデザイン・プラットフォーム上で活用することにより、弊社の顧客企業の設計者は、電圧変化やIRドロップに起因するタイミング遅延の解析機能を駆使し、過剰な設計マージンを削減し設計生産性を向上させることができます。シノプシス社との継続的な協力関係を通じて、我々はSTARCAD-21シノプシス・フローのバージョン2.5にCCSモデリング・テクノロジの組み込みを完了しました。」
■シノプシス インプリメンテーション・グループ 上級副社長兼ジェネラルマネージャー Antun Domic氏のコメント：
「15年以上にわたり、シノプシスはライブラリ・モデリング・テクノロジをはじめ、オープン・ソース・スタンダードのプログラムやイニシアティブにより業界をリードしてきました。CCSモデリング・テクノロジの最新の革新的技術は、ナノメータ・デザインにおける非常に大きなモデリング課題を解決する包括的なソリューションを提供します。ARM社のような業界を代表するIPプロバイダとの協業により、両社の共通のお客様は業界の最先端設計ツールとライブラリを利用することが可能となります。」
■シノプシス 上級副社長 兼 インプリメンテーション・グループ・ジェネラルマネージャー Antun Domic氏のコメント：
「90ナノメータ以降の設計を効率的に実現するには、精度の高いモデリング・テクノロジが必要であると同時に、そのようなモデルが提供する機能をフル活用するためのワールド・クラスのデザイン・プラットフォームが重要となります。CCSモデリング・テクノロジとGalaxyデザイン・プラットフォームの組み合わせにより、シノプシスは設計生産性の飛躍的向上に貢献し、業界をリードしてまいります。」
（プレスリリース要約）
※シノプシス製品に関する詳細：
日本シノプシス株式会社 http://www.synopsys.co.jp
2005.11.08
2005年11月8日、アイピーフレックスは、高性能な分散処理システムを実現する「DAPDNAイーサネットプラットフォーム」の受注を開始したと発表した。
プレスリリース：http://www.ipflex.com/jp/4-corporate_profile/pr_051108.html
DAPDNAイーサネットプラットフォームは、多重並列化処理による高速処理が可能な同社のダイナミック・リコンフィギュラブル・プロセッサDAPDNA-2の特長を活かし、従来、集中処理方式に頼らざるを得なかったデータ処理を、イーサネットを活用した分散処理によって高速かつ効率的に処理することができる。
DAPDNAイーサネットプラットフォームは、マザーボード「DAPDNA-EP100」と外部とのインタフェース機能を持つドーターボードによって構成され、CameraLinkインタフェースを持つドーターボード「EP-CLM1」の受注も合わせて開始されるという。
DAPDNA-EP100およびEP-CLM1をカメラ側に組み込むことによって、画像処理、画像検査装置、マシンビジョン応用機器などの開発者は、高速かつ効率的な分散処理システムを構築することが可能で、CameraLink以外にもアプリケーションに応じたインタフェース用ドーターボードをDAPDNA-EP100と組み合わせることによって、様々な分野の分散処理システムを構築することができる。
また、DAPDNAイーサネットプラットフォームおよびDAPDNA評価キットシリーズの各ボードに対応するデバッギング・ボックス「DAPDNA-DBU」を用いることにより、USB 2.0/1.1によって動作検証を行うことができ、ソフトウェアとハードウェアの協調設計を効率的に実現することが可能。同デバッギング・ボックスも合わせて受注が開始されている。
尚、発表されたDAPDNAイーサネットプラットフォームは、11月16日?18日、パシフィコ横浜で開催される、Embedded Technology 2005にて製品が展示される予定。（プレスリリース要約）
その他、DAPDNAイーサネットプラットフォームに関する詳細は、アイピーフレックス社ホームページをご参照下さい。
アイピーフレックス：http://www.ipflex.com/jp/index.html
2005.11.07
2005年11月7日、インターデザイン・テクノロジーは、ハードウェア/ソフトウェア協調検証フレームワーク「FastVeriバージョン1.0」の出荷開始を発表した。
プレスリリース：http://www.interdesigntech.co.jp/modules/news/article.php?storyid=42
FastVeriは、ソフトウェアのCプログラムを、ターゲットCPU上でこれを実行した場合の時間情報を追加したSystemCモデルに自動変換する「バジェット追加技術」を利用して、超高速な協調検証環境を実現することができる。
「バジェット追加技術」とは、Cプログラムを基本ブロックに分解して、ターゲットコンパイラで生成したアセンブリコードを参照しながら、SystemCの時刻関数やキャッシュの動作をエミュレートするコードを自動挿入することで、ターゲットCPU上でCプログラムを実行した場合の命令実行時間を模擬できるSystemCモデルに変換する技術。
バジェット追加によって自動生成されたSystemCモデルと、周辺ハードウェアのトランザクションレベルモデル（TLM：Transaction Level Model）を結合することによって、システム全体の検証を超高速に実行することが可能となり、具体的には、従来のISSをベースとした協調検証と比較して、100倍から1000倍の高速化を達成し、10M?100Mサイクル／秒でシステム全体の検証を行うことが可能。そのサイクル精度の誤差は概ね10%以内だという。
尚、FastVeriの「バジェット追加技術」は、株式会社半導体理工学研究センター（STARC）が開発した技術で、インターデザインは、STARCより技術ライセンスの供与を受けて製品化を行っている。
今回発表されたバージョン1.0では、ARM7、ARM9、ARM9Eの各プロセッサをサポートしており、今後、順次CPUのサポート範囲を拡大していく予定となっている。（プレスリリース要約）
※株式会社インターデザイン・テクノロジーURL：http://www.interdesigntech.co.jp/
2005.11.07
2005年10月31日、ARMと米ブロードコム社は、ブロードコムがARM OptimoDEデータ・エンジン・テクノロジのライセンス供与を受けることで、ARMとの協力関係を拡大すると発表した。
ブロードコムは、ブロードバンド通信向け高集積半導体ソリューションの大手で、ARMの組込み信号処理技術を、ネットワーキングやワイヤレスなどの多様なSoCアプリケーションに取り込む予定だという。
プレスリリース： http://www.jp.arm.com/pressroom/05/051107.html
ARMのOptimoDEは、カスタマイズ可能なVLIW型プロセッサで、専用のコンパイラを用いてデータ処理アプリケーションのボトルネックを減らすデータエンジンを開発することができる。
ブロードコムは、このOptimoDEアーキテクチャを使用して、高度に最適化された信号プロセッサである データ・エンジンを生成する。同データ・エンジンを利用したプロセッサは非常に小型で、電力効率に極めて優れ、軽量のバッテリ駆動アプリケーションのニーズに対応するという。
■ブロードコム 研究開発担当バイス・プレジデント Ed Frank氏のコメント：
「OptimoDEテクノロジは、卓越した水準の柔軟性とプログラマビリティを備えたデータ・エンジンを実現します。 これにより、当社は既存の設計を修正して、競争が激しく、急速に変化するコンシューマ市場において進化する製品ニーズに対応することが可能になります。これは、当社の顧客にとって大きな利点となります」
■ARM データ・エンジン担当ジェネラル・マネージャ Tom Cronk氏のコメント：
「メディアを多用するコンテンツを扱うコンシューマ製品の間で、ARM OptimoDEテクノロジの人気が高まっています。OptimoDEテクノロジは、このようなアプリケーションに最適であり、当社は、ブロードコムのような革新的な企業がこのようなアプリケーションを市場に送り出していただけることを、大変喜ばしく思っております。」（プレスリリース要約）
2005.11.06
2005年10月31日、米Aldecは、HDLの統合設計環境Active-HDLの新バージョン7.1のリリースを発表した。
プレスリリース：http://www.aldec.com/news/news_10_31_2005.htm
Active-HDLは、FPGAおよびASIC設計のための統合環境で、エディタ、シミュレーションエンジン、デバッグ機能、テストパターン生成機能など複数の機能によって構成されており、今回発表された新バージョン7.1には、従来の機能に加え下記新機能が追加されている。
■新たなシミュレーション技術、SLP（ultra-high speed gate-level simulation technology）
■VHDLおよびVerilogのLint機能
■MATLABおよびSimulinkとのインタフェース
■SystemVerilogシミュレーション機能
今回のバージョンアップの目玉となるSLP技術は、再設計された新たなシミュレーションエンジンで、このエンジンにより、VerilogおよびVHDLコードのゲートレベル・シミュレーションとタイミング検証の実行時間を劇的に減らすことができるという。
尚、Active-HDLの新バージョンは既に出荷中で、Aldec社のWebサイトより無償の評価版を入手することができる。
Aldec社URL： http://www.aldec.com/products/active-hdl.
※Aldec社製品の国内代理店は株式会社ソリトンシステムズ
ソリトンシステムズURL：http://www.soliton.co.jp/products/active_hdl/index.html
2005.11.05
2005年11月4日、アクテルは、ARM7ファミリ・プロセッサを使用する複雑なFPGA開発に対応した統合設計環境Liberoの新バージョン6.3の出荷を発表した。
プレスリリース：http://www.actel.com/intl/japan/company/press/2005pr/1104_LiberoIDE_v6_3.htm
新しいLibero6.3は合成から実装にいたるまで機密性の高い設計フローを提供し、業界初のソフトARM7ファミリ・プロセッサであるアクテルのCoreMP7の、アクテルのワンチップの不揮発性FPGAへの実装をサポートする。
また、SmartTimeスタティック・タイミング解析環境により最小遅延サポートが強化され、高速FPGA向けに高精度のホールドタイム特性を実現。さらに、I/O電圧割り当てが自動化され、宇宙用途FPGAで業界最高の集積度を誇る、新しいRTAX4000Sデバイスにも対応している。
■アクテル ツールマーケティング担当シニア・マネージャー Michael Mertz氏のコメント
「アクテルは、自社開発の設計ツールとクラス最高のサードパーティのEDAツールを組み合わせた統合設計環境Libero 6.3によって、最高の価値を機能豊富なツール・スイートとともに今後も提供しつづけます。ソフトARM7ファミリ・プロセッサの実装をサポートするようにLiberoを強化したことで、この先進のマイクロプロセッサ技術をより多くのFPGA設計者が利用できるようになります。さらに、以前は手動でおこなっていたタスクを自動化し、独自のタイミング解析機能を提供することで、FPGA設計者は最適な成果を短時間で得られるようになります」
■アクテル 製品マーケティング・ディレクター Martin Mason氏のコメント
「揮発性SRAMをベースとするFPGAは、動作する前に外部メモリからコンフィグレーションをロードする必要があるため、システムのスタートアップが複雑で、高いコストがかかります。アクテルのFPGAのようなレベル0のLAPUデバイスを使用すれば、アプリケーションのスタートアップを非常に簡素化できるだけでなく、トータル・システム・コスト、プリント基板サイズ、消費電力を大幅に削減すると同時に、システムの信頼性とセキュリティを高めることのできる低コストかつシンプルなソリューションとなります」
尚、統合設計環境Libero 6.3は、有償のPlatinumエディションと無償のGoldエディションが用意されており、PlatinumエディションはWindowsとUnixの両プラットフォームに対応。GoldエディションはWindowsに対応しており、どのエディションも更新可能な1年間のライセンスとなっている。
2005.11.04
2005年10月28日、アームは、マイクロコントローラ（MCU）市場向けソフトウェア開発ツールの大手独立系プロバイダであるKeil社の買収を発表した。
Keil社は、ドイツ・ミュンヘンのKeil Elektronik社と、米テキサス州プレーノーのKeil Software社という2つの私企業が共同で運営しており、総資産は合計で460万ドルに相当するという。
プレスリリース： http://www.jp.arm.com/pressroom/05/051102.html
Keil社は社員数23名で、ANSI Cコンパイラ、マクロ・アセンブラ、デバッガ、リンカ、ライブラリ・マネージャ、ファームウェア、リアルタイム・カーネルなど、多様な開発ツールを製造、販売しており、多数のマイクロコントローラ開発者が、業界で実証された同社のソリューションを採用している。
■ARM CEO Warren East氏のコメント：
「ARMは、今後の事業の成長において、MCU市場が重要な領域と考えています。今回の買収により、さらに総合的で魅力的なソリューション群を提供し、この市場での成長を促進することができるでしょう。MCUアプリケーションが8/16ビットから32ビット・ソリューションに移行するにつれ、マイクロコントローラ・アプリケーション専用に設計されたARM(r)Cortex-M3プロセッサ、RealView(r)高性能コンパイラ、Keilの補完的なARM対応MCUツールの組み合わせが、新世代のARM MCUソリューションを実現します」
■Keil CEO Reinhard Keil氏のコメント：
「KeilとARMは、ARM Connected Communityを通じてすでに長期にわたる関係を築いています。この買収により、当社は急成長中の32ビット・マイクロコントローラ市場に総合的な製品群を提供する上で有利になると考えています。Keilの8051、C16xコンパイラについては、uVision環境で引き続きサポートします」 （プレスリリース要約）
2005.11.04
2005年11月3日、一部報道機関によると、サムスンはソウルで開催したアナリストや機関投資家向けの企業説明会で、同社の中長期計画を発表した。
発表したのはサムスン電子の副会長ユン・ジョンヨン氏で、その内容は、2010年までに売上を昨年の2倍に相当する115兆ウォン（11兆5000億円）以上に増やし、電子業界の3位以内を目指すというもので、具体的には、現在8品目ある世界シェア1位製品（DRAM、SRAM、NAND型フラッシュメモリ、LCD、テレビ、大型液晶、カラーモニタ）をプリンター、システムLSI、大容量ストレージなどの品目にまで広げ、合計20個以上に拡大する方針であるという。
2005.11.04
2005年11月2日、シノプシスとSolutionSoft Systems社は、SolutionSoft社のGDSII および MEBES フォーマットデータの圧縮技術をシノプシスのMDPツール「CATS」の一部として、リリースすることを発表した。
プレスリリース： http://www.synopsys.com/news/announce/press2005/snps_solucats_pr.html
CATSにシームレスに統合されたGDSIIとMEBESデータの圧縮技術によって、設計者は圧縮されたgdzip/mezipファイルをそのままの状態で、リード、ライト及び表示（View）することが出来るようになるという。これにより、ストレージやネットワークへの負担を軽減する事が可能で、テラバイトに達するマスクデータの処理時間を改善することができる。
尚、このSolutionSoft社の gdzip および mezip 圧縮フォーマットは、TSMCやUMCをはじめ、世界中の半導体ベンダでテープアウト実績を持つという。
■Solution-Softについて
Solution-Soft社は、Intelligent Data Optimization（IDO）ソリューションの主要プロバイダーで、複雑なネットワーク環境におけるシステム効率の最適化や、データのオートメーション管理などのソリューションを提供しており、3M、AT&T、Boeing、Ford、French Telecom、Hewlett Packard、Merck、TSMCなど、世界中に1500以上の顧客を持つ。
2005.11.02
2005年10月31日、クイック・ロジックは、メンターのFPGA向け合成ツールPrecision Synthesisの最新バージョンがクイック・ロジックの低消費電力FPGAおよびプログラマブルブリッジ製品をサポートすると発表した。
プレスリリース：http://www.quicklogic.com/images/103105.pdf
メンターのPrecision Synthesisは、FPGA設計向けのフィジカル合成ツールで、レイアウト工程を考慮に入れた論理合成をGUI上でワンパスで実行することができ、タイミング収束を図る事ができる。
Precision Synthesisは、これまでActel、Atmel、Altera、Lattice、XilinxのFPGAをサポートしており、新たにクイック・ロジックの低消費電力FPGAが加わる形となる。
尚、Precision Synthesisは、Verilog2001、VHDLの他に、SystemVerilogの入力にも対応している。
2005.11.02
2005年11月1日、カナダのElectronics Workbench社は、回路シミュレータMultisimの最新バージョンMultisim9のリリースを発表した。
プレスリリース：http://www.electronicsworkbench.com/html/pronews.html
Multisimはワールドワイドで幅広いシェアを誇る回路図エディタを搭載した回路シミュレータで、特に教育分野において多数のユーザに利用されている。
今回発表された、「Multisim9」は、National Instruments社の提供するテスト、計測、制御システム設計向けのグラフィカル開発環境「LabVIEW8」と密接に連携しており、デザインとテスト・ツール間の隙間をシームレスに繋げることができる。これにより、設計者はLabVIEWの環境でテストを行ないながら、LabVIEWのバーチャルサーキットから得られるデータを用いてMultisim9でのシミュレーションを実行することが可能となる。
また、LabVIEWおよびNational Instruments社の測定ツールSignalExpressに対し、Multisim9のシミュレーション結果をインポートする事も可能で、ファイル変換をすることなく、Multisimのシミュレーション結果をデバッグやテスト結果の比較に役立てる事ができる。
尚、Electronics Workbench社のMultisimは、有限会社インターリンクが日本国内で販売を行なっている。
有限会社インターリンク：http://www.ilink.co.jp
2005.11.01
2005年10月31日、ザインエレクトロニクス、チップワンストップ、日興アントファクトリーは、国内で初めて業界横断型でエレクトロニクス業界に特化したベンチャーファンド「イノーヴァ」を設立すると発表した。
プレスリリース：
http://www.thine.co.jp/news/press_051031F.htm（ザイン）
http://ir.chip1stop.com/pdf/Chip1_PR23_ENOVA_051031.pdf（チップワン）
http://www.antfactory.jp/new/pdf/Press051031.pdf（アントファクトリー）
「イノーヴァ」は、日本の優秀なエンジニアが起業に挑戦するチャンスと成功の確度を高めるベンチャーファンドで、エレクトロニクス分野のハードウェア、ソフトウェア、周辺サービス等の分野においてベンチャー企業あるいは大手企業におけるエンジニア・事業部門の分離独立（スピンアウト、カーブアウト）に資金と事業支援を提供することを目的とする。
「イノーヴァ」は、当該3社に加え、図研をはじめとする業界関連企業からの出資により平成18年1月の設立を予定しており、ザイン、チップワンおよび図研が独自の業界ネットワークを通じて投資先の開拓・事業支援を行い、アントファクトリーがファンドの運営と投資先に対する資金計画や資本政策への提案を行う。
「イノーヴァ」の特色は以下の通り。
■国内エレクトロニクス業界初の業界特化型ベンチャーファンド
■エレクトロニクス産業の活性化に向け、優秀なエンジニアが少ないリスクで起業し、成功していくための環境を整えることを目的とする。
■ザインの技術マネジメント力と開発力、チップワンのマーケティング力とIT活用力、アントファクトリーの実績ある経営支援により、スピーディーな事業成長を促す。
■30億円規模の投資事業有限責任組合
■運用期間は8年間を予定、10社から20社程度のベンチャー企業に集中的に投資・支援し、新規株式公開（IPO）またはM&Aを果すことを企図する。
■投資対象は、半導体・電子部品等のハードウェア、設計・製造を支援するソフトウェア、最終製品、製品化のために必要な関連サービス等、エレクトロニクス全般
尚、「イノーヴァ」とは、エレクトロニクス産業（Electronics=E）において革新的なベンチャー企業＝新星（Nova）を発掘、支援、育成していくというファンドの目的をあらわし、革新的な新製品や新サービスを生むイノベーションも連想させる造語だという。（プレスリリース要約）
2005.11.01
2005年11月1日、伊藤忠テクノサイエンス（CTC）と日本イヴは、大規模システムLSI設計におけるハードウェア（HW）とソフトウェア（SW）の協調検証を支援するイヴの高速エミュレーションツール「ZeBu（ゼブ）ファミリー」の日本国内における販売代理店契約を締結したと発表した。
プレスリリース： http://www.ctc-g.co.jp/new_htm/out_n2005_11/20051101_kt1.html
EDAソリューションで豊富な実績を持つCTCは、今回の代理店契約により、「ZeBuファミリー」の製品特性を活かし、大手半導体メーカーに加え、携帯電話やデジタルカメラに注力する家電メーカーや精密機器メーカーなどを新たなターゲットとして販売活動を展開する方針で、今後5年間で、保守・サポートも含め30億円の売上を目指すという。
日本イヴの「ZeBuファミリー」は、汎用パーツを中心に独自技術やノウハウによって開発された高速エミュレーションツールで、 パーソナルエミュレータ「ZeBu-UF」は、従来製品と比較して低価格・省スペースを実現したPCIカードベースの製品。 また、「ZeBu-XL」は、最大50百万ASICゲートに対応可能な19インチ・ラックのモジュラー・システムで、大規模チップやシステムエミュレーションアプリケーションをターゲットとしている。
■CTC PLMシステム本部長 根岸秀樹氏のコメント：
「エミュレータ（ハードウェア支援検証）の手法は日本市場において必然的な手法となってきています。これは急激なデザインサイズの増加と組み込みソフトウェア開発の負荷の増大により劇的に要求が高まってきているからです。イヴ社のエミュレーションプラットホームは優れたコストパフォーマンスにより、この市場に新しいトレンドを確立しつつあります。我々は、EVEの革新的な技術とイヴ社の顧客の成功事例が急速に増加していることに大きな期待を寄せています。」
■日本イヴ 代表取締役 藤谷つぐみ氏のコメント：
「ZeBu のSoC 向けHW/SW開発と検証のための環境は日本市場に受け入れられました。多くのEDA検証ツールの販売実績と技術的な経験を持つCTCを日本の販売パートナーとして迎えた事を大変光栄に思います。対応の迅速性と質の高いサポートを共に兼ね備えたCTCをパートナーとして迎えて日本のお客様に最適な検証環境ソリューションをご提案してまいります。」（プレスリリース要約）
日本イブURL：http://www.eve-japan.co.jp
伊藤忠テクノサイエンスURL：http://www.ctc-g.co.jp/
