2006年1月3日、米Rambus社は、米AMD社と5年間の特許ライセンス契約を締結したと発表した。
プレスリリース：http://www.rambus.com/news/pressrelease.aspx?id=104
発表された特許ライセンス契約は、Rambusの特許をAMDに5年間、7500万ドルで供与するというもので、Rambusの保有するDDR2、DDR3、 FB-DIMMのメモリ・インタフェース技術、PCI Expressのバス・インタフェース技術、XDRと呼ばれる同社のメモリ・インタフェースのコントローラ技術などが対象となるという。
※Rambus社 http://www.rambus.co.jp/index.aspx
2006年1月5日、低消費電力化のための、クロック解析ツール「PowerCentric」を手掛ける米Azuro社は、第2ラウンドの増資によりベンチャーキャピタルから計900万ドルの資金を調達したと発表した。
プレスリリース：http://www.azuro.com/news/pr_2006_01_05.htm
今回出資を行ったベンチャーキャピタルは、Miramar Venture Partners、Benchmark Capital、TTP Venturesの3社で出資に伴いMiramar Venture PartnersからAzuroへ役員が送られることになったという。
同社は今回の増資によって、2002年の設立以来、計1330万ドルの出資を受けたことになる。
Azuroの「PowerCentric」は、ワイアレス・デバイスを主なターゲットに、低消費電力化のためのクロック・ゲーディング解析を行うツールで、最適なクロック・ネットワークのインプリメントを実現することができる。
尚、現在のところ日本国内における販売拠点は存在していない。
※Azuro社 http://www.azuro.com/index.htm
2005年12月5日、ラスベガスで開催されるコンシューマー・エレクトロニクス・ショー（CES）に先立ち、各社から次世代DVDプレーヤーの発売が相次いで発表された。
■東芝：
HD-DVD規格のプレーヤーを3月に北米で発売開始
価格は「HD-A1」が499.99ドル、「HD-XA1」799.99ドル
HD DVD-ROMドライブを搭載した次世代のAVノートPCも発売予定（価格と販売時期は2006年の１Qに別途発表）
■ソニー：
Blu-Ray Disc規格のプレーヤーを今年の夏に北米で発売
価格は未定。ブルーレイディスク対応のバイオPCも合わせて発売となる見通し。
■パイオニア：
Blu-Ray Disc規格のプレーヤーを6月より北米で発売
価格は1800ドル。
■マイクロソフト：
Xboxの周辺機として、HD-DVDドライブを今年春以降に発売
価格は未定。
プレスリリース：
http://www.toshiba.co.jp/about/press/2006_01/pr_j0501.htm（東芝）
http://www.sony.co.jp/SonyInfo/News/Press/200601/06-001/index.html（ソニー）
http://www.pioneerelectronics.com/pna/press/release/detail/0&knm&knm2076_4313_291805824&knm00.html（パイオニア英文）
http://www.microsoft.com/presspass/press/2006/jan06/01-04CES06PR.mspx（マイクロソフト英文）
2006年1月3日、ケイデンスとサン・マイクロシステムズは、両社のコラボレーション契約を延長し、90nm以降のデザインに向けてのソリューション開発に合意したと発表した。
プレスリリース：http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=010306_sun&lid=cdn_pr
ケイデンスは、サンマイクロとのコラボレーションによって、Encounter、Virtuoso、Incisive、DFMツールなど60以上のEDA製品をAMD OpteronやSun UltraSPARCを含む計4種類のプラットフォームでSolaris10 OSに対応させるという。
2006年1月4日、米Ponte Solutions社は、ケイデンスの Connections Partnership Programに参加したと発表した。
プレスリリース：http://www.pontesolutions.com./?p=press&id=11
Ponte社は、設計過程で歩留まりを解析するモデル・ベースの歩留まり解析ツールを提供するEDAベンダ。
今回発表されたPonte社のケイデンスConnections Partnership Programへの参加によって、同社のモデル・ベース歩留まり解析技術からケイデンスのレイアウト検証ツールAssuraやカスタムIC設計環境Virtuoso、およびデジタルIC設計環境SoC Encounterなどへ繋がるシームレスなデザイン・フローが実現できるようになるという。
※Ponte社製品に関する詳細は、Ponte社にお問い合わせ下さい。http://www.pontesolutions.com./
2005年12月28日、日立製作所、東芝、ルネサステクノロジの３社は、システムLSIの共同ファブ建設を目指す企画会社を設立すると発表した。
プレスリリース：http://www.hitachi.co.jp/New/cnews/month/2005/12/1228c.html（日立製作所）
海外メーカーへの対抗策として、国内共同ファブの建設が様々な形でささやかれる中、まずは３社で具体的な行動に一歩前進することになった。
この動きに対し、NECや松下、ソニーなども年明け以降、何かしらの発表を行うものとみられている。
※関連ニュース
松下とルネサス、45ナノプロセスの共同開発に向けて最終調整
https://www.eda-express.com/news/?m=p&idno=190
NECエレクトロニクスと東芝、45ナノプロセス技術を共同開発
https://www.eda-express.com/news/?m=p&idno=161
半導体大手の共同ファウンドリ誕生か？
https://www.eda-express.com/news/?m=p&idno=31
2005年12月26日、エッチ・ディー・ラボとパソナエンジニアリングは、LSI設計者の育成と人材サービスにおける業務提携を発表した。
プレスリリース：http://www.pasona.co.jp/newstopics/news/2005/pr439.html
hdラボは、LSI設計のコンサルティングや技術トレーニングを行なう国内の数少ないサービス会社の一つ。これまでの大きな実績の一つとして、HDL設計における標準的なRTLコーディングスタイルをまとめた「RTL設計スタイルガイド」が有名。
（現在、STARCガイドラインとして販売中）
また今年10月に、STARCと共同で開発した「STARC認定 設計技能検定試験ESA」の開始を発表し、今までになかったハードウェア開発におけるエンジニアの人材育成に積極的に取り組んでいる。
※関連ニュース https://www.eda-express.com/news/?m=p&idno=114
パソナエンジニアリングは、人材サービス大手のパソナの子会社で、機械・電気・電子系の設計技術者に特化した人材サービスを展開している。
今回の両社の提携により、パソナエンジニアリングでは、自社の教育システムの中にhdラボが開発した「設計技能検定試験ESA」を導入し、派遣するエンジニアの技術保証を行っていく予定で、2007年3月までに100名のエンジニアを育成していく計画だという。
※hdラボ http://www.hdlab.co.jp/htdocs/index.html
※パソナエンジニアリング http://www.pasona-eng.co.jp/
2005年12月20日、オンチップ・サブシステムのIPを提供する米IPextremeは、東京デザインセンターの開設を発表し、所長にEDA業界で長いキャリアを持つ、Kirk 早乙女氏を任命した。
プレスリリース：http://www.ip-extreme.com/news/newsrelease_folder/rel051220.htm
IPextremeは、InfineonやFreescaleなど大手半導体顧客の近くにデザインセンターを設置しており、シリコンバレー、ミュンヘンに続いて東京が3つ目のデザインセンターになるという。
所長を務める早乙女氏は、これまで組み込みソフトウェア開発、IC設計、システム・インテグレーション、EDAなどエレクトロニクス業界において強力なバックグラウンドを持ち、EDA分野では、ケイデンスにてシステムレベル設計ツールのマーケティング、シノプシスにてコンサルティングに従事していた経歴を持つ。
※IPextreme東京デザインセンター
東京都港区虎ノ門4-3-1 城山JTトラストタワー27階
Tel: 03-5404-8460 Fax: 03-5404-8181
※IPextreme社 http://www.ip-extreme.com/index.html
2005年12月5日、セロックシカは、IPv6、MPLS（Multi-Protocol Label Switching）を含む先端IPプロトコルの開発において同社のDK Design Suiteが大々的に採用されていることを発表した。
プレスリリース：http://www.celoxica.co.jp/corporate/pressreleases/show_release.asp?DocumentID=417
発表によると、チェコ共和国のCESNET研究チームは、セロックシカのDK Design Suiteを使って市販のプログラマブル・ロジックを使ったプログラマブル・ハードウェア・アクセラレータのファームウェアを開発し、IPv6対応アプリケーションに必要とされる非常に複雑なプロトコルを実装しているという。
また、ここでは、異なるプログラマブル・ハードウェア・プラットフォームに対して個別の開発を行うことなくアプリケーションを再利用できるよう、セロックシカのプラットフォーム抽象化レイヤAPIが使用されており、開発されるIPはオープンソース・ライセンスの形で提供され、他のIPv6開発チームも利用できるようになる。
動作合成ツールを中心としたシステムレベル設計からのインプリメントツールは、一般的にデータパス系の処理が得意とされており、コントロール系の処理は不向きとされ、中にはデータパス専用をうたう製品も存在する。
独自言語Handel-Cを用いてCからのインプリメントを実現するDK Design Suiteは、日本国内でも通信制御などのアプリケーションを扱うFPGAユーザに利用されており、一般的な動作合成へのイメージに反した用途で重宝されている。
※DK Design Suiteの製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=1225020&bc=11
※DK Design Suiteに関する詳細は、日本セロックシカまでお問い合わせ下さい。
http://www.celoxica.co.jp/default.asp
2005年12月23日、独ProDesign社は、Eastwell Technologies社を販売代理店として同社製品の中国での販売開始を発表した。
プレスリリース：http://www.uchipit.com/ce/news23Dec05.htm
ProDesign社は、ASIC向けのプロトタイピングおよびエユレーションシステム「CHIPit」を開発・販売するベンダでドイツに本拠地を置く。
FPGAをベースとした「CHIPit」は、ハードウェアとソフトウェアの協調検証もサポートし、最大1000万ゲートのASICに対応、動作周波数200MHｚで実行することができる。
ヨーロッパを中心に、STマイクロ、フィリップス、 Thomson Multimedia、ソニーなど大手半導体ベンダの採用実績が多く、先日、150台目のシステム導入事例として、スイスのMicronas社の採用が発表されたばかり。Micronas社では、HDTV向けSoCの検証でCHIPitを採用したとしている。
今回、中国における販売代理店として選ばれたEastwell Technologies社は、中国のEDA市場で既に10年の活動実績を持つ会社で、ケイデンス、シノプシス、メンター・グラフィックス、シルバコなどの製品販売も手がけているという。
尚、CHIPitは日本国内では、株式会社エッチ・ディー・ラボが販売代理店として取り扱いを行っている。
※CHIPitの製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=1570010&bc=15
※Micronas社 http://www.micronas.com/
※CHIPitに関する詳細は、株式会社エッチ・ディー・ラボにお問い合わせ下さい。
http://www.hdlab.co.jp/
2005年12月25日、中山競馬場で開催された第50回有馬記念（ＧＩ）にディープインパクト（3歳牡・鹿毛）が出走、圧倒的な人気で4冠達成が期待されるも、2着に終わった。
ディープインパクトは、競馬界で「金子馬」として有名な株式会社図研の社長 金子真人氏の保有する競走馬のうちの１頭で、これまで、さつき賞、ダービー、菊花賞とJRA史上11年ぶりの無敗の3冠を達成。
今回の有馬記念では、3歳無敗の4冠達成に期待が集まっていた。
※ディープインパクトは、2005年8月まで図研の社長である金子氏個人が馬主登録されていた。その後、金子真人ホールディングス株式会社名義の登録に変更されている。
※金子馬応援サイト http://gtv.vis.ne.jp/index2.htm
2005年12月12日、米Real Intent社は、同社のフォーマル検証ツールの最新バージョン「Verix 5.0」のリリースを発表した。
新しいエンジンを搭載した「Verix 5.0」は、すでにHigh Performance Computing（HPC）技術を提供する米SiCortex社に採用されているという。
プレスリリース：http://www.realintent.com/news/pr-2005/PR-DEC-12-05.html
Real Intentは、「仕様からサインオフまで」というコンセプトのフォーマル検証ツールファミリ「Verix」を提供している企業で、カリフォルニア州、サニーベールに本拠地を置く。
Verixファミリは、「Implied Intent Verification」、「Clock Intent Verification」、「Expressed Intent Verification」という3種類の製品で構成されており、独自のアサーション・ベース検証テクノロジによって、デザイン・エントリから、合成、タイミング収束までをカバーしている 。
今回のバージョンアップでは、劇的なパフォーマンス改善が図られ、従来製品よりも10倍の速さとキャパシティ（デザイン容量）を実現しているという。
※「Verix」に関する詳細は、Real Intent社のホームページをご参照下さい。
http://www.realintent.com/index.html
※SiCortex社 http://www.sicortex.com
2005年12月20日、ザイリンクスは、90nmFPGAの出荷数が1000万個に達した事を発表した。この数は、流通している全ての90nmFPGAの70％以上に相当するという。
プレスリリース：http://www.xilinx.com/prs_rls/silicon_spart/05118_90nm10mil.htm
ザイリンクスは、この90nmFPGAの成功要因として、量産向け低コストFPGA「Spartan-3」、「Spartan-3E」が DVDプレーヤ、プラズマ・ディスプレイ、HDTVなどデジタル民生品市場で普及した事を挙げている。
※Spartan-3の製品概要はこちら
https://www.eda-express.com/ss/?m=s&idno=3110060&bc=
※Spartan FPGAファミリに関する詳細は、ザイリンクス株式会社までお問い合わせ下さい。
http://www.xilinx.co.jp/
2005年12月20日、米EDA Consortiumは、2005年第3四半期のEDA売上報告を発表した。
プレスリリース：http://www.edac.org/downloads/pressreleases/05-12-20_MSS_Q3_2005_Release.pdf
発表によると、2005年Q3のEDAの売上総額は11億2200万ドルで、昨年の同時期と比較すると約6％の売上増となった。
IPおよびサービス関連の売上を除いた、EDA製品と製品保守の売上額は6％増加の8億5100万ドルで、全ての地域、全ての製品分野で伸びを示した。
カテゴリ別の売上と昨年同時期との比較は以下の通り。
■CAE分野 4億6900万ドル 4％UP
■PCB/MCM分野 8100万ドル 昨年と同レベル
■IC Physical Design & Verification 分野 2億9600万ドル 9％UP
■IP分野 1億9900万ドル 5％UP
■サービス分野 7200万ドル 9％UP
地域別の売上と昨年同時期との比較は以下の通り。
■北米 5億3200万ドル 3％UP
■ヨーロッパ 2億1800万ドル 7％UP
■日本 2億4300万ドル 9％UP
■アジアその他地域 売上1億2900万ドル 9％UP
尚、EDA業界に従事する従業員数は、昨年同時期より3％増え21140人となっている。
※2005年第2四半期では20780人
※2005年第2四半期のEDA売上報告関連ニュース
https://www.eda-express.com/news/?m=p&idno=94
2005年12月19日、マグマは、サムスン・エレクトロニクスがマグマのツールを用いて、90nm、1300万ゲートのモバイル・アプリケーション向けSoCを完成したことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2005121901.htm
使用されたマグマのツールは、Blast Fusion、Blast Power、Blast Rail NX、Blast Noiseの4製品で、サムスンはこれらツールによって、フィジカル合成、消費電力解析/最適化、シグナル・インテグリティという一連のインプリメント設計を行なった。
Samsung Electronics社、システムLSI部門、CAE、バイスプレジデント、K.M. Choi博士は、課題であった90nmノードにおける、タイミング・クロージャ、消費電力削減、電力配分の均一化がマグマのツールによって克服され、中でもBlast Powerの自動化されたmulti-threshold CMOS（MTCMOS）スィッチ挿入機能は、チップのインプリメンテーションの段階で有効に作用し、リーク・パワーを1/100までに削減する事ができたとしている。
マグマはこの結果を受け、今後、さらにサムスンの90nm、65nm設計をサポートしていくことに期待しているという。
※製品に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
2005年12月20日、アイピーフレックスは、同社のダイナミック・リコンフィギュラブル（動的再構成可能）・プロセッサ「DAPDNA?2」の専用開発環境、「DAPDNA-FW II」の販売数が200ライセンスに到達したことを発表した。
プレスリリース：http://www.ipflex.com/jp/4-corporate_profile/pr_051220.html
DAPDNA-FW II統合開発環境は、DAPDNA-2ダイナミック・リコンフィギュラブル・プロセッサ上のアプリケーション開発において、アルゴリズムデザインから実デバイス上での検証まで、全開発プロセスをカバーする高機能なツールセットで今後、MATLAB/Simulinkとの協調設計の強化、ライブラリの充実などの計画があり、設計生産性の更なる向上を実現する開発環境を提供していくという。
DAPDNA-2は、画像処理、ネットワーク、セキュリティ、学術研究などの分野における適用例が発表されており、先月開催された組み込み総合展示会ET2005においては、、同社のブースにて、カメラ搭載も可能な大量データの分散処理を実現する小型ボード「DAPDNA-2 EP100]が展示されていた。
アイピーフレックスによると、既にDAPDNA-2プロセッサを商用システムへ採用した企業数は20社を超えているとの事で、2005年からは、ユーザの開発フェーズに合わせたソリューション提供に注力し、アルゴリズム最適化サポートからシステム検証サポートまで、開発の各段階に応じた包括的なサービスも展開している。
※DAPDNA-FW II統合開発環境に関する詳細は、アイピーフレックス株式会社までお問い合わせ下さい。
http://www.ipflex.com/jp/index.html
2005年12月19日、ケイデンスは、Incisive Enterprise Specman Elite 5.0 テストベンチ自動化ソリューションの大幅な機能強化を発表した。
プレスリリース：http://www.cadence.co.jp/news/print/h17-12-20.html
機能強化されたSpecman Elite 5.0は、前バージョンと比較して、処理時間は最大1/3、メモリ・パフォーマンスは最大60％まで向上されており、さらに使い勝手やテストベンチ、カバレッジに対するスケーラビリティも改善されている。
主な機能強化項目は以下の通り。
■64ビット製品のサポート
RHEL3、SuSE 9 Linuxで稼動する、Intel EM64T、AMD Opteronプラットフォームをサポート
■システムレベルのトランザクション・モデリング対応機能
テストベンチとDUT（design under test）をリンクさせ、パフォーマンス及び
コードの再利用性を向上させるオプションを装備
■デバッグ・プロセスを簡素化するユーザ・インタフェース
■SystemCサポートの充実および検証環境の立ち上げを容易に実現するコントロール機能
■カバレッジ機能とTCM処理時間の最適化
パフォーマンスおよびカバレッジ・ドリブン検証を向上
■システムレベル手法の最新モジュール
Incisive Enterprise plan-to-closure メソドロジをベースとした、
検証環境等の再利用、組み込みメトリクス等
■大規模なメモリのフットプリント機能
フルチップ・レベルでのシミュレーションやシステムレベルの検証をカバー
尚、機能強化されたIncisive Enterprise Specman 5.0 及びIncisive Enterprise Specman Simulatorは、Incisive Enterprise familyの一部として、単体製品としても提供されるという。
※Incisive Enterprise：
様々な設計スペシャリストが担当する設計ブロック、チップ、SoC及びハードウェアやソフトウェアからなるシステム等、システムレベルの検証の統合に伴い、急激に複雑化する検証プロセス向けのソリューション。
※Incisive Enterprise Specman Elite 5.0に関する詳細は、日本ケイデンスまでお問い合わせ下さい。
日本ケイデンス・デザイン・システムズ社
コーポレート・マーケティング部 松沢 洋
TEL: 045-475-2311 FAX: 045-471-7772
E-mail：japan_pr@cadence.com
2005年12月19日、シノプシスは、ネットワーク関連ソリューションの大手である米AMCC社（Applied Micro Circuits Corp）が、VCSを用いたSystemVerilogの検証環境を採用したと発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2005/amcc_snps_vcs_pr.html
AMCCは、SystemVerilogのVMM（Verification Methodology Manual）に書かれたリファレンス・メソドロジとシノプシスのVCSを利用することで、SystemVerilogベースのシステムレベル検証環境の構築を速めることが出来たとしている。
また、AMCCは、SystemVerilogの展開を加速するために、VCSのNTB（Native Testbench）マイグレーション・サービスを利用して、e言語で書かれた既存の検証資産をSystemVerilogへと変換したしたという。
尚、今回のAMCCのSystemVerilog採用にあたり、AMCCとシノプシスは、予定した半分の4ヶ月足らずで1500万ゲートのデータ通信スイッチのSystemVerilog検証環境を開発。
VCSとNTBテクノロジによって、AMCCの検証環境は、従来の検証環境よりも3倍高速に実行する事が可能で、テープアウト前により多くの検証サイクルをふむことで、デザイン品質に対する信頼性にも繋がるという。
※VCSおよびNTBに関する詳細は日本シノプシスにお問い合わせ下さい。http://www.synopsys.co.jp/
※AMCC（Applied Micro Circuits Corp）http://www.amcc.com/
2005年12月19日、シノプシスは、NECエレクトロニクスがシノプシスのPSM（phase-shift mask）技術を採用したと発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2005/snps_psmtech_nec_pr.html（英文）
NECエレクトロニクスは、65nmテクノロジを用いた高性能プロセッサやロジック・チップの生産に向けて同技術を採用したという。
採用されたPSM技術は、シノプシスの包括的なDFM（design for manufacturing）ソリューションの一部で、この技術により、歩留まりの向上、リーク電流の削減、CD制御によるチップ性能の向上を図る事ができる。
※シノプシス製品に関する詳細は日本シノプシスにお問い合わせ下さい。 http://www.synopsys.co.jp/
2005年12月8日、仏EVE社は、同社の検証プラットフォームのレジスタ・トランスファー・レベル（RTL）フロントエンド用途として、Verific社のHDLコンポネントソフトウェアを採用したと発表した。
プレスリリース：http://www.eve-japan.co.jp/Press_Release_2005.12.8.html
EVE社は、VerilogやSystemVerilog、VHDL向けに、Verific社のC++ソースコード・ベースのパーサやアナライザ、エラボレータを、EVEの高パフォーマンスのエミュレーションプラットフォーム「ZeBu (for Zero Bugs)」に統合。
EVEの完全に自動化されたコンパイラはRTLコードを分析し、パラレル合成のために分割することによって、エミュレーション前のセットアップ時間を劇的に加速させるという。
Verific Design Automation は、Verilog、VHDL、SystemVerilogのEDAアプリケーション向けフロントエンド・コンポーネント（パーサー、アナライザ、エラボレータ）を開発・販売する企業で、以前Exemplar Logic社に所属していたRob Dekker氏によって1998年に設立されている。
同社の提供するHDLソースコード・コンポーネントは、様々なEDAツールで使用されており、既に30000以上のユーザ実績を持つという。
※EVE社 http://www.eve-japan.co.jp/index.html
※Verific社 http://www.verific.com/
2005年12月13日、DAC（Design Automation Conference）事務局は、2006年7月に開催される第43回DACの特別委員会のメンバーを発表した。
プレスリリース：http://biz.yahoo.com/bwml/051213/135305.html?.v=1
最高責任者のGeneral Chairには、ケイデンス、バークレー研究所のEllen M. Sentovich氏が選ばれた。
彼女は、同研究所にて論理合成やシステムレベル設計関連の研究に従事しており、ケイデンス社に入社する前にはフランスの国立研究機関INRIAに所属、UCバークレー卒で電気工学とコンピューターサイエンスの博士号を持つほか、ICCAD（International Conference on Computer-Aided Design）でtechnical chairとgeneral chairを務めたこともある。
その他の委員は下記の通り。
日本からは九州大学の松永教授が選ばれている。
-- Vice/Finance Chair、 Steven P. Levitan、Univ. of Pittsburgh、ECE Dept.、Pittsburgh、Pa.
-- Technical Program Co-Chair、Design Methods、Grant E. Martin、Tensilica、Santa Clara、Calif.
-- Technical Program Co-Chair、Design Tools、Sachin Sapatnekar、Univ. of Minnesota in Minneapolis、Minn.
-- EDA Industry Chair、Limor Fix、Intel Research Pittsburgh、Pittsburgh、Penn.
-- Past Chair、William H. Joyner、Jr.&knm IBM Corp./SRC、Research Triangle Park
-- Tutorial Chair、Leon Stok、IBM Corp.、Hopewell Junction、N.Y.
-- Panel Chair、 Dennis Brophy、Mentor Graphics、Wilsonville、Ore.
-- Design Community Chair、Ingrid Verbauwhede、Univ. of California、Los Angeles、Calif.
-- New Initiatives Chair、Andrew B. Kahng、Univ. of California at San Diego、San Diego、Calif.
-- Publicity Chair、Nanette V. Collins、Nanette V. Collins Marketing and PR、Boston、
-- Europe/Middle East Representative、 Ahmed A. Jerraya、TIMA Lab、Grenoble、France
-- Asia/South Pacific Representative、Yusuke Matsunaga、Kyushu University Kagus、Fukuoka、Japan
-- ACM/SIGDA Representative、Diana Marculescu、Carnegie Mellon University、Pittsburgh、Pa.
-- IEEE-CASS Representative、Alan Mantooth、University of Arkansas、Fayetteville、Ark.
-- EDA Consortium Representative、Anne Cirkel、 Mentor Graphics、Wilsonville、Ore.
※第43回DACに関する詳細はこちら
http://www.dac.com/43rd/index.html
2005年12月15日、ミップスは、デナリ社がチェアマンを務めるRegister Description Language 「RDL」アライアンスに創立メンバーとして参加することを表明した。
プレスリリース：http://www.denali.com/news_pr20051215a.html
これにより、RDLアライアンスのメンバーは、デナリ（Denali Software）、メンター（Mentor Graphics）、ミップス（MIPS Technologies）、ランバス（Rambus）の計4社となり、共同してRDL（Register Description Language）の普及推進活動を行っていくという。
※RDLアライアンスに関する詳細はこちら
http://www.rdl-alliance.org
※関連ニュース
米ラムバス社、デナリのレジスタ記述言語とESLツールを採用
https://www.eda-express.com/news/?m=p&idno=216
2005年12月19日、NECは、アプリケーションを変更することなく、自動的に並列化できるマルチコアプロセッサ技術を開発したと発表した。
プレスリリース：http://www.nec.co.jp/press/ja/0512/1902.html
開発されたマルチコアプロセッサ技術は、従来、人手によって対応していたアプリケーションの並列化作業を自動化するもので、その核となるのは以下の3つ。
・アプリケーションの自動並列化コンパイラ
・並列化によるオーバーヘッドを最小限に抑える追加命令セット
・投機処理を効率よく行うプロセッサアーキテクチャ
自動並列化コンパイラは、プログラムの実行履歴情報を利用したプロファイルという技術によって、アプリケーションにける並列性を抽出し、人手を介す事無く自動的に並列化処理を行う事ができる。
また、並列化に伴う処理順序不正の検出・実行取り消し・やり直しを効率よく実現するためのプロセッサ・アーキテクチャが開発され、並列化によるオーバーヘッドを最小限に抑えるための追加命令セットも用意されている。
これらの技術は、既存プロセッサの簡単な拡張によって実現することが可能で、並列化にかかる時間やコストを大幅に削減できるだけでなく、自動化によってアプリケーションが高速化されるケースもあるという。
NECが行った例では、人手で4ヶ月かかっていた、マルチプロセッサ化の処理が自動化によってわずか3分に短縮され、プログラム速度は、人手による並列化の場合1.95倍だったものが、自動並列化の場合は2.83倍の高速化を実現することができたとしている。（1プロセッサで動作するプログラムを4プロセッサ動作のプログラムに書き換えた例）
NECは、今回発表したマルチコアプロセッサ技術の早期実用化を目指し、今後も積極的な研究・開発活動を続けていく予定だという。
※この発表に関する詳細は、下記窓口までお問い合わせ下さい。
NEC中央研究所 研究企画部 企画戦略グループ
WEBからのお問い合わせ:
https://www.nec.co.jp/r_and_d/ja/cl/contact.html
2005年12月13日、ザイリンクスは、統合ソフトウェア環境 ISE (Integrated Software Environment) の 8.1i バージョンを発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/software/05114ise81i_j.htm
発表されたISE 8.1iは、新しい「ISE Fmax」テクノロジによってVirtex-4およびSpartan-3アーキテクチャの物理合成機能を強化しており、従来バージョンのISEを使用した場合と比較して平均10?37％、Virtex-4 FPGAの競合他社製品と比較して最高 70％の性能改善を達成することができるとしている。
「ISE Fmax」テクノロジは、新しいアルゴリズムによる物理合成、回路のリタイミング、タイミング ドリブン型の配置配線、性能評価および配置後のロジック最適化等の機能を備えており、シンプリシティ社やメンター・グラフィックス社の合成最適化ツールと組み合わせることにより、ユーザは厳しいタイミング目標をクリアすることが可能になるという。
尚、ISE 8.1i は既に出荷中で、インターネット上で配布される無料バージョンから、2495米ドルの全機能バージョンまで様々なバージョンが用意されている。
また、合わせてリリースされたデバッグ・ツール ChipScope Pro 8.1i も出荷中で、価格は695米ドル。無料の60日間利用可能な全機能評価バージョンも用意されている。
※ISE 8.1iおよびChipScope Proに関する詳細情報はザイリンクス社にお問い合わせ下さい。
http://www.xilinx.co.jp/ise
http://www.xilinx.co.jp/chipscopepro
2005年12月15日、米ラムバス（Rambus）社は、IP開発に向けてデナリの専用言語「RDL」とESLツール「Blueprint」を採用したと発表した。
プレスリリース：http://www.rambus.com/news/pressrelease.aspx?id=103
ラムバス社は、高速チップ間インタフェイスを専門とするソリューションプロバイダ。世界の主要半導体メーカやシステム機器メーカに様々なインタフェイスプロダクトを提供している。
※ラムバス社日本語ページ http://www.rambus.co.jp/index.aspx
今回ラムバス社が採用を発表したデナリの「Blueprint」は、制御レジスタの生成と管理を自動化することができるESLツールで、レジスタの定義にあたり、合わせて採用した「RDL」（Register Description Language ）と呼ばれる専用のレジスタ記述言語を使用する形となる。
ラムバス社は、これらツールと言語を自社IPの開発とカスタマ・サポートの強化に向けて適用していくという。
また、ラムバス社は、デナリの主催する「RDL Alliance」に加わり、IPやSoC開発にけるRDLの普及推進に参加する事を発表した。
※デナリ「Blueprint」の製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=1280030&cn=1280
※「Blueprint」に関する詳細は、デナリ社にお問い合わせ下さい。
http://www.denalisoft.co.jp/
2005年12月15日、サン・マイクロシステムズとシノプシスは、x64プラットフォーム、Solaris10でのVSC検証ソリューションの動作保証を発表した。
プレスリリース：http://www.sun.com/smi/Press/sunflash/2005-12/sunflash.20051215.1.html（サンマイクロシステムズ）
対象としているプラットフォームは、「Sun UltraSPARC」とAMDのOpteron processorをベースとした「Sun Fire servers」で、VSCの検証技術およびSunSolaris10とこれらプラットフォームの組み合わせは、次世代SoC開発における生産性を向上することができるとしている。
シノプシスのツールは、これまで約20年間に渡りSolaris OSとUltraSPARCプロセッサーベースのプラットホームをサポートしてきており、今回の発表に対し、テキサス・インスツルメンツ、東芝、そしてAMDが支持するコメントを寄せている。
※製品に関する詳細は、各社にお問い合わせ下さい。
■サンマイクロシステムズ http://jp.sun.com/
■日本シノプシス http://www.synopsys.co.jp/
2005年12月13日、米技術系ビジネス誌のRED HERRING誌は、革新的なテクノロジーと優れたビジネスモデルもつ企業100社のうちの一つとして米アンソフトを選出した。
http://www.ansoft.com/news/press_release/051213.cfm
RED HERRING誌は、長年にわたりテクノロジーを形作る企業の動向を調査・洞察している専門的なビジネス誌で、選出するRED HERIING SMALL CAP 100は、権威ある賞として認知されている。
今回の発表は、サンフランシスコで開催中のコンファレンス、RED HERRING FALL 2005で行われ、RED HERIING SMALL CAP 100の中には、歩留まり向上化技術を提供する米PDF Solution社も含まれていた。
尚、優良な上位100社の選考にあたりRED HERRING誌は、北アメリカ、ヨーロッパとアジア太平洋の地域から2500以上のテクノロジー会社を評価したという。
ちなみに、残念ながら日本企業は1社も選ばれていない。
※RED HERRING SMALL CAP 100の一覧はこちら
http://www.herringevents.com/rhfall05/index.jsp?section=rh100
2005年12月15日、秋葉原コンベンションホールにて、サミット・デザイン・ジャパン主催の「SystemCモデリングセミナー」が開催された。
イベント概要：http://www.summit-japan.com/SystemCmodeling2005.html
同イベントに参加した企業は、サミット・デザインの他に、バスIPプロバイダのソニックス、動作合成ツールベンダのフォルテの2社。
SystemCからのインプリメントにフォーカスした形で各社の製品紹介とデモを交えた設計手法の紹介が行われ、最後に?リコーの塚本氏（電子デバイスカンパニー、画像LSI開発センター、設計技術室）より、サミット・デザインのVista、フォルテのCynthesizerを用いた設計フローの活用事例が紹介された。
サミット・デザインの「Visata」は、数少ないSystemCデバッグ機能を持つツールの一つで、SystemCによる設計の障壁の一つとなっているSystemCのデバッグ問題を解決してくれるSystemCの統合開発環境。
Vistaの特徴は何よりもそのデバッグ機能で、C++としてのデバッグ機能に加え、sc_trace()を挿入する事無く波形表示を行なう機能、、並列動作プロセスを簡単に確認できる機能、柔軟なブレークポイントの設定機能など、SystemCユーザにとって嬉しい機能が豊富に搭載されている。
また、同社のSystemCグラフィカル・モデリング環境「SystemDesigner」、SystemC性能解析ツール「SystemArchtect」とシームレスにリンクできるほか、フォルテの動作合成ツール「Cynthesizer」とのインタフェースも備え、SystemCのモデリング、性能解析、シミュレーション、デバッグという一連の設計フローをトータル的にサポートし、動作合成を用いたインプリメントフローへと繋げる事ができる。
Vistaのユーザという立場で発表した?リコーの塚本氏は、「Vistaは、ツールのトレーニングが不要、半日で立ち上がり、社内の設計者は手放す事が出来ない状況。」と述べ、SystemCを用いた設計フローにおける課題の一つであった、「SystemCのデバッグ」がVistaの登場によって解消できたと語った。
また、塚本氏は、フォルテのCynthesizerについても触れ、この数年の機能改善により、合成対象の回路規模や出力されるRTLの品質がかなり向上したとし、「動作合成経験者がCのアルゴリズムを単純に合成するだけであれば、1日で論理合成結果を確認できるところまでもっていける。」と述べ、動作合成を用いたSystemC設計フローの残る課題として、以下の5項目を挙げた。
１．SystemCのリント機能
２．入力コードと合成結果の等価性検証
３．SystemCシミュレーション結果のコード・カバレッジの計測
４．動作合成におけるTLM合成機能のサポート
５．動作合成ツールの価格（高い）
※製品に関する詳細は、各社にお問い合わせ下さい。
■サミット・デザイン・ジャパン http://www.sd.com/japan/
■ソニックス http://www.innotech.co.jp/（イノテック株式会社）
■フォルテ・デザイン・システムズ http://www.forteds.com/japan
2005年12月13日、米シーケンスデザインは、530万ドルの資金調達を完了したと発表した。
プレスリリース：http://biz.yahoo.com/bw/051213/20051213005235.html?.v=1
シーケンスデザインは、消費電力解析および最適化、パワー/シグナル・インテグリティ関連のツールを提供するEDAベンダで、低消費電力に関する独自のテクノロジを強みとしている。
発表によると今回投資を行ったのは、Focus Ventures、 First Plaza、 GM Capital、 IVP、 Lake Street Capital、 Menlo Ventures、 Sigma Partners、の計8社のベンチャーキャピタルで、いずれも過去既に同社への投資を行っている。
プロセスの微細化に伴い、低消費電力設計ツールのニーズが急増しており、同社は、調達した資金を日本、インド、東南アジアなど、成長する国際市場への販売拡大と同社の低電力テクノロジーの技術開発に資金を投入していくという。
※シーケンスデザイン社の製品に関する概要はこちら
https://www.eda-express.com/catalog/?m=comp&cn=1640
※シーケンスデザイン社 http://www.sequencedesign.com/index.php
2005年12月12日、米Novas社は、カスタムICのファブレスメーカー大手の米eSilicon社が、同社のデバッグツール「Verdi」を採用したと発表した。
eSiliconのデザインセンターでは、既にVerdiによってカスタムIC開発のTAT短縮を実現しているという。
プレスリリース：http://www.novas.com/.docs/_sid/2470e86ac6fb6267c74644fcc77f43da/rid/10061/pg/10328
NovasのVerdiは、HDLコードのデバッグツールで、視覚化されたフローグラフによってデバッグ効率を高める事が出来る。
eSiliconは、Verdiの視覚化された直感的な分析（デバッグ）能力によって、DFT関連のデバッグを効率化できた点と、多数のツールを使用する既存の設計フローに簡単に取り入れる事ができた点を高く評価し、採用を決定したという。
尚、Novas社のEDA製品は、国内ではノバフロー株式会社が代理店販売を行っている。
※Novas社製品の概要はこちら https://www.eda-express.com/catalog/?m=comp&cn=1510
※ノバフロー株式会社 http://www.novaflow.co.jp/index.htm
※eSilicon社 http://www.esilicon.com/
2005年12月12日、IEEEは、システム記述言語SystemCをIEEE1666として標準化を承認した。
プレスリリース：http://standards.ieee.org/announcements/pr_p1666.html
IEEE1666（SystemC）は、SystemCの標準化推進団体OSCI（Open SystemC Initiative）によって開発され、IEEEへ渡されたSystemC 2.1 Language Reference Manualがベースとなっており、ハードウェアおよびソフトウェアのモデリングをより高い抽象度へと引き上げる事が出来る。
IEEE Standards AssociationのチェアマンChuck Adams氏は、8ヶ月以下と早い期間でSystemCの標準化を完了した事について、OSCIに対し感謝のコメントを送っている。
日本国内では、IEEE標準化を待つ事無く既にSystemCの普及が進んでおり、システムレベル設計における事実上の標準言語となっているのが現状で、SystemCによる設計事例なども数多く発表されている。
ここ最近は、EDAベンダによるSystemC言語のサポートも一般化してきており、今後は、SystemCをベースとしたシステムレベルIPの普及なども予想される。
尚、2006年1月27日にSystemCユーザフォーラム2006が開催され、SystemCの最新の技術動向や設計事例が紹介される予定。
http://www.edsfair.com/conference/systemdesign.html
2005年12月12日、アクテルは、世界初となるミックスド・シグナルFPGAファミリ「Fusion」プログラマブル・システム・チップ（PSC）を発表した。
プレスリリース：http://www.actel.com/company/press/2005pr/Fusion.html（英文）
Fusionデバイスは、アナログ・ペリフェラル、フラッシュメモリ、FPGAファブリックをワンチップのモノリシックPSCに業界で初めて集積したデバイスで、アクテルのフラッシュFPGAテクノロジー独自の特長である、電源投入後即動作（LAPU）、ワンチップ、ファームエラー耐性、低いトータル・システム・コストという長所が充分に生かされている。
このFusionによって、これまで高コストでボード面積を多くとるディスクリート・アナログ・コンポーネントやミックスド・シグナルASICを使用するしかなかった、電源管理、スマートバッテリ充電、クロック生成・管理、モーターコントロールなどのアプリケーションをプログラマブル・ロジックの利点を活用して容易に設計することが出来るようになる。
また、Fusionは、設計者は様々な機能をワンチップのデバイスに集積するだけでなく、フィールドや生産サイクルでの柔軟なアップグレードが可能になるため、システム開発における新しい可能性が生まれ、高コストで開発期間が長いミックスド・シグナルASICの理想的な代替製品となる。
さらに、アクテルのARM7および8051ベースのソフトMCUコアと組み合わせて使用すれば、アクテルのFusionテクノロジーは究極のPSCプラットフォームになるという。
また、アクテルは、このFusionデバイスをサポートし、設計者の生産性を最大に高める包括的な設計環境Libero v7.0と低コストなFusionスターター・キットを合わせて発表した。
設計環境Libero v7.0には、IPをFusionファブリックに生成、コンフィギュア、インターコネクト、マップするために新しい革新的なツールが組み合わせられており、包括的なハードウェア／ソフトウェア協調開発ツールも提供される。
具体的には、マグマのフィジカル合成ツールPALACE、メンターのシミュレータModelSim、シンプリシティの論理合成Synplicity AE/Synplify Proが各サードパーティツールベンダーの協力によって提供されている。
Fusionスターター・キットには、統合設計環境Libero v7.0、アクテルのFlash Pro3プログラマ、チュートリアル文書の他に、システム・ゲート数60万のFusion PSC がFG256パッケージで付属した評価基板が含まれ、付属する外部電圧の駆動・制御用MOSFET、パルス幅変調（PWM）効果を示すための高輝度マルチカラーLEDによって、オシロスコープなどの外部モニタ機器を使わずに、温度センシング・アプリケーションに使うことができるという。
尚、アクテルのFusion PSCファミリには、システム・ゲート数、組み込みフラッシュメモリ、アナログ・チャネルが異なる4種類のデバイスが用意されており、AFS600 Fusion PSCおよびスターター・キットは近日出荷予定で、リファレンス設計、ソフトウェア・ツールは現在出荷中。
製品の価格ほか、詳細な情報についてはアクテルの正規代理店にお問い合わせ下さい。
※アクテル・ジャパン http://www.actel.com/intl/japan/
2005年12月12日、ケイデンスは、ワイヤレス設計において急速に進化するテクノロジの課題に対応するRF Design Methodology Kitを発表した。
プレスリリース：http://www.cadence.co.jp/news/print/h17-12-13.html
ワイヤレス・チップ設計者は、このRF Design Methodology Kitにより、設計の意図に則したシリコンの性能を実現できるようになり、より短期間で、かつ予測性の高い設計サイクルを達成できるようになるという。
RF Design Methodology Kitは、寄生抽出を厳密に管理し、システム・レベル設計と、ICのインプリメンテーションをリンクさせ、デジタルからアナログ、そしてRFにまで及ぶ完全なワイヤレス設計を、正確かつ迅速に検証するケイデンスの最新のテクノロジを活用したもので、Kitには、802.11 b/gワイヤレスLANトランシーバのリファレンス設計、RF検証IP、テスト・プラン、そしてRF設計及び解析メソドロジを実際に適用するためのトレーニングが含まれている。
※ケイデンスのRF Design Methodology Kitに関する詳細情報については、以下のURLをご参照下さい。
http://www.cadence.com/products/kits/
2005年12月8日、シノプシスは、米HPL Technologies社の買収を完了したと発表した。
買収価格は現金約1300万米ドル、1株あたり0.30米ドルであったという。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2005/20051207.html
HPLは、テストチップ・ソリューションやDFMツールを提供していた企業で、HPLのDFMツールは、製造プロセスにおける様々な欠陥を解析し、歩留まり判断や歩留まり改善・管理する機能を持つ。
シノプシスによる同社の買収は、2005年10月に発表されており、この2ヶ月間で全ての買収手続きが完了した形となる。
今回の買収によるシノプシスの最大の利点は、システマティック欠陥を削減するために必要な歩留まりデータへのダイレクト・アクセスを実現できることにあり、シノプシスのプロセス・ソリューションを製造工程と直結することで、設計コンセプト構築から製造までの期間を大幅に短縮し、新デザインの開発が促進されることになるという。
2005年12月5日、米カーボン・デザイン・システムズは、ARMの開発環境RealViewと組み合わせて使用する新しいESL製品「SOC-VSP」を発表した。
プレスリリース：http://www.carbondesignsystems.com/corpsite/news/pdf/newsrelease_company_12052005.pdf
SOC-VSPは、ARMの開発環境RealView SoC Designerを補強するツールで、RealViewのSoC開発環境にVerilogとVHDLのRTLをインポートすることができる。
これにより、RTLを含めたSoCモデルをプロファイル、最適化、デバッグできるようになり、SoCモデルに含まれるハードウェアとソフトウェアの中身を確認することも可能となる。
システム設計者、ソフトウェア開発者、ハードウェア設計者は、このツールによって、デザイン工程のどの段階においても、デザインの検証およびインプリメントを行う事ができるようになるという。
製品の出荷開始は2005年12月末の予定。日本国内では、住商情報システム株式会社がカーボン・デザイン・システムズの販売代理店となっている。
※カーボン・デザイン・システムズ http://www.carbondesignsystems.com/
※住商情報システム? http://www.sch.sse.co.jp/
※カーボン・デザイン・システムズのその他の製品
https://www.eda-express.com/catalog/?m=s&idno=1220010&cn=1220
2005年12月6日、フォルテ・デザイン・システムズとサミット・デザインは、両社の製品CynthesizerとVista SystemC IDEの長所を組み合わせた統合設計環境を協調して提供していくと発表した。
プレスリリース：http://www.summit-japan.com/press/20051206ForteSummit.pdf
サミット・デザインのVistaは、SystemCのモデリング、シミュレーションおよびデバッグを行う事ができる統合開発環境。 一方のフォルテのCynthesizerは、SystemCを入力にVerilog-RTLを出力する動作合成ツール。
今回の提携は、両社の製品をつなぎ設計フローを一体化する事によって、より短時間でより品質の高いデザインを目指すもので、その成果はすでに両社の共通ユーザの協力によって実証済みだという。
具体的には、両製品が繋がることで、Vistaでコーディングおよび検証されたSystemC記述を自動的にCynthesizerに入力する事が可能となり、SystemCの仕様記述からRTLを合成するまで設計期間を短縮できるようになる。
※両製品の統合に関する詳細は関係各社にお問い合わせ下さい。
サミット・デザイン http://www.summit-japan.com/
フォルテ・デザイン・システムズ http://www.forteds.com/japan/
2005年12月6日、ザイリンクスは、次世代65nmプロセスによるFPGAの開発に向け、東芝およびUMCとの提携を相次いで発表した。
プレスリリース：
http://www.xilinx.co.jp/japan/j_prs_rls/xil_corp/05109xlnx_toshiba_j.htm（東芝との提携）
http://www.xilinx.co.jp/japan/j_prs_rls/xil_corp/05108xlnx_umc_j.htm（UMCとの提携）
ザイリンクスと東芝は、65nmのプロトタイプ ウェハの試作に成功したことを踏まえて、65nmプロセスによるFPGAを共同開発することに合意し、契約を締結。両社のファウンドリ契約 (ザイリンクス製品の東芝での受託生産) についても65nmまで拡大することを検討している。
東芝は、既にザイリンクスの主力製品である90nmの「Virtex-4」を、東芝大分工場の最先端300mmウェハ対応の製造ラインで順調に量産していることから、65nm製品においても共同開発を継続するという決定に至った。今後、東芝の 45nm プロセス技術をベースにしたFPGAの共同開発の可能性についても検討していくという。
一方、UMCも65nmプロセスによる試作ウェハを、台湾の300mmウェハ製造ライン (台湾：台南市) で試作中で、65nmおよび65nm 以降のプロセス技術開発も視野に入れて、長期にわたるパートナシップ関係を延長するに至った。更に、東芝と同様にUMCも45nmFPGAの開発に備えてプロセス技術を確立する初期段階にあることを明らかにしている。
※発表に関する詳細はザイリンクス株式会社までお問い合わせ下さい。 http://www.xilinx.co.jp/
2005年12月6日、ケイデンスは、同社が9月に発表した製品のセグメント化戦略に基づく下記新製品3種を発表した。
■SoC Encounter GXL：
RTL-to-GDSII統合設計環境SoC Encounter製品群の最上位製品
プレスリリース：http://www.cadence.co.jp/news/print/h17-12-6-3.html
■Encounter Conformal Low Power GXL：
等価性チェックソリューションEncounter Conformalの最上位製品
プレスリリース：http://www.cadence.co.jp/news/print/h17-12-6-1.html
■Encounter RTL Compiler GXL：
論理合成ソリューションEncounter RTL Compilerの最上位製品
プレスリリース：http://www.cadence.co.jp/news/print/h17-12-6-2.html
SoC Encounter GXLは、65nm以下の最先端設計向けに、歩留まりおよびばらつきの課題に対応した製品で、従来のSoC Encounterに対し主に下記のような機能強化が図られている。
○新たな歩留まり解析機能と最適化機能の搭載：
?歩留まり解析向けに追加されたコマンドで、フルチップ/ブロック・レベルで歩留まりのロスを評価可能
?歩留まりプロトタイピング機能により、レイアウト前に歩留まりを考慮したフロアプランを決定可能
?歩留まりを考慮したセル・ライブラリを用いて、合成段階におけるセル選択を最適化
○ばらつき制御のための解析機能と最適化機能を搭載
?マルチモード・タイミング解析最適化機能により、タイミング最適化工数を削減
?クロック・メッシュ合成技術により、ばらつきに対する影響を最低限に抑え、クロック回路を自動合成
この新しいSoC Encounter GXLによって、既に通信アプリケーション向けの設計をテープアウトしており、全体のタイミングのばらつきが約50％削減されているという。
また、2006年度中に、コンカレントなマルチ・コーナー解析および最適化機能と、統計的タイミング解析機能も追加される予定。
Encounter Conformal Low Power GXLは、65nm以下の最先端設計に対応する、低消費電力設計向けの検証システムで、トランジスタの抽象化、等価性チェック、機能検証テクノロジを効果的に組み合わせる事によって、低消費電力設計の検証を可能とする。製品の特徴は以下の通り。
○低消費電力設計手法の検証機能
?正しいインプリメンテーションの検証
?フリップ・フロップの状態を保持した電圧遮断の検証
?異電圧ドメイン間の分離の検証
○リーク電流が流れる想定しないトランジスタ・パスの検出
これらの機能は、電池寿命の延長や消費電力・パッケージコストの削減を実現する65nm以下の低消費電力設計において、有効な検証ソリューションとして作用するという。
Encounter RTL Compiler GXLは、新たなグローバル・シンセシス・テクノロジを搭載した最上位の論理合成ツールで、従来のEncounter RTL Compilerに対し、下記に示す様々な新機能が盛り込まれている。
○低消費電力シンセシス機能：
?トップ・ダウン方式のマルチ・サプライ・ボルテージ（MSV）最適化機能を搭載
○高密度配線モデルPLE（Physical Layout Estimator）機能
?仮想配線長ベースのモデルを置き換える新たなモデリング手法
○トップ・ダウン方式リタイミング機能
?フォーマル検証ツールとも連携可能な強力な最適化機能
○スーパースレッディング機能
?複数CPUを活用し合成実行時間を3分の1にまで短縮
○マルチモード・シンセシス機能
?テスト・モード、機能モード、電力モードなど、全てのモードにおける制約をシングル・パスで最適化
Encounter RTL Compiler GXLのこれら新機能によって、より小面積、高速、低消費電力のチップを短期間で設計することが可能になる。
※各新製品に関する詳細は、日本ケイデンス窓口までお問い合わせ下さい。
日本ケイデンス・デザイン・システムズ社
コーポレート・マーケティング部 松沢 洋
TEL: 045-475-2311 FAX: 045-471-7772
E-mail：japan_pr@cadence.com
http://www.cadence.co.jp/
2005年12月5日、ARMは、ARMコアの開発環境RealViewの「ESL API」仕様を公開した。
これにより、SystemC環境へのプラグアンドプレイが可能なモデルを、サードパーティ企業が開発することができるようになる。
これらのインタフェースは、米メンター・グラフィックス社、米シノプシス社などの業界大手企業と共同で開発されており、設計者やIPサプライヤが共通のインタフェース・セットに対応するC、C++、SystemCモデルを開発できるよう、業界にオープンに提供される。
提供されるシミュレーションAPIは、詳細なサイクル精度のモデルと抽象的な命令精度のモデルの両方に対応する、プロトコルを問わない統一されたインタフェースで、トランザクション・ベースのシステム・シミュレーション、デバッグ、プロファイリングなどを統合するベースとなり、安定したサポートも受ける事が出来るという。
※RealView ESL APIに関する詳細は、アーム株式会社までお問い合わせ下さい。 http://www.jp.arm.com/
2005年11月30日、Globetech Solutions社は、CE-ATAの検証IPのリリースを発表した。
プレスリリース：http://www.globetechsolutions.com
Globetech社は、デザイン検証、シリコンテスト及びデバッグに特化したソリューションを提供するギリシャの企業。
発表されたVIPと呼ばれる検証IPは、e言語(IEEE P1647)で記述されており、ケイデンスの e Reuse Methodology (eRM)と完全な互換性を持つと同時にケイデンスのVPA（verification process automation）ファミリ製品に最適化されている。
CE-ATA VIPはCE-ATAの検証を自動化するもので、ランダムなテストベンチの自動生成や、カバレッジなどの検証機能を提供するほか、カバレッジドリブン検証もサポートしており、現在、ケイデンスのIncisiveおよびSpecman Eliteの環境で利用できるという。
※CE-ATAに関する詳細はGlobetech社Webサイト参照
http://www.globetechsolutions.com/index.php
2005年11月14日、英セロックシカと英Sundance Multiprocessor Technology社は、SDR（Software-Defined Radio：ソフトウェア無線）開発キットのリリースを発表した。
プレスリリース：http://www.celoxica.co.jp/corporate/pressreleases/show_release.asp?DocumentID=400（セロックシカ）
同開発キットは、防衛、民間、商用市場セグメント向け次世代ワイヤレス通信アプリケーションの開発をターゲットとしたもので、SDR波形をCベースで設計するためのセロックシカのESL設計開発環境、ならびにDSPやFPGAを搭載したSundance社のCOTS開発用ボードで構成される。
具体的なキット内容は下記の通り。
■Sundance社 COTS開発用ボード
■Xilinx製FPGA、TI製DSPを搭載した交換可能なモジュール
■セロックシカ DK Design Suite ならびにシステムレベルAPI
■Mathworks Simulink
■テキサス・インスツルメンツ Code Composer Studio
■XilinxのSystem Generator
この開発キットは、Cベースおよびモデルベースの設計手法を、APIとして用意されたIP、FPGAおよびDSPモジュールと組み合わせることにより、SDRで必要とされる非常に複雑な信号処理を短期間に実装できるようにしたもので、付属するAPIによりボードの詳細仕様に関係なく、統一されたインタフェースでSDRモデルとIPを開発することができるという。
SDRは、オープン・アーキテクチャに基づくソリューションとリコンフィギュラブル性、ユビキタス接続性を提供することが可能。無線機能をソフトウェアまたはFPGAなどのハードウェア・モジュールとして実装することにより、Bluetoothを使ったワイヤレスLAN、レーダー、GPS等の幅広い無線アプリケーションが低コストで実現できる。
■セロックシカ、Worldwide Marketing、Vice President、 Jeff Jussel氏のコメント：
「変化する標準規格やプロトコルに対応し、新しいネットワーク機器およびサービスを迅速に展開、更新できなければ、ダイナミック・リコンフィギュレーションやパラメータ選択というSDRの提供する根本的な価値提案が大幅に損なわれてしまいます。」
「機器メーカーは共通のプラットフォームで様々な規格をサポートできるシステムを求めており、この開発キットを使うことで従来と比較してより迅速かつ柔軟にそれを達成することができます。」
※製品の価格及び製品に関する詳細は、日本セロックシカまでお問い合わせ下さい。
http://www.celoxica.co.jp
sales.japan＠celoxica.com
※英Sundance Multiprocessor Technology社
http://www.sundance.com/
2005年12月1日、サイバネットシステムは、MATLABの分散処理用のツールである「Distributed Computing Toolbox2.0」と「Distributed Computing Engine2.0」の国内販売を2006年より開始すると発表した。
プレスリリース：http://www.cybernet.co.jp/ir/release/051201.shtml
販売開始が発表された「Distributed Computing Toolbox」は、MATLABモジュールの一つで、様々なパラメータを用いる繰り返し計算等のMATLABで作成したプログラムを、分散処理を実行するためのタスクに分け、コンピュータクラスタ上で演算された結果を受け取ることが可能。別々のマシンでタスクを実行させることにより、演算時間を短縮させることができる。
「MATLAB Distributed Computing Engine」は、worker（ワーカー）と呼ばれる、コンピュータクラスタ上のMATLABセッションにてMATLAB関数を実行することが可能。workerとなるクラスタマシンには、MATLAB Distributed Computing Engineのライセンスのみをインストールすることで、Distributed Computing Toolboxから渡されるタスクを実行することができる。
また、Platform Computing Inc.（国内販売：プラットフォームコンピューティング株式会社）の分散処理用のスケジューラであるLSFも、Distributed Computing Toolboxから利用することができ、タスクの優先順位付けなどのLSFが有する機能の利用が可能。
尚、販売価格は、Distributed Computing Toolbox が165000円より、Distributed Computing Engine が981000円より、サイバネットは初年度20セットの販売を見込んでいるという。
※製品に関する詳細はサイバネットシステムにお問い合わせ下さい。 http://www.cybernet.co.jp/
2005年11月3日、メンターは、中国最大の通信デバイス・メーカーで国立のワイヤレス・サプライヤーのZTEが、XtremePCBを採用したと発表した。
プレスリリース：http://www.mentorg.co.jp/news/2005/051103.html
XtremePCBは、メンターのExpedition Enterpriseフローを構成する製品のひとつで、複数設計者によるチーム設計環境を容易にするツール。このXtremePCBを使用することで、一つのグローバル･ネットワーク上の単一のデータベースで複数の設計者が同時に一つの設計に取り組むことができる。
■ZTE、EDA director、Liu Zhang氏のコメント：
「XtremePCBは、リアルタイムで並行して共同設計できる画期的でユニークなテクノロジです。XtremePCBによって設計プロセス管理や専門の設計リソースの合理的な分配をするための新しいプラットフォームができ、世界各地の離れた場所で行われるプロジェクトを調整することが可能になります。これは、急増するPCB設計課題のタイムリミットを打ち破る新しく非常に効率的なソリューションです」
■メンター、System Design Division、vice president and general manager、Henry Potts氏のコメント：
「従来の設計共同作業の手法では、PCB設計の並行作業を再び同期させるために冗長でエラーをおこしやすいセッションを行わなければなりませんでした。メンターは、複数の設計チームメンバーが同時に変更できるツールを求めていたお客様からの課題にXtremePCBで答えを出しました。ZTEのようなタイム･トゥ･マーケットの目標が厳しく、かつ世界規模の設計チームや専門の設計リソースを抱えているお客様にとって、XtremePCBは異なる設計テクノロジが組み合わされている複雑なPCB設計に、リアルタイムで自動的に反応することが可能になります。」（プレスリリース要約）
※XtremePCBの製品概要はこちら https://www.eda-express.com/catalog/?m=s&idno=1490210&cn=1490
※XtremePCBに関する詳細はメンター・グラフィック・ジャパン?までお問い合わせ下さい。 http://www.mentorg.co.jp
2005年11月30日、STARC（?半導体理工学研究センター）は、次世代のCMOSトランジスタ・モデルの標準候補であるHiSIMのためのモデル・パラメータ抽出ツールの早期実現に向けて、ケイデンスと協力していくことを発表した。
プレスリリース：http://www.starc.jp/about/release/051130-j.pdf
具体的には、STARCは広島大学などの協力を得て、ケイデンスに対しモデル・パラメータ抽出手法の指導や評価用データの提供などを行う。 これに対しケイデンスは、STARCに開発中のHiSIMモデル・パラメータ抽出ツールを提供し、STARCがいち早くツールの評価ができるような環境を提供する。
STARCと広島大学が共同で開発してきたHiSIM（Hiroshima-University STARC IGFET Model）モデルは、現在普及しているBSIMモデルの次世代モデルとして世界的にも注目されており、次世代の標準モデルを選定するCMC（Compact Model Council）と呼ばれる会議（CMC）の最終選考候補に残っている。
STARCは、両社の協力によって、ケイデンスのツールがHiSIMに対応できれば、HiSIMの普及に大きく貢献できるものと期待している。（プレスリリース要約）
※発表に関する詳細はSTARCにお問い合わせ下さい。 http://www.starc.jp
2005年11月30日、日本ヒューレット・パッカードとノベル株式会社は、オープンソース・ソフトウェア、金融分野向けグリッドコンピューティンおよび半導体設計（EDA）分野をターゲットとしたLinuxベースのシステム提供で協業することを発表した。
これに伴い日本HPは、Novell SUSE Linux Enterprise Server 9の販売・サポートを12月8日より開始するとともに、Novell SUSE Linuxに対応する自社製品・サービスを拡大していくという。
プレスリリース：http://h50146.www5.hp.com/info/newsroom/pr/fy2006/fy06-017.html（日本HP）
Novell SUSE LINUXは、そのセキュリティレベルの高さと、強力なサポート体制でこの1年間で日本でのシェアを急速に伸ばしている。 元々は世界初の商用ディストリビュータとして1992年にドイツで創業され、2004年にノベルと事業統合。現在は、10億ドルを超える財務基盤と世界的なサポート体制、世界70カ国以上での事業実績を誇っている。
今回発表された協業内容の大きな柱は２つあり、その一つは、両社共同の検証チームを新規設置し、「日本HP 金融グリッドセンター」を活用したソリューションの検証を行うことで、その検証対象には半導体設計ソリューションも含まれており、具体的には、今後シノプシス、ケイデンス、メンター・グラフィックス、3社のEDAツールの検証作業を進めていく予定だという。
もう一つは、オープンソース・ソフトウェア市場開発における共同マーケティングで、広告展開やセミナーの開催、カタログの制作など、共同でマーケティング活動を展開していく予定。
2005年11月29日、マグマは、米Mellanox社がマグマのツールを使用して、わずか4日で400万ゲートの高性能フリップ・チップ・デバイスをテープアウトしたと発表した。
※米Mellanox社は、業界スタンダードであるインフィニバンド・ベースのシリコン、カード・ベースのソリューションのトップ・プロバイダ
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2005112901.htm
発表によると、米Mellanox社の適用したツールは、Blast Create、Blast Fusion、Blast Rail、Blast Noiseの4製品で、デバイスの面積を大幅に削減し、ポイントツールを追加することなくノイズとパワーのサインオフを実現することができ、その結果、生産量が拡大し、製造コストを削減できたという。
■Mellanox社、主任エンジニア、Evelyn Landman氏のコメント：
「マグマ社のフローは、弊社の従来のフローと比較して、より大容量、優れた予測性、設計期間の加速を実現してくれました。私たちは、この次世代デバイスの4つの重要なコンポネンツを、不要な階層を削減し、配線チャネルを最小化し、結果面積全体を最小化すると同時に、単一、フラット・ブロックでインプリメントすることができました。Blast Createで生成されたタイミング・レポート、ESP (Early Silicon Performance)により、私たちは重要なパスの問題点を迅速に発見、修正し、タイミング制約を改善することができ、時間のかかるイタレーションから解放され、迅速に高品質RTLを開発することができました。マグマ社のおかげで、迅速かつ少数の設計チームで、このチップをテープアウトすることができました。」
■マグマ社、デザイン・インプリメンテーション・ビジネスユニット、ジェネラル・マネージャ、Premal Buch氏のコメント：
「Mellanox社は、コスト効率が良く、高性能なインターコネクト・ソリューションを提供する、優れたサーバ、ストレージ・ベンダです。マグマ社のRTL-to-GDSIIフローを利用して、性能を向上させると同時に、チップ開発コストを大幅に削減されたことを喜んでいます。」（プレスリリース要約）
※マグマ社の製品概要はこちら https://www.eda-express.com/catalog/?m=comp&cn=1480
※発表に関する詳細はマグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
2005年11月30日、東京大学ナノエレクトロニクス連携研究センターとシャープ株式会社は、次世代エレクトロニクスとして期待されているフレキシブルエレクトロニクスの研究開発を目的として、研究拠点『東大シャープラボ』を設立し、この12月より本格研究を開始すると発表した。
この研究開発拠点は、国立大学法人東京大学とシャープとの間で締結された共同研究契約（５年間の複数年度契約）に基づくものであるという。
プレスリリース：http://www.sharp.co.jp/corporate/news/051130-a.html
東大シャープラボは、東京大学とシャープが共同で研究開発及び管理・運営する新しい概念の研究開発拠点で、東京大学内部を中心に公募選任したプロジェクト専任研究者と、シャープの若手、中堅技術者が常駐体制で向こう5年間、フレキシブルエレクトロニクス（有機半導体デバイス、分子デバイスの基盤技術の研究開発）に関する共同研究を行なう。
大学の長期的学術・基礎研究力と企業の実用化研究力の統合化をはかり、従来に無い産学連携の新しい研究スタイルによって、独創的な要素基盤技術を研究開発することが狙いだという。
東大シャープラボの概要は以下の通り。
■設立： 2005年6月1日
■所在地：東京大学駒場オープンラボラトリ内（住所：東京都目黒区駒場４-６-１）
※東京大学ナノエレクトロニクス連携研究センターの一組織として設立
■組織：10名程度（当初）を予定
■ラボ長： 荒川 泰彦 （東京大学教授）
■研究期間： 2005年6月1日から2010年3月31日まで
■研究開発事項： フレキシブルエレクトロニクス（有機半導体デバイス、分子デバイスの基盤技術の研究開発）
（プレスリリース要約）
2005年11月29日、豪アルティウムは、同社の統合デザインツール「Altium Designer」の最新バージョン6.0のリリースを発表した。
Altium Designerは、PCB設計、FPGA設計、プロセッサを含む組み込みソフトウェア開発を単一の環境で実現する統合されたデザインツールで、バージョンアップは今回で６回目となる。
今回のバージョンアップでは、システム内の全ての機能が強化されているが、中でも目玉となるのは高密度プリント基板設計のサポート強化と高速デジタルへの対応。これにより、BGAなど多ピンコンポーネント・パッケージが使用されている高密度プリント基板の設計時間を大幅に短縮できるようになる。
また、複雑な基板の設計ナビゲーションを簡略化し、高速差動信号の設計機能により、大規模プログラマブル・デバイス上の拡張されたLVDSリソースを有効に利用でき、設計の効率化を大幅に向上することが可能となった。
従来、このような最新のPCBデザイン・テクノロジは、高価なツールに限定されていた機能であったが、Altium Designer6.0によって、全ての設計者が利用できる価格帯で提供されることになる。（プレスリリース要約）
※Altium Designer 6.0は既に出荷中。製品に関する詳細は、アルティム・ジャパン株式会社までお問い合わせ下さい。
アルティウム ジャパン 株式会社
電話:03-5436-2501 FAX:03-5436-2505 http://www.altium.co.jp
2005年11月7日、クイックロジックは、携帯型電子機器に最適な超低消費電力のFPGA「PolarPro」を発表した。「PolarPro」は、消費電力10μA以下を実現するという。
プレスリリース：http://www.quicklogic.co.jp/PDFs/051107.pdf
「PolarPro」には、ディープスリープ型インスタントVLPスタンバイモードが装備されており、スタンバイモード時にロジックコアからI/Oパッドを切り離す専用回路の働きによって、フラッシュ型FPGAの1000分の1以下/SRAM型FPGAの10000分の1以下となる消費電力10μA以下を実現する事ができる。
また、ホストプロセッサは、「PolaroPro」のスリープモードをマイクロ秒単位でオン・オフ切り替えできるため、ハードウェアの制御もシステムレベルの割り込み機能で効率的に処理する事ができ、バッテリパワーを大幅に節約できると同時にバス接続時に発生する過大な電力消費の問題も解決可能となる。
更に、「PolaroPro」アーキテクチャには、数個のクロック領域をブリッジするためのFIFOコントローラや特殊回路が搭載されるほか、デバイス内部や回路基板外部の相互接続遅延を保証する機能が提供されており、設計者はシームレスかつ低コストでクロック領域のブリッジング作業を行うことができるという。
尚、発表された「PolaroPro」のサンプル出荷はこの12月より開始予定で、大量購入時のチップ単価は＄2.95程度。「PolaroPro」に対応した開発環境「QuickWorks Version9.8」は12月初旬からクイックロジックのWebサイト上で公開される予定。（プレスリリース要約）
※「PolaroPro」に関する詳細は、クイックロジック株式会社までお問い合わせ下さい。 http://www.quicklogic.co.jp/index.html
2005年11月29日、マグマは、米Mellanox社がマグマのツールを使用して、わずか4日で400万ゲートの高性能フリップ・チップ・デバイスをテープアウトしたと発表した。
※米Mellanox社は、業界スタンダードであるインフィニバンド・ベースのシリコン、カード・ベースのソリューションのトップ・プロバイダ
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2005112901.htm
発表によると、米Mellanox社の適用したツールは、Blast Create、Blast Fusion、Blast Rail、Blast Noiseの4製品で、デバイスの面積を大幅に削減し、ポイントツールを追加することなくノイズとパワーのサインオフを実現することができ、その結果、生産量が拡大し、製造コストを削減できたという。
■Mellanox社、主任エンジニア、Evelyn Landman氏のコメント：
「マグマ社のフローは、弊社の従来のフローと比較して、より大容量、優れた予測性、設計期間の加速を実現してくれました。私たちは、この次世代デバイスの4つの重要なコンポネンツを、不要な階層を削減し、配線チャネルを最小化し、結果面積全体を最小化すると同時に、単一、フラット・ブロックでインプリメントすることができました。Blast Createで生成されたタイミング・レポート、ESP (Early Silicon Performance)により、私たちは重要なパスの問題点を迅速に発見、修正し、タイミング制約を改善することができ、時間のかかるイタレーションから解放され、迅速に高品質RTLを開発することができました。マグマ社のおかげで、迅速かつ少数の設計チームで、このチップをテープアウトすることができました。」
■マグマ社、デザイン・インプリメンテーション・ビジネスユニット、ジェネラル・マネージャ、Premal Buch氏のコメント：
「Mellanox社は、コスト効率が良く、高性能なインターコネクト・ソリューションを提供する、優れたサーバ、ストレージ・ベンダです。マグマ社のRTL-to-GDSIIフローを利用して、性能を向上させると同時に、チップ開発コストを大幅に削減されたことを喜んでいます。」（プレスリリース要約）
※マグマ社の製品概要はこちら https://www.eda-express.com/catalog/?m=comp&cn=1480
※発表に関する詳細はマグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp