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2006.01.27
パシフィコ横浜で開催中のEDSFair2006で目にした、イノテック社のブース。
イノテックのブースでは、1月26日付で新たに代理店契約が発表された、米Beach Solutions社の製品をはじめ、計9社のEDA製品が展示されていた。
米Beach Solutions社は、「EASI（イージー）Tools」というESLツールの製品ラインナップを展開するEDAベンダ。同社の製品群を用いる事によって、SoCのシステム仕様のルールチェック、CのAPI生成、論理合成可能なバス・インタフェースロジックの自動生成、システム全体の設計用ドキュメンテーションの自動生成などが可能となり、仕様の整合性を確認しインタフェース回りの手作業による設計ミスを無くす事ができる。
尚、展示されていた「EASI Tools」のGUIを見たところ、既に日本語に対応していた。
※1月26日発表の米Beach Solutions社関連のプレスリリース：
http://www.innotech.co.jp/back_number/contents/pr060126.pdf
また、米Beach Solutions社の隣では、ドイツのChipVision Design Systems社がシステムレベルの消費電力解析ツール「ORINOCO」を展示していた。
「ORINOCO」は、データパスデザインの消費電力をシステムレベルで解析するツールで、ANSI-CとSysstemCの入力に対応。動作合成ツールにインタフェースするスクリプトファイルを出力する機能も備えている。
日本国内での導入実績は未だ無いが、イノテックが今後力を入れていく製品の一つであるとの事。
※イノテック http://www.innotech.co.jp
2006.01.27
パシフィコ横浜で開催中のEDSFair2006で目にした、米Berkeley Design Automation社のブース。
米Berkeley Design Automation社は、業界初のPLL（phase-locked loop）向けのノイズ解析ツールである「PLL Noise Analyzer」を展示していた。
同社は、日本国内での製品販売を2004年12月より開始しており、NEC、富士通、ザインエレクトトニクスを含む計6社の導入実績を持っているという。
ニッチな分野にターゲットを絞り込んだ事に加え、分かり易い製品名が功を奏し、日本国内の評判も上々で26日の午前中に行われた同社の出展者セミナーには、定員30名のところ40名近くの聴講者が集まったとの事。
※Berkeley Design Automation http://www.berkeley-da.com/
2006.01.27
パシフィコ横浜で開催中のEDSFair2006で目にした、株式会社エスケーエレクトロニクス社のブース。
エスケーエレクトロニクスは、自社製品のFPGAプロトタイピング・プラットーム「Accverinosシリーズ」を展示。今回初披露となったのは、業務提携を行っている株式会社テレミディック製の世界初となる「RFIC評価キット」。
「RFIC評価キット」は、これまで効率的な検証が実現されていなかったRFICの検証環境で、テレミディックがこれまで受託開発等で使用してきた実績のあるボードを、汎用的な評価ボードとして製品化したものとなる。
キットは、親ボードと子ボードの2ボード構成で、ベースとなる親ボードにRFICのセットされた子ボードをセットして利用する。ボードにはUSBインタフェースが備えられ、PCに接続してスタドアローンでRFICの評価が行えるほか、Accverinosに接続し高速にシステム検証を行う事もできるという。
「RFIC評価キット」の発売は今年5月頃を予定しているとの事で、価格は数十万円のレベルになるとの話であった。
※http://www.accverinos.jp
2006.01.27
パシフィコ横浜で開催中のEDSFair2006で目にした、シーケンスデザイン株式会社のブース。
シーケンスデザインの展示していた製品は大きく4つ。
RTLおよびゲートレベルで消費電力解析を行う「Power Theater」、レイアウトレベルで消費電力の最適化を行う「Cool Power」、レイアウトレベルで消費電力の解析を行う「Cool Time」、そしてRLC抽出ツールの「Columbus」。
4つの製品の中で最も実績を持つのは「Power Theater」で、国内では既にデファクトに近い形で各社に採用されているという話。その他製品も大手ASICベンダにおける採用実績を持っているという。
また、この4製品の他に、Forte社の動作合成ツール「Cynthesizer」と連携する「Power Theater ESL」と呼ばれる製品もあり、SytstemCの環境における消費電力解析にも対応しているとの事。
※シーケンスデザイン http://www.sequencedesign.com
2006.01.27
パシフィコ横浜で開催中のEDSFair2006で目にした、株式会社図研社のブース。
図研では、同社のSoCソリューションが展示される中、先日発売が発表されたOCP2.0ベースのインターコネクトIP「Z-core InterConnect MIIX」が目を引いた。
「Z-core InterConnect MIIX」は、OCP2.0インタフェースを持つ様々なIPを接続できるバスIPで、ブースでは同IPを用いた動画配信のデモが実演されていた。
※株式会社図研 http://www.zuken.co.jp
2006.01.27
パシフィコ横浜で開催されたEDSFair2006で目にした、アンソフト・ジャパンのブース。
アンソフトのブースでは、アナログ/ミックスドシグナル、RF、デジタルICのトランジスタレベル設計向け回路シミュレータ「NEXXIM」の展示が目を引いた。
話によると、回路シミュレータ「NEXXIM」ならびに同社の高周波電磁回路の統合設計環境「Ansoft Designer」は、今年の3月にはバージョンアップの予定があり、Linux環境を新たにサポートするほか、「NEXXIM」は、CadenceのSPECCTRAとコンパチブルになるとの事。
同社は電磁界デザインの分野では、国内トップの実績を誇りそのイメージも強いが、今後は平行してICの回路設計分野のシェア拡大を狙っていくという。
※アンソフト・ジャパン http://www.ansoft.co.jp
2006.01.27
パシフィコ横浜で開催されたEDSFair2006で目にした、日本EDAベンチャー連絡会のブース。
先日発足が発表されたばかりの「JEVeC」がブースを構えPR活動を行っていた。
※関連ニュース「国産EDAの発展に向けて「日本EDAベンチャー連絡会」が発足」
https://www.eda-express.com/news/?m=p&idno=271
ブースで対応を行っていたのは、事務局を務めるジーダットの太田氏。
ブースでは、「JEVeC」の会員企業である、ラトックシステムエンジニアリング株式会社のマスク設計関連のEDAツールが展示されていた。
2006.01.26
2006年1月25日、メンター・グラフィックス社とSTARC（株式会社半導体理工学研究センター）は、ナノメータ設計のための新しいアットスピード遅延テスト手法の共同開発に合意したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060125.html（メンター）
この共同開発は、製造テストでの微小な遅延欠陥の検出を改善することによって、チップの品質レベルを上げることを目的としており、具体的には、技術革新の進むアットスピード・テストパターン生成技術をメンターとSTARCで共同開発し、新たな技術をメンターのATPG（Automatic Test Pattern Generation）テストツールに取り込むというもの。
この共同開発によって、STARCとそのクライアント企業が求める微小遅延検出要件に対応し、テストされたチップに最高の品質を保証することを狙う。
※メンター・グラフィックス社
http://www.mentorg.co.jp/index.html
※STARC
http://www.starc.jp/index-j.html
2006.01.25
2006年1月24日、低消費電力化ツールを手掛ける米Azuro社は、株式会社キー・ブリッジを販売代理店として、日本国内での製品販売とサポートを開始すると発表した。
プレスリリース：http://www.azuro.com/news/pr_2006_01_24.htm
株式会社キー・ブリッジは、様々な分野のEDAツールの販売とサポートを手掛ける会社で、設立は2000年、本社を兵庫県宝塚市に置き、東京渋谷区にも営業所を構えている。
Azuroは、低消費電力化のためのクロック解析ツール「PowerCentric」を主要製品として提供しており、既にターゲットユーザとの顧客関係を持ち、サポート能力のあるキー・ブリッジをパートナーとして選定したという。
尚、Azuroは、今月初めに2度目の増資を発表したばかり。
※関連ニュース 「低消費電力化ツールを手掛ける米Azuro、VCより$9Mを追加調達」
https://www.eda-express.com/news/?m=p&idno=243
※Azuro社 http://www.azuro.com/index.htm
※キー・ブリッジ http://www.keybridge.co.jp/index.htm
2006.01.25
2006年1月24日、株式会社日立インフォメーションテクノロジーは、大規模SoCプロトタイピングプラットフォーム「LogicBench」シリーズに、新モジュール2モデル6タイプを追加し、販売を開始したと発表した。
プレスリリース：http://www.hitachi-it.co.jp/news/2006/060124.htm
新たに開発されたモジュールは、XilinxのFPGA「Virtex-4」を4個搭載した「Virtex-4 LogicBench 4FPGA model」と「Virtex-4」を2個搭載した「Virtex-4 LogicBench 2FPGA model」の2モデルで、「Virtex-4 LogicBench 4FPGA model」は、従来モジュールの約3倍にあたる最大570万ゲートのデザインに対応することが可能。モジュールを2個使用すれば、1000万ゲートを超える大規模画像処理機能などを容易かつ短期間に実現できる。
また、「Virtex-4 LogicBench 2FPGA model」は、FPGAに加え、大容量メモリに対応するため従来の約5倍の5GBメモリを搭載できるようになったという。
LogicBenchは、SoCのプロトタイピングを容易にする論理検証用プラットフォームで、複数のFPGAをプログラマブルに接続し、大規模SoCの論理を実現することが可能。大規模SoC開発をともなう画像処理機器開発やネットワーク機器開発などのSoCプロトタイピングを主なターゲットとしている。
今回発表されたLogicBenchの新モジュールは、明日よりパシフィコ横浜で開催されるEDSFair2006にて出品される予定。
※LogicBenchに関する詳細は、日立インフォメーションテクノロジーにお問い合わせ下さい。
http://www.hitachi-it.co.jp/index.htm
2006.01.25
2006年1月24日、ケイデンスは、同社の「Encounter digital IC design platform」を、富士通が社内リファレンス設計フローに採用したと発表した。
ケイデンスの「Encounter digital IC design platform」は、論理合成ツール「RTL Compiler GXL」およびフィジカル・インプリメンテーション環境「SoC Encounter GXL」をベースとした統合環境で、富士通は同環境を65nmプロセス・チップの設計フローに適用していく。
富士通は、これまでにケイデンスのEncounterベースの設計フローを用いて、150件のASIC設計を完了しており、うち30件は90nmプロセスを使用したASIC。今回、65nmプロセスに向けた設計フローを構築するにあたっては、歩留まりやプロセスのばらつき、リーク電流の増加などの新たな課題克服に向け、ケイデンスの全面的な協力の下、半年間に渡って集中的なツール評価を行ってきたという。
今後、富士通の65nm向けリファレンスフローには、ケイデンスの提供する自動フロアプランナ、グローバル・フィジカル・シンセシス、配線、検証、チップ・フィニシング・テクノロジ、シグナル・インティグリティ、IRドロップを考慮したタイミング収束に関する機能などが取り込まれる予定で、最先端の論理合成機能の評価も開始している。
※「Encounter digital IC design platform」および各製品に関するお問い合わせは、日本ケイデンスにお問い合わせ下さい。
http://www.cadence.co.jp/
※富士通株式会社 http://jp.fujitsu.com/
2006.01.25
2006年1月24日、シノプシスは、同社のIP製品ラインDesignWareで、PCI Express仕様のVer2.0（Gen?）対応のDesignWareデジタル・コントローラーIP「PCI Express 2.0」を業界に先駆けて提供すると発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2006/20060125.html
発表されたIP群は、PCI Express仕様Ver2.0（Gen?）対応のEndpoint/Root Complex/Switch/Bridge/Dual Modeのコアで、PCI Express Ver1.1仕様との下位互換を保ちつつ、5ギガビット/秒のデータ転送レートを実現しており、高転送レートのサポートが求められる業界のニーズに対応する。
今回、シノプシスが業界に先駆けてPCI Express Ver2.0対応のIPをリリースできたのは、同社が自らPCI-SIG（Special Interest Group）のメンバーとして、PCI Expressの仕様の進展について積極的に活動を行っているからだという。
尚、発表されたDesignWareデジタル・コントローラーIP 「PCI Express 2.0」は、早期採用顧客向けに既に出荷が開始されており、DesignWare検証用IP「PCI Express 2.0」は、2006年の第一4半期に一般リリースされる予定。
※DesignWare「PCI Express 2.0」に関する詳細は、日本シノプシスにお問い合わせ下さい。
http://www.synopsys.co.jp/index.html
2006.01.25
2006年1月25日、ARMとシノプシスは、両社のエンジニアの共同著書「Verification Methodology Manual（VMM） for SystemVerilog」の日本語版が、本年2月中旬にCQ出版より発刊されることを発表し、合わせて同書が業界各社よりSystemVerilogベース検証環境構築の参考文献として推奨されたことを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2006/20060125-2.html（日本シノプシス）
VMM for SystemVerilogは、シノプシスのJanick Bergeron氏、Eduard Cerny氏およびARMのAlan Hunter氏、Andrew Nightingale氏による共同著書で、昨年9月に英語版が発売され、129米ドルと高価な価格（米国定価）にも関わらず既に1800部が販売されている。
内容は、SystemVerilogを用いた検証環境の構築方法についての詳細な解説で、チップ開発チームがSystemVerilogを用いてより短時間でより簡単に機能カバレッジ目標を達成するための手引書となっている。
VMM for SystemVerilogの日本語版は、2月中旬にCQ出版社より発刊される予定で、価格は米国定価よりも大幅に安い3990円(税込み：予定)。明日から開催されるEDSFair2006のCQ出版社ブースにて予約販売の受け付けを開始する予定。
尚、シノプシスおよびARMによるとSTARC（半導体理工学研究センター）ほか、ルネサステクノロジ、リコーなどの各エレクトロニクス業界関係者が、同書をSystemVerilogベース検証の参考文献として推奨しているという。
※VMM for SystemVerilogについては、EDSFair2006にて下記チュートリアルセッションが行われるほか、EDS Fair展示会場内で日本語版出版を記念したキャンペーンも実施されます。
■Verification Methodology Manual for SystemVerilogのご紹介
2006年1月27日3:30pm開始、第11出展者セミナー会場
提供：シノプシス/ARM 協賛：STARC
講師：株式会社ロジック・リサーチ 工学博士・チーフエンジニア 赤星 博輝 氏
http://www.synopsys.co.jp/edsfair06/seminar/seminar.html#semi_01
■Verification Methodology Manual（VMM） for SystemVerilog 日本語出版キャンペーン
http://www.synopsys.co.jp/edsfair06/vmm/index.html
※VMM for SystemVerilogについての詳細はこちら
http://www.vmm-sv.com
2006.01.25
2006年1月25日、パルテックは、ザイリンクスと販売代理店契約を締結したと発表した。
プレスリリース：http://www.paltek.co.jp/ir/pdf/2006/corporate/01/7587_PALTEK_Xilinx_teiketsu_060125.pdf（パルテック）
パルテックは、昨年11月にザイリンクスとの販売代理店契約について発表を行い、契約に向けた同意書に調印しており、本日正式に販売代理店契約の締結を完了した。
今回の契約を受け、パルテックは、2006年2月1日からザイリンクス社製品の営業活動を開始し、同4月1日から製品の出荷を行う予定。
パルテックは、これまで20年間に渡ってアルテラ社製品の販売を続けてきたが、アルテラとの販売代理店契約は2006年3月31日をもって解消される。
※株式会社PALTEK http://www.paltek.co.jp/
※ザイリンクス株式会社 http://www.xilinx.co.jp/
2006.01.24
2006年1月23日、フィジカル設計分野の解析ツールを手掛ける米Apache Design Solutions社は、同社の電源ノイズ解析ツール「RedHawk」がSTARC（株式会社半導体理工学研究センター）に採用されたことを発表した。
プレスリリース：http://www.apache-da.com./news_events/press/2006-01-23.htm
Apache社の「RedHawk」は、スタティックなIRドロップ解析と、ダイナミックなIRドロップ解析を中心にトランジスタレベルの様々な電源解析機能を備えており、数千万規模の大規模SoCのチップにおける電源ノイズ解析に大きな力を発揮する。
発表によると、STARCは、同社の構築する90nプロセスをベースとしたRTL to GDSIIリファレンスフロー「STARCAD-21」にApache社の「RedHawk」を取り込み、「RedHawk」の電源ノイズ解析結果をタイミングにフィードバックする手法を確立したという。
※「RedHawk」に関する詳細は、アパッチデザインソリューションズ(株)にお問い合わせ下さい。
http://www.apache-da.com./
2006.01.24
2006年1月23日、ESLツール大手の米コーウェア社は、同社のSystemCベースESL環境「ConvergenSC」の新バージョンと、Platform-driven ESL Designを実現する標準規格に準拠した「SystemC Modeling Library（SCML）」のリリースを発表した。
プレスリリース：http://www.coware.co.jp/news/2006/2006.01.24.html
標準規格に準拠したSCMLは、SystemCおよびConvergenSCの新バージョン向けに開発されたもので、システム設計の各プロセス間におけるTLM（トランザクションレベルモデル）プラットフォームの開発を容易にし、その再利用性を高めることができる。
具体的には、SystemCのTLM用ライブラリとして、ペリフェラル・モデルのコミュニケーション、ストレージ、タイミングおよびビヘイビアが新たにサポートされており、その中にはモデリングガイドラインやサンプルソースコードも含まれるほか、抽象度変換やプロトコル変換を行うためのトランザクタも一緒にリリースされているという。
また、発表されたConvergenSCの新バージョンV2005.2では、下記の新機能が追加されている。
■SystemCのイベント、スレッドのアクティベーション、TLMインターフェースメソッドのコールなどの
グラフィック表示によるデバッグ機能拡張
■短期間でのアーキテクチャ探求を可能にする、プラットフォーム・パラメータの動的変更機能
■IEEE 1666 SystemC Language Reference Manual (LRM)標準のサポート
Platform-driven ESL Designとは、SoCプラットフォームのSystemCトランザクション・モデルを開発し、システム設計の各プロセス中で同じトランザクション・モデル再利用する設計手法の事で、コーウェアは、
「CnvergeｎSC」や「SCML」によって、それを実現し、その場限りのモデリング手法よりも費用対効果が高いシステムレベル設計ソリューションを提供していくという。
※「CnvergeｎSC」および「SystemC Modeling Library（SCML）」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp/
※「CnvergeｎSC」の製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=1260030&an=5310
2006.01.24
2006年1月24日、C言語設計関連の様々なソリューションを手掛ける株式会社礎デザインオートメーションは、浮動小数点変数を用いたANSI-C言語記述のアルゴリズムを自動的に固定小数点化する新製品「FP-Fixer」を発表した。
関連情報：http://www.ishizue-da.co.jp/info/news_060106.htm
発表された「FP-Fixer」は、Cアルゴリズムのソースコード上に存在する浮動小数点演算を整数型を用いた固定小数点演算に変換するためのツールで、Cアルゴリズムのハード化やDSP上での実行を進める際に利用すると大きなメリットを得る事ができる。
浮動小数点変数による演算が含まれているCアルゴリズムは、チップ面積、消費電力、デバイスの単価、スループット等を考えると浮動小数点演算器で実行することは現実的ではなく、設計者はソースコード上に存在する浮動小数点演算を整数型を用いた固定小数点演算に変換する必要があった。
しかし、その場合、各変数に対して整数化による誤差を考慮し、最適なビット精度を確定しなければならないため、C記述をRTL化する以上に膨大な時間を要する場合があり、設計作業の大きな問題の１つとなっていた。
発表された「FP-Fixer」は、この問題を解決するためのツールとして開発された製品で、これまでの変換処理支援ツールと比べて以下の特徴があるという。
■誤差を検証するシミュレーション速度が従来製品よりも非常に高速
■誤差解析、検証、精度決定等の一連の処理を完全自動化
■ANSI-C環境で実行され特別な環境を必要としない
■一部の変数にビット精度や丸目などのマニュアル設定が豊富
■出力としてANSI-C、SystemC等の出力が可能
尚、この「FP-Fixer」は間もなく評価版の出荷が開始され、製品の正式出荷は、2006年4月で価格は1ライセンス250万円を予定している。
また、「FP-Fixer」は、今週26日より開催されるEDSFair2006に参考出品される予定で、合わせて同ツールの詳細を説明する出展者セミナーも開催されるという。
※「FP-Fixer」に関する詳細は、?礎デザインオートメーションにお問い合わせ下さい。
http://www.ishizue-da.co.jp/
2006.01.24
2006年1月23日、マグマは、「Magma Tiesプログラム」に新たに5社のIPベンダが参加したと発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006012301.htm
「Magma Tiesプログラム」は、マグマのRTL to GDS-IIインプリメンテーションフローに即した、設計を加速させるための「Magma-Ready」IPの開発を目的としたパートナーシップ・プログラムで、マグマとMagmaTiesメンバーは、 ツール・インタフェースの適格化を行い、マグマのツールを使用するためのライブラリやファウンダリ・プロセスのテスト、認定を協力して行っている。
今回新たにプログラムに参加したのは、下記の5社で、マグマと共にユーザのSoC設計を加速させる包括的なIPソリューションを提供して行くという。
■米Aragio Solutions社 http://www.solidsitech.com/
ASIC設計に対する強固なESDプロテクションとラッチアップ対応のI/Oライブラリ・ソリューションを提供
■仏Arteris社 http://www.arteris.net/
SoCコミュニケーションに対する設定可能なネットワーク・オン・チップ（NoC）システムを提供
■米Go2silicon社 http://www.go2silicon.com/
高性能、低コストのアナログ、ミックスド・シグナルIPコアを提供
■米SiWave社 http://siimpel.com/index.html
次世代携帯WiMAX市場向けのPHY IP製品を提供
■米Soft Mixed Signal社 http://www.softmixedsignal.com/
LAN、WAN、SAN接続市場向けシステム・レベルのPHYとトランシーバICソリューションを提供
※本件に関する詳細は、マグマ・デザインオートメーション?にお問い合わせ下さい。
http://www.magma-da.co.jp
2006.01.24
2006年1月23日、バーチャル・システム・プロトタイピングツールを手掛ける、米カーボン・デザイン・システムズ社は、日本法人カーボン・デザイン・システムズ・ジャパン株式会社を設立し、東京に直接販売事務所を開設したと発表した。
プレスリリース：http://www.carbondesignsystems.com/corpsite/news/pdf/newsrelease_company_japanese_01222006.pdf
カーボンデ・ザイン・システムズは、SoCの高速検証を可能とする高性能のバーチャル・システム・プロトタイピング（VSP）ソリューションを提供するEDAベンダで、同社製品「VSP(Virtual System Prototype)」 は、HDLで記述されたRTLコードを検証用のCモデルに変換し、抽象度の高いCベース環境上で高速に検証することができる。
最近では、ARMの開発環境RealViewと組み合わせて使用する新しいESL製品「SOC-VSP」を発表したほか、日本のカスタムプロセッサ・ベンダ、パシフィック・デザインとの提携を発表していた。
※関連ニュース：
「米カーボン・デザイン、RealViewと連携する新ESL製品を発表」
https://www.eda-express.com/news/?m=p&idno=205
「パシフィック・デザイン、米カーボン・デザイン・システムズと協業体制スタート」
https://www.eda-express.com/news/?m=p&idno=138
■カーボン・デザイン・システムズ・ジャパン代表取締役社長石井敦氏のコメント：
「カーボン社の製品は、ハードウェアやソフトウェアのコンテンツなどを含む最も骨の折れるSoC（システム・オン・チップ）設計を実現するのに必要な、機能・性能・ハードウェア精度を備えています。家電品メーカー、通信関連企業、マルチメディア会社などを含め、私どもは、日本の市場でVSPを広める多くの機会に恵まれています。最近発表した「SOC-VSP」は、家電製品で多用されるARM対応SoC用の完全な検証ソリューションを実現することにより、この製品シリーズを完全なものにしています。」
※「VSP」に関する詳細は、カーボン・デザイン・システムズ・ジャパンにお問い合わせ下さい。
カーボン・デザイン・システムズ・ジャパン株式会社
〒103-0027 東京都中央区京橋1-17-1 昭美京橋第2ビル 7F
TEL：03-5524-1288
URL：http://www.carbondesignsystems.com
2006.01.24
2006年1月24日、ダイナミック・リコンフィギュラブル・プロセッサを手掛ける、アイピーフレックスは、独立行政法人新エネルギー・産業技術総合開発機構（NEDO）の「半導体アプリケーションチッププロジェクト（情報家電用半導体アプリケーションチップ技術開発）」の採択テーマとして「ネット放送向STB用ダイナミック・リコンフィギュラブル・プロセッサの研究開発」が採択されたことを発表した。
プレスリリース：http://www.ipflex.com/jp/4-corporate_profile/pr_060124.html
アイピーフレックスが今回研究開発を開始するダイナミック・リコンフィギュラブル・プロセッサは、チップ内の回路構成を瞬時に変更することで機能を切り替えることが可能なネット放送受信STB（セットトップボックス）の処理LSIで、複数存在する規格や方式に単一チップで柔軟に対応することができる。
研究開発期間は、2005年?2006年の2年間で、開発されるLSI「DAPDNA-CE（仮称：開発コードネームDD3-CE）」には、具体的に以下のような実用化メリットがあり、STBの高性能化、低コスト化の実現と同時に、ネット放送の普及に繋がると考えられているという。
■多様化を続けるコンテンツ配信の著作権保護規格や動画像符号化方式に単一のLSIで柔軟に対応可能
■現行テレビ番組の視聴が可能なパソコンに採用されているデバイスと比較して、数十倍の処理性能を
数百分の一の消費電力で実現可能
■コンテンツ配信企業はそれぞれ独自アプリケーションの搭載が可能
※NEDOの公募採択の詳細はこちら
http://www.nedo.go.jp/informations/koubo/171205_1/171205_1.html
※本件およびダイナミック・リコンフィギュラブル・プロセッサ「DAPDNA」に関する詳細は、アイピーフレックス?にお問い合わせ下さい。
http://www.ipflex.com/jp/index.html
2006.01.23
2006年1月18日、システム設計のモデリング及び検証環境を提供する米Mirabilis Design社は、検証用のプロセッサ・モデルを自動生成できる「Processor Generation Toolkit」を発表した。
「Processor Generation Toolkit」は、同社のシステム設計および検証環境「VisualSim」のライブラリとして提供されるもので、これを用いる事で、汎用のマイクロ・プロセッサ、マイクロ・コントローラ、DSP、カスタム・プロセッサなどのサイクル・アキュレートなシミュレーションモデルを数時間で自動生成する事ができるという。
ライブラリには、プロセッサ・モデルに加え、インストラクション・セット、パイプライン、キャッシュ、メモリ、バス・コントローラなどのペリフェラルも含まれ、ユーザは、これらのライブラリを用いて、ペリフェラルも含めた形で、アプリケーションのプラットフォーム・モデルを生成し、プロセッサのサイズ決定やペリフェラルの選択など、システムレベルのアーキテクチャの探求を実現できる。
シミュレーション・モデルの生成は、ターゲット・プロセッサの情報を入力することで自動的に行われ、マルチ・プロセッサもサポートするほか付属されるtraffic generatorや解析ツールによってパイプラインやインストラクションの最適化も可能。豊富なライブラリをベースとした、同ツールキットを用いる事で、これまで半年以上かけてコーディングしていた数万行にも及ぶプロセッサのモデリングを僅か数時間で自動生成できうようになる。
「Processor Generation Toolkit」の運用のベースとなる、「VisualSim」は、システムの仕様検討からアーキテクチャの決定及び検証までを統合する環境で、コアとなる複数ドメインを統合したシミュレーション・エンジンとモデリング用のライブラリ、解析ツールによって構成されている。
この環境により、ユーザはグラフィカルなモデリング環境と豊富なライブラリで短時間でシステムのモデリングを行う事ができるほか、シミュレーションおよび解析機能によって、フロントエンド設計で必要な様々なシミュレーション工程を統合し、システムのパフォーマンス解析やインターコネクトのボトルネック解析など、アーキテクチャの探求および確証作業を統一した一つの環境下で実現する事が可能となる。
尚、「Processor Generation Toolkit」のライセンス価格は、PowerPCとARMのパラメータが設定済みのもので5000米ドルからとなっており、その他のプロセッサについては、ユーザ自身で設定することができるが、Mirabilis社による有償サービスもある。
また、運用のベースとなる、「VisualSim Architect」は2000米ドルから、別売のSystemCモデリングオプションは1700米ドルからの提供となっている。
※同社の国内販売代理店は、鹿島メディアバインド株式会社 http://www.kashima-mb.co.jp/
Mirabilis Designは、今週26日より開催されるEDSFair2006のベンチャーパビリオンに出展する予定。
※Mirabilis Design http://www.mirabilisdesign.com/
2006.01.23
2006年1月23日、動作合成ツールベンダの米フォルテ・デザイン・システムは、同社の動作合成ツール「Cynthesizer」が最新のV3.0にて、SystemCトランザクションレベルモデル（TLM）合成と消費電力最適化機能をサポートした事を発表した。
プレスリリース：http://www.forteds.com/japan/
フォルテがサポートを発表したTLM合成は、これまで検証目的のみで使用されていたSystemCのTLM記述を実装フローに取り込むもので、高速シミュレーションで使用するTLM記述から自動的にRTLを合成することができる。
TLM合成にあたり、デザインのインタフェース部については、サイクル精度のピンレベルの詳細記述を追加する形となるが、この工程はCynthesizerによって自動的に高速処理されるため、設計者はデザインからインタフェース部を分離した形で、デザインを書き換えることなくI/Oインタフェースのトレードオフを行う事が可能となる。
また、FIFO、メモリ・インタフェース、ストリーミング・インタフェース用には、合成可能なIPがあらかじめ用意され、それをターゲットに簡単にRTL合成を実行できるほか、最近OSCIが拡張した、高位コミュニケーション記述を実現するOSCI TLMライブラリもサポートしているという。
もう一つの消費電力最適化機能は、動作していないブロックへのクロックを停止することによって消費電力を削減する「ゲーテッドクロック」などの技術を動作合成の過程で利用し消費電力を最適化するもので、より設計の上流工程で消費電力を考慮することで、目標性能を満たすRTLを自動合成できるようになる。
その他、新バージョンV3.0では、サミット・デザイン社の「Vista」とのインタフェースがサポートされ、Vistaで作成したSystemCモデルをCynthesizerへ直接渡す事ができるようになった他、既存の各機能に対しても合成品質を向上する様々な機能強化が図られているという。
尚、発表されたTLM合成および消費電力最適化機能は、Cynthesizerのオプション機能となり、別途ライセンス費用が発生する。
※Cynthesizeおよび各オプション機能に関する詳細は、フォルテ社までお問い合わせ下さい。
※フォルテ・デザイン・システムズ株式会社
http://www.forteds.com/japan/
2006.01.20
2006年1月16日、アナログ/ミックスシグナル回路の解析ツールを開発する、米Berkeley Design Automationは、ザインエレクトロニクスがBerkeleyのPLLノイズ解析ツールを採用したと発表した。
ザインエレクトロニクスは、同社の「V-by-One」テクノロジをベースにした 0.18u CMOS SerDes インターフェイス・デバイスに対する詳細なノイズ解析に「PLL Noise Analyzer」を適用。その優れた回路解析技術によって、テープアウト前に厳しいノイズ仕様を達成し、複数のシリコンスピンを免れたという。
ザインエレクトロニクス、第一ビジネスユニット、ビジネスユニット長の岡村氏は、「PLL Noise Analyzer」の解析機能によって、検証TATも劇的に短縮する事ができたと語っている。
※関連ニュース
「米P.A.Semi、65nmPLLの開発に米BerkeleyDesignのノイズ解析ツールを適用」
https://www.eda-express.com/news/?m=p&idno=255
尚、Berkeley社の販売チャネルは未だ国内には存在しないが、今月開催される「Electronic Design and Solution Fair 2006」に出展する予定。
※Berkeley Design Automation http://www.berkeley-da.com/index.htm
※ザインエレクトロニクス http://www.thine.co.jp/
2006.01.20
2006年1月19日、インターデザイン・テクノロジーは、ハードウェア/ソフトウェア協調検証フレームワーク「FastVeri」のバージョンアップを発表した。
新バージョン「FastVeriv1.1」では、新たにマルチプロセッサ検証対応機能が追加されたという。
FastVeriは、ソフトウェアのCプログラムを、ターゲットCPU上でこれを実行した場合の時間情報を追加したSystemCモデルに自動変換する「バジェット追加技術」を利用して、超高速な協調検証環境を実現することができる。
今回のバージョンアップによって、従来の検証手法では困難だったマルチプロセッサモデルのHW/SW協調シミュレーションが可能となり、マルチプロセッサの高性能システムの開発にFastVeriを適用できるようになる。
※FastVeriの製品カタログはこちら
https://www.eda-express.com/edalibrary/files/1131352675.pdf
※FastVeriに関する詳細は、インターデザイン・テクノロジーにお問い合わせ下さい。
http://www.interdesigntech.co.jp/
2006.01.20
2006年1月20日、日本EDAベンチャー連絡会は、同団体を1月23日付にて正式設立する事を発表した。
プレスリリース：http://www.jedat.co.jp/jevec/jevec_release060120.htm
発表された日本EDAベンチャー連絡会の略称は「JEVeC」で、国内のEDAベンチャーが集まり、技術情報の交流をはじめ、技術者間の交流・連携の模索やベンチャー企業の支援等も視野に入れ、日本のEDAの発展に取り組んでいくという。
2006年1月19日現在、予定会員、賛助会員含む計19社が「JEVeC」の会員として活動に参加する予定で、団体役員や窓口は以下の通りとなっている。
■日本EDAベンチャー連絡会（略称：JEVeC）
・設立：2006年1月23日
・会長 ：石橋 眞一（株式会社ジーダット 代表取締役社長）
・副会長：水田 千益（数理システム株式会社 取締役）
・副会長：後藤 安伴（株式会社アストロン 代表取締役社長）
・監事 ：山本 節雄（株式会社インターデザイン・テクノロジー 代表取締役社長）
・監事 ：松岡 浩季（エイシップ・ソリューションズ株式会社 マーケッティング担当）
・事務局：〒103-0024 東京都中央区日本橋小舟町6-6
株式会社ジーダット内 太田裕彦
TEL:03-5847-0312 FAX:03-5847-0315 E-mail:jevec.info@jedat.co.jp
尚、JEVeCの具体的な活動としては、まず会員の拡大活動と合わせて、会員企業が保有する技術力の相互確認および外部発信のための「技術マップ（詳細名簿）」作りを進めていく予定で、1月26日から開催される、EDSFair2006にJEVeCとして出展し、認知活動を開始する。
その他、JEVeCの活動予定として挙げられているのは、大きく以下の７項目となっている。
１．企業や大学研究機関におけるEDA関連情報の整備およびネットワーク作り
２．EDA関連事業の起業支援
３．共同開発、共同受託、事業協力、技術提携の支援
４．特許等知的所有権の相互利用の斡旋
５．産学連携の強化：共同研究開発、新卒採用協力
６．行政との情報交換窓口
７．会報発行
※本件に関する詳細は、日本EDAベンチャー連絡会事務局までお問い合わせ下さい。
2006.01.19
2006年1月17日、電磁界シミュレータ大手のアンソフトは、NEC化合物デバイス社の高性能トランジスタに対応したデバイス・ライブラリを開発したと発表した。
プレスリリース：
http://www.ansoft.com/news/press_release/060117.cfm（英文）
http://www.ansoft.co.jp/frame.asp?tm=20060119074427（国内発表情報）
発表された新しいデバイス・ライブラリには、以下の３つが含まれており、このライブラリを用いる事で低ノイズのRFチップ設計が可能となるほか、マイクロ波デバイスを用いた回路の設計を大幅に効率化することができるという。
■非線形デバイス・モデル（EEHEMTモデル）
⇒回路シミュレータ「NEXXIM」用
■Footprint情報
⇒高周波回路設計ツール「Ansoft Designer」および「NEXXIM」用
■S-parameterライブラリ：
高周波増幅器（Si、GaAsMMIC)、デュアルゲートFET、ロウ・ノイズ・バイポーラ・トランジスタ、SiGe HBT、ツイン・トランジスタ、 ロウ・ノイズGaAs FET、HBT、HJ-FET、パワー・トランジスタ/FET
尚、このデバイス・ライブラリは、NEC化合物デバイス株式会社のWebサイトからダウンロードすることができる。
http://www.ncsd.necel.com/
※アンソフト社製品に関する概要はこちら
https://www.eda-express.com/catalog/?m=agp&an=5070
※「Ansoft Designer」および「NEXXIM」に関する詳細は、アンソフト・ジャパンにお問い合わせ下さい。
http://www.ansoft.co.jp/
2006.01.19
2006年1月17日、SystemCベースのESL環境を提供する米サミット・デザインは、同社のESLおよび組み込みシステム向けトレーニング・プログラムにエッチ・ディー・ラボが加わったことを発表した。
プレスリリース：
http://www.summit-japan.com/press/20060117SummitHDLabsCollaboration.pdf
サミットのトレーニング・プログラムは、世界中のSystemCおよびESLに関するトレーニング企業とコンサルティング企業向けに昨年12月よりアメリカで開始された、SystemC設計の普及を目的としたプログラムで、参加企業は、サミットの提供するSystemCベースの統合開発環境「Vista」を自社のトレーニング・カリキュラムに取り入れる事ができる。
エッチ・ディー・ラボは、サミットのプログラムに参加することによって、今後、ユーザの要望に応じて自社のSystemCトレーニングにサミットの「Vista」を使用していくという。
「Vista」は、SystemCをベースとしたESLのフロントエンド・ツールとして、SystemCの解析・デバッグ機能を提供する統合開発環境。「Vista」を用いる事で設計者はSystemCで記述されたデザインの包括的なデバッグを実現する事ができる。
「Vista」およびエッチ・ディー・ラボのSystemCトレーニングに関する詳細は、各社にお問い合わせ下さい。
※サミット・デザイン・ジャパン http://www.sd.com/japan/
※エッチ・ディー・ラボ http://www.sd.com/japan/
2006.01.19
プレスリリース：
http://www.summit-japan.com/press/20060118SummitActisCollaboration.pdf（サミット発表）
両社の取り組みは、SystemC設計の生産性向上およびSystemCコードの品質向上を目指す、コーディング・スタイルの推進を狙うもので、具体的には、サミットのSystemC統合開発環境「Vista」とアクティスのLintツール「AccrateC」を連携させるというもの。
この両製品の連携により、両社共通のユーザは、「Vista」から「AccurateC」を呼び出す事ができるようになり、SystemCによるデザインとその検証を迅速に進めることができるようになる。
サミットは、SystemCの統合開発環境「Vista」を提供すると同時に、ここのところ様々なサードパーティーとSystemC関連の連携を進めており、昨年１２月には動作合成ツールベンダのフォルテ社との連携を発表したばかり。
※関連ニュース「フォルテとサミット、SystemCtoRTL設計フローで提携」
https://www.eda-express.com/news/?m=p&idno=206
一方のアクティス（Actis）は、最も早くSystemCのLintツールの提供を開始したEDAベンダで設立は2001年、SystemC関連のツールの中では老舗と言える。
アクティスのLintツール「AccurateC」は、SystemCの構文チェックとルール・チェック、2つの機能を持っており、ライブラリやシステム・ファイル以外のデザイン・コードに対してのみ、エラーチェックを行うことが可能。
国内では?プライムゲートが代理店販売を行っている。
※関連ニュース 「SystemCルール・チェッカAccurateCがバージョンアップ」
https://www.eda-express.com/news/?m=p&idno=173
最近は日本国内に限らず、北米市場でもSystemC関連ツールの動きが活発化しつつあり、今後もESL分野における様々なツールの連携が期待される。
※「Vista」の製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=1720010&an=5330
※「AccurateC」の製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=1020010&an=5280
※「Vista」および「AccurateC」に関する詳細は、各社にお問い合わせ下さい。
※サミット・デザイン・ジャパン http://www.summit-japan.com/
※プライムゲート http://www.prime-gate.com/
2006.01.19
2006年1月18日、図研は、自社開発したOCP2.0ベースの相互接続モジュールをインターコネクトIPとして、製品名「Z-core InterConnect M?X（エム・ツー・エックス）」にて発売する事を発表した。
図研はこれまで、PCI ExpressやGigabit EthernetなどのI/O規格をオリジナルIP「Z-coreシリーズ」として提供してきており、システムに更なる品質向上を求める市場ニーズに対応するため、様々なIPを相互接続する次世代内部バスとして、今回発表された「Z-core InterConnect M?X」を開発した。
「Z-core InterConnect M?X」は、OCP2.0をベースに開発した相互接続モジュールで、OCP2.0インタフェースをもつ複数のIPコアをスプリット・トランザクション（応答を待たずに次の要求を発行できる）によって接続することができる。
設計者は、専用のGUI上でイニシエーターの数やターゲットの数、ビット幅などの設定を行うことにより、論理合成可能なVerilog-RTLとその検証環境を手に入れることが可能で、検証環境には、スプリットバスのプロトコル・モニターやトレース・アナライズ機能も装備されているという。
尚、発売された「Z-core InterConnect M?X」は、タイムベースライセンスという形態で供給され、その価格は1200万円からとなる。（予定）
図研では、この「Z-core InterConnect M?X」のライセンスや関連「Z-core」のライセンス、OCP利用のSoC開発受託も含め、初年度5億円以上の売上げを見込んでいる。
※新製品「Z-core InterConnect M?X」は、来週26日より開催されるEDSFair2006に出品される予定
※「Z-core InterConnect M?X」に関する詳細は、株式会社図研にお問い合わせ下さい。
http://www.zuken.co.jp/index.html
2006.01.18
2006年1月17日、組み込み向けCASEツール大手のキャッツは、同社の「XModelink SystemC Debugger」がEclipseプラットフォームに対応することを発表した。
関連情報：http://www.zipc.com/product/xmodelink/eclipse.html
キャッツは、組み込み向け製品とは別に、LSI設計向け製品ライン「XModelinkシリーズ」の開発および販売を展開中で、現在、SystemCのデバッガ「XModelink SystemC Debugger」とSystemCのモデルベース設計環境「XModelink SoC Modeler」をリリースしている。
「XModelink SystemC Debugger」は、これまでWindowsプラットフォームのみの対応であったため、Linuxユーザにとっては使いたくても使えないツールとなっていた。
今回、「SystemC Debugger」がEclipseプラットフォームに対応することによって、ユーザはLinuxなどプラットフォームを選ばすに製品を利用できるようになり、また、もう一つの製品「 SoC Modeler」と同一のプラットフォーム上でより強い連携が可能となる。
尚、Eclipseプラットフォームへの対応にあたっては、これまで、「SystemC Debugger」のWindows版で実現されていた以下の各機能が移植されており、SystemC2.1にも対応を済ませているという。
■実行時間の表示機能
■SystemCウォッチ機能
■プロセス表示機能
■ソースコードジャンプ機能
■静的解析機能（インターフェース、ポート、接続、メンバー関数など）
■波形観測機能（イベント遷移ビューア、VCD 波形ビューア機能など）
また、キャッツによると、発表された「SystemC Debugger」のEclipse対応版は、来週26日より開催のEDSFair2006にてβ版を出品し、2006年4月より製品正式版の出荷を開始する予定だという。
※「XModelink SystemC Debugger」の製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=2060020&an=5300
※「XModelink SystemC Debugger」に関する詳細は、キャッツ株式会社にお問い合わせ下さい。
http://www.zipc.com
2006.01.17
2006年1月16日、コンフィギュラブルなカスタム・プロセッサを手掛ける米テンシリカは、オリンパスがテンシリカのXtensa技術に対するライセンスをより広範囲な契約に更新したことを発表した。
オリンパスはこの契約により、Xtensa LXプロセッサを含むXtensa技術を日米のR&Dセンター内の設計グループで利用可能となる。
プレスリリース：http://www.tensilica.co.jp/html/press/Olympus-0116.html
■オリンパス、研究開発センター デジタル基盤技術本部、SOC技術部、部長 石井 道夫氏のコメント：
「テンシリカと今後も関係を継続することを嬉しく思っています。」
「テンシリカのXtensaプロセッサ技術は我々の設計部門全体にとって非常に価値のある技術です。」
■テンシリカ、マーケティング担当副社長、スティーブ・ロディ（Steve Roddy）氏のコメント：
「オリンパスのような一流企業が契約の更新を決定してくださったことを嬉しく思います。」
「オリンパスが今回テンシリカの技術に対するアクセスをXtensa LXプロセッサにまで拡大されたことは、これまで彼らがテンシリカの技術を利用して得られた価値と成功を証明するものです。」
テンシリカのXtensa LXコンフィギュラブル・プロセッサは、専用の設計ツールを用いたチューニングによって、汎用的な組み込みプロセッサのレベルをはるかに上回り、人手で設計されたハードウェアに匹敵する高いパフォーマンスと低消費電力を実現することができる。
※Xtensa LXの製品概要はこちら
https://www.eda-express.com/ss/?m=s&idno=3090020&bc=20
※Xtensa LXに関する詳細は、テンシリカ株式会社にお問い合わせ下さい。
http://www.tensilica.co.jp
2006.01.17
2006年1月16日、英セロックシカは、同社の動作合成ツール「Agility Compiler」の最新リリースにおいて、SystemCによるプロトタイピングと検証をサポートしたことを発表した。
プレスリリース：http://www.celoxica.co.jp/corporate/pressreleases/show_release.asp?DocumentID=420（英文）
「Agility Compiler」は、SystemC設計向けの動作合成ツールで、今回発表されたバージョンアップによって、SystemCのトランザクション・レベル・モデル（TLM）から、ASIC向けのRTL記述とFPGA向けのゲートレベルEDIFネットリストを自動生成できるようになった。
また、Agility CompilerのGUIから直接SystemCのシミュレーションが実行可能となったほか、CDFG（Control and Dataflow Graph）ビューアによって、ソースコードを合成結果とリンクした、デザインのグラフィカル解析機能もサポートされた。
これらの機能強化により、設計者は単一の環境内でSystemCの合成と検証を行う事ができ、SystemC準拠の実装設計を標準的な作業フレームワークで行うことが可能となる。
※「Agility Compiler」の製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=1225010&bc=11
※「Agility Compiler」に関する詳細は、日本セロックシカにお問い合わせ下さい。
http://www.celoxica.co.jp
2006.01.17
2006年1月16日、レイアウトビューアを手掛ける日本のEDAベンダTOOL社は、同社のレイアウトビューア「LAVIS（レイヴィス）」に、新たにGDSデータ編集機能をオプション搭載したことを発表した。
プレスリリース：http://www.lavis.jp/jp/News20060116Lv.html
LAVISは、大規模マルチフォーマット対応の高速レイアウトビューアで、今回発表されたオプションの編集機能は、2005年6月に米国アナハイムで開催されたDAC（Design Automation Conference）にて発表されていた。
その後、エディットインプレース機能の追加や操作性の向上など、様々なチューニングを施し、今回、強化された編集機能を搭載した最新版製品の出荷を開始したという。
LAVISに新たに追加されたGDSデータの編集機能は、LAVISの特徴である高速表示機能と消費メモリの少なさを損なうことなく実現されており、GDSデータを読み込み表示している状態から、編集を開始することが可能。GDSファイルを直接生成するため、編集結果の出力も短時間で実行することができる。
TOOLによると、あるユーザ評価の結果、LAVISの編集性能は既存の設計ツールに比べて、GDS入力処理時間で12倍高速、GDS出力処理時間で18倍高速というパフォーマンスを示し、さらに、使用メモリ量は70％削減することができたという。
今回発表されたオプション機能によって、他のエディタを使用することなく、LAVISの環境上でGDSデータの表示と編集を完結できるようになり、無駄な作業を簡略化できると同時に、大幅にスループットを向上することが可能となる。
尚、発表された最新の製品は、今月26日よりパシフィコ横浜で開催されるEDS Fairにて展示される予定。
※LAVISの製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=1870040&bc=18
※LAVISに関する詳細については、TOOL株式会社までお問い合わせ下さい。
http://www.tool.co.jp
2006.01.17
2006年1月16日、ザイリンクスと東京エレクトロンデバイスは、最先端ディスプレイ・アプリケーションの設計および評価を迅速に行うことができる開発ボードを発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/silicon_spart/0605ted_j.htm（ザイリンクス）
発表された開発用ボードは、「Spartan-3E ディスプレイ・ソリューション・ボード」で、Spartan-3Eの高性能、低コストの利点を活かし、フラットパネルTVモニタ、ディスプレイ、リアプロジェクションTV、デジタルプロジェクタ等のディスプレイ・アプリケーションの開発を効率的に進めることが可能で、ひとつのボードで様々なIPの開発や、ディスプレイパネルとビデオチューナ・ボード間のI/Oポートを開発・検証することができるという。
尚、Spartan-3E ディスプレイ・ソリューション・ボードは、2006年第1四半期から、1200米ドルで購入可能となる予定。
パッケージには Spartan-3E ディスプレイ・ソリューション・ボード、DVIボード、およびDDRリファレンスデザインが含まれている。
※Spartan-3E ディスプレイ・ソリューション・ボードに関する詳細情報はこちら
http://www.xilinx.co.jp/displays
※ザイリンクス
http://www.xilinx.co.jp
※東京エレクトロンデバイス
http://www.teldevice.co.jp
2006.01.16
2006年1月10日、データパス合成ツールや演算器IPを手掛ける米Arithmaticaは、同社ツール「CellMath Designer」を拡張する新ツール「CellMath Optimizer」を発表した。
プレスリリース：http://www.arithmatica.com/news/rel060110.html（英文）
「CellMath Optimizer」は、データパス系のIPモジュールを効率良くリターゲティングするための最適化ツールで、パフォーマンスを損なう事無く、IPを新たなタイミング制約や新たなシリコンターゲットに基づいて再マッピングすることができる。
最適化は、オリジナルのHDLデザインと合わせテクノロジ・ファイル（．lib互換）とタイミング制約（SDC互換）を読み込んだ上で行われ、通常10?20％のパフォーマンス改善を見込む事が可能だという。
また、最適化が完了すると、論理合成向けのゲートレベルのネットリストを出力するほか、シミュレーション用のVerilog?RTL、ビット・アキュレートCモデルなどの出力もサポートし、これら出力モデルを用いてフォーマル検証を行う事もできる。
尚、日本国内では丸紅ソリューションがArithmatica社の国内代理店として製品を販売しており、発表された「CellMath Optimizer」の米国での年間ライセンスは19000ドルとなっている。
※CellMath Designerの製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=1140010&cn=1140
※丸紅ソリューション
http://www.msol.co.jp/
2006.01.16
2006年1月13日、ザイリンクスは、MATLABからのDSP合成ツールを手掛ける米AccelChip社を買収したと発表した。
プレスリリース：http://www.xilinx.com/prs_rls/xil_corp/0613xlnx_accelchip.htm（英文）
AccelChipは、MATLABの出力するMファイルから、論理合成可能なRTLをダイレクトに自動生成するDSP合成ツール「AccelChip」を手掛けるEDAベンダで、2000年の設立以降、DSP合成という分野では有名な存在となっており、先日もMATLABから検証用のC++モデルを自動生成する新ツール「M2C-Accelerator」を発表したばかり。
※関連ニュース https://www.eda-express.com/news/?m=p&idno=246
ザイリンクスによると、今回の買収はザイリンクスが2005年10月に発表したDSP戦略と製品ロードマップに即したもので、AccelChipのDSP合成ツールとIPライブラリは、今後ザイリンクスのDSP向け開発ツール「System Generator for DSP」の一部として提供されることになるという。
尚、買収金額に関しては、2005年12月31日時点におけるザイリンクスの総資産額の1％未満としているだけで、具体的な金額は明らかにされていない。
また、AccelChipのCEOを含め大半の従業員は、ザイリンクスの へ移り、DSP事業部に従事する予定であるという。
※AccelChipの製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=1010010&bc=11
2006.01.13
2006年1月9日、アナログ/RFおよびミックスドシグナル向けノイズ解析ツールを手掛ける米Berkeley Design Automation社は、ファブレス半導体ベンダの米P.A.Semi社が65nmテクノロジを使用したプロセッサ・チップにBerkeley社の「PLL Noise Analyzer」を適用することに成功したと発表した。
プレスリリース：http://www.berkeley-da.com/news/news01_pr_2006_01_09.html（英文）
P.A.Semi社は、64ビットの低消費電力マルチコア・プロセッサ
「PWRficient」ファミリを提供するファブレス・ベンダで、最高2.5Ghzで動作する同プロセッサのPLLの開発にBerkeley社のPLL用ノイズ解析ツール「PLL Noise Analyzer」を適用した。
「PLL Noise Analyzer」は、高度な回路解析技術により、非常に複雑な65nmテクノロジでのノイズ解析を実現し、65nmPLLのテープアウト前に正確にノイズの主要な原因を調べ、厳しい目標値をクリアすると同時に、消費電力と面積の最適化を行うことができたという。
尚、Berkeley社の販売チャネルは未だ国内には存在しないが、今月開催される「Electronic Design and Solution Fair 2006」に出展する予定。
※Berkeley Design Automation http://www.berkeley-da.com/index.htm
※P.A. Semi http://www.pasemi.com/
2006.01.13
2006年1月12日、IBM、ソニー、東芝の3社は、5年間の共同開発契約の締結を発表した。
32nm以降の最先端半導体プロセス技術に関する基礎研究を、3社による広範な半導体研究開発連携の一部として進めていくという。
プレスリリース：http://www.toshiba.co.jp/about/press/2006_01/pr_j1201.htm（東芝）
32nm以降のプロセス技術に関する研究開発は、米国ニューヨーク州ヨークタウンにあるIBMワトソン研究所、アルバニー・ナノテクの半導体リサーチ・センターおよび、イーストフィッシュキルにあるIBMの300ミリメートル半導体製造施設にて行う予定。
3社はこれまでの5年間に同様の共同研究契約のもと、Cellマイクロプロセッサの設計、およびその開発を目的とした90、65ナノメートルプロセスを用いたSOI技術を中心に共同で開発を進めてきた。
2006.01.12
2006年1月9日、メンター・グラフィックスと台湾のファブレスASICベンダFaraday Technology社は、Faraday Technology社が同社のセル・ライブラリおよびIPキャラクタライズ向けの社内標準ツールとして、メンターのSPICEシミュレータ「Eldo」を採用したと発表した。
プレスリリース：http://www.mentor.com/company/news/faraday_adopts_eldo.cfm（英文）
「Eldo」は、キャラクタライゼーションの収束率を他のSPICEシミュレータの60％から100％に引き上げ、その実行時間も短縮する事ができたという。
※「Eldo」の製品概要はこちら
https://www.eda-express.com/catalog/?m=s&idno=1490290&an=5500
※Faraday Technology
http://www.faraday-tech.com/
※「Eldo」に関する詳細はメンター・グラフィックス・ジャパンにお問い合わせ下さい。
http://www.mentorg.co.jp
2006.01.12
2006年1月11日、メンター・グラフィックスは、中国の大手自動車メーカー Shanghai Automotive Industries Corporation (SAIC)が、メンターの車載ネットワーク設計向けツール「Volcano」を採用したことを発表した。
プレスリリース：http://www.mentor.com/company/news/saic_sdopts_volcano.cfm
SAICは、モデリングツール「Volcano Network Architect (VNA)」とシミュレーションツール「Volcano TELLUS」を利用し、社内ネットワークの効率化とコミュニケーション・パラメータの自動検証を進める予定だという。
尚、Volcanoは、すでにアウディ、BMW、ボッシュ、ビステオン、ボルボなどでも使用されている。
※関連ニュース メンター、車載エレクトロニクス向け製品群を大幅に拡張
https://www.eda-express.com/news/?m=p&idno=98
※Shanghai Automotive Industries Corporation (SAIC)http://www.saicgroup.com/saic01/fore/english/index.htm
※「Volcano」に関する詳細は、メンター・グラフィックス・ジャパンにお問い合わせ下さい。
http://www.mentorg.co.jp
2006.01.12
2006年1月11日、SystemC対応のESLツールを手がける米サミット・デザインとプログラマブル・デバイスベンダの米MathStarは、MathStarのFPOA向けのシステムレベル設計環境について、引き続き提携していくことを発表した。
プレスリリース：http://www.mathstar.com（英文）
MathStarは、FPOA（Field Programmable Object Array）と呼ぶプログラマル・デバイスを提供する企業で、OEM契約によってFPOAの開発プラットフォームにサミットの Visual Eliteを取り込んでいる。
FPOAは、FPGAよりも粒度の大きいSO（Silicon Objects）と呼ぶ回路ブロックで構成されており、RTLよりも高い抽象レベルのモデルを直接マッピングすることが可能。
それにより、論理合成やタイミング収束に関わる設計工数を大幅に削減できると同時に、内蔵する大規模な並列プロセッサ・アレイによって、最大動作周波数1GHzを実現可能だという。
MathStarは、これまでFPOA開発のためのVisual Elite向けSystemCライブラリを提供してきており、このライブラリとVisual Eliteを用いることで、システムレベルのモデリングからFPOAへのマッピングがダイレクトに繋がる設計フローを確立できる。
尚、Mathstarは現在FPOAの最初のサンプル品を出荷中で、設計ツールと評価ボードを含むFPOAの開発プラットフォームの供給も開始している。同社は、引き続きサミットとの提携を進め、画像、通信、航空、軍事といった分野への製品普及を目指すとしている。
※Mathstar http://www.mathstar.com
※サミット・デザイン・ジャパン http://www.sd.com/japan
2006.01.11
2006年1月10日、メンター・グラフィックス社は、次世代OPCテクノロジを搭載した新製品「Calibre OPCverify」を発表した。
プレスリリース：http://mentorg.co.jp/news/2006/060110.html
発表された「Calibre OPCverify」は、プロセス変動による歩留まりの影響をコントロールするためのツールで、設計データがマスクやウェハ製造に渡る前に、ピクセル･ベースのシミュレーションエンジンを用いてプロセス変動によるリソグラフィ的なエラーや境界を検出することができる。
また、Calibre OPCverifyのモデリング機能は、液浸リソグラフィを含めた最先端プロセスのリソグラフィ条件に対して完全に動作保証されており、シミュレーション・モデルは実績のあるCalibre OPCproのモデルを使用し、チップ全体における100%のシミュレーション・カバレッジを提供する。
ツールの運用については、Calibre Verification Centerというユーザー･インタフェースを使うことで、Calibre OPCverifyのセットアップとコンフィギュレーションを容易に構築することができ、Calibre OPCverifyのテラピクセルシミュレータは数百のCPUまで分散処理が可能で、階層データとフラットデータのどちらでも処理することができるという。
※Calibre OPCverifyに関する詳細は、メンター・グラフィックス社までお問い合わせ下さい。 http://mentorg.co.jp
2006.01.11
2006年1月10日、STマイクロエレクトロニクスは、新たに始動するヨーロッパにおける共同研究プロジェクト「CLEAN (Controlling Leakage power in NanoCMOS SoCs)」について発表した。
プレスリリース：http://www.st.com/stonline/stappl/press/news/year2006/t1751.htm（STマイクロ英文）
「CLEAN」は、ヨーロッパの半導体ベンダ、EDAベンダ、大学、研究機関など計14の企業・団体が参加するコンソーシアムで、65nm以下のCMOS SoCの設計におけるリーク電流のコントロールが研究テーマの中心となる。
CLEANの具体的な研究目的としては大きく３つあり、一つは、次世代リーク電流のモデルの開発、もう一つは、リーク電流をコントロールするメソドロジーと技術の開発。そして、それらを取り込んだEDAツールのプロトタイプ開発となる。
プロジェクトは、STマイクロエレクトロニクスがプロジェクトリーダーを務め、３年間の共同プロジェクトという形で進められ、EDAベンダとしては、ChipVision Design Systems、BullDASTが参加する。
また、コンソーシアムの運営および研究に対し、欧州委員会が450万のユーロ（およそ540万ドル）の資金提供に同意している。
※STMicroelectronics http://www.st.com
※ChipVision Design Systems http://www.chipvision.com
※BullDAST http://www.bulldast.it/
2006.01.11
2006年1月11日、シンプリシティは、大手調査会社ガートナーの調査で、世界のFPGAシンセシス市場シェアを2003年から2004年にかけて9％ポイント増加したことを発表した。
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2006/SYNPJP_937906B1.html
ガートナーが最近発表した「2005 EDA Market Trends」レポートによると、FPGAシンセシス市場のシンプリシティのシェアは、2003年の58％から2004年に67％へと増加。
シンプリシティは5年連続でFPGAシンセシス市場におけるシェアNo.1を維持しているという。
※発表されたシンプリシティの占有率は、「Synplify」、「Synplify Pro」、「Amplify FPGA」を含む、シンプリシティのFPGAシンセシス製品の2004年におけるライセンスおよびメンテナンス収入に基づいている。
※シンプリシティ株式会社 http://www.synplicity.jp/index.html
2006.01.11
2006年1月11日、富士通は、同社の三重工場内に新たに65nm対応、300mmウエハーのシステムLSI量産新棟を建設すると発表した。
プレスリリース：http://pr.fujitsu.com/jp/news/2006/01/11.html
増強する新棟は2007年4月の稼動を目指し、生産能力は月産1万枚から段階的に増やし、最大で月産2万5千枚を予定。2007年度までの2年間に約1200億円の投資を行うという。
同社の三重工場では、既に昨年4月より65nm対応、300mmウエハーのシステムLSI量産棟が稼動しており、月産1万5000枚の生産能力を持っている。
富士通によると、今回の新棟建設は、デジタル家電向けのシステムLSIやファウンドリー事業の増加に対応するために決定したとしている。
2006.01.10
2006年1月9日、米Simucad Design Automation社は、シルバコ・インターナショナルから完全子会社として分離独立し、IPOを目指すと発表した。
プレスリリース：
http://www.simucad.com/news/2006_01_09_01.html（Simucad社英文）
http://www2.silvaco.co.jp/news/press/2006_01_09.html（シルバコジャパン日本文）
Simucad Design Automation社は、アナログおよびミックスド・シグナル、RFIC開発向けのEDAツールを開発・提供する企業で、Simucad社およびシルバコ・インターナショナルの資産をもとに2004年に設立されている。
今回発表されたスピン・オフにより、Simucad Design Automation社は、2006年度のIPOを目指し、PDK(Process Design Kit)ベースのアナログ、ミックスド・シグナル、およびRFIC設計向けEDAツールの総合的な製品提供に取り組んでいくという。
尚、シルバコは、今後も株式の公開は行わず、スタンフォード・ベースのTCAD（Technology Computer Aided Design）製品の開発と提供に集中し、製品とサービスの提供は引き続きボストン、オースチン、フェニックス、サンタクララのSimucadの4拠点で継続される。 また、日本、韓国、台湾、中国、シンガポール、イギリス、ドイツ、フランスにあるシルバコの海外拠点においても引き続きSimucad製品の販売とサポートが継続される。
※Simucad社 http://www.simucad.com/index.html
※シルバコ・ジャパン http://www2.silvaco.co.jp/index.html
2006.01.10
2006年1月9日、動作合成ツールベンダの米フォルテ社は、新しく社長兼CEOにDr.David Sear氏が就任したと発表した。
プレスリリース：http://www.forteds.com/news/pr010906.asp（英文）
David Sear氏は、半導体業界で25年以上の経営経験を持つベテランで、この２年間はフォルテの戦略的なコンサルタントとして、同社の経営に関わってきた人物。
David Sear氏は、EDA業界での役員経験はフォルテが初となるが、これまでに、Vaishali Semiconductor社、Integrated Circuit Systems社、Catalyst Semiconductorの社長兼CEO、Quality Semiconductor社 (現IDTの一部門)のCOOなど半導体ベンダでの経営経験を持っているという。
フォルテは、David Sear氏を新たに社長兼CEOに招き入れる事によって、成長するESL市場における同社のポジションの強化を狙う形となる。
尚、2001年よりCEOを務めていた前CEOのJacob Jacobsson氏の今後の役職については未定としている。
※フォルテ社（US) http://www.forteds.com/
※フォルテ社（日本） http://www.forteds.com/japan/
2006.01.10
2006年1月9日、DSP合成ツールを手がける米AccelChip社は、DSP合成ツール「AccelChip」とIPツールキット「AccelWare」の新バージョン2006.1を発表した。
発表された新バージョンには、AccelChipのオプション機能として、新たに「M2C-Accelerator」が用意されており、これを用いてMATLABから検証用のC++モデルを自動生成する事ができるという。
プレスリリース：http://www.accelchip.com/files/pressreleases/2006 1 PR 010906pdf.pdf （英文）
「M2C-Accelerator」は、これまで手作業で行われていた、MATLABモデルからCモデルへの変換作業を自動化するもので、MATLABの浮動小数点モデルからC++の固定小数点モデルを自動生成することができる。
生成されたC++モデルは、MATLAB、Simulink、Xilinx社 System Generator、その他Cによる検証環境で使用する事が可能で、AccelChipの顧客の試用例では、従来のCベース検証環境よりも1000倍、MATLAB固定小数点モデルのランタイムよりも150倍高速な検証パフォーマンスを実証できたという。
また、今回のバージョンアップでは、新たに「AccelProbe」と呼ばれる機能も追加されており、この機能によって、デザイン中の変数をグラフィカルな形でレポート表示し、浮動小数点の固定小数点変換を効果的に支援することが可能となる。
尚、発表されたAccelChipのバージョン2006.1は既に出荷が開始されており、既存のAccelChipユーザは保守の範囲内で無償アップグレードが可能。
新規のライセンス価格は、AccelChipは15000ドル、M2C-Acceleratorは5000ドルから開始となっている。（共に6ヶ月間ライセンスの場合）
日本国内においては、株式会社ロッキーがAccelChipの販売代理店となっている。
※株式会社ロッキー http://www.kkrocky.com/
2006.01.10
2006年1月10日、ザイリンクスは、同社のFPGA開発ツールISEの最新バージョン「ISE WebPACK 8.1i」をリリースしたと発表した。
ISE WebPACK 8.1iは、下記同社のWebサイトからダウンロードして無料で使用することができる。
http://www.xilinx.co.jp/webpack
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/software/0610webpack81i_j.htm
発表されたISEの新バージョンには、組み込みプロセッシング、デジタル信号処理、およびリアルタイム デバッグ ツールをサポートする「ISE Foundation」の全ての機能が含まれており、同社の低コストFPGAファミリ「Spartan-3E」の全品種およびVirtex-4 FPGAデバイスもサポートしている。
また、WebPACK 8.1iで採用されているISE Fmaxテクノロジは、競合他社のFPGA製品に比べて最大70％の性能向上を可能としており、WindowsおよびLinux両方のプラットフォームで動作可能なシミュレータとGUIを備えているという。
※ISE WebPACK 8.1iに関する詳細は、ザイリンクス社にお問い合わせ下さい。http://www.xilinx.co.jp/
2006.01.06
2006年1月5日、米BlueSpec社は、同社の動作合成ツールを骨子とした、大規模回路設計の講義資料が米MIT（マサチューセッツ工科大学）のOpenCourseWareに加えられたと発表した。
プレスリリース：http://www.bluespec.com/news/MITOCW010506.htm（英文）
MITのOpenCourseWareは、同大学で開講されている2000以上のコース（講義）について、その基礎資料をWebサイトを通じて世界に無料で公開するというプロジェクトで、新たな教育モデルとして世界中で注目されている。
2001年にプロジェクトが発表され、2003年よりWeb上の資料公開がスタート。現在1259のコースが公開されているという。
今回MITのOCWに加わったコースNo 6.884 「Complex Digital Systems」は、BlueSpecの生みの親である MITのArvind教授と同じくMITのKrste Asanovic助教授によって作られたものであり、そのメソドロジーは、BlueSpecの合成ツールがベースとなっている。
BlueSpecの合成ツールは、TRS（Term Rewriting Systems）ベース合成という独自技術により、制御ロジックが自動合成可能な点、SystemVerilogをベースとしている点などが特徴とされている。
※BlueSpec社 http://www.bluespec.com/index.htm
※MIT OpenCourseWare http://ocw.mit.edu/index.html
