2006年6月26日、一部報道機関によると、国立豊橋技術科学大学の米津宏雄教授（副学長）の研究グループが、世界初となる発光素子を組み込んだ半導体チップの試作に成功したことを発表した。
米津教授の研究グループは、長年困難とされてきた集積回路への発光素子組み込み技術に取り組み、それを可能とする基礎技術「無転位成長技術」を開発。 ガリウムリン窒素を用いる事でシリコン結晶と発光素子を一体化することに成功したという。
また、米津教授の研究グループは、この新技術を実証するために２・５ミリ四方の半導体チップを試作。発光素子を用いた半導体チップを世界で始めて実現させた。
この研究成果は、26日から米ペンシルベニア大学で開かれている「第48回電子材料国際会議」で発表されたもので、発光素子の組み込み技術によって「光配線」が可能となり、現在のLSIをはるかに凌ぐ演算能力を実現できるようになる。
※豊橋技術科学大学
http://www.tut.ac.jp
2006年6月27日、ケイデンスは、SiP（System in Package)デザインの主流化を促進するための「Cadence RF Sip Methodology Kit」を初めとする新たなEDA製品群を発表した。
プレスリリース：http://www.cadence.co.jp/news/pdf/Release0627_SiP.pdf
発表された新製品は大きく3種、計6製品で、その内容は下記の通り。
■Cadence Radio Frequency(RF) Sip Methodology Kit
■RF SiP製品
?Cadence SiP RF Architect
?Cadence SiP RF Layout
■デジタルSiP製品
?Cadence SiP Digital Architect
?Cadence SiP Digital SI
?Cadence SiP Digital Layout
これらの製品群は、ワイヤレス及び家電製品向けの厳しい設計要求に対応するための、自動化された設計の再利用性を高めるソリューションで、設計者のスキルに頼った設計手法の限界に対処することができる。
メインとなる「Cadence RF Sip Methodology Kit」は、ケイデンスのキット戦略の中核をなす発表済みの「Cadence RF Design Methodology Kit」と友に、RF設計ソリューションを拡充するためのもので、ワイヤレス通信向けにRF SiPデザインの設計プロセスを自動化すると同時にTAT短縮にも貢献。既に802.11b/g WLANをベースとしたユーザで実証済みのインプリメンテーション・メソドロジーを提供してくれる。
そもそも「SiP」デザインとは、複数の異なる機能のチップを単一の半導体パッケージ内に実装するという、LSIの集積度を上げる手法のひとつで、パッケージコストを抑えるだけでなく、システムの小型化にも大きく貢献する。
現在、この「SiP」手法は、ワイヤレス、ネットワーク、家電などのアプリケーションでの採用が進んでおり、ケイデンスの発表に記載されたSemico Reserch Corporationの調査によると、SiPの売上高は2007年までに7億4790万ドルにまで達する見込みだという。
ケイデンスは、今回発表した「Cadence RF Sip Methodology Kit」をはじめとしたSiPソリューションと既存のEDA製品をシームレスに統合する事で、複雑化・高性能化するユーザの製品設計への対応を進めていくとしている。
※「Cadence RF Sip Methodology Kit」ほかSiPソリューションに関する詳細は、ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
2006年6月27日、ミップス・テクノロジーズは、SoC設計におけるIPの運用促進を目的にEDAツールやIPの統合規格の標準化を進めている「SPIRITコンソーシアム」への加盟を発表した。
※SPIRIT：Structure for Packaging&knm Integrating and Re-using IP within Tool flows
プレスリリース：http://www.mips.com/content/PressRoom/PressReleases/2006-06-21.spirit（英文）
「SPIRITコンソーシアム」は、メンター・グラフィックス、フィリップス、アーム、STマイクロエレクトロニクス等によって設立された国際的な標準化団体で、現在、半導体ベンダ、EDAベンダ、IPプロバイダを中心に計47の企業・団体が加盟している。
※SPIRITコンソーシアム会員一覧：
http://members.spiritconsortium.org/newwebsite/members/index.asp
ミップスは、今回の「SPIRITコンソーシアム」への加盟によって、同コンソーシアムによって採用された標準規格を使用し、顧客の設計プロセス改善に貢献すると同時に、業界全体を通したSoC設計の標準化推進に協力していくという。
尚、ミップスは、「SPIRITコンソーシアム」の他に、昨年米デナリ社によって立ち上げられた「Register Description Language (RDL)
Alliance」(レジスタ記述言語アライアンス)にも創立会員として加盟しており、RDLの使用法やSoC設計に選択されるIP製品提供の標準化に関わっており、補完関係にあるRDL記述言語と
SPIRITコンソーシアムの間に立ってSoC設計記述の開発や、
複雑な設計フローの効率的な統合に貢献していくとしている。
※ミップス・テクノロジーズ
http://www.mips.jp
※SPIRITコンソーシアム
http://www.spiritconsortium.com
※Register Description Language Alliance（SystemRDLアライアンス）※2006年5月名称変更
http://www.rdl-alliance.org
2006年6月27日、ザイリンクスは、最新の65nm製造プロセスを使用したFPGAファミリ「Virtex-5」をサポートする設計環境「ISE 8.2i」のリリースを発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/2006/software/0670ise82i_j.htm
新しい「ISE 8.2i」は、Virtex-5の機能を強化し、従来のFPGAと比較して高速性能を30％向上可能。次世代の物理合成機能や強化されたルーティング能力によって、論理段数や信号遅延を低減させながら回路のより効率的な集積化が可能となる。
また、制約条件の入力、タイミング解析、フロアプランニング、実行結果レポートなどがそれぞれ自動的に連携した形でビジュアル表現され、効率的な配線・回路のデバッグを行う事もできる。
更に、無償提供される「Xpower Estimator」ツールを用いる事で、Virtex-5の正確な消費電力見積もりを実行できるほか、アドオン オプションとして利用可能なデバッグ及び検証ツール「ChipScope Pro 8.2」を利用すれば検証サイクルを半減できると同時に、Virtex-4 FXの高速シリアル IO デザインのデバッグを用意に行う事も可能だという。
この「ISE 8.2i」は既に出荷が開始されており、「ChipScope Pro 8.2」との組合せもすでに利用可能。米国における販売価格は、構成により695米ドル?2495米ドルまでとなっている。
※完全な機能を備えた60日間限定評価版をザイリンクスのWeb サイトから無料でダウンロード可能
※新しい「ISE 8.2i」及びザイリンクス製品に関する詳細は、ザイリンクス株式会社までお問い合わせ下さい。
http://www.xilinx.co.jp
※「ISE 8.2i」専用ページ
http://www.xilinx.co.jp/ise
※「Xpower Estimator」ダウンロードページ
http://www.xilinx.co.jp/power
2006年6月26日、ザイリンクスの販売代理店である半導体商社の菱洋エレクトロは、世界初となるFPGAを使ったデュアルPowerPCプロセッサ対応の「Xilinx T-engineボード」を開発したことを発表した。
プレスリリース：http://www.ryoyo.co.jp/xilinx/news/pdf/MNE1151303277.pdf
発表された「Xilinx T-Engineボード」は、ザイリンクスと共同開発されたもので、T-Engine仕様に100％準拠した初めての製品となる。
T-Engineとは、組み込みシステム向けリアルタイムOSの開発プラットフォームで、CPUに依存しないハードウェア(T-Engineボード)と、ITRONをベースとした標準リアルタイムOS(T-Kernel)からなる。
今回発表された「Xilinx T-Engineボード」は、ハードコアとしてPowerPCを2つ搭載したVirtex-4 FX60を標準装備。主な特徴は以下の通り。
■32ビット「PowerPC 405」RISCプロセッサコアを2個搭載
■拡張ボードなしにソフトプロセッサ「MicroBlaze」の追加が可能
■インターフェイスとしてEMAC（Ethernet Media Access Controller）を装備
■128MバイトのDDR SDRAMと16Mバイトのフラッシュメモリを標準装備
■PCMCIAタイプIIスロットとUSBホストコネクタを標準装備
■LCDパネルインターフェイスを標準装備
■T-kernel リアルタイムOS
この製品は、昨日26日にザイリンクスが開催したイベント「Xilinx Embedded Solution Day」で発表されたもので、明日から東京ビッグサイトで開催される第9回組込みシステム開発技術展（ESEC）のザイリンクス・ブースにて展示される予定。
製品の出荷開始は、2006年8月下旬を予定しており、価格は今のところ未定。
※「Xilinx T-Engineボード」に関する詳細は、菱洋エレクトロ株式会社またはザイリンクス株式会社にお問い合わせ下さい。
※菱洋エレクトロ株式会社
http://www.ryoyo.co.jp
※ザイリンクス株式会社
http://www.xilinx.co.jp
2006年6月20日、LSI設計のデバッグツールを手掛ける、米Novas Software社は、同社のデバッグシステム「Verdi」をルネサステクノロジが社内の標準ツールとして採用したことを発表した。
プレスリリース：
http://www.novas.com/.docs/rid/10106/pg/10328（英文）
http://www.novaflow.co.jp/03_NOVAS_user_no_koe1.htm#RUNE（日本文：ノバフロー）
ルネサステクノロジは、これまでNovasのデバッグツール「Debussy」を利用していたが、今後は「Verdi」を含むNovasのデバッグシステムをデバッグおよびデザイン検証の標準プラットフォームとして、社内の複数の設計チームで活用していくという。
「Verdi」は、HDL設計におけるデバッグツールのデファクトスタンダードとして、世界各国で幅広く利用されているツールで、日本国内の大手各社も標準ツールとして採用している。
「Verdi」をはじめとするNovas社のEDA製品は、ツールのユーザビリティや品質に定評があり、米EETimes誌のEDA顧客満足度調査で2002年から4年連続で1位を獲得している。
※「Verdi」に関する詳細は、国内販売代理店ノバフロー株式会社にお問い合わせ下さい。
http://www.novaflow.co.jp
※Novas Software
http://www.novas.com
※株式会社ルネサステクノロジ
http://japan.renesas.com
2006年6月20日、動作合成ツールを手掛ける、米Y Explorations社（以下、YXI社）の国内販売代理店である株式会社ソリトンシステムズは、YXI社と共同で動作合成ツール 「eXCite シリーズ」にFPGA設計者向けの新製品「eXCite FPGA」を追加したことを発表した。
プレスリリース：http://www.soliton.co.jp/news/nr/26_06_excite_fpga.html
「eXCite FPGA」は、ANSI-Cからの動作合成ツール「eXCiteシリーズ」の基本機能をそのままに、ターゲットデバイスをFPGAに、動作環境をWindowsに限定することでコストダウンを実現した製品。
販売価格が期間ライセンス200万円からと、動作合成ツールとしては非常に低価格であるにも関わらず、高抽象モデルからのスケジューリング機能、パイプライン合成など動作合成としての基本機能を備えるほか、テストベンチ自動生成機能、インタフェース合成機能なども含まれており、浮動小数点もサポートしている。
「eXCite FPGA」の受注開始は6月28日からで、永久ライセンスの価格は713万円。ソリトンは、期間ライセンスも含め初年度50ライセンスの出荷を見込んでいる。
尚、「eXCite FPGA」は、来週6月28日より東京ビッグサイトで開催される組込みシステム開発技術展(ESEC)にて、展示される予定。
※「eXCite FPGA」に関する詳細は、株式会社ソリトンシステムズにお問い合わせ下さい。
http://www.soliton.co.jp
※Y Explorations社
http://www.yxi.com
2006年6月20日、メンター・グラフィックスは、グラフィック・プロセッサの大手、米ATI社が90nmの新製品のテストにメンターのDFTツール「TestKompress」を適用したことを発表した。
プレスリリース：http://www.mentor.com/company/news/ati_implements_testkompress.cfm（英文）
メンターの「TestKompress」は、あらゆるスキャン・ベースのテスト手法に対応するスキャン・パターンの圧縮ツールで、EDT(embedded deterministic test)と呼ばれる特許技術によって、製造テスト時間とテストデータ量を大幅に削減することが可能。デザインを変更することなく、圧縮されたテストロジックをブロックレベルで挿入するため、設計者はブロックごとに独立したテストを行うことができる。
今回、ATIはメンターの協力の下、機能強化された最新の「TestKompress」を用いて、同社の90nmグラフィック・プロセッサの新チップのテストを実施。余計なテストコストを負担することなく、テストデータとテスト時間の圧縮に成功したという。
※「TestKompress」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
2006年6月19日、ルネサステクノロジは、次世代マルチメディア処理に適した、SoC搭載用の高速・低消費電力動作のVLIW型ソフトマクロDSPコアを開発したことを発表した。
今回の高速DSPコアの開発は、先頃ホノルルで開催された「2006 Symposium on VLSI Circuits」において発表されたもので、ルネサスは動作速度を従来比約20%高速化する高速動作技術を開発。90nmCMOSプロセスにてDSPを試作した結果、電源電圧1.2Vで、最大動作周波数1.047GHz、電源電圧が0.8Vで、0.10mW/MHz（128-tap FIRフィルタ動作時）の低消費電力を、約0.5mm2の小コア面積で実現したという。
この高速動作技術の特長は、以下の通り。
■演算と飽和処理を並列に行える飽和処理回路の新技術。処理速度が従来比10.5％アップ。
■クリティカルパスの配線長を最小化する、レイアウトの階層構造。速度が最適化され従来比9.3％の速度改善を達成。
※発表された高速DSPコアに関する詳細は、株式会社ルネサステクノロジにお問い合わせ下さい。
http://japan.renesas.com
2006年6月13日、富士通とラティスセミコンダクターコーポレーションは、富士通デバイス株式会社を通じてラティスのFPGA/PLD製品を販売する日本国内向け代理店契約を締結した。
プレスリリース：http://pr.fujitsu.com/jp/news/2006/06/13.html
富士通は、2004年3月よりラティスのFPGA製品の製造を受託しており、今回の販売代理店契約により、両社は販売面も加えたより強固なパートナーとなる。
代理店契約の対象となるのは、富士通三重工場における90nmテクノロジー採用の300mmウェーハラインで製造しているFPGA製品をはじめとした、既存製品を含む全てのラティス製品で、富士通は、ラティスの要請に沿って、ラティスのFPGA製品を自社製品に積極的に採用するだけでなく、販売代理店の富士通デバイスを通じて特定顧客への販売活動を行っていく。
また、将来的には、より幅広い顧客層に対して順次、販売活動を展開していく予定。
※富士通株式会社
http://pr.fujitsu.com
※ラティスセミコンダクターコーポレーション
http://www.latticesemi.co.jp
2006年6月14日、ザイリンクスは、同社のCPLD「CPLD CoolRunner-II」がウィルコムのシャープ製携帯情報端末「W-ZERO3 シリーズ」に採用されたと発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/2006/design_win/0669sharp_j.htm
発表によると、採用された「CoolRunner-II」は、「W-ZERO3 」のキーボード インターフェイスやI/O エクスパンション機能などに使われ、マイクロコントローラの負荷低減と高機能化に貢献。高性能かつ超小型のパッケージサイズ、鉛フリー対応、そして低消費電力特性が高く評価され採用の決め手になったとしている。
ザイリンクスの「CoolRunner-II」は、低コスト、低消費電力のCPLDとして特に民生機器への普及が進んでおり、製品開発を早め頻発するモデルチェンジに柔軟に対応可能なソリューションとして高く評価されている。ザイリンクスによると、CPLDの年間売り上げは、2002年から2005年までの4年間で市場全体の伸び9％を大きく上回る65％以上の伸びを示しており、同社の民生エレクトロニクス市場におけるシェア拡大に貢献しているという。
※「CoolRunner-II」に関する詳細は、ザイリンクス株式会社にお問い合わせ下さい。
http://www.xilinx.co.jp
※シャープ「W-ZERO3」関連ページ
http://www.sharp.co.jp/ws/
2006年6月19日、シンプリシティは、業界内で幅広く利用可能なIPの暗号化メソドロジーを開発した事を発表した。
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2006/SYNPJP_25B1.html
シンプリシティによると、発表されたIP暗号化手法は、設計者の使用するツールや環境に依存する事無く汎用的に適用することが可能で、これにより暗号化によって保護されたIPをFPGAとASIC双方のデザインフローで容易に利用できるようになる。
また、この暗号化手法がEDAベンダに普及する事で、各ツール間での相互運用性が高まる他、IPベンダにとっては、暗号化データをツールに合わせて複数用意するという手間が省けるため、設計者、EDAベンダ、IPベンダを含むデザインフロー全体を通して、保護されたIPの使用が容易となる。
この暗号化手法は、ケイデンス社がIEEE 1364-2005の次期改訂版向けに提唱している暗号化組込メカニズムと組み合わされており、具体的には、Symmetric Encryption（DES、3DES、AESなど）とAsymmetric Encryption（RSAなど）を組み合わせた無償の暗号システムとして、オープンな形で誰もが利用する事が可能。シンプリシティは、この暗号化手法が業界全体で相互運用可能となることを目指している。
シンプリシティは、今回提案した暗号化手法についての詳細な情報を提供するため、第43回DAC（Design Automation Conference)の開催期間中にパネル・ディスカッションを開催。パネリストとしてARM、ケイデンス、ラティスセミコンダクター、VSIA（Virtual Socket Interface Alliance）、ザイリンクスの各社が参加するという。
※シンプリシティ主催 パネル・ディスカッション
「An Industry Standard IP Protection System for EDA Tool Flows」
（EDAツール・フローのための業界標準IP保護システム）
2006年7月25日（火）7:30?9：15 Moscone Center 302号室 ※参加自由
※シンプリシティのオープンなIP暗号化環境に関する詳細は、シンプリシティ株式会社にお問い合わせ下さい。
2006年6月16日、富士通研究所と富士通は、45nm世代のLSI開発に向けたトランジスタの低消費電力化技術の開発を発表した。
プレスリリース：http://pr.fujitsu.com/jp/news/2006/06/16-2.html
今回の低消費電力化技術は、ホノルルで開催されていた半導体の国際学会「Symposium on VLSI Technology」にて発表されたもので、以下の3つの従来材料と従来構造の延長技術の組み合わせで実現されている。
■高性能ひずみシリコン技術：信号電流が流れるチャネル部分の抵抗(チャネル抵抗)を低減
■二層構造のゲート絶縁膜技術：ゲート絶縁膜からのリーク電流(漏れ電流)を低減
■新熱処理技術：ソースやドレイン部分の余分な抵抗(寄生抵抗)を低減
発表によると、この低消費電力化技術によって、従来の45nm世代向け技術よりも消費電力を約30%低減、現状の90nm世代と比較してチップ面積と消費電力をそれぞれ約4分の1にすることが可能になり、今後、各種デジタルAV機器向けの画像処理チップや、マルチコア化が進むマイクロプロセッサなどへの適用が考えられているという。
※富士通株式会社
http://pr.fujitsu.com
※株式会社富士通研究所
http://jp.fujitsu.com/group/labs
2006年6月19日、米シエラ・デザイン・オートメーションは、同社のフィジカル・インプリメンテーションツール「Pinnacle」が複数の設計プロジェクトの成功を受けて、NECエレクトロニクスにレイアウト・ツールとして正式採用されたことを発表した。
プレスリリース：http://www.sierra-da.com/press01.php?id=25（英文）
シエラの「Pinnacle」は、製造プロセスにおけるバラつきや複数の動作モードなどの設計変動要因と大規模設計に合わせて対応する業界唯一のレイアウト設計ソリューションとして、富士通、東芝、STマイクロほか世界各国の大手半導体メーカーで採用されている。
今回、NECエレクトロニクスは、セットトップボックス、デジタルTV、DVDレコーダといったハイエンドのデジタルAV機器向けのLSI製品群「EMMA」の2つの設計プロジェクトに「Pinnacle」を適用し、数多くの動作モードとプロセス・コーナーのバラつきに対して一回の実行で同時に解析と最適化を実施。10Mゲート以上の大規模設計にもかかわらず、従来の設計フローと比較して10％の性能向上と2倍の設計生産性向上を実現したという。
シエラは、2003年の設立以降、大手がひしめくレイアウト設計ツールの分野にて確実に実績を残し、僅か3年という短期間で大手半導体ベンダを顧客に持つまでに至っている。マネジメント・チームは元シノプシスの開発者達で、2005年2月に日本法人を設立し、2006年5月には新たな資金調達も完了。現在最も勢いのあるEDAベンチャーの一つと言える。
※「Pinnacle」に関する詳細は、シエラ・デザイン・オートメーション株式会社までお問い合わせ下さい。
http://www.sierra-da.com
※NECエレクトロニクス「EMMA」関連ページ
http://www.necel.com/ja/solutions/applications/digital/emma/01.html
2006年6月19日、ルネサステクノロジと日立製作所は、90nmプロセス世代以降のシステムLSIで、チップ内部の電源ノイズ分布を可視化する｢オンチップ電源ノイズ計測技術｣を開発したと発表した。
プレスリリース：http://www.hitachi.co.jp/New/cnews/month/2006/06/0619a.html
発表された電源ノイズの計測技術は、先頃ホノルルで開催された国際回路会議（Symposium on VLSI circuit）にて発表されたもので、システムLSI内に複数の超小型電圧計回路を集積し、電源電圧の変動を1mVの精度で観測するという技術。これにより、システムLSIが動作している最中のチップ内部の電源ノイズを計測することが可能となる。
発表によると、この技術による計測結果を解析し、システムLSIの電源設計にフィードバックさせることで、あらたな課題となっているLSIの電源設計の効率化と電源電圧の低下によるLSIの性能劣化を抑えることができるようになるという。
この｢オンチップ電源ノイズ計測技術｣の特長は、以下の通り。
■周波数変調型電圧測定技術：
リングオシレータを使って微小な電圧の変動を周波数の変動に変換し、それをチップ外部の高性能測定器で計測。周波数変調方式とすることで、測定系でのノイズ耐性が高まり、時間分解能約5nsで1mV精度の高精度な測定が可能となる。
■測定点のグラウンド電位を基準電圧に用いた電源ノイズの測定：
測定点の回路のグラウンド電位をローカルな基準電圧とし、これに対する変動を測定することで、内部回路にかかる電源電圧の実質的な変動を求める。
■超小型電圧計の複数搭載によるチップ内電源ノイズ分布の可視化：
リングオシレータで構成される非常に小さな電圧計回路をLSI上に複数搭載。各電圧計が発生する信号をチップ外部へ送出する増幅回路を共有し、小面積の測定回路を実現する。また、複数の電圧計回路で測定したデータを用いて、チップ内の電源ノイズ分布を作成し、可視化することが可能。
※｢オンチップ電源ノイズ計測技術｣に関する詳細は、株式会社日立製作所、または株式会社ルネサステクノロジにお問い合わせ下さい。
※株式会社日立製作所
http://www.hitachi.co.jp
※株式会社ルネサステクノロジ
http://japan.renesas.com
2006年6月16日、ESL分野のツールを手掛ける日本のEDAベンダ、株式会社インターデザイン・テクノロジーは、同社の協調検証環境「FastVeri」と米サミット・デザイン社のSystemC統合設計環境「Vista SystemC IDE」の連携を発表した。
プレスリリース：http://www.interdesigntech.co.jp/modules/news/article.php?storyid=60
インターデザインの「FastVeri」は、STARCが開発した「バジェット追加技術」を利用して、ソフトウェア・コードをターゲットCPU上での実行時間が付加されたSystemCモデルに自動変換し、10M?100Mサイクル/秒という超高速でハードウェア/ソフトウェアの協調検証を行うことが可能。ISSとHDLシミュレータを接続する従来の協調検証手法と比較して100倍?1000倍の高速化を実現し、システム検証を大幅に効率化する。
※STRAC：株式会社半導体理工学研究センター
※ISS：Instruction Set Simulator
今回、「FastVeri」と連携して使用する事が可能となったサミットの「Vista」は、数少ないSystemCのモデリングおよびデバッグ環境として、日本をはじめ世界各国で利用されており、米Actis DesignのSystemCルール・チェッカー、米Forte Design Systemsの動作合成ツールとも連携している。
「FastVeri」と「Vista」が連携することで、設計者はハード（SystemCモデル）とソフト（Cプログラム）の高速な協調検証と同時にそれらのデバッグも可能となり、「FastVeri」の生成したSystemCモデルを「Vista」上でデバッグできるほか、ターゲットCPU上で実行されるソフトウェア・コードと周辺ハードウェアのSystemCモデルのデバッグを同時に進めることができるようになるという。
尚、この連携に関する詳細は、6月28日より東京ビッグサイトで開催される「ESEC」（第9回組み込みシステム開発技術展）、7月24日よりサンフランシスコで開催される「DAC」（第43回DesignAutomationConference）にて展示される予定。
※株式会社インターデザイン・テクノロジー
http://www.interdesigntech.co.jp
※サミット・デザイン・ジャパン株式会社
http://www.summit-japan.com
2006年6月14日、マグマ・デザイン・オートメーションは、インドのNoida（ノイダ）に新しいオフィスを開設し、引き続きインドでの活動を拡張していくことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006061401.htm
マグマは、これまでインドのバンガロールに活動拠点を置いていたが、インドを拠点とした顧客需要の増加に伴い、ノイダに新しいR&Dセンターを開設した。
ノイダは、首都ニューデリー近郊の産業都市で、近年インドを代表するソフトウェア産業の中心として成長を続けている。有名なところでは、STマイクロシステムズの研究開発センターがあるほか、EDA分野では米コーウェアの開発拠点もある。
マグマによると、新たなR&Dセンターの開設にあたり、世界レベルの優秀なエンジニアを確保。1年?1年半後には、インドにおけるR&D、アプリケーション・エンジニアのチームを倍化させるつもりだという。
マグマは、以前から「IC Excellenceプロジェクト」という、インドにおけるLSI設計者の養成を目的とするプロジェクトを立ち上げ、大学との提携などエンジニアの養成に力を注いでおり、インドにおける活動は同社の重要なビジネス戦略の一つとなっている。
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2006年6月13日、OCP（オープンコアプロトコル）の普及・支援団体である、OCP-IPは、OCPプロトコルの検証に向けた機能カバレッジのガイドラインをリリースした。
※OCP-IP：Open Core Protocol International Partnership
プレスリリース：
http://www.ocpip.org/pressroom/releases/2006_Press_Releases/OCP-IP_Releases_Functional_Coverage_Guidelines（英文）
リリースされたカバレッジ・ガイドラインは、OCP 2.1仕様との整合性やIPブロックの互換性などシステムレベルでの機能検証を行う際に利用するもので、Jeda Technologies、MIPS、Sonics、Synopsys、Texas Instruments、TransEDA、Yogitechらが参加するOCP-IPの「Functional Verification working group」によって作成されたという。
「Functional Verification working group」は、2005年10月に英語版のOCPコンプライアンスチェッカーをリリースしており、それらと同様に今回発表されたガイドラインもOCP-IPのメンバー限定で公開される。
※OCP-IP日本語ホームページ
http://www.ocpip.org/japanese
2006年6月13日、富士通、ＮＥＣエレクトロニクス、ルネサステクノロジ、東芝の4社は、45nm以降の半導体製造に向けてプロセス技術の標準化を目指すことに合意した。
プレスリリース：http://www.necel.com/ja/news/archive/0606/1302.html（NECエレ）
発表された標準化は、各社の設計資産の有効利用を目的としたもので、工場の稼働率の改善や大規模な設備投資の実現など、日本の半導体業界全体に対する経済効果も期待されている。
具体的には、今後各社共同で標準規格の内容検討を進め、本年末までに標準規格を策定する予定で、今回の標準化は、日立、東芝、ルネサスの3社が出資して設立した「先端プロセス半導体ファウンドリ企画株式会社」の提案している45nm以降の標準化推進の趣旨も踏まえて4社が具体的に進めるものだという。
※富士通 http://jp.fujitsu.com
※NECレクトロニクス http://www.necel.com
※ルネサス・テクノロジ http://japan.renesas.com
※東芝 http://www.toshiba.co.jp
2006年6月14日、コプロセッサの自動生成ツールを手掛ける、英CriticalBlue社は、ベンチャーキャピタルから新たに370万ドルを調達。増資第2ラウンドを完了したことを発表した。
今回出資したのは、Herald Ventures、Pentech Ventures、 LanzaTech Ventures、Silicon Valley angel investorsの4者。
CriticalBlueによると、調達した資金は主に同社製品「Cascade」の世界的な販売促進とサポートに充てる予定だという。
「Cascade」は、ソフトウェアのボトルネックを自動的にコプロセッサとして合成しRTLを出力するツールで、ARMベースのシステムを容易に高性能化することができる。ツールの成果物としては、ボトルネック部のハードウェア（RTLコード）の他に、バスインタフェースのRTL、テストベンチ、合成実行スクリプト、シミュレーション用のSystemCモデル、コプロセッサ用のマイクロコードなども出力可能で、既存のARMベースのシステム開発フローを崩すことなく、ツールを取り込む事ができる点を特長としている。
同社は2003年5月に設立され、同年11月に増資第1ラウンドを終了。2005年より日本企業への営業も開始し、既に国内大手メーカーの導入実績もあるという。
※CriticalBlue
http://www.criticalblue.com
2006年6月14日、シノプシスは、PCI ExpressとAMBA3 AXIプロトコルを接続する新たな「DesignWare Bridge IP」を発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2006/20060614.html
発表されたブリッジIPは、PCI Expressバージョン1.1および準備段階のバージョン2.0(GenII)に対応したシノプシスのDesignWare IP製品群と合わせて使用可能で、主要なアプリケーション分野で幅広く用いられている高性能シリアルPCI ExpressインターフェイスとAMBA 3 AXIプロトコルを簡単に接続できるようになる。
製品は既に早期採用顧客向けに出荷が開始されており、2006年の第ニ4半期から一般向けにリリースされる予定。
※PCI ExpressとAMBA3 AXIプロトコル接続用DesignWare Bridge IPに関する詳細は、日本シノプシス株式会社までお問い合わせ下さい。
http://www.synopsys.co.jp
2006年6月13日、ケイデンスは、新たな検証ソリューションとして、アーキテクチャ・モデリングからシステム全体の検証までをカバーする、自動化されたトランザクション・ベースのシステム検証ソリューションを発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-06-13.html
発表された検証ソリューションは、ケイデンスの検証テクノロジ「Incisiveｨ Enterprise solution」が機能強化されたもので、システム・レベル検証からアクセラレーション・エミュレーションまでの検証プロセスを統合し、多様なアプローチが必要とされるシステム検証フローを効率化することを目的としている。
このソリューションによって設計者は、以下の各作業を一貫した検証フローに沿って進める事ができるようになるという。
■トランザクション・レベルのモデリング
■トランザクション・レベルのテストやアサーションを用いたシステム検証
■SystemCとRTL（HDL）の混在検証
■トランザクション・ベースのアクセラレーション
■システム全体のカバレッジ解析
■システム・レベルのデバッグ
■検証IPや各社のトランザクション・モデルを用いたシステム検証
■検証のマネジメント
■その他
ここのところ、高まる設計者の検証ニーズに応える様々な検証ソリューションが各EDAベンダより発表されており、中でもトランザクション・レベルのシステム検証については、特に設計者の関心が高い。
大手EDAベンダの動きとしては、ケイデンスが今回発表のSystemCベースのソリューションを中心に掲げているほか、メンター・グラフィックスは、SystemC/SystemVerilog両言語に対応したソリューションを提供中。シノプシスは、SystemVerilogベースの検証メソドロジを推し進めている。また、この分野では老舗となるコーウェアは、SystemCベースの検証ソリューションを軸に、そのソリューションをプラットフォームベース設計手法へと発展させている。
※ケイデンスの新たな検証ソリューションに関する詳細は、日本ケイデンス・デザイン・システムズ社までお問い合わせ下さい。
http://www.cadence.co.jp
2006年5月22日、WindowsベースのPCBおよびFPGA設計環境を手掛ける、豪アルティウム リミテッド社は、組み込みソフトウェア開発にも対応する同社のPCB/FPGA統合設計環境「Altium Designer」のバージョンアップを発表した。
プレスリリース：http://www.altium.com/files/corp/media/pdfs/22060522AltiumDesigner6.3ReleasePR_JP.pdf
「Altium Designer」は、Windowsベースの環境にボード、FPGA、組み込みソフトウェア、全ての開発環境を統合したユニークなEDAツールで、その使い易さとコストパフォーマンにより、エンジニア一人一台の開発環境として世界各国で利用されている。
発表された今回のバージョンアップの大きな目玉は、他社製PCB設計ツールからの移行を促すトランスレーション機能の強化で、新たに、メンター・グラフィックス社製ツール「PADS」に対応。フットプリント（パターン）ライブラリの変換機能や、ASCIIライブラリ・ファイルのインポート機能などが装備されたほか、従来から備えられているケイデンス社製「OrCAD」からのライブラリ・インポート機能も強化され、新たにシミュレーション可能な回路図や回路図ライブラリが扱えるようになった。
更に、OrCADの回路図シンボルとPADSのフットプリント（パターン）をインポートして統合ライブラリを作成する機能や、OrCADの回路図とPADS PCBのドキュメントを「Altium Designer」の単一プロジェクトに変換する機能など、インポート機能が統一化され、アルティウムのPCB設計専用ツール「P-CAD」からのトランスレーション機能も強化されている。
その他、ボード設計、FPGA設計、組み込みソフトウェア開発といった既存の各機能も合わせて強化されており、他社のポイントツールからのシームレスな移行を実現すると同時に、従来よりも品質の高い統合設計環境を提供することができるという。
新バージョン「Altium Designer 6.3」は既に出荷中で、既存製品「Altium Designer 6」のユーザは無償アップグレードが可能。製品のライセンス価格は明らかにされていないが、ユーザのコメントでは、「他社の単一ツールの値段でアルティウムの統合環境を購入できた」としている。
※「Altium Designer 6.3」に関する詳細は、アルティウムジャパン株式会社にお問い合わせ下さい。
http://www.altium.co.jp
2006年6月13日、メンター・グラフィックスは、Catapult製品ラインの新製品として、純粋なシーケンシャルANSI C++から高性能なマルチブロック構成のサブシステムを自動的に生成することができる高位合成ツール「Catapult SL（System Level）」を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060613.html
新製品「Catapult SL」は、複雑な階層設計をサポートする動作合成ツールで、純粋なC++記述から高性能ビデオや無線通信といった信号処理アプリケーションのサブシステム全体を自動合成することが可能。各ブロックのパフォーマンスを要求仕様に合わせて最適化すると同時に、サブシステム内の複数のブロック間のチャネルやメモリ・バッファも自動的に合成することができる。
また、「Catapult SL」は、キャリーセーブアダー（桁上げ保存加算器）をサポートしており、ハードウェア・サイズを削減しながらより高性能なハードウェア・ブロックを生成することも可能で、これら機能によって、チャネル、メモリ・バッファ、インタフェース・タイミングなどの人手による挿入作業を省き、SystemCなどハードウェア記述用C言語やブロック単位での合成手法では容易に達成できない品質のハードウェア合成を実現する。
更に、「Catapult SL」には、サードパーティ製消費電力解析ツールへのリンクも用意されており、複数の合成結果を消費電力効率の面からトレードオフすることも可能。ユーザの実例では、最大30%もの消費電力削減効果が実証されているという。
メンターの動作合成ツール「CatapultC Synthesis」は、2004年の製品リリース以降、ヨーロッパの大手半導体ベンダを中心に採用が加速しており、現在、ワールドワイドで50社以上の顧客を持つ。先日も日本国内にてパイオニア株式会社の採用が発表されたばかりで、海外では画像処理や無線通信系のアプリケーションにおけるテープアウト実績もある。
※関連ニュース
「パイオニアがメンターの動作合成ツール「Catapult C Synthesis」を採用?デジタル信号処理開発に適用」
https://www.eda-express.com/news/?m=p&idno=502
なお、今回発表された「CatapultC SL」は既に出荷中で、米国販売価格35万ドル、「Catapult C Synthesis」の販売価格は14万ドルからとなっている。
※「CatapultC SL」に関する詳細は、メンター・グラフィックス・ジャパン株式会社までお問い合わせ下さい。
2006年6月7日、ESLツールベンダの英セロックシカ社は、次世代デジタル信号処理アプリケーションに対する高性能リコンフィギュラブル・コンピューティングの適用とプログラマブル・ロジックによる実装の幅広い普及を目的として、チェコ共和国科学アカデミー（ASCR）との共同研究を行うことを発表した。
プレスリリース：http://www.celoxica.co.jp/corporate/pressreleases/show_release.asp?DocumentID=453
今回の共同研究は、セロックシカとASCRの情報理論・自動制御研究所（UTIA）との長年のパートナーシップの成果で、セロックシカとUTIAは、複数年研究契約に基づいてリコンフィギュラブル・コンピューティングとFPGAベースのデジタル信号処理の普及に向け、基礎的な数式モデルや演算処理を開発するという。
セロックシカは、数年前から単なるEDAツールのベンダとしてではなく、同社のESL関連技術を生かし、「高性能リコンフィギュラブル・コンピューティング」にフォーカスしたFPGAベースのシステム開発に力を注いでおり、様々な企業とのコラボレーションによって多数の実績を残している。
今回のUTIAとの研究契約も、そういったセロックシカの戦略上にあるもので、セロックシカはこの研究を通じて新たなソリューション開発を促進し、高性能リコンフィギュラブル・コンピューティングの商用普及を目指す。
※セロックシカのESLソリューションに関する詳細は、日本セロックシカ株式会社にお問い合わせ下さい。
http://www.celoxica.co.jp
※ASCR（Academy of Sciences of the Czech Republic）
http://www.cas.cz
2006年5月31日、インプリメンテーションツールを手掛ける、米Sierra Design Automation社は、STマイクロエレクトロニクスが同社製品「Pinnacle」を用いて90nmプロセスのSetTopBoxチップをテープアウトしたと発表した。
プレスリリース：http://www.sierra-da.com/press01.php?id=24（英文）
Sierraのインプリメンテーションツール「Pinnacle」は、フィジカル合成エンジンを中心とした統合インプリメンテーション環境で、フィジカル合成の他にプロトタイピング、フロアプラン、グローバル配線、クロック・ツリー合成などの機能を搭載。タイミング・面積・パワーの強力な最適化機能と合わせ、プロセスのばらつきや各種特性変動に対処可能な点を特長としている。
今回STマイクロが「Pinnacle」を適用したデザインは、90nmプロセスを用いた動作周波数500MHz、 5モード/4コーナー、20MゲートのSetTopBoxチップで、4ヶ月以下でテープアウトを完了。トップレベルからのパーテショニング最適化機能や複数モード/複数コーナーの同時最適化機能が効力を発揮したという。
Sierra Design Automation社は、2006年5月に新たに1400万ドルの資金調達を終えたばかり。「Pinnacle」は、STマイクロの他にNEC USA、Fujitsu USA、ATIなどにも採用されている。
※「Pinnacle」に関する詳細は、シエラ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.sierra-da.com
2006年6月5日、デザインのデバッグにフォーカスしたソリューションを提供する、米Novas Software社は、サードパーティベンダとのパートナー・プログラムに新たに11社が加わった事を発表した。
プレスリリース：http://www.novas.com/.docs/_sid/aceb83d5e83e179d6e54e381390c9ddb/rid/10105/pg/10328（英文）
「Harmony Program」と呼ばれる同社のパートナー・プログラムは、サードパーティEDAベンダと協力し顧客の幅広い要求応えると同時に、互いの製品の相互運用性を高める事を目的としており、1999年から開始されている。
今回、発表された新メンバーは、ESL分野、アナログ/トランジスタレベルシミュレーション分野、FPGAプロトタイピング分野を中心とした計11社で、これにより「Harmony Program」の加入メンバーは50社を超えたという。
新たに加入した企業は以下の通り。（11社中2社は明らかにされていない）
■Bluespec：http://www.bluespec.com
■Credence Systems Corporation：http://www.credence.com
■Globetech Solutions：http://www.globetechsolutions.com
■Liga Systems：http://www.ligasystems.com
■Nascentric：http://www.nascentric.com
■ProDesign：http://www.prodesigncad.com
■S2C：http://www.s2cinc.com
■SpiraTech：http://www.spiratech.com
■VeriEZ：http://www.veriez.com
※Novas Software
http://www.novas.com
※Novas社製品に関する詳細は、国内販売代理店ノバフロー株式会社にお問い合わせ下さい。
http://www.novaflow.co.jp
2006年6月6日、東芝とNECは、256Mbit級の不揮発性メモリ(MRAM)を実用化する基盤技術を確立したと発表した。
プレスリリース：http://www.nec.co.jp/press/ja/0606/0603.html（NEC）
発表されたMRAM実用化技術は、2003年度から開始されたNEDO(独立行政法人 新エネルギー・産業技術総合開発機構)のナショナルプロジェクト「不揮発性磁気メモリMRAM実用化技術の開発」の成果で、以下のプロセス要素技術で構成される。
■MTJ素子の形状や構造の最適化による誤書込み防止技術
■配線構成の改良、電流駆動の最適化により低電圧動作・高速読み書きを実現する回路技術
■MRAMの微細加工に必要な磁性体のエッチング技術など各種のプロセス技術
東芝とNECの両社は、引き続きプロセス基盤技術の共同開発を継続し、次世代のワークメモリ・システムLSI混載メモリとして注目されているMRAMの実用化に向けて取り組んでいくという。
MRAMの特長は以下の通り。
■無限回数の書き換え耐性を有するため、不揮発で完全なRAM動作が実現可能
■MTJ素子は半導体プロセスを終えた後に作製可能で、CMOSデバイスと混載しやすい
■1V級の、既存メモリの中で最も低いセル動作電圧を実現可能
■既存メモリに比べ高温での動作が可能
2006年6月5日、バーチャル・プロトタイピング環境を手掛ける、米Vast Systems Technology社は、サードパーティーとのパートナープログラム「Vast World」の始動を発表した。
「VaST World」の最初のメンバーなるのは下記5社で、より協力体制を強化し、同社顧客に対する総合的なソリューション提供を展開していくという。
■株式会社アドバンスドデータコントロールズ http://www.adac.co.jp
■米Calypto Design Systems社 http://www.calypto.com
■独ETAS社 http://en.etasgroup.com
■独Lauterbach Datentechnik社 http://www.lauterbach.com
■米MathWorks社 http://www.mathworks.com
※「Vast World」に関する詳細は、ヴァーストシステムズテクノロジー ジャパンにお問い合わせ下さい。
http://www.vastsystems.com/jp
2006年6月5日、エミュレーションおよびプロトタイピング環境を手掛けるEVE社は、新製品「Zebu-UF4」と「RTL F/E」を発表した。
「Zebu-UF4」は、同社の検証プラットフォーム「Zebu」シリーズの最上位モデルとなるプロトタイピング・ボードで、Xilinx社のVirtex-4 LX200 FPGAを4個搭載、メモリ容量は4ギガビット、PCIインタフェースを備え最大600万ゲートのデザインに対応することができる。
もう一方の「RTL F/E」は、RTLデザインをZebu上のFPGAにインプリメントするためのフロントエンドツールで、他社製の合成ツールを用いることなく、RTLからのシームレスなプロトタイピングフローを提供する。
両製品とも既に出荷中で、米国販売価格は「Zebu-UF4」が60000米ドルから。「RTL F/E」は10000米ドルとなっている。
※「Zebu-UF4」、「RTL F/E」に関する詳細は、日本イヴ株式会社にお問い合わせ下さい。
http://www.eve-japan.co.jp
2006年6月6日、STARC（?半導体理工学研究センター）とポルトガルのIPベンダChipidea Microelectronica社は、共同開発したプログラマブルクロック生成PLLをSTARCのスターシャトル（90nmLSI試作サービス）で提供していくことを発表した。
プレスリリース：http://www.starc.jp/about/release/060606-j.pdf
開発したPLLは、入力周波数100MHz、最大出力周波数1GHz、プログラマブル機能を備え、小型化と同時にロックタイム30μsを安定に実現。応用分野としてはモバイルコミュニケーションを視野に入れ業界トップクラスの仕様設定となっている。
Chipidea社によると、独自の新技術によってロック・タイムのスピード・アップとジッター値の低減が可能となり、90nmプロセスに対応可能な低消費電力PLLを開発する事が出来たという。
STARCは、今回のPLLの採用によって、これまで主に要素技術開発で利用されてきた「スターシャトルサービス」が、より広範囲の顧客層に広がっていくと見ている。
※STARC
http://www.starc.jp
※Chipidea Microelectronica
http://www.chipidea.com
2006年6月5日、パッケージ考慮のLSI設計ツール「RioMagic」を手掛けるEDAベンチャー、米Rio Design Automation社は、「RioMagic」のバージョンアップを発表した。
「RioMagic」は、LSIパッケージのエスケープ・ルーティングや寄生を考慮しながら、チップ内部のI/O配置などを最適化する、チップ設計とパッケージ設計の橋渡し的な役割を果たすツール。
新しい「RioMagic 3.0」では、ワイアボンドとフリップチップをフルサポートしたほか、ルールドリヴン I/O シーケンシング、プロトタイピング、リディストリビューション・ルーティングといった新機能が追加された。
これら機能によって、設計者の経験則に基づいていたパッケージ・コストやダイ・サイズの正確な見積もりや、チップまたはパッケージのデザイン変更後の確認やI/Oの最適化が可能となる。
新バージョン「RioMagic 3.0」は既に出荷中で、米国販売価格は、3年ライセンスで1年当たり199000米ドル。現在のところ日本国内の販売代理店は存在していないが、同製品はマグマ・デザイン・オートメーション社からもOEM販売されている。
※関連ニュース「米Rio Design、パッケージ考慮のLSI設計ツール「RioMagic」をマグマにOEM供給」
https://www.eda-express.com/news/?m=p&idno=384
※Rio Design Automation
http://www.rio-da.com
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2006年6月1日、EDAの業界団体米EDA Consortiumは、新たな役員メンバー9名を発表した。
プレスリリース：http://www.edac.org/downloads/pressreleases/06-06-01_EDAC_New_Board_Release_final.pdf（英文）
新たなチェアマンには、シノプシスのCEOである「Aart de Geus」氏、バイス チェアマンには、Jasper Design Automationの社長兼CEO「Kathryn Kranen」氏と、メンター・グラフィックスのCEO「Walden C. Rhines」氏（前EDACチェアマン）が選出された。
その他の役員メンバーは以下の通り。
・MIPS Technologies 社長兼CEO「John Bourgoin」氏
・Cadence Design Systems 社長兼CEO「Michael J. Fister」氏
・PDF Solutions 社長兼創設者「John Kibarian」氏
・CoWare 社長兼CEO「Alan Naumann」氏
・Novas Software 社長兼CEO「Scott Sandler」氏
・Denali Software 社長兼CEO「Sanjay Srivastava」氏
新たな役員の任期は2008年春までの2年間となっている。
※EDA Consortium
http://www.edac.org
2006年5月31日、最先端プロセス向けDFMソリューションを提供する米巧テクノロジー（Takumi Technology）社は、東芝との技術提携を発表した。
プレスリリース：http://www.takumi-tech.com/News_Events.html（英文）
今回の技術提携は、東芝が自社のMDP（マスクデータプレパレーション）フローに、巧テクノロジーの自動化されたレイアウト修正メソドロジを適用するためのもので、取引条件は明らかにされていない。
東芝のリソグラフィ・プロセス開発グループ、井上氏によると、巧テクノロジーの「hot spot fixing」メソドロジによって、65nmプロセスチップのデータにおける47000以上ものホットスポットを12時間で40に減らす事が出来たという。
尚、巧テクノロジーのDFMソリューションは、国内では東芝の他にルネサス・テクノロジ、NECでも採用されている。
※巧テクノロジーのDFMソリューションに関する詳細は、巧テクノロジー株式会社にお問い合わせ下さい。
http://www.takumi-tech.com
2006年5月30日、メモリIPをはじめ各種標準インタフェースの設計および検証ソリューションを提供する、米デナリ・ソフトウェアは、独自のレジスタ記述言語「RDL」を拡張・強化した新言語「SystemRDL」を発表。その言語仕様を公開した。
※RDL：Register Description Language
プレスリリース：http://www.denali.com/news_pr20060530.html（英文）
デナリの「RDL」は、チップとソフトウェアのインタフェースとなる制御レジスタを記述するための専用言語で、制御レジスタの管理やドキュメンテーション、開発用のモデルやビューを生成する同社のESLツール「Blueprint」の入力として用いられている。
デナリは、この「RDL」をレジスタ記述の業界標準として普及させ、SoC開発やIP流通を効率化する事を目指しており、昨年11月には、「Register Description Language (RDL) Alliance」を創立し、ミップス社、ラムバス社、メンター・グラフィックス社などの業界各社との協力関係を進めていた。
今回発表された「SystemRDL」は、これまでの「RDL」が拡張・強化されたもので、これまでよりも高い抽象レベルでレジスタの構造と詳細な動作を記述できるようになり、合わせてSystemVerilogの設計および検証メソドロジとのインテグレーションも可能となった。
尚、この「SystemRDL」の発表により、これまでの、「RDL Alliance」は、「SystemRDL Alliance」という名称に変更し活動を継続。勿論、アライアンスの創立メンバーである、ミップス社、ラムバス社、メンター・グラフィックス社は、新たな「SystemRDL」のサポートを表明している。
「SystemRDL」の言語仕様は、現在「SystemRDL Alliance」のWebサイトで公開中。誰もが無償でダウンロードする事ができる。
※「SystemRDL Alliance」
http://www.systemrdl.org
※「SystemRDL」及びESLツール「Blueprint」に関する詳細は、デナリ・ソフトウェア・ジャパン株式会社にお問い合わせ下さい。
http://www.denalisoft.co.jp
2006年5月30日、コンフィギュラブル・プロセッサベンダの米テンシリカ社は、同社の研究者らによる著書「Electronic Design Automation Circuits Handbook」が出版社Taylor & Francis CRC Pressより発売された事を発表した。
プレスリリース：http://www.tensilica.com/news_events/pr_2006_05_30.htm（英文）
「Electronic Design Automation Circuits Handbook」は、IC設計に用いられる設計自動化アルゴリズム、ツール、メソドロジの包括的な概要を解説するもので、著者はテンシリカのチーフ・サイエンティスト「Grant Martin」、ケイデンスの「Louis Scheffer」、ケイデンス・バークレー研究所の「Luciano Lavagno」の3名。
「Electronic Design Automation Circuits Handbook」は、2巻セットの形で編成されており、その内容は下記の通り。
■第1巻「EDA for IC System Design&knm Verification&knm and Testing」
EDAツールとIC設計の概要として、システムレベル設計、マイクロアーキテクチャ設計、検証ツール、テスト手法などを解説。
■第2巻「EDA for IC Implementation&knm Circuit Design&knm and Process Technology」
合成、配置、配線を含むRTL to GDS IIフローの詳細なプロセスを解説。
尚、同書の販売価格は、セットで149.95米ドル。日本国内だと19702円（税込）で購入できる。（アマゾンで購入の場合）
※アマゾン
http://www.amazon.co.jp/exec/obidos/search-handle-form/503-2138590-3267124
※Taylor & Francis CRC Press
http://www.crcpress.com
※テンシリカ株式会社
http://www.tensilica.co.jp
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2006年5月29日、SystemVerilog入力のESL合成ツールを手掛ける、米BlueSpecは、同社のESL合成ツールセットがSystemCをサポートした事を発表した。
プレスリリース：http://www.bluespec.com/news/ESE052906.htm
Bluspecは、今回のSystemCサポートは、同社のESL合成ツールのユーザ層を広げると同時に、SystemCの問題を解消し、モデリング、設計、検証の3拍子が揃った真の意味でのSystemC単一環境を実現するものだと主張している。
具体的には、SystemCの並列表現や通信表現に拡張を施した、「ESE（ESL Synthesis Extensions）to SystemC」と呼ぶ独自の拡張SystemCを開発。これを用いることで、SystemCからの合成を実現する。
この「ESE」は、OSCIリファレンスシミュレータやGNU Compilerなど通常のSystemCの実行環境で利用可能であり、通常のSystemCモデルとの接続も可能。SystemCのLRMと同じように、Language Reference Manual、 チュートリアル、サンプルモデル、ライブラリなどがセットになっており、無償で提供される「ESE」と有償で提供される「ESEPro」の2種類が用意されている。
この2つの「ESE」の大きな違いは、サポートする記述の抽象度にあり、無償の「ESE」は時間の概念の無い完全なアンタイムドモデルしか扱う事が出来ない。一方の「ESEPro」は、アンタイムドモデルの他にクロック情報を含んだサイクルアキュレートモデルもサポートしており、ハード設計者や検証エンジニア向けとなる。
また、Bluespecによると、これら「ESE」からVerilog-RTLを自動合成する「ESEComp」を開発中で、来月7月に開催される第43回DACでデモを行う予定だとしている。
尚、「ESE」の無償版は、現在BluespecのWebサイトで公開中。有償版の「ESEPro」は、タイムベース・ライセンスで年35000米ドルで提供される。現在のところ、日本国内に販売代理店は存在していない。
※「ESE」ダウンロードページ：
http://www.bluespec.com/products/ESLSynthesisExtensions.htm#Downloading
※Bluespec
http://www.bluespec.com
2006年5月30日、メンター・グラフィックス社は、STMicroelectronics社が、メンターの動作合成ツール「Catapult C Synthesis」の合成用ライブラリを、同社の標準ASICデザイン・キットに追加したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060530.html
今回のSTマイクロによるCatapult C Synthesisライブラリの採用は、メンターとの数年間に渡る緊密なコラボレーションの結果実現したもので、STマイクロは、メンターの「Catapult Silicon Vendor Partners（SVP）プログラム」に加入し、メンターと共同でCatapultライブラリの作成、テストプログラムの開発、そしてSTマイクロのASICデザインキットに含まれる下流の実装ツールの統合を行った。
これは、STマイクロがASICデザイン・キットに動作合成技術を取り入れた最初のケースとなり、同社の「Catapult C Synthesis」に対する信頼性の表れと言える。
STマイクロでは、CatapultライブラリをASICデザイン・キットに追加することによって、同社の顧客、特にモバイル、通信、コンシューマ向けアプリケーションを扱う顧客に、動作合成のメリットを提供していきたいとしている。
※「Catapult C Synthesis」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※STMicroelectronics
http://www.st-japan.co.jp
2006年5月31日、アナログ／RFおよびミックスシグナル設計向けのシリコン解析ツールを手掛ける、米Berkeley Design Automation社は、同社のPLLノイズ解析ツール「PLL Noise Analyzer」がエルピーダメモリ株式会社に採用されたことを発表し
た。
Berkeley Designの発表によると、エルピーダメモリは Berkeley DesignのPrecision Circuit Analysis 技術が提供する高速かつ高精度なノイズ解析および診断機能を用いて、先端メモリ チップに含まれるPLL（Phase-Locked Loops）の高パフォーマンス、低ノイズ、低消費電力仕様を達成。高速メモリデバイスをスケジュール通りに量産することに成功したという。
Berkeley Designの最初の製品である「PLL Noise Analyzer」は、PLLやVCO等の非線形回路のノイズとジッタ特性をトランジスタレベルで解析できる、業界唯一のツールで、同社の開発した「Precision Circuit Analysis(PCA)」と呼ばれる次世代の回路解析技術によってテープアウト前の高精度なキャラクタライズを実現。設計者がシミュレーションによって確認した結果と実際のシリコン測定値との間の解析ギャップを解消することができる。
今回、「PLL Noise Analyzer」を採用した、エルピーダメモリ、製品開発担当執行役員、木下 嘉隆氏のコメントは以下の通り。
「エルピーダの先端メモリ デバイスは非常に高速なクロックで動作するため、非常にタイトなノイズ仕様を満足しなければなりません。PLL Noise Analyzerにより、設計に含まれるPLLに対して高速かつ高精度なトランジスタ レベルのジッタ解析をテープアウト前に実施することができたため、シリコン プロトタイプの数を削減し、その結果量産までの期間を短縮することができました。」
尚、現在同社の製品は全て米国本社による直販によって供給されており、日本国内における販売代理店は存在していない。
※Berkeley Design Automation社
http://www.berkeley-da.com
2006年5月30日、ESLツールを手掛ける、英セロックシカ社は、高度なデジタル・ビデオならびに画像処理アプリケーションの設計のための最新プログラマブル・プラットフォーム「RC340」を発表した。
プレスリリース：http://www.celoxica.co.jp/corporate/pressreleases/show_release.asp?DocumentID=451
「RC340」は、HDTV、放送、ロボット工学、産業用ビジョンシステム、ビデオ圧縮、ビデオ配信、高速暗号化VPN、パケット・フィルタリング、ネットワーク侵入検出等、高パフォーマンス、高スループットFPGAとソフトコア・マイクロプロセッサを用いたアプリケーションのプロトタイピングおよび開発のためのプラットフォームで以下のものが含まれている。
◆開発ボード：
?16Mゲートのザイリンクス社Virtex-4 FPGAを搭載
?32MバイトのパイプラインバーストSRAM
?DRAM用DIMMソケット
?各種ビデオI/O等のペリフェラル
◆ビデオIPライブラリ「PixelStreams」
◆セロックシカ社製ESL設計ツール
◆オプション：1024×768の12.1インチTFT／タッチパネル
尚、この開発ボードは、コンパクトなサイズなため、車載インフォテイメントやモバイル機器の画像処理アプリケーションを開発するためのデモンストレーション装置としても使用できるという。
セロックシカは、ここのところ自社開発のESLツールを提供する一方、それらツールに開発ボードを組み合わせた、特定用途向けの開発環境のラインナップを増やし続けている。
※「RC340」に関する詳細は、日本セロックシカ株式会社にお問い合わせ下さい。
2006年5月25日、フォーマル検証ツールを手掛ける、米Jasper Design Automationは、「Rajeev Ranjan」氏が同社の新たなCTOに就任したことを発表した。
プレスリリース：http://www.jasper-da.com/press_releases/052506.htm（英文）
Rajeev Ranjan氏は、フォーマル検証におけるベテランのエンジニアで、2003年にJasperに入社後、同社のフォーマル検証ツール「JasperGold」の開発責任者として製品開発に従事。その後2005年からは、チーフ・アーキテクトとして次世代製品の開発に取り組んでいた。
Jasperに入社する2003年以前には、同じくフォーマル検証ツールを手掛ける、米Real Intent社のCTO及びエンジニアリングVPとして製品開発を指揮。さらにその前には、シノプシスのフォーマル検証ツール「Magellan」のプロトタイプの共同開発に参加していた事もあり、UCバークレーの博士号の他に機能検証に関する5つの特許を保有。フォーマル検証技術においては13年以上の経験を持つという。
※Jasper Design Automationの製品に関する詳細は、国内代理店サイバーテック社にお問い合わせ下さい。
http://www.cyber-tec.co.jp
※Jasper Design Automation
http://www.jasper-da.com
2006年5月25日、株式会社図研のSoC事業部は、デジタル情報家電のネットワーキング組込みシステム用ミドルウェアとして、UPnP Device Architecture 1.0勧告準拠のライブラリ、「Z-core eConnect」を発売した。
※UPnP：Universal Plug and Play
プレスリリース：http://www.zuken.co.jp/soc/doc/news/news20060525.html
UPnPとは、家庭内の情報家電やパソコンなどの機器をネットワークで接続し、相互運用するための技術仕様で、WindowsXPでの標準サポートなどメーカーの採用も進み、ホームネットワーキングには必須のプロトコルとなっている。
今回、図研がリリースした「Z-core eConnect」は、UPnPプロトコルおよび周辺部をパッケージ化したミドルウェアで、これを用いることにより、これまでホームネットワーキング向けの組み込みシステム開発で必要となっていた、規格調査、実装、相互接続性検証といったUPnPプロトコルの規定に関する作業を削減することが可能。
ユーザーは、規定部分は「Z-core eConnect」を活用し、システム依存部分は、カスタマイズ・追加設計を行うことにより、ユーザー独自の付加価値の追求に専念できると同時に、UPnP対応システムの開発期間を短縮することができる。
「Z-core eConnect」は、プロジェクトライセンスまたはマルチライセンスで供給される予定で、価格は100万円から。合わせて、製品開発部隊によるカスタマイズサポート、組込みサポート、仕様レベルからのコンサルティング・サービスなども提供される。
図研では、「eConnect」のライセンス及び「eConnect」利用の組み込みシステム開発受託を含め、初年度1億円、3年後に3億円以上の売上を見込んでいるという。
※「Z-core eConnect」に関する詳細は、株式会社図研、SoC事業部までお問い合わせ下さい。
http://www.zuken.co.jp/soc
2006年5月22日、PLLノイズ解析ツールを手掛ける、米Berkeley Design Automation社は、米技術系ビジネス誌「RED HERRING」の「Red Herring 100 North America」アワードを受賞したことを発表した。
プレスリリース：http://www.berkeley-da.com/news/news01_pr_2006_05_22.html（英文）
「Red Herring 100 North America」は、革新的なテクノロジーと優れたビジネスモデルもつ企業に贈られる権威ある賞で、毎年北米企業100社が選出されている。
※Red Herring 100 North America2006受賞者一覧：
http://herringevents.com/rhspring06/index.jsp?section=rh100
Berkeley Design Automationは、カリフォルニア大学バークレー校出身のエンジニアらによって2003年に創立されたEDAベンチャーで、「PLL Noise Analyzer」という文字道りPLL（phase-locked loop）向けのノイズ解析ツールを提供している。
日本国内の販売代理店は持たないが、2004年から日本向けの営業を開始し、既にNEC、富士通、ザインエレクトトニクスを含む計6社の導入実績を持っているという。
※Berkeley Design Automation
http://www.berkeley-da.com
※Red Herring
http://www.redherring.com
2006年5月22日、ESLツールベンダ大手の米コーウェアは、広帯域ワイヤレス規格の推進団体「WiMAX Forum」に加盟し、同社のアルゴリズム開発環境「CoWare Signal Processing Designer(旧SPW)」に、「WiMAX リファレンス・ライブラリ」を新たに追加した事を発表した。
プレスリリース：http://www.coware.co.jp/news/2006/2006.05.22.html
「WiMAX Forum」は、IEEE 802.16およびETSI HiperMANワイヤレスMAN規格を推進するための非営利団体で、2002年の設立以降、同規格の推進と合わせて、同規格に対応する製品の相互運用性を認証するための様々な取り組みを行っている。
今回コーウェアが発表した「WiMAX リファレンス・ライブラリ」は、IEEE 802.16/16e規格をカバーしており、コーウェアのPlatform-driven ESL Designソリューションを使用することにより、関連する製品向けSoCのタイム・ツー・マーケットを約6ヶ月間短縮できるようになる。
また、コーウェアのソリューションを用いることにより、オペレータのネットワークキャパシティに影響を与える地域におけるマルチパス特性や、人口過密地域における干渉問題の両方に対して、WiMAX SoC実装パフォーマンスを最適化できるという。
コーウェアのアルゴリズム開発環境「CoWare Signal Processing Designer」には、今回追加された「WiMAX リファレンス・ライブラリ」の他に、ハードウェア設計用、通信システム開発用、画像処理システム開発用、ワイドバンドCDMA向けアルゴリズム開発用など、開発目的に応じた様々なライブラリが用意されており、アルゴリズム設計から、ASIC/FPGA/SoC実装までの開発期間を大幅に短縮することができる。
コーウェアでは、今回の「WiMAX リファレンス・ライブラリ」の発表に伴い、WiMAXに特化したセミナーを6月20日に開催する予定で、同セミナーでは、WiMAXに関する技術詳細の他に「CoWare Signal Processing Designer」を用いたWiMAXアルゴリズム開発環境について聞く事ができる。
※セミナー開催情報：http://www.coware.co.jp/Event/WiMAX_Seminar.htm
※「CoWare Signal Processing Designer WiMAXライブラリ」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
2006年5月22日、コンフィギュラブル・プロセッサを手掛ける、米テンシリカ社は、コンフィギュラブル・プロセッサ技術に関する特許を新たに8件取得したことを発表した。
プレスリリース：http://www.tensilica.co.jp/html/press/NewPatents-0522.html
今回の特許取得により、テンシリカのコンフィギュラブル・プロセッサ技術に関する保有特許は計10件となる。また、その他にプロセッサ・アーキテクチャの基本技術に関する特許数件を保有している他、出願中の特許も数件あるという。
※テンシリカの保有特許に関する詳細は、テンシリカ株式会社にお問い合わせ下さい。
http://www.tensilica.co.jp
2006年5月18日、プロセッサベースSoC向けESLツールを手掛ける、米Poseidon Design Systems社は、プロトタイピング・ジャパン株式会社と日本国内における販売代理店契約を締結したことを発表した。
プレスリリース：http://www.poseidon-systems.com/pressrelease.htm（英文）
Poseidonは、2002年に設立されたEDAベンチャーで従業員数は45名、ジョージア州アトランタに本拠を置き、インドのバンガロールにも事業所を持つ。
Poseidonの提供するEDAツールは、プロセッサベースSoCのパフォーマンス解析やトランザクションベースの協調検証を行う「Triton Tuner」と、Cモデルからハードウェア・アクセラレータを自動合成する「Triton Builder」の2製品があるり、これらを組み合わせて用いることで、設計者は、最適なSW-HWの切り分けが実現できるほか、簡単にソフトウェアのボトルネックをハード化することが可能で、システムパフォーマンスを5倍?100倍引き上げることができる。
サポートするプロセッサは、IBM PowerPC 405、Xilinx MicroBlaze、ARM、Altera NIOSなどで、オーディオ、ビデオ、VoIP、イメージング、ワイヤレスなどの信号処理アプリケーションをターゲットとしている。
プロトタイピング・ジャパンは、検証・プロトタイピング関連のEDAツールやIP・評価ボードなど世界各地の製品を幅広く取り扱っており、ESLツール関連では、英SystemCrafter社のSystemC合成ツールを提供中。
今回の契約により、プロトタイピング・ジャパンは、新たな製品ラインナップとして、Poseidon社製品の販売を進めていく。
※Poseidon Design Systems
http://www.poseidon-systems.com
※プロトタイピング・ジャパン株式会社
http://www.prototyping-japan.com
2006年5月18日、マグマは、スーパーコンピュータメーカーの米Cray社が、マグマの「Blast Create」と「Blast Fusion」を用いて、650MHz、800万ゲート、90nmASIC設計のテープアウトを行ったことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006051801.htm
発表によると、Cray社は、マグマの「Blast Create」を用いてRTLから配置までの設計を行い、それ以降のフィジカル設計は、同社のASICベンダであるTexas Instruments社が「Blast Fusion」を用いて行った。
Cray社によると、「Blast Create」によってフロントエンド設計者とバックエンド設計者間のイタレーションが削減でき、大幅に設計期間を加速させ、開発コストの削減を実現した。
具体的には、「Blast Create」ESPレポートにより、設計フローの早い段階で、タイミング制約に関わる問題の発見・修正に成功。フィジカル設計に先立って最終的なタイミングを正確に予測でき、開発した配置ネットリストが必要な性能を満たすと確信できたという。
※「Blast Create」および「Blast Fusion」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※Cray社
http://www.cray.com
※Texas Instruments社
http://www.ti.com
2006年5月23日、「Multi-Voltage RTLシミュレータ」を手掛ける、米ArchPro Design Automation社は、資金調達の第二ラウンドでベンチャーキャピタルより新たに450万ドルを調達した事を発表した。
今回、ArchProに出資したのは、Intel Capital、Entrepia Ventures、Sage Technology Ventures LLC.の3社で、これによりベンチャーキャピタルからの累計投資額は計550万ドルに達した。
ArchProは、2005年に設立されたEDAベンチャーで本拠はサンノゼ。EDA業界初となるMulti-Voltage RTLシミュレータ「MVSIM」を提供している。
「MVSIM」は、テープアウト前にチップのPMS(Power Management Scheme)を検証するツールで、RTLにMulti-voltageデータを追加することで、RTLレベルでダイナミックなVoltage変化、その影響等を効果的に検証することが出来る。
ArchProはその他に、RTLとネットリストでパワー・マネジメント・ステートやコネクティビティを静的にチェックする「MVRC」と、レベル・シフタやアイソレーション・ゲートなどの調整回路を自動挿入する「MVSYN」を提供しており、今回調達した資金は、こられ製品の積極的な営業・マーケティング活動に投じるという。
※ArchPro社製品の詳細は、日本国内の窓口アーチプロ デザイン オートメーション インクまでお問い合わせ下さい。
http://www.archpro-da.com/jp
※ArchPro Design Automation
http://www.archpro-da.com
2006年5月22日、ケイデンス・デザイン・システムズは、低消費電力のICの設計において、エレクトロニクス業界が直面している課題を解決するために、業界大手各社と「Power Forward Initiative」を組織したことを発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-05-23.html
発表されたイニシアティブのメンバー企業は、ケイデンス含む下記計9社。
◆ケイデンス・デザイン・システムズ社
◆アプライド マテリアルズ社
◆AMD社
◆ARM社
◆ATI Technologies社
◆フリースケール・セミコンダクタ社
◆富士通株式会社
◆NECエレクトロニクス株式会社
◆TSMC社
このイニシアティブでは、その目的の一つとして、業界をリードするメンバー企業各社の専門性を活用して、設計、検証、インプリメンテーションをリンクした、消費電力削減のための新しいオープンな仕様を作り、促進することを掲げており、具体的には、デザイン・チェーン全体を通じて使用できる、低消費電力設計のための新しい共通言語「Common Power Format (CPF)」の仕様策定に向け、その実証プロジェクトを進めていくとしている。
「Common Power Format」は、あらゆる設計及びテクノロジに関連した消費電力上の制約を単一のファイルによって把握し、そのファイルを設計フロー全体に適用することによって、設計開発及び製造向けに一貫した基準を提供するもので、イニシアティブでは、今後、2007年よりオープンな業界標準化プロセスを開始することを目指すという。
※「Power Forward Initiative」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2006年5月23日、メンター・グラフィックスは、パイオニア株式会社がメンターの動作合成ツール「Catapult C Synthesis」及び、FPGA向け論理合成ツール「Precision Synthesis」を採用したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060523.html
今回、メンターの動作合成ツール「Catapult C Synthesis」を導入したのは、パイオニアのモーバイルシステム開発センターで、その主な用途はデジタル信号処理の研究開発。同研究所で開発されたアルゴリズム（純粋なANSI C++）記述からのFPGAインプリメントに適用するという。
パイオニア株式会社、モーバイルシステム開発センター、竹内吉和氏によると、他の高位合成ツールを使用して3週間かかっていたFPGAの設計作業が「Catapult C Synthesis」でわずか数日で完了できた点、将来ASICへ搭載する際にも、ASICテクノロジやマイクロ・アーキテクチャへの最適化が可能である点などを高く評価。設計生産性の高さと使いやすさ、製品の実績を考慮して「Catapult C Synthesis」の導入を決定したとしている。
「Catapult C Synthesis」は、純粋なANSI C++コードで記述されたアルゴリズムを入力して、ASICまたはFPGA向けに最適化されたRTLを出力。Verilog、VHDLのRTLのほかに、検証用のSystemCモデルも出力可能で、オリジナルのC++テストベンチによって検証することができる。
また、出力されたRTLは、同社のFPGA論理合成ツール「Precision RTL Synthesis」を用いることでタイミング違反無しにFPGAへ実装し、最終的な検証及びパフォーマンスを計測することが可能となっている。
※「Catapult C Synthesis」及び「Precision Synthesis」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※パイオニア株式会社
http://pioneer.jp/crdl/org