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2006.08.09
2006年8月8日、メンター・グラフィックス社は、UMC社が、同社の次世代プロセス・テクノロジに対してレイアウト検証ツール「Calibre nmDRC」を採用したことを発表。同日、TSMC社が「Calibre nmDRC」を65nmプロセス向けツールとして認定した事を明らかにした。
プレスリリース：
http://www.mentorg.co.jp/news/2006/060808_3.html（UMC関連）
http://www.mentorg.co.jp/news/2006/060808.html（TSMC関連）
新たに発表されたばかりの「Calibre nmDRC」は、65nm以降のプロセス・テクノロジに向けたサイオンフ精度のレイアウト検証ツールで、LVS（layout vs. schematic）、寄生素子抽出（xRCおよびxL）、DFM（クリティカル・エリアアナリシス、推奨ルール解析、ビア・ダブリング）および配置配線環境への設計データベース・バックアノテーション機能などが含まれている。
※関連ニュース「メンター、処理時間を劇的に短縮するDFM対応の次世代DRCツールを発表」
https://www.eda-express.com/news/?m=p&idno=562
UMC社は、これまで長年に渡りメンターの「Calibre DRC」を物理検証プロセスにおける標準サインオフ・ツールとして使用してきており、今回の採用は65nmプロセスを利用する顧客サポートに向けた、ある意味「自然な流れ」と言える。
「Calibre nmDRC」の最大の特徴は、新しい「Hyperscaling機能」による処理の劇的な高速化で、複数CPUによる分散処理によって20GBクラスのGDSデータを2時間で処理する事も可能。これまで一晩二晩は当たり前だったDRC処理の実行時間を大幅に改善し生産性を向上することができる。
尚、UMC社の採用発表と同時にTSMC社も「Calibre nmDRC」を65nm用として認定。メンターとTSMCは引き続き協力関係を維持し、ファブレス企業顧客をサポートしていく。
※「Calibre nmDRC」に関する詳細は、メンター・グラフィックス・ジャパン株式会社までお問い合わせ下さい。
http://www.mentorg.co.jp
2006.08.08
イスラエルのSimPlus Verification社は、昨年は米Aldec社のブースにて製品を展示。今回が初の単独出展となる新興EDAベンダで、テストベンチの自動生成環境「SPV Testbench Studio」を展示していた。
「SPV Testbench Studio」は、C++ベースのテストベンチ自動生成環境で、ケイデンス社の「Specman Elite」のように汎用のHDLシミュレータと併用できカバレッジ解析機能なども搭載されている。
汎用のC++環境で容易かつ高速にテストベンチを自動生成できる点が最大の特徴で、競合の他社製品と比較して約5倍高速にテストベンチを生成。専用のC++ベースシミュレータ「SPV Simulator」を用いて高速に検証を実行できるほか、生成したテストベンチをHDLシミュレータに簡単に移行可能。また、ビデオ・オーディオファイルを取り扱うC++ライブラリやMATLABインタフェースライブラリ、プロジェクト生成ウィザード等も備えられている。
話によるとSimPlus社は、約2ヶ月前にプロトタイピング・ジャパン社と代理店契約を結んだばかりで、日本市場ではこれから本格的に活動する予定。既にワールドワイドで計25社の顧客を持ち、中にはe言語から乗り換えたユーザも存在しているという。
※SimPlus Verification社 http://www.simplusver.com
※プロトタイピング・ジャパン株式会社 http://prototyping-japan.com
2006.08.08
米Liga Systems社は、今回がDAC初出展となる2004年設立の新興EDAベンダ。ブースでは、同社製品「NitroSIM」を初披露していた。
「NitroSIM」は、「Hybrid Simulator」というキャッチフレーズでPRされているRTLシミュレーションのアクセラレータ。
RTLシミュレーションを高速化するアクセラレータとしては、Eve社のようにFPGAにデザインをインプリメントするアプローチと、Tharas社のように専用プロセッサでコンパイルするアプローチの大きく2つに分類できるが、この「NitroSIM」はその間をいくもので、FPGAとFPGA上にインプリメントされるVLEWプロセッサの両方を使ってRTLシミュレーションを高速化する。
最大300Mゲートのデザインに対応でき、シミュレーション速度はHDLシミュレータよりも10?50倍近く高速化可能。Verilog、VHDL、SystemVerilogをサポートし、SVA（SystemVerilog Assertion)完全対応。ビヘイビア記述やシステムタスクも対応可能で4値シミュレーションもサポートする。
製品価格は一番手軽なもので約5000米ドルから。日本に販売代理店は存在していないが、北米では既に数社の顧客を持つという。
※Liga Systems社 http://www.ligasystems.com
2006.08.08
米マグマ・デザイン・オートメーション社は、DAC会場最大級のスペースで各製品ごとのスイート対応を実施。4月に発表した次世代インプリメンテーション環境「Talus」のデモを一般顧客に初披露していた。
「Talus」は、マグマ既存のインプリメンテーション環境「Blast Fusion」を65nm/45nm向けにエンハンスした、マグマの次なるフラッグシップ製品で、フルチップ・シンセシス環境「Talus LX」と物理設計環境「Talus PX」の2製品がラインナップされる。
「Talus」は、様々な機能の統合による完全な自動チップ生成、大規模データ対応、複数CPUでの自動分散処理などによって、あらゆるサイズのデザインをRTLからGDS-IIまで「僅か2日」で完成可能とうたっているが、現場のエンジニアからは「DFTを考慮したインプリメントが可能」という面でも注目されており、インプリメンテーションフローを通じて、デザインのテスト容易性を向上可能な点も大きな特徴となっている。
また、既にTSMC標準となっているDFM考慮の検証ツール「Quartz DRC-litho」、シリコン精度のタイミング解析ツール「Quartz SSTA」といったサインオフ品質のバックエンドツールの結果を「Talus」にバックアノテーションする事で、65nm以降の設計をターゲットとした強力なDFM考慮のインプリメンテーションフローを構築可能。マグマの強みの一つである、デファクトのキャラクタライズ・ツール「Silicon Smart」がDFMフローの実現をバックアップしている。
話によるとマグマの今後の方向性としては、「Talus」にSTAやDFM関連の機能を順次追加していく予定で、9月に正式リリースされる「Talus」を主力に日本を中心とした中国などアジア市場の攻略を目指していくとの事で、90年代から開発してきた同社のインプリメンテーション環境は今が一番熟して「美味しい時期」と市場攻略における自信を伺わせていた。
最近の日本市場における状況を聞いたところ、製品の新規採用よりも既存ユーザによる追加ライセンスの購入が目立っており、ハイエンド製品や大規模デザインの設計に向けて、マグマ製品を積極的に利用する顧客が増えてきているという。
その他、マグマのブースでは、ACAD社の買収によって製品ラインナップに加わった回路シミュレータの最新版「FineSim Pro」も初公開されていた。この製品は回路シミュレーションのパラレル処理に対応しており、精度を劣化させることなくCPUを増やすことでリニアに処理速度を向上できるとしている。
※マグマ社製品に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
2006.08.07
米CebaTechは、ニュージャージーに本拠を構えるDAC初出展の新興EDAベンダ。今回のDACでは展示ブースを構えずデモスイートのみの出展で、目立たぬ場所で密かに顧客対応を行っていた。
同社の製品「C2R Compiler」は、ソフトウェア・エンジニアを主なターゲットとしたANSI-CをベースとしたC言語からのハードウェア設計環境で、純粋なC言語からのコンパイルし、既存のCコンパイラによって検証するという従来の動作合成アプローチとは一線を画すもの。デザイン記述やテストベンチ記述における細かな記述成約を設ける事無く、また構文を拡張する事無く、ハードウェアを純粋なANSI-C言語で記述し、そこからダイレクトにハードウェア（Verilog RTL）を生成する事ができるという。
話によると、入力記述はアンタイムドなCはもちろん、ポインタ、グローバル関数、などネイティブなCコードを利用可能で、タイミングなどハードウェア化に向けた情報も付加できる。また、Verilog RTLと合わせて、「CAC」と呼ぶ cycle-accurate C modelも出力する事が可能なほか、サードパーティ製IPも利用することができるとの事。
対象をハードウェア設計者に限定せず、システム・エンジニア、ソフトウェア・エンジニアにC言語でハード設計を行わせる事が目標と明確に断言しており、純粋な「ANSI-C」ベースの手軽な環境であると、既存の動作合成アプローチとの違いを強調。説明中「Behavior Synthesis」という単語は一度も出てこなかった。
同社の製品「C2R Compiler」の正式な製品リリースはこれからで、間もなく8月に製品ベータ版をリリースする予定だという。（ちなみに同社はこの7月に増資の第3ラウンドを終え、ベンチャーキャピタルより400万ドルの出資を受けている。）
※Cebatech社 http://www.cebatech.com
2006.08.07
2006年8月7日、メンター・グラフィックス社は、同社のソフトウエア事業部門「Accelerated Technology」が提供する組み込み開発向けRTOS「Nucleus RTOS」が、ARM社の「Cortex-M3」プロセッサをサポートした事を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060807.html
ARM社の「Cortex-M3」プロセッサは、Cortex-Mシリーズとして2004年に最初にリリースされたプロセッサで、マイクロコントローラ、オートモーテイブ・ボディ・システム、家電、ネットワーク機器など、低コストを要求されるアプリケーションをターゲットとしており、そのコアの小ささと低消費電力性が特徴的。
同じくメモリ使用量の低減に定評があるメンターの「Nucleus RTOS」と合わせて組み込む事で、将来の組込みデバイスに向けた理想的なソリューションを提供できる。
メンターのリアルタイム・オペレーティング・システムNucleus RTOS」は、使用にあたってのロイヤリティは一切必要としない無償RTOSとして提供されている。
※「Nucleus RTOS」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※「Cortex-M3」プロセッサに関する詳細は、アーム株式会社にお問い合わせ下さい。
http://www.jp.arm.com
2006.08.07
カナダのSpaceCodesign社は、今回がDAC初出展の新興EDAベンダ。会社設立は2005年で、CTOを務めるGuy Bois博士はカナダの大学「Ecole polytechnique de Motreal」でコンピュータ工学の教授も務めている。
ブースで展示していた同社のESLツール「SpaceStudio」は、Ecole polytechnique de Motrealにおける組み込みシステム開発の研究グループが開発した技術をベースとしたもので、SystemCバーチャルプラットーフォーム・ツールセットから成るEclipseベースの単一の環境上で、システムのモデリング、トランザクションレベルのシステム・シミュレーション、デバッグ、パフォーマンス解析などを実行する事ができる。
また、マルチCPUの組み込みシステムのモデリングやRTOSの組み込み、ソフトウェアとハードウェアの自動パーテショニングといった機能もあり、SystemC TLMで記述したデザインまたは用意したコンポーネット・ライブラリを読み込ませると、パラメタライズされたシステムモデルが自動生成され、ソフトウェアのボトルネック解析やバスのトラフィック解析などを行いながら、システムのアーキテクチャ構成の検討を行える。
「SpaceStudio」には、ハードウェアモデルの出力機能は搭載されていないが、バーチャルプラットフォーム上でのコンポーネントの入れ替えをドラッグは、ドラッグ・アンド・ドロップで非常に簡単に進める事が可能で、ブースではプロセッサをGUI上で簡単に入れ替えるパフォーマンス解析のデモを実演していた。
話によると、「SpaceStudio」は製品化したばかりの製品で、未だ市場展開に向けたリサーチ活動を始めたばかりという状態。当然ながら日本市場への展開は未だ先の話との事であったが、今回のDACでは既に日本の大手各社からコンタクトを受けたという。
※SpaceCodesign社 http://www.spacecodesign.com
2006.08.07
「EZCheck」は、SystemVerilogの他にOpenVeraにも対応しており、予め用意された6種類計300以上のルール及びユーザ定義のルールによってコード・チェックを行うことができる。備えられているルールの種類は下記の通り。
・EZLint：ユーザの記述エラーチェック用
・EZCoverage：カバレッジチェック用
・EZAssert：SVAクオリティチェック用
・EZPort：OpenVeraチェック用
・EZGuide：Verilogチェック用
・EZVMM：Verification Methodology Manual用
また、この「EZCheck」には、Vera記述のSystemVerilog変換、Verilog記述のSystemVerilog変換機能も備えられているという。
話によると同社は既にCiscoSystemsなど北米市場では約15社の顧客を持ち、100シート以上のライセンス出荷実績がある。
日本企業に向けた出荷実績は未だ無く、販売代理店も存在していない。
※VeriEZ Solutions社 http://www.veriez.com
2006.08.04
米Forte Design System社は、今年5月にリリースしたばかりの動作合成ツール「Cynthesizer」のバージョン3.1を展示していた。
「Cynthesizer」3.1では、SystemC2.1への対応をはじめTLM合成機能の強化や、合成結果のグラフィカル解析、フォルスパスの最適化など既存の搭載機能がエンハンスされた。
また、新たにFPGAをターゲットとした動作合成もサポートし、SystemC記述からFPGAへのダイレクトなインプリメントが可能となった。
フォルテは、自社ブース内スイートで各種動作合成関連のセミナーを実施していたほか、初日のSystemCチュートリアルなど、DAC会期中に行われていた様々なESL関連のセッションでSystemC TLMからの動作合成（特にTLM合成周り）に関する発表を行っていた。
話によると、TLMモデルからピンレベルのインターフェイスを自動合成する「TLM合成機能」は、新たにARMのAHBバスにも対応する予定で、既にリリース間近の状態にあるという。また、ユーザの感度について訪ねたところ、Forte社製品の導入に積極的なのは日本、次いでEUROのユーザーで、北米市場ではようやく製品評価の動きが活発化してきたとの事でユーザー数は未だ少ないらしい。ちなみに韓国にも既にユーザが存在しているとの話。
※フォルテ・デザイン・システムズ株式会社 http://www.forteds.com/japan
2006.08.04
米JEDA Technologies社は、SystemCのアサーションベース環境「NSCa」とSystemC検証用テストベンチのクラスライブラリ「NSCｖ」を展示していた。
「NSCa」は、これまでサイクルベースのSystemCアサーション検証のみの対応となっていたが、今回新たにトランザクション・レベルのアサーション検証にも対応したという。
また、現在開発を進めている次期バージョンには、SystemCのネイティブ環境（OSCIシミュレータ）では実現されていない、SystemCベース検証のカバレッジ機能を新たに追加する予定で、
間もなく新バージョンのベータ版をリリースする予定と聞いた。
これはSystemCユーザにとっては大きなインパクトとなる。
尚、日本における市場展開は、販売代理店となった株式会社エッチ・ディー・ラボによって着手されたばかりだが、国内SystemCユーザからの引き合いも順調で、今年の10月にはエッチ・ディー・ラボ社主催のJEDA社製品に特化したプライベートセミナーの開催も予定しているとの事。
※JEDA Technologies社 http://www.jedatechnologies.net
※株式会社エッチ・ディー・ラボ http://www.hdlab.co.jp
2006.08.04
米EVE社は、6月にリリースしたばかりの検証システム「ZeBu-UF4」とRTLからの自動コンパイルを実現した、最新のフロントエンド環境を展示していた。
「ZeBu-UF4」は、Xilinx社のFPGA「Virtex-4」を4個搭載するFPGAベースの検証システムで、最大6Mゲートのデザインに対応することが可能。PCIインタフェースを備え、ソフトウェアのデバッグ、ハードとソフトの協調検証やパーティショニング等にも利用することができる。
また、「ZeBu-UF4」のリリースを合わせて発表された最新のフロントエンド環境は、RTLの自動コンパイル機能を備え、GUI上の操作で簡単にRTLデザインを「ZeBu-UF4」上のFPGAにインプリメントする事ができる。この様子はブースでも詳しくデモが実演されていた。
その他、テンシリカ社のプロセッサ「Diamondシリーズ」向けの環境「ZeBu Diamond」のデモが行われていたほか、DACに合わせてIBM社のPowerPCテクノロジのオープンコミュニティ「Power.org」への参加を発表。単なるハードウェアデザインの検証環境ではなく、ソフトウェア開発も含めた組み込みシステム開発の高速検証環境としての展開を色濃く示した。
EVE社のZeBuシリーズ製品は、手軽なUFシリーズを中心に北米市場でも順調にシェアを伸ばしており、日本国内でも画像処理関連の開発者を中心にヘビーユーザーが増えているとの事。ちなみに「ZeBu-UF4」の価格は6万米ドル、RTLコンパイラはオプションで1万米ドル。
※日本イヴ株式会社 http://www.eve-japan.co.jp
2006.08.03
米Jasper Design Automation社は、7月にリリースしたばかりの「JasperGold v4.2」を展示していた。
「JasperGold」は、PSL/SVAによるアサーション検証にも対応したフォーマル検証ツール。最新のバージョン4.2では、デバッグ機能が強化され、Novas社のデバッグ環境「Verdi」とのインタフェースも追加された。これにより、「JasperGold」での検証結果を回路図として出力し「Verdi」上で確認する事が可能となる。これは検証結果を回路図で見たいと言うユーザのリクエストに対応したものだという。
また、フォーマル検証を実行する前に検証方法をプランニングする「RTL解析機能」も備えられ、より効果的なフォーマル検証を効率良く行う事ができるようになった。
更に「JasperGold」のバージョンアップと合わせて、フォーマル検証の機能を簡素化した「お手軽版」の新製品「Jasper Gold Express」をリリース。こちらは、まずは手軽にフォーマル検証を行いたいといった、フォーマル検証の初期ユーザをターゲットに提供される。
その他、今回Jasperが大きくPRしていたのは、検証プランの作成及び管理ツール「Game Planner」のリリースで、2006年Q3に無償配布が開始される。
「Game Planner」は、検証プランの作成をドキュメントレベルで支援するもので、検証プランの管理と情報の共有化に役立てる事ができる。作成した検証プランはHTMLで送る事も可能なため、「Game Planner」の利用が広がれば、検証チーム内に限らず情報共有の輪を広げる事が出来るという。
話によると、現在日本ユーザは6?7社で、今年に入ってから日本企業の引き合いが確実に増えているとの事。尚、Jasper社の製品はサーバーテック社が日本代理店として販売している。
※Jasper Design Automation社 http://www.jasper-da.com
※サイバーテック社 http://www.cyber-tec.co.jp
2006.08.03
プレスリリース：http://www.synopsys.co.jp/pressrelease/2006/20060802.html
発表された「Liberty」フォーマットの機能拡張は、65nm以降のDFM課題に対応するためのもので、プロセス・バリエーションを含んだセルモデルのモデリングを実現する。
この機能拡張は、「Composite Current Source（CCS）モデル」と呼ばれる、タイミング、シグナルインテグリティ、パワーの情報を兼ね備えたシノプシスの電流ベースのモデルによって実現されている。
今回の機能拡張によって、スタティスティカル・スタティックタイミング解析（SSTA）を実行できるようになると同時に、バリエーションを考慮した設計が可能になり、65nm以降のプロセス・テクノロジ・ノードのデバイス素子や内部配線上で発生する様々なバリエーションによって引き起こされる設計上の不確定要因に対処できるようになるという。
※回路ライブラリ・フォーマット「Liberty」の機能拡張に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2006.08.03
米TannerEDA社は、アナログ及びミックスドシグナル設計ツール3製品のバージョンアップを発表。各ツールの統合に関するデモを披露していた。
関連プレスリリース：http://www.tanner.com/EDA/_PDF/PR_2006/PR_07-24-06.pdf（英文）
Tanner社は、回路シミュレータ「T-Spice」、回路図入力ツール「S-Edit」、レイアウトエディタ「L-Edit」の3製品をそれぞれバージョン12.1にバージョンアップし、DRCツール「HyperVerify」も合わせてバージョンアップした。
今回のバージョンアップの目玉は、「T-Spice」と「S-Edit」および「L-Edit」と「HyperVerify」のシームレスな統合で、各ツールを密接に連携させる事によって、これまでよりも設計の作業効率を高め、各作業工程に要する時間を概ね半分程度に削減できるようになった。
中でも、回路図エディタ「S-Edit」は、ツールが作り直され全体的にパフォーマンスが向上。新機能として電流および電荷のプローブ機能も追加された。
その他、回路シミュレータ「T-Spice」はシミュレーション速度と堅牢性が改善され、レイアウトエディタ「L-Edit」はLVL（Layout vs Layout）比較機能が追加となったという。
※Tanner社の各製品は、タナーリサーチジャパンが日本向け販売窓口となっている。
http://www.tanner.jp/EDA/
2006.08.02
英SpiraTechは、マルチレベルのバスモデルを自動生成するESLツールセット「Cohesive」を展示していた。
昨年のDACで米ガートナー社に必見の技術と称された同社は、異なる抽象度で記述されたモデルを接続するトランザクタを自動生成する技術をベースに、様々な抽象度のモデルに接続可能なBFM（Bus Function Model）の開発環境「Cohesive」を提供している。
「Cohesive」の中には、トランザクタ・シンセサイザとBFMコンパイラが「Generator」として備えられており、ある一つのBFMソースから様々な抽象度のBFMやVIP（Verification IP）を自動生成。SystemC、C++、または合成可能なVerilogコードとして出力することができる。
また、VIP向けのデータベス及びアサーションの自動生成も可能なほか、生成したBFMモデルのデバッガ、シミュレータやエミュレーションツールと接続するためのリンカー、標準的なバス/インタフェースのライブラリが用意されている。
ライブラリは、PV、PVT、CC、RTLの各抽象度をフルサポートしており、AXI、AHB、APB、PCI Express、OCP/IP、USB、UARTなどを初めとして豊富にラインナップされている。
話によると、未だ日本に販売代理店は無いが既に日本企業3社と商談中で、ワールドワイドでは計8社（US4/UK4）の顧客が存在しているという。
ライセンス価格は、サイトライセンスで30万米ドルから。
※SpiraTech http://www.spiratech.com
2006.08.02
日本から出展していたTOOL社は、今回のDACが4度目の出展。ブースではレイアウトビューワ「LAVIS」の最新バージョンの展示とデモを行っていた。
話によると「LAVIS」の機能強化は、ここのところ処理の高速化に注力する形で進められているとの事で、「LAVIS」の最新バージョンでは1GBのGDSデータを約15秒でロードする事が可能。その他追加の解析機能として、面積率の計算エンジンも組み込まれている。
また、既に次期製品「新LAVIS」の開発が進められており、既にプロトタイプが完成。現在、年内の正式リリースに向けてエンハンスが進められている。
聞く所によると、この「新LAVIS」もレイアウトデータのロードスピードの向上を中心に開発が進められており、プロトタイプによるベンチマーク結果では、OASISフォーマットのデータで従来比5倍以上という処理速度を既に達成しているという。
※TOOL株式会社 http://www.lavis.jp
2006.08.02
2006年8月2日、メンター・グラフィックスは、富士通マイクロソリューションズ株式会社が、メンターの動作合成ツール「Catapult Synthesis」をワイヤレス信号処理アプリケーション向けに採用したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060802.html
発表によると富士通マイクロソリューションズは、ANSI C++ベースの合成手法とSystemCベースの合成手法を比較し、ANSI C++ベースの「Catapult Synthesis」を用いた合成手法が最も高い価値を提供すると判断。設計手法、品質、設計期間の3つの基準で行ったツール評価によって「Catapult Synthesis」の採用を決定した。
ちなみに、評価において面積と消費電力でハンドコードされたデザインに匹敵する高品質な実装を生成したのは「Catapult Synthesis」だけで、「Catapult Synthesis」を導入する事で、従来のRTL設計手法と比較し半分の人員で開発期間を50％短縮できたという。
※「Catapult Synthesis」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※富士通マイクロソリューションズ株式会社
http://jp.fujitsu.com/group/fmsl
2006.08.02
米Veritools社は、SVA（SystemVerilogAssertion）の解析機能を持つ検証ツール「VeritoolsVerifyer」を新製品としてDACで発表していた。
関連プレスリリース：http://www.veritools.com/pressreleases/article7-1.html（英文）
Veritools社は、元々波形ビューア「VWave」という製品を手掛けていた会社で、同製品はワールドワードで約400社、約5000シートの出荷実績がある。
同社はこの「VWave」に加え、Verilog、VHDL、SystemVerilogのソースコード・デバッグ機能を備えている「Veritools Designer」というデバッガも販売しており、それに対し更にアサーション検証機能が拡張された製品が「Veritools Verifyer」となる。
「Veritools Verifyer」は、元の入力言語を問わず波形に対しアサーションをかけるというアプローチを取っており、アサーション検証、アサーションの解析、ソースコードのデバッグ、これら全てを同一の環境上でグラフィカルに実行する事ができるという。
「Veritools Verifyer」の発表は今回のDACが初となるが、既に既存製品（SV対応のソースコード・デバッガ）のユーザは日本にも存在しているとの事で、株式会社プライムゲートがVeritools社製品の日本代理店となっている。
※Veritools社 http://www.veritools.com
※株式会社プライムゲート http://www.prime-gate.com
2006.08.01
米Averant社は、展示ブースにて発表したばかりのフォーマル検証ツール「Solidify 4.0」のデモを行っていた。
関連プレスリリース：http://www.averant.com/news-96.html（英文）
「Solidify」は、静的に論理検証を行うフォーマル検証ツールとしては早くからユーザに受け入れられてきた老舗ツールで、日本国内でも既に100を超えるライセンス出荷実績がある。
これまでは独自のプロパティ言語HPL（Hardware Property Language）で記述したプロパティによって、RTLを静的に検証する形を取っていたが、新バージョン「Solidify 4.0」では、新たにSVA（SystemVerilog Assertion) に対応した他、PSL/OVA/SVA/OVL/HPLの各言語間のトランスレータが備えられ、利用言語を問わずツールを扱えるようになった。これは既存の検証IPの再利用などにも役立つ嬉しい機能。
更に「Solidify 4.0」には、GPS（Guided Proof System）機能と呼ばれる半自動検証フローモデルがサポートされるほか、従来のオートチェック機能の拡張によって、予め備えられた検証IP（標準的なプロパティ）でプロパティ検証の自動処理が可能となり、プロパティ記述に不慣れな利用者にも容易に扱える工夫が施された。勿論、用途に応じて登録されている検証IPのカスタマイズも可能でプロトコル用の検証IPとしては、ARMのAHB/APB/AXIなどが用意されている。
その他、プロパティの検証範囲を示唆する機能もあるプロパティ・カバレッジ機能や、テストベンチ自動生成機能など従来機能も強化された。テストベンチ生成は、プロパティ反証のデバッグの際に行うダイナミック・シミュレーション用となる。
この「Solidify 4.0」は、間もなく8月に製品が正式リリースされる予定で、日本国内では先頃正規代理店となった、株式会社ガイア・システム・ソリューションから販売される。
Averantジャパンの社長である木村氏は、「Solidifyはあくまでも検証におけるポイントツール」、「フォーマル検証でやれるところはやり、それ以外は従来通りのシミュレーションを行うという形で、現状の検証フローを変える事無く検証の補完ツールとして利用して欲しい」と語っていた。
※Averant社 http://www.averant.com
※Averant社製品の日本販売代理店 株式会社ガイア・システム・ソリューション
http://www.gaiaweb.co.jp
2006.08.01
数少ない日本からの出展企業の一つ、NECシステムテクノロジーは、外販開始を発表したばかりのC言語設計統合環境「CWB：Cyber Work Bench」の展示を行っていた。
関連プレスリリース：http://www.necst.co.jp/press/20060721/index.htm
「CWB」は、NECの自社開発した動作合成ツール「Cyber」を核とした、C言語設計の統合環境。動作合成の他に、プロパティチェッカ、等価性チェッカ、専用シミュレータなどの検証環境やバスI/Fジェネレータやフロアプランナなども含まれており、「All-in-C」というキャッチフレーズのように、動作合成や合成後の各検証、デバッグを全てC言語で実行できるところが最大の特徴で、一般的に動作合成には不向きと言われている「制御系回路」の合成も実現できる。
この「CWB」についてはNEC内部では勿論の事、既に国内では松下電器が約5年に渡り「Cyber」を設計で使用してきた実績があり、様々な形によってそれ以外にも既に何社かの国内ユーザが存在しており、また、「CWB」のプロパティチェッカは、そのエンジンをEDAベンダに供給していたという実績もあるという。
製品としては、まず中心となる動作合成ツールCyberとシミュレータを「基本パッケージ」として販売。価格は約3500万円程度。その他の部分はオプション機能として別途価格設定を行い、オプションの単品売りにも対応する予定であるとしている。
勿論、NECのASICユーザ以外にも製品の販売は行われ、他社ASICをターゲットとする場合は、CWBに備えられている「ASICライブラリ・キャラクタライザ」を用いることで、動作合成用のASICライブラリをユーザサイドで作ることが可能。Synopsys社やSymplicity社の論理合成ツールでの確認も行っているとの事。
また、間もなく国内EDA商社と販売代理店契約を交わす予定で、NECシステムテクノロジと販売代理店の2つのルートで、国内外のシステムメーカーをターゲットに営業を展開していく予定だという。
※ＮＥＣシステムテクノロジー株式会社 http://www.necst.co.jp
2006.08.01
米コーウェア社は、DAC3日目の7月26日に開催したプライベート・ランチミーティングにて、独自に開発した「SCML：SystemC Modeling Library 」のオープンソース化(無償公開)を発表した。
関連プレスリリース：http://www.coware.co.jp/news/2006/2006.07.26.html
DAC会場に隣接する映画館の一部屋を借り切って行われた同社のランチミーティングでは、PHILIPS社による「CoWare Processor Designer」の適用事例、MOTOROLA社による「CoWare Virtual Platform」の適用事例の発表がが行われ、ミーティングの最後に「SCML」のオープン化が発表された。
「SCML」は、コーウェアが独自に開発した再利用性の高いTLMペリフェラル・モデルの開発を目的としたライブラリで、モデリングガイドラインやサンプルコードも含まれている。このSCMLは、コーウェアが開発したとは言え、IEEE 1666（SystemC）、Open SystemC Initiative (OSCI) TLM、Open Core Protocol International Partnership (OCP-IP)標準に準拠しているため、コーウェア社製品に限らずSystemCに対応している全てのサードパーティ製ツールで利用することができる。
「SCML」は誰もが利用可能なキットとして、コーウェア社のWebサイト（http://www.coware.com）よりダウンロードする事が可能で、キットの中には、以下のものが含まれているという。
■SCML APIライブラリソースコード
■SCMLソースコードモデリングサンプル
■OSCIオープンソースProof-of-concept SystemCライブラリ（gcc 3.2.3を使用）
■CoWare Model Designerのビルドスクリプト（gcc 3.2.3を使用）
■SCML API Reference Manual
■SCML Modeling TLM Peripherals User Guide
コーウェアは、既にユーザに利用されていて実績の有る「SCML」をオープンソース化することにより、業界におけるSystemC TLMの相互運用性と再利用性を高め、利用者の要望が高まるSystemC TLMの業界標準化を目指していくとしている。
※コーウェア株式会社 http://www.coware.co.jp
2006.08.01
米Sierra Design Automation社は、発表間もない次世代自動配置配線ツール「Olympus-SOC」を初披露した。
関連プレスリリース：http://www.sierra-da.com/press01.php?id=29（英文）
Sierraの新製品「Olympus-SOC」は、同社の従来製品「Pinnacle」をベースに機能拡張が施されたDFM考慮の自動配置配線ツールで、これまでフィジカル合成、フロアプランなど配線以外の処理に対応していた「Pinnacle」に、リソグラフィを考慮した詳細配線機能を拡張し、サードパーティ製の配線ツールを必要としないNetlistからGDS-IIまでの一括処理を実現している。
「Olympus-SOC」は、これまでOPCシミュレーションを行わなければ解決できなかった、タイミングのずれをリソグラフィの変化を見ながら確認し、タイミングを悪化させる事無くリソグラフィ向けの修正を行うことが可能なほか、メンターの「Calibre LFD」との連携によって、配線後にリソグラフィ・ホット・スポットの修復を行う事も出来る。
また競合他社の製品よりも新しい内部のデータベース構造によって、マルチモード/マルチコーナーの解析もメモリ使用量に過大な負担をかけずに実行でき、タイミング収束に向け5モード/9コーナーの計45のパターンを同時解析したユーザ実例もあるという。
その他、5?10ミリオンクラスの大規模デザイン対応能力は従来通りで、処理時間の向上に貢献するタイミング・クリティカル・ネットの解析機能や、サードパーティツールを介してCMP/メタルの平坦化にも対応する機能も備えているとの事で、他社の「後処理」的なDFMアプローチとは違い、各種最適化処理とルーティングを同時に一括処理することによって、デザインの精度を効果的に引き上げる事ができるとしている。
Sierraはこの「Olympus-SOC」を65nm以降のプロセスを用いたハイエンド設計向けて開発。ワイアレス、グラフィックス、STBなどのアプリケーションをターゲットに今年の年末より一般リリースを開始する予定。ベースとなっている「Pinnacle」は既に日本企業6社を含む大手半導体メーカーのTOP20の殆どが採用しているという。
※Sierra Design Automation社 http://www.sierra-da.com
2006.07.31
2006年7月24日?28日の5日間、カルフォルニア州サンフランシスコのMoscone Centerにて「第43回Design Automation Conference」（DAC）が開催された。
今回のDACで最も熱かったのは、「ESL（Electronic System Level）」分野の話題で、会期中に行われた計62のセッションのうち、16セッションはESLに関連した内容のものであった。
ESLに関連したセッション、パネルディスカッション、EDAベンカのミーティングは、見渡した限りどこも多数の参加者が詰め掛ける盛況ぶりで、初日のチュートリアル「ESL Design Methodology Using SystemC」は、SystemC2.2リリース直後のタイミングという事もあり日本からの参加者も目立った。
また、「VCはEDAを見放した」と関係者の間でも話題なった、初日のJoe Costello氏（元ケイデンスCEO）のキーノートスピーチでは、今後のEDA業界の可能性の一つとして「ハードとソフトの融合」＝ESL分野の重要性が示唆されたほか、ガートナー社の著名なEDAアナリストGary Smith氏は、パネルセッションにて組み込みソフト開発者をターゲットとしたESLツールの大きな可能性について触れた。
DFMとLowPower（低消費電力化）関連は、ESLに次ぐ大きな話題として合わせて20以上の関連セッションが行われ、中でもリーク電流の解析・最適化を中心とした低消費電力化に関する内容が多く見られた。
また、展示エリアでの製品展示においてもDFMとLowPowerというキーワードは至るところで見られ、今年初出展の44社のうち17社はDFM及びLowPower関連のソリューションを提供する企業。会場全体でも半数以上のEDAベンダは、ESL、DFM、Power関連のどれかという印象が強かった。
展示されていた製品を見ると、当然ながらESL関連のツールはRTLよりも上流工程、DFM関連のツールは配線以下のバックエンド工程と適用工程を明確に区別する事ができるが、LowPower関連のツールに関しては下流工程向けのソリューションに限らず、上流工程向けの消費電力対策ソリューションも出てきており、VaST Systems、Atrenta、Sequence Design、などがLowPowerをキーワードとした製品展示を行っていた。
立ち見客の出る盛況ぶり。日本からもディークルーテクノロジー社の菊田 和義氏がパネリストとして参加していた。
2006.07.31
英Tenison Design Automation社は、DACの出展者ブースにて新製品「VTRAC」を展示していた。
「VTRAC」は同社製品「VTOC」のオプション製品で今月10日に製品リリースが発表されたばかり。
プレスリリース：http://www.tenison.com/press/071006.pdf（英文）
「VTRAC」の内部にはTLMレベルのトランザクタがIPとして含まれており、「VTRAC」を用いることで従来「VTOC」が可能としていたRTLからのCycleレベルCモデルの生成に加え、SystemCのTLMモデルも扱うことができるようになる。
これにより、これまではピンレベルのみの対応となっていた「VTOC」をトランザクションレベルまで引き上げて用いる事ができるようになり、SystemCの環境での利用に加え、インテグレーションが進められているARM社の「RealView」やコーウェア社の「Platform Architect」といったサードパーティ環境の上でもプラグインで使用可能になるという。
※Tenison Design Automation社 http://www.tenison.com
※Tenison社の製品は、国内ではコーウェア株式会社が販売代理店として取り扱っている。
コーウェア株式会社 http://www.coware.co.jp
2006.07.31
米Oasis Tooling社は、今回がDAC初出展の新興EDAベンダ。
同社のブースでは、GDS-IIに取って変わると言われている新たなデータフォーマット「OASIS」のEDAツール向けC++APIが展示されていた。
Oasis Tooling社の会社設立は2004年の8月で、社歴は短いながらも既に東芝など日本の大手IDMやマスクショップへの製品出荷実績を持ち、ソニーのプレイステーション3の開発にも利用されたという話を耳にした。
※同社の日本代理店は未だ存在せず、製品の提供は同社からの直販のみとなっている。
※Oasis Tooling社 http://www.oasistooling.com
2006.07.31
米Blaze DFM社は、展示ブースにて電気的なYelid最適化を行うDFMツール「BLAZE MO」を展示していた。
同社は2004年10月に設立された新興EDAベンダで、今回が2度目のDAC出展。CEOは元Forte Design SystemsのCEO Jacob Jacobsson氏が努めている。
「BLAZE MO」は、一般的にDFMと呼ばれるプロセスの歩留まり向上を目指すツールではなく、デザイン完了後のGDSデータに対し、インバータのゲート長を延ばす事によってリーク電流の削減を狙うもの。
ツール内部の解析エンジンによって、どの程度ゲート長を延ばす事が可能かを解析し、その結果をサードパーティ製OPCツールへと渡す。
同社スタッフの話によると、先日発表されたQualcomm社における事例では、「BLAZE MO」によってリーク電流を28％削減することに成功。また、台湾TSMC社との協業により、TSMCの顧客に向けた評価サポートなどが開始される予定との事。
更に同社は、メタルフィル関連のDFMツールの開発を水面下で進めており、既にベータ版が完成。年内の製品出荷を目指しているという。
尚、同社の日本代理店は未だ存在せず、日本企業への導入実績も未だ無い。
※Blaze DFM社 http://www.blaze-dfm.com
2006.07.31
米Rio Design Automation社は、今年が初のDAC出展となる新興EDAベンダ。
同社のブースでは、パッケージ考慮のLSI設計ツール「RioMagic」が初披露されていた。
「RioMagic」は、LSIパッケージのエスケープ・ルーティングや寄生を考慮しながら、チップ内部のI/O配置などを最適化する、チップ設計とパッケージ設計の橋渡し的な役割を果たすツールで、パッケージコストやダイサイズの改善に貢献する。
同社は2005年10月に設立したばかりのベンチャー企業で、今年に入って製品の正式出荷が開始されたばかり。しかし、既に北米で5社の顧客を持つほか、製品をマグマ社にOEM供給している。
今回のDAC出展を機に、日本国内へ向けた販売窓口も整えられ、これから日本顧客における製品評価が開始される予定だという。
関連ニュース：「米Rio Design、パッケージ考慮のLSI設計ツール「RioMagic」をバージョンアップ」
https://www.eda-express.com/news/?m=p&idno=517
※Rio Design Automation社 http://www.rio-da.com
2006.07.31
米Tharas Systemsは、独自プロセッサ方式のハードウェア・アクセラレータ「Hammer」の最新製品を展示していた。
「Hammer」は、プロセッサベースのアクセラレータで、RTLコードをコンパイルし、プロセッサの命令にマッピングしてシミュレーションを行う方式を取る。
何よりもその検証速度の速さと対応可能なデザイン規模が「Hammer」の売りで、展示されていた「HammerSX」を4台繋げたシステムでは、1Mゲートのデザインを約40秒、30?50Mゲートのデザインを約1時間、最大64Mゲートのデザインに対応できるとしている。
ここ最近のトピックスとしては、SystemVerilogに対応しSystemVerilog?DPIを用いた協調シミュレーションや、SystemVerilogアサーションの利用が可能となった他、4値対応、マルチユーザ対応も済ませ、「HammerMX」では最大8ユーザのアクセスが可能となったとの事。また、これまで不可能としていたアクセラレータ内部でのクロック生成や、ビヘイビア記述の入力にも対応したとしている。
ここのところユーザの引き合いも順調に増えているとの事で、ブースも活況の様子だった。
尚、話によると同社は既にATI社、Cisco社、RMI社ほか、北米大手4社を顧客としており、最新の顧客例では製品導入後、システムの設営からRTLコードのコンパイルまで僅か１週間で完了する事ができたという。
※株式会社日本サラス http://www.tharas.com/contact/
2006.07.31
米Summit Design社の展示ブースでは、注目の集まるESL分野の製品展示をはじめ、SystemCに関連する様々な話題が提供されていた。
まず、先頃発表されたばかりのSystemC統合設計環境「Vista 2006.1」のデモがブース内スイートで披露され、IEEE1666、Eclipseインタフェース、Windows環境のサポートをはじめ、TLM関連の各デバッグ機能の拡張の詳細が明らかにされた。
また、同じく先日発表されたばかりのSONICS社との協業に絡み、SONICS社のSMART Interconnect SystemCモデルの提供に関するプレゼンもブース内のステージで行われていた。
その他、サードパーティーツールとの連携例として、米Actis Design社のSystemC ルール・チェッカ「AccurateC」と「Vista」の連携デモが実演されていた。
更に、ブース内スイートではミニセミナーと称した１時間程度のSystemCの言語や利用方法に関するセミナーが行われていたほか、2日目には「Putting ESL to Work: Successful IP Selection&knm Integration&knm and Interoperability for Effective ESL Design」というタイトルの無料パネルセッションを、Forte Design Systems、Sonics、IBM、MIPS Technologies、Tensilica の5社を交えて開催。かなりの参加者が集まっていた。
関連プレスリリース：
http://www.summit-japan.com/press/20060719SonicsSummit_J.pdf
http://www.summit-japan.com/press/20060718Vista20061_J.pdf
※サミット・デザイン・ジャパン株式会社
http://www.summit-japan.com
2006.07.31
米Vast Systems Technology社は、発表したばかりのバーチャル・プロトタイピングツールの最新版「CoMET6」を展示していた。
「CoMET6」は未だベータ版扱いとされているが、早期ユーザは既に評価を進めているとの事で、製品の正式リリースは2006年Q3としている。
今回のバージョンアップでは、様々な機能追加・強化が施されており、主な点として展示ブースで聞いた内容は下記の通り。
■EclipseおよびLinux対応
■これまで別ツールとして連動していなかった「Virtual Platform Editor」のプラグイン
■IEEE1666/SystemC2.1対応
■OCP-IP TL2対応
■ARM社 RealView環境とのインテグレーション
■Power解析機能の追加
■オプション製品「ペリフェラル・デバイス・ビルダー」の追加
※SystemCのペリフェラル・モデルを自動生成可能
Vast社は、上記のComet6の新機能の中でも特にPower解析機能の有能性を強調しており、DAC初日にはハンズオン・チュートリアルとして、バーチャルプロトタイピングを用いた、低消費電力化に向けたアーキテクチャの最適化手法に関するチュートリアルを開催していた。
※Vast Systems Technology社
http://www.vastsystems.com
※Vast社製品の日本販売代理店 株式会社ガイア・システム・ソリューション
http://www.gaiaweb.co.jp
2006.07.31
米Ansoft社の展示ブースでは、同社の主力製品である「Ansoft Designer」および「NEXXIM」の最新版が展示されていた。
大規模デザインにも対応可能な高精度回路シミュレータ「NEXXIM」は、先頃、米Novas社のデバッグ環境「Verdi」とのインテグレーションが発表されたばかりで、「Verdi」の強力なポストプロセッシング能力を用いて、「NEXXIM」の回路シミュレーション結果を「Verdi」上でデバッグする事ができるようになった。
このNovas社との連携は、Ansoftの日本ユーザからのリクエストによるもので、具体的には「NEXXIM」の回路シミュレーション結果を、Novas社のFast Signal Database(FSDB)フォーマットで出力することが可能となるという。
関連プレスリリース：
http://www.ansoft.co.jp/frame.asp?tm=20060731214402
※アンソフト・ジャパン株式会社
http://www.ansoft.co.jp
※Novas社製品の日本販売代理店 ノバフロー株式会社
http://www.novaflow.co.jp
2006.07.31
米Catalytic社は、今回のDACが初出展となる新興EDAベンダ。
同社のソリューションは、MATLABからのアルゴリズムインプリメンテーションの容易化及び高速化を目指すもので、MATLABシミュレーションを加速する「Catalytic RMS」とMATLABのM-FileからターゲットDSP向けのCコードを自動生成する「Catalytic MCS family」の2種類の製品を提供している。
現在のところ日本における販売代理店は存在していないが、間もなく9月に某社と代理店契約を結ぶ予定。既に北米、ヨーローッパ、中国、合わせて20社ほどの顧客があり、出荷したシート数は50を超えているとの事。
また、MATLABからメンター・グラフィックス社の動作合成ツール「CatapultC Synthesis」へダイレクトに繋げる別製品の開発を完了しており、間もなく8月に新製品としてリリースする予定だという。
同社はブース展示は行わず、スイートのみで顧客への対応を行っていた。
※Catalytic社 http://www.catalyticinc.com
2006.07.20
2006年7月12日、C言語からの合成ツールを中心としたESL設計ソリューションを提供する、英セロックシカ社は、台湾のChunghwa Picture Tubes社（以下CPT社）とESL設計ソリューションの利用契約を結んだことを発表した。
この契約によってCPT社は、 量産向けHDTVと先端ディスプレイ技術の開発にセロックシカのソリューションを利用するという。
プレスリリース：http://www.celoxica.co.jp/corporate/pressreleases/show_release.asp?DocumentID=460
CPT社は、1971年に設立された台湾企業で、ディスプレイ技術の開発を中心にHDTVなどの製品開発も手掛けている。
今回の契約によってCPT社は大きく以下3つの製品群が使用可能となり、これらを用いてHDTVのディスプレイ機能の実装設計を進めていくとしている。
◆C言語からの合成ツール「DK Design Suite」
◆ビデオ／画像IPライブラリ「PixelStreams」
◆開発用FPGAボード「RC Series」
契約にあたりCPT社は、セロックシカのソリューションをHDTV背面投影を改良する実設計プロジェクトを利用して評価。
「DK Design Suite」とHDTV開発キットに含まれる「PixelStreams」IPライブラリを用いる事で、「RC340」開発ボード上に短期間でハードウェアをに実装することができたという。
※セロックシカのESL設計ソリューションに関する詳細は、日本セロックシカ株式会社までお問い合わせ下さい。
http://www.celoxica.co.jp
2006.07.19
2006年7月13日、ケイデンスは、テスト設計ツール「Cadence Encounter Test」の新しいテスト・データ圧縮機能と故障診断機能を発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-07-13.html
「Encounter Test」は、IBM社のテスト技術をベースとしたRTLからシリコンまでをカバーするテストおよびテスト容易化設計環境で、既に10000を超えるチップで実績を上げている。
新しい「Encounter Test」は、新たなデータ圧縮技術により、スキャン入力側にXOR ファンアウトを、スキャン出力側にx-stateマスク機能付のXORコンパクション部分を持つような、XORベースのテスト・データ圧縮に対応可能となった事に加え、故障診断機能を拡張し、ロジックの故障追跡だけでなく、歩留まり低下の原因となっているフィジカル上の問題の追跡も可能となった。
「Encounter Test」これら新機能の追加により、高いテスト・カバレッジと低いテスト・コストを実現。フィジカル上の問題の故障分析に関する工数を大幅に削減することができるという。
尚、「Encounter Test」の新しい圧縮機能は、複数のベンダーによって提供されているATPGおよび故障診断用ツール間の相互運用を可能としており、故障診断フローへの単一のパスを提供。その機能と運用における利便性が評価され、Test & Measurement World 2005 にて「Best in Test Award」を受賞している。
※「Cadence Encounter Test」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2006.07.18
2006年7月13日、メンター・グラフィックスは、自動的にマルチビア・パターンを作成、変更し、高電流配線をサポートする新技術を含んだ新しいPCBシステム設計ソリューションを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060713.html
メンターのPCBシステム設計ソリューションは、PCB設計の統合環境「Board Sation」と大規模チーム設計のための設計環境「Expedition Enterprise」を中心に構成されており、システムの性能解析、最適化、FPGAとPCB設計の統合機能などが含まれている。
今回新たに追加された新機能は、これまで設計者の手作業によって行われていた「高電流ネットに対する複数ビアの配置」を自動化するもので、MVO（Multiple-Via-Objects）の作成および変更の自動化によって、複数レイヤ間インターコネクト内の電流の流れを促進することができる。
自動作成されるMVOは、予め決められたパターンで配置することが可能で、標準的なスルーホール方式とHDI／マイクロビア・ビルドアップ方式の両方の製造方式をサポートしている。
この自動化機能によって、数日あるいは数週間といった単位で設計期間を短縮することができ、小型エレクトロニクス製品設計での電源、グラウンド配線の実装において生産性の大幅な向上が可能になるという。
※メンターのPCBシステム設計ソリューションに関する詳細は、メンター・グラフィックス・ジャパン株式会社までお問い合わせ下さい。
http://www.mentorg.co.jp
2006.07.13
2006年7月11日、ケイデンスは、沖電気工業がフォーマル・アサーション・ベース(ABV)の検証作業向けに、ケイデンスの「Incisive Formal Verifier」を標準採用したことを発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-07-11.html
ケイデンスの「Incisive Formal Verifier」は、設計の初期段階からアサーションベースの機能検証を行うことができるフォーマル検証ツールで、ケイデンスの「Incisive機能検証プラットフォーム」の中核をなす製品。PSL(IEEE 1850)やSVA(IEEE 1800)等の標準言語およびAccelleraのOpen Verification Libraryにも広く対応しており、検証フローを問わず導入が容易で、低コストで機能バグの早期検出を実現することができる。
発表によると沖電気は、VoIP LSI商品全般に使用されるDSPコアなどの検証に「Incisive Formal Verifier」を使用。テストベンチを用いたシミュレーションを行う数ヶ月も前から機能検証を開始することで、設計上のバグの早い段階で発見し、商品の開発スケジュールおよび全体的な品質の改善を実現したという。
※「Incisive Formal Verifier」に関する詳細は、ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※沖電気工業株式会社
http://www.oki.com/jp/
2006.07.12
2006年7月7日、SystemC統合開発環境を中心とした各種ESLソリューションを手掛ける、米サミット・デザイン社は、システム・レベル設計におけるIPの相互運用性の問題に対応するために、IPイニシアティブをスタートさせた事を発表した。
プレスリリース：http://www.summit-japan.com/press/
サミットのIPイニシアティブは、これまでユーザ側が対処していた、IPベンダの高位モデルを利用する際の問題をIPの供給側で事前に解消し、より効率的なIP利用の実現を目的としたもので、発表された主な活動は大きく2つ。
１．IPベンダ各社と協力して合同で事前テストを行い、相互運用可能なIPのSystemC TLM（トランザクション・レベル・モデル）ライブラリを定義・供給する。
２．これらのIPモデルをシステム・レベルでのデザイン解析、デバッグ、アーキテクチャ探索、パフォーマンス解析向けに用意する。
このIPイニシアティブに関する詳細は、7月24日からサンフランシスコで開催される第43回DACにて発表されるほか、サミット主催のDAC ESL技術シンポジウム「ESLの導入：効果的なESL設計のためのIP選択、インテグレーション、相互運用化を成功させるには」にて説明される予定。
※IPイニシアティブ及びDACでのシンポジウムに関する詳細は、サミット・デザイン・ジャパン株式会社までお問い合わせ下さい。
http://www.summit-japan.com
2006.07.11
2006年7月10日、メンター・グラフィックスは、90nm以降のプロセステクノロジとDFMに対応する次世代のDRCツール「Calibre nmDRC」のリリースを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060710.html
「Calibre nmDRC」の最大の特徴は、超高速なデータ処理能力で、オペレーションとデータ処理を事前にスケジューリングする「Hyperscalling」という独自機能によって、マルチCPU処理を行うと同時にCPUの稼働率を最大限引き上げる事ができる。これにより、これまで一晩かかるのは当たり前であったDRCチェックを僅か2?3時間というレベルで終わらせる事が可能となる。
メンターによると、既に製品評価を行った会社は計24社にのぼり、発表されたベンチマーク結果によると、GDSデータ10GB以上のデザインでも概ね2時間代で処理を完了しており、中には20GB近いデータを100個のCPUで2時間以内で処理を終えたという例もある。
当然ながら、デザインの中身によって分散処理のパーテショニングのし易さが変わり、使用するCPUの数にもよって処理時間は変化するが、設計データの大きさと処理時間は比例する訳ではなく、例えば32個のCPUで分散処理を行った場合それにかかった処理時間は、8.2GBのデータで約2時間40分、16.6GBのデータで3時間10分というデータもあり、このところ開発現場で浸透しつつある一般的なデュアルコアマシンでもかなりの処理速度を出せるという。
また、その他「Calibre nmDRC」には、デザイン全体のDRCチェックの終了を待つ事無くエラー箇所をデバッグできる「DRV機能」や、エラー修正を行った関連箇所のみのDRCチェックを行う「インクリメンタルDRC機能」といった検証を効率化する新機能が備えられ、ルールファイルを記述量を従来の数分の1程度に減らし、デバッグ効率を上げる「TVF」と呼ばれるSVRFに代わる言語も提供されるほか、歩留まりに対する指標を示す解析機能が統合され、歩留まりを考慮したレイアウトのトレードオフも可能。
更には、データベースに対するダイレクトアクセス機能によって、データベースやレイアウトツールを選ばず利用でき、既存の「Calibre」ユーザであれば、バージョンアップを行うだけでこれまでの環境を変えずにすぐに利用することができる。
これら数々の新機能によって「Calibre nmDRC」は、ランタイム時間だけではなくDRCサイクル全体の大幅なTAT短縮を実現可能で、世界各地で相当な興味を持って注目されているという。
※「Calibre nmDRC」に関する詳細は、メンター・グラフィックス・ジャパン株式会社までお問い合わせ下さい。
http://www.mentorg.co.jp
2006.07.11
2006年7月24日より、米国サンフランシスコで開催される第43回DAC（Design Automation Conference）の出展企業数は計252社で、そのうち今年が初出展となる企業は44社で全体の17％を占めた。
例年DACでは、多数のベンチャー企業が初出展を果たしているが、生き残りの難しいEDA業界において、2年連続してDACへの出展を成し遂げる企業は3分の1以下とも言われている。
今年初出展の44社はこの先の1年間、どのように成長していくのだろうか。
尚、日本からは下記5社が出展予定。
NECシステムテクノロジー株式会社：C言語設計環境「CyberWorkBench」
http://www.necst.co.jp
TOOL株式会社：レイアウトビューワ「LAVIS」
http://www.tool.co.jp
株式会社インターデザイン・テクノロジー：協調検証環境「FastVeri」
http://www.interdesigntech.co.jp
株式会社エスケーエレクトニクス：エミュレーションシステム「Accverinos」
http://www.accverinos.jp
株式会社NEC情報システムズ：LSIパッケージ見積「GENISSNX」
http://www.nis.co.jp
◆今年がDAC初出展となる企業は以下の通り。
Advanced Circuit Engineers
Algotronix
Altos Design Automation
ArchPro Design Automation
Barth Electronics
Catalytic
CebaTech
Certess
Certicom
Coupling Wave Solutions
Fenix Design Automation
Formal Sciences
Fortelink
Helic
Imperas
InfiniScale
Ingot Systems
Innovative Silicon
The Institution of Engineering and Technology
Invarium
Liga Systems
Lizotech
Lynguen
Magwel NV
Malico
National Instruments
NSCore
Oasis Tooling
OneSpin Solutions
Perfectus Technology
Polyscale Computing
Rio Design Automation
Semifore
Silistix
SimPlus Verification Ltd.
Solido Design Automation Inc.
SPACE Codesign
SynCira
Takumi Technology
TurboTools
Tuscany Design Automation
UniqueICs
Uniquify
Western Scientific
※第43回DAC公式サイト
http://www.dac.com/
2006.07.05
2006年6月28日、シノプシスは、次世代のトランジスタレベル・スタティックタイミング解析ソリューション「NanoTime」を発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2006/20060628.html
「NanoTime」は、既存の製品「PathMill」の後継にあたるトランジスタ精度のスタティックタイミング解析ツールで、タイミングとシグナルインテグリティのコンカレントな解析に対応。優れた解析実行速度と解析容量により、百万トランジスタ以上の大規模回路でも一晩で解析を実行可能で、組み込まれているNanoSimテクノロジによって、シリコン精度の解析を実現する。
※NanoSim：シノプシス社の高速フルチップ回路シミュレータ
また、「NanoTime」は、ゲートレベル・スタティックタイミング解析ソリューション「PrimeTime」とシームレスに実行できるため、ゲートレベルとトランジスタレベルのブロックが混在するチップ全体を解析することもできる。
発表によると、既にARM社では「NanoTime」を90nm設計フローにを組み込んで活用中。同社は、これまで過去10年以上「PathMill」使い続けてきたユーザであるという。
※「NanoTime」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2006.07.03
2006年6月28日、WindowsベースのPCBおよびFPGA設計環境を手掛ける、豪アルティウム・リミテッド社は、アナログ・デバイスの大手米ナショナルセミコンダクター社が「Altium Designer」を社内の標準ツールとして採用した事を発表した。
プレスリリース：http://www.altium.com/files/corp/media/pdfs/20060628NSMselectsAD.pdf（英文）
ナショナル社は、アルティウムのPCB/FPGA統合設計環境「Altium Designer」をパワーマネンジメント分野のデバイスやサブシステム、アナログベースの半導体製品などの設計に適用。社内のボードシステムレベルのエンジニアに利用されるほか、フィールドアプリケーションエンジニアによって、カスタマーサポートにおけるデモ用ツールとしても利用される。
発表によると、ナショナル社は、開発環境の標準化にあたり複数のツールを評価し、柔軟性と使い易さ、ユニバーサルな変換能力に優れた「Altium Designer」の採用を決定。同社の専用ツール「WEBENCH」と「Altium Designer」のシナジー効果にも期待を寄せているという。
※「Altium Desinger」に関する詳細は、アルティム ジャパン株式会社までお問い合わせ下さい。
http://www.altium.co.jp
※ナショナルセミコンダクタージャパン株式会社
http://www.national.com/JPN/
2006.06.30
2006年6月28日、ケイデンスは、スペース・ベース・アルゴリズムを採用した、フルチップおよびブロック設計対応の次世代配線ツール「Cadence Precision Router」を発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-06-28.html
「Cadence Precision Router」の最大の特徴は、3D、スペース・ベースのモデリング手法を採用している点で、これによりデバイスの真の形状を解析して物理的なスペースを認識することが可能。シェープ・ベースの手法よりも高精度で厳密、かつ柔軟にインターコネクト情報を取り扱い、設計プロセスの当初から最先端の製造プロセスと設計の制約をモデル化することができる。
「Cadence Precision Router」は、Virtuoso custom design platformとシームレスに動作し、最先端のミックス・シグナル、アナログ、カスタム・デジタル設計に対応。特に高性能なブロック設計やフルチップ設計に適していて、ミックス・シグナル設計の配線、インクリメンタルな電気的解析、DFM（Design for Manufacturing）及びDFY(Design for Yield)向けの最適化機能も装備している。
発表によると、IBM社は既にこの「Cadence Precision Router」を65および45ナノメーター・プロセスによるマイクロ・プロセッサの設計向けに採用し、デバイスのテープアウトに成功しているという。
※「Cadence Precision Router」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
2006.06.28
2006年6月23日、EDA業界初のMulti-Voltage RTLシミュレータをを手掛ける、米アーチプロ・デザイン・オートメーション社は、インドのバンガロールに新たにR&Dセンターを開設した事を発表した。
アーチプロ社は元々バンガロールに研究開発拠点を置いており、昨年発表された業界初のMulti-Voltage RTLシミュレータ「MVSIM」は、そこで開発された製品。
同社は今後インドにおける活動を活発化させ、新たに開設したR&Dセンターを開発・サポートの拠点として向こう1年間で拡大し、世界の顧客にアプローチできる体制を作り上げていく予定だという。
※関連ニュース「Multi-Voltage RTLシミュレータの米ArchProが新たに450万ドルを調達」
https://www.eda-express.com/news/?m=p&idno=506
※アーチプロ・デザイン・オートメーション社（日本語サイト）
http://www.archpro-da.com/jp/
2006.06.28
2006年6月27日、コンフィギュラブル・プロセッサの大手米テンシリカ社は、同社の「Xtensa HiFi 2オーディオ・エンジン」
が、米NVIDIA社の製品に採用された事を発表した。
プレスリリース：http://www.tensilica.com/news_events/pr_2006_06_27.htm（英文）
発表によると、米NVIDIA社は、最近発表した携帯電話向けのメディア・プロセッサ「GoForce 5500 ハンドヘルド GPU（Graphics
Processing Unit）」の高音質24ビット・オーディオ処理に、テンシリカの「Xtensa HiFi 2オーディオ・エンジン」を使用。
採用にあたっては、高品質なオーディオ機能とバッテリ寿命を延ばす低消費電力性を評価したとしている。
「Xtensa HiFi 2オーディオ・エンジン」は、テンシリカのコンフィギュラブル・プロセッサ「XtensaLX」向けのアドオン・パッケージで、コンシューマ用オーディオ機能向けに性能・消費電力などが最適化されており、オーディオ機能を必要とする各種機器用SoCの迅速な設計を可能とする。
「Xtensa HiFi 2オーディオ・エンジン」を用いたNVIDIAのGoForce 5500 ハンドヘルド GPU を搭載した携帯電話は、2006年の年末商戦前に主要なハンドセット・メーカーから出荷される予定だという。
※「Xtensa HiFi 2オーディオ・エンジン」に関する詳細は、テンシリカ株式会社にお問い合わせ下さい。
http://www.tensilica.co.jp
※NVIDIA社
http://jp.nvidia.com
2006.06.28
2006年6月28日、メンター・グラフィックスは、同社の「Nucleus PLUS」リアルタイム･オペレーティングシステムが、米テンシリカ社のダイヤモンド・スタンダード・プロセッサ・コア全てをサポートすることを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060628.html
メンターの「Nucleus PLUS」は、柔軟なスケーラビリティと小さなメモリフットプリントを備えるロイヤリティ不要のRTOSで、家庭用電化製品やネットワーク管理システムなどの広範なアプリケーション開発で幅広く使用されており、既にテンシリカのコンフィギュラブル・プロセッサ「Xtensa」のユーザから高い評価を得ているという。
Nucleus RTOS製品シリーズは、ネットワーキング、USB、グラフィックスおよびファイルシステム・ライブラリなどの包括的なミドルウェア製品ラインから構成されており、今回、新たにダイヤモンド・スタンダード・プロセッサ全6種のコア全てをサポートすることにより、ポータブルデバイスを構築する組込み開発者など、同コアを使用する組込み開発者に最適なソフトウェア開発環境を提供できるようになる。
※「Nucleus PLUS」に関する詳細は、メンター・グラフィックス・ジャパン株式会社までお問い合わせ下さい。
http://www.mentorg.co.jp
※テンシリカ株式会社
http://www.tensilica.co.jp
2006.06.28
2006年6月28日、リードエグジビジョンジャパン株式会社が主催する「第9回組み込みシステム開発技術展（ESEC）」が東京ビッグサイトで開幕した。
ESEC公式サイト：http://www.esec.jp/ESEC/
同展示会は、組み込み開発関連の国内最大の展示会として、計450以上の企業・団体が出展。6月28日?30日までの3日間で、併設される各展示会も含め計75000人の来場者が見込まれている。
展示会初日の今日は、ESECで恒例となったLSI・オブ・ザ・イヤー受賞製品が発表された。
2006年度の設計環境・開発ツール部門の受賞製品は以下の通り。
■グランプリ：Graph‐Based FPGA フィジカルシンセシス「Synplify Premier」
シンプリシティ株式会社
http://www.synplicity.jp
■準グランプリ：半導体ソリューションプラットフォーム「platformOViA」
NECエレクトロニクス株式会社
http://www.necel.com
■優秀賞：SystemC統合開発環境「Vista SystemC IDE」
サミット・デザイン・ジャパン株式会社
http://www.summit-japan.com
■優秀賞：ハイエンド設計向け論理合成ツール「Encounter RTL Compiler GXL」
日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
■優秀賞：高速レイアウト検証ツール「Quartz DRC」
マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
※LSIオブ・ザ・イヤーに関する詳細はこちら。
http://www.esec.jp/ESEC/jp/exhibit/lsi.phtml
2006.06.28
2006年6月27日、ケイデンスとARMは、ARMプロセッサ・ベースデザインの検証キット「Cadence Functional
Verification Kit」を発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-06-27-1.html
ARM向け「Cadence Functional Verification Kit」は、ARMプロセッサを用いたデザインの検証収束を加速させるもので、ハードウェアとソフトウェアの双方を対象としたアーキテクチャ検証からシステム検証までの検証プロセスを網羅しており、ケイデンスの「Incisive Plan-to-Closureメソドロジ」に統合されている。
この検証キットを使用することによって、設計者は、検証効率、検証品質、検証の予測可能性を向上させる事が可能で、複雑なARMベースデザインの検証を大幅に簡素化することができるようになる。
ARM向け「Cadence Functional Verification Kit」に含まれるものは以下の通り。
■Incisive platformを用いた、ブロック、チップ、システム・レベルのフローおよびARMプロセッサ・ベースの設計向けに最適化されたメソドロジ
■メソドロジ適用のためのコンサルティング(applicability consulting)
■ARM926プロセッサ・ベースのリファレンスデザイン
■ARMテクノロジにおいて認証されたAMBAメソドロジ・ベースの検証IP(VIP)
この検証キットの中核をなすのは、AMBA 3 AXIおよびAMBA 2 AHBに準拠した検証IP(VIP)で、これには再利用可能な検証プラン、AMBAに準拠したメトリクス、先端的なテストベンチ、フォーマル解析やシミュレータ・アクセラレータでも使用可能なプロトコル・アサーション、シミュレータ・アクセラレータ向けのトランザクタ、cycle-callableなARMプロセッサ用モデル、ARMエミュレーション・ロジック・タイルが含まれてる。
※ARM向け「Cadence Functional Verification Kit」に関する詳細は、日本ケイデンス・デザイン・システムズ社またはアーム株式会社にお問い合わせ下さい。
http://www.cadence.co.jp（日本ケイデンス）
http://www.jp.arm.com（アーム）
2006.06.28
2006年6月28日、組み込みシステムやLSIの開発を手掛ける、株式会社ロジック・リサーチは、μITRON4.0仕様に準拠したTOPPERS/JSPのPowerPCサポート開始を発表した。
プレスリリース：http://www.logic-research.co.jp/pr/pr2006062801.html
本日より東京ビックサイトで開催される「第9回組込みシステム開発技術展」のアヴネットジャパン/ザイリンクス・ブースにて、PowerPCが搭載されたザイリンクス製評価ボードML403上で動作するTOPPERS/JSPを展示する。
また、ロジック・リサーチでは、評価ボードML403上でTOPPERS/JSPを利用するためのチュートリアルを用意。本日より資料をEDA Expressにて公開している。
※TOPPERS/JSPカーネル for ML403 チュートリアル
https://www.eda-express.com/topics/?m=p&idno=29
TOPPERS(Toyohashi OPen Platform for Embedded Real-time Systems)プロジェクトとは、ITRON仕様の技術開発成果を出発点として、組込みシステム構築の基盤となる各種のソフトウェアを開発し、良質なオープンソースソフトウェアとして公開することで、組込みシステム技術と産業の振興を図ることを目的としたプロジェクト。
また、教育コースや教材の開発と、それを用いた教育の場を提供するなどの活動を通じて、組込みシステム技術者の育成に貢献することも目的としている。
TOPPERS/JSPカーネルの主な特長は次の通り。
* 読みやすく改造しやすいソースコード
* 他のターゲットへのポーティングが容易な構造
* 高い実行性能と小さいRAM使用量
* Linux上およびWindows上でのシミュレーション環境
* 開発環境まで含めてフリーソフトウェアのみで構築可能
※TOPPERS/JSPのPowerPCサポートに関する詳細は、株式会社ロジック・リサーチにお問い合わせ下さい。
http://www.logic-research.co.jp
2006.06.27
2006年6月23日、マグマ・デザイン・オートメーション社は、DFM考慮の配線ツールを手掛ける米Pyxis Technology社が、同社の内製エクストラクタのキャパシタンス・ルール生成および検証のために、マグマ社の3D寄生エクストラクタ、フィールド・ソルバ「QuickCap NX」を利用したことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006062201.htm
Pyxis社は、社内で同社の2.5Dエクストラクタ用キャパシタンス・ルール・テーブルを作成し、この抽出結果を検証し、同社のエクストラクタが90nm、65nmどちらのプロセス技術に対しても適格化するように、「QuickCap NX」を使用。検証精度の高さに加え、業界標準ツールとしてユーザに認められていることから、「QuickCap NX」を選択したとしている。
尚、Pyxis社は、2006年6月26日に２度目の増資完了を発表。新たに920万ドルの資金を調達したことを明らかにしている。
プレスリリース：http://www.pyxistech.com/press_release_6.pdf（英文）
※「QuickCap NX」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※Pyxis Technology
http://www.pyxistech.com
