NEWS
2006.09.13
プレスリリース：http://actel.com/intl/japan/company/press/2006pr/0912_IGLOO.htm
「アクテルIGLOO」ファミリは、1.2 V対応のフラッシュベースFPGAで携帯機器向けの低消費電力製品として、スタティック電力は競合製品の4分の1に相当する5?Wと非常に小さく、電池寿命は携帯機器向けの中で代表的なPLDと比べ5倍以上も長い。
また、Flash*Freezeモードや、低電力アクティブ・モード、スリープ･モードと言った、電力消費を最適化するための様々な電力モードを備えており、Flash*Freezeモードでは、デバイスI/Oはトライステート状態になりSRAMおよびレジスタのコンテンツを保ちつつ電力を節約。低電力アクティブ･モードでは、システムが低電力モードになるとIGLOOデバイスが直接コントロールし、業界屈指の低電力性能を発揮することが可能。FPGAコアへの電力を切った場合、IGLOOのスリープ･モードで25?W以下まで電力を抑えることができる。
「アクテルIGLOO」ファミリは、既存の「ProASIC3フラッシュFPGA」の特長をベースに開発された製品で、システムゲート数は最大300万、最大616個のユーザーI/O、6個のPLL数、504kbitsのRAMを備えており、動作周波数は最大350MHz。電源投入後即動作やAESベースのセキュアなインシステム・プログラマビリティといったProASIC3フラッシュFPGAの特長はそのまま引き継がれ、民生用と産業用の2種類のグレードが用意されている。
尚、「アクテルIGLOO」ファミリの出荷は2007年第1四半期より開始予定で、現在「ProASIC3」ファミリを利用したプロタイプを入手することが可能。量産価格は米国販売価格で1.50ドル以下からとなっている。また、「アクテルIGLOO」ファミリに最適化された開発環境「Libero IDE」は今月リリースされる予定。
アクテルはこの「アクテルIGLOO」ファミリによって、プログラマブル・ソリューションに対する市場の需要を活性化すると同時に、携帯機器をターゲットにASICやCPLDの代替ソリューションとなる事を狙っているという。
※「アクテルIGLOO」ファミリに関する詳細は、アクテルジャパン株式会社にお問い合わせ下さい。
http://actel.com/intl/japan
2006.09.13
2006年9月13日、ケイデンスは、「Incisive Design Team family」の製品群の一つとして、新たなアクセラレータ・エミュレータ「Xtreme ?システム」を発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-09-13.html
「Xtreme ?システム」は、シミュレーション、アクセラレーション、エミュレーションの機能を提供するFPGAとリコンフィギュラブル・プロセッサをベースとした検証システムで、現行製品である「Xtremeシステム」に機能・性能強化を施した上位製品。シミュレーション速度はシミュレータと比較して10倍から10万倍、対応可能なデザイン規模は最高7200万ゲートと従来の「Xtreme Server」の倍のパフォーマンスとキャパシティを実現している。
機能面では、コンパティビリティ・モードが強化され、「Incisive Design Team Simulator」のエミュレーションが可能となり、シミュレーション用コンパイル・スクリプトに対応。また、新しいコンカレント・モードは、設計者がSCE-MI 1.1インタフェースを使用して、トランザクション・ベースのアクセラレーション環境を実行し、最大のエミュレーション・スピードを得ることを可能にする。
尚、製品のリリースは2006年末より開始される予定で、製品構成は、現行製品と同様にエントリー・レベルの製品「Desktop」シリーズとイン・サーキットのエミュレーション機能を含む「Server」シリーズの2種類がラインナップされており、両製品共に最大12ユーザまでの同時利用をサポートしている。
発表に寄せられたコメントによると、サン・マイクロシステムズ社は、OpenSPARC projectにおいて「Xtreme ?システム」を「Xtreme Server」製品上で使用し2倍の性能を実現。一兆回の検証サイクルを実行して、設計を確定させる前に「Solaris Operating System」の起動を確認することができたという。
※「Xtreme ?システム」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2006.09.12
2006年9月8日、マグマ・デザイン・オートメーションと中国の半導体ファウンダリ大手SMIC社は、マグマの「Blast Power」、「Blast Fusion」、「Blast Create」を柱とするSMIC社の90nm低消費電力プロセス対応の最先端ICインプリメンテーション・リファレンス・フローの出荷を共同発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006090701.htm
発表された「Magma-SMICフロー」は、SMIC社の90nmスタンダード・セル、IOライブラリと「Blast Power」を中心としたマグマのローパワー・シンセシス、マルチVDDデザイン・フローを利用しており、パワー･マネジメントの3つの主要課題であるダイナミック・パワー、リーケイジ・パワー、パワー供給に対応。インプリメンテーション・フローの各段階でパワー関連の対処が可能で、設計者は消費電力を最小限に抑えると同時にTATを削減することができるようになる。
マグマは今年に入り、既に米IBM社、シンガポールChartered社、台湾UMC社向けの90nmプロセス対応のリファレンス・フローを発表している。
※「Magma-SMICリファレンス・フロー」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※SMIC社 http://www.smics.com
2006.09.11
2006年9月1日、世界18都市で開催されるメンター・グラフィックス社のイベント「EDA Tech Forum2006 東京」が東京コンファレンスセンター・品川で開催された。
今年の「EDA Tech Forum2006」では、メンターの他にEDA及びエレクトロニクス関連の計7社が参加して技術セッションや製品展示を実施。1日で約500名の参加者を集め、メンター社製品に関するセッションを中心に計21のテクノロジ・セッションが行われた。
EDACの会長でもあるメンターの会長兼CEO Walden C. Rhines氏のキーノート・スピーチ、中国SMIC社の社長兼CEO Richard Chang氏の特別講演に続いて行われたテクノロジ・セッションでは、ミックスシグナル・シミュレータ「ADVance MS」、SPICEシミュレータ「Eldo」、動作合成ツール「Catapult」、フォーマル検証ツール「0-In」の各製品について、ユーザによる成功事例の発表があった。
事例発表の中で最も参加者が多かったのは、 株式会社日立コミュニケーションテクノロジーによる動作合成ツール「Catapult」のサクセスストーリー。「通信技術におけるC言語からの動作合成による設計事例」と題された発表では、「Catapult」による「FECアルゴリズム」の回路実装に関する詳細が紹介された。
「FEC：順方向誤り訂正（Forward Error Correction）」は、通信向けアプリケーションで用いられるアルゴリズムで、通信関連の製品・ソリューションを手掛ける日立COMでは、需要の多いアルゴリズムの一つ。伝送線路を延ばすために必要な機能である一方、コアとなる機能では無く、複雑な動作がハードウェア化に不向きであったため、これまで回路実装は敬遠されていた。
今回のプロジェクトでは、この「FECアルゴリズム」を短期間で回路実装したいというニーズが発生し、人手設計では工数的に間に合わず、市販のIPではインタフェースの合わせこみなど工数の発生が想定されたため、以前から調査を進めていた動作合成による回路実装に挑戦することになったという。
日立COMでは当初、この「FECアルゴリズム」のハード化をSystemCベースで行う方向で検討を進めていたが、SystemCに不慣れだった上、ANSI-Cからでも品質の高い回路を合成できるという「Catapult」の評判を聞きつけ、手馴れたANSI-Cからの合成に着手。その結果、合成した回路は要求性能であったスループット１を実現。レイテンシ、周波数、回路規模ともに仕様スペック内に収めることができた。
また、保険策として平行して進められていた人手設計による回路と比較すると、「Catapult」で合成した回路のレイテンシと周波数は人手回路とほぼ同等、回路規模は約50％削減、コードの記述量は30分の1程度に抑え、かかった工数は人手によるRTL設計を100とした場合、「Catapult」を用いた動作合成フローは18で、全体の設計工数を5分の1程度に短縮する事に成功した。
発表を行った日立COM、キャリアネットワーク事業部、DA部の阿部氏によると、「Catapult」を使って回路を自動合成して良かった点は大きく2点で、一つは1種類のCコードから様々なアーキテクチャの回路を合成できた点。これによりRAMの仕様変更や、CからRTLへのパラレル処理化（またはその逆）などにも対応することができた。もう一つは、検証時間を大幅に短縮できた点で、20万パターンのテストデータを用いたRTLシミュレーションで40日相当の検証を、Cコードによる検証であれば1時間程度で処理することが可能で、今回のプロジェクトでもCによる検証でRTLシミュレーションでは発見できないバグを発見できたとした。
また阿部氏は、Cコードから動作合成を行う上でのコツとして、Cコードを検証用の1次コードとインプリ用（合成用）の2次コードとに分けて利用する方法を紹介。1次コードは動作合成ツールの制約を考えずにポインタなどを駆使して検証用にコードを高速化し、2次コードは合成向けにツールの制約とハード化を考慮してしっかりと最適化するという2段構えのアプローチで、各フェーズの作業を比較的スムーズに進める事が出来たと語った。
尚、「Catapult」の利用で困った点としては、実装時のタイミング収束（合成設定の周波数と実装時の周波数の誤差）に関する問題と合成結果の解析（遅延パスのRTL修正）以外は、全て既にメンター側で対応済みとの事で、発表の最後には今後に向けたツールへの改善要求と課題・期待して、以下の点が挙げられた。
■インタフェース合成関連の機能強化
?タイムドなI/Fライブラリの拡充
?FIFO以外のI/F合成機能
■階層化合成への対応（デザインの階層を保持した合成）
■コーディング・ガイドラインの策定
?動作合成の結果を左右するCの書き方について
■サードパーティーツールとの親和性向上（論理合成、シミュレータ）
■タイミング見積の精度向上/タイミング収束手法の確立
■制御ロジック設計手法の確立
■CとRTLの等価性検証手法の確立
■動作合成に適した専用のCデバッガがあると嬉しい
※「Catapult」に関する詳細は、メンター・グラフィックス・ジャパン株式会社までお問い合わせ下さい。
http://www.mentorg.co.jp
※株式会社日立コミュニケーションテクノロジー
http://www.hitachi-com.co.jp
2006.09.11
2006年9月7日、ケイデンスは、富士通株式会社が、ケイデンスの論理合成ツール「Encounter RTL Compiler」と最適化メソドロジ・キット「Cadence Optimization Methodology Kit for ARM Processors」を使用して「ARM926EJ-S」および「ARM946E-S」プロセッサの最適化に成功したと発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-09-07.html
ケイデンスのARMコア最適化メソドロジ・キットは、「ARM-ケイデンスEncounterリファレンス・メソドロジ」をベースに構築されるサポート及びサービスのパッケージソリューションで、主に論理合成ツール「RTL Compiler」を用いてARMコアを合成（ハード化）する際の最適化手法を提供するもの。ARMベースのSoC設計者は、このキットによってARMコアのタイミング、消費電力、面積を最適化し、ARMコアのハード化に関する工数の削減を実現できる。
発表によると、富士通は2005年からASIC設計向けの論理合成ツールとしてケイデンスの「RTL Complier」を使用。メモリや最先端ライブラリの多様な組み合わせが用いられる「ARM926EJ-S」、「ARM946E-S」プロセッサの設計で、「RTL Compiler」と「最適化キット」を組み合わせて使用することにより、消費電力、動作速度、チップ・サイズの改善を実現。周波数を最大13.2%改善することができたという。
ケイデンスの「RTL Compiler」は、既にワールドワイドで150社以上の導入実績、250件以上のテープアウト実績を持つ論理合成ツールで、チップ・サイズの削減に劇的な効果を発揮するツールとして市場シェアを拡げている。国内におけるユーザも確実に増えており、これまで単発的に行われていた「RTL Compilerワークショップ」も定期開催のトレーニングとして実施されている。
※「RTL Compiler」、「Cadence Optimization Methodology Kit for ARM Processors」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※アーム株式会社
http://www.jp.arm.com
※富士通株式会社
http://jp.fujitsu.com
2006.09.07
2006年9月6日、アルテラは、FPGAベースのオーディオ・ビデオ開発キット「Stratix II GX エディション」の出荷開始を発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-avdexkit.html
「Stratix II GX エディション」は、低消費電力トランシーバを内蔵するアルテラの最新のFPGA「Stratix II GX」をベースとしたビデオ・オーディオアプリケーションの開発キットで、SMPTE 424M 標準規格を含む新しい3Gbps SDI（シリアル・デジタル・インタフェース）をはじめ、ASI （ Asynchronous Serial Interface ）、SDVI （Digital Video Interface）など多数のビデオ・オーディオ向け標準規格をサポートしている。
SMPTE（全米映画テレビジョン技術者協会：Society of Motion Picture and Television Engineers）の策定するSMPTE 424Mは、現在主に利用されているSMPTE 372と異なるシングル・リンク接続の規格で、ハードウェアの設計を簡素化することができると同時に、設備の複雑さとコストを抑える上でもメリットが大きい。
今回発表された「Stratix II GX エディション」を用いる事で設計者は、HSMPTE 424M 標準規格に準拠するスイッチャ、H.264 エンコーダ、トランスコーダ、IRD（Integrated Receiver Decoders）などの次世代スタジオおよび放送アプリケーションを開発・設計することが可能になる。
尚、「Stratix II GX エディション」は既に出荷が開始されており、各販売代理店を通じて入手する事が可能。米国内での販売価格は4995米ドルとなっている。
※「Stratix II GX エディション」に関する詳細は、下記URLをご参照下さい。
http://www.altera.co .jp /products/devkits/altera/kit-dsp-professional.html
※日本アルテラ株式会社
http://www.altera.co.jp
2006.09.07
2006年8月31日、ザイリンクスは、同社のデザイン解析ツール「PlanAhead」のバージョンアップを発表。最新の65nmFPGA「Virtex-5」をサポートする新バージョン 8.2 をリリースした。
プレスリリース：
http://www.xilinx.co.jp/japan/j_prs_rls/2006/software/0684planahead82_j.htm
「PlanAhead」は、ザイリンクスの統合設計環境「ISE」のオプションツールで、高度なシグナル・インテグリティ解析と複数デザインプランの評価機能により論理合成と配置配線間のデザイン ステップを円滑化し、デザインの最適化を図ると同時に目標性能達成に向けたデザイン反復回数を最小化することができる。
「PlanAhead バージョン8.2」では、新たに65nmFPGA「Virtex-5 LXファミリ」がサポートされたほか、WASSO (Weighted Average Simultaneous Switching Output) 解析用の上限条件をチェックする機能の追加によって、よりシグナル・インテグリティ性を改善することが可能となった。
また今回のバージョンアップでは、その他に、物理的制約条件の管理方法の改善、デザイン探索やフロアプランニング環境のためのグラフィカル機能の改善など機能強化が図られているという。
尚、「PlanAhead 8.2」の米国内のライセンス価格は、トレーニング料込みで5995米ドル。マルチユーザ向けのパッケージも用意されている。
※「PlanAhead 8.2」に関する詳細は、ザイリンクス株式会社にお問い合わせ下さい。
http://www.xilinx.co.jp
2006.09.07
2006年8月25日、ESLツールの大手コーウェアは、都内のホテルで今年で4回目となる「ESL SHOW 2006」を開催、約140名の参加者を集め、今年5月に一新された同社最新のESL製品ラインナップの紹介に加え、計8つのテクニカル・セッションが行われた。
2本立てで行われた基調講演では、にベルギーの研究機関IMECのPeter Vanbekbergen氏による、IMEC「M4プロジェクト」の活動紹介に続いて、OCP-IPのSystemC TLMモデルの歴史と現状（残念ながら講演予定のOCP-IP会長Ian R.Mackintosh氏は急遽欠席）更にその活用事例（TI社フランスJames Aldis氏）が紹介された。
IMECのPeter Vanbekbergen氏の講演によると、次世代の移動通信端末向けに進められている「M4プロジェクト（Multi-Mode Multi-Media）」では、元々繋がりの強いコーウェアのESL技術をベースにSystemCのTLMモデルが幅広く用いられており、独自開発したプロセッサの検証や最適化、SDRベースバンド・プラットフォーム/マルチプロセッサ・プラットフォームの開発、開発プラットフォームへの実装フローのチェックなどに、コーウェアのESLツール「Platform Architect」や「Processor Designer」が活用され、プロジェクトの推進に大きく貢献したという。
また、行われたテクニカル・セッションで最も注目を集めたのは、今年7月の第43回DACでオープン化が発表された「SCML（SystemC Modeling Library）」のセッションで、大半の参加者がセッションに参加。「SCML」の利用メリットや技術詳細に耳を傾けていた。
その他、SystemCによるシステムアーキテクチャの探求や高速協調検証手法の詳細などSW開発関連のセッションが複数行われていたほか、実験レベルの実例として、System VerilogのDPIを用いた「Signal Processing Designer」とVerilogシミュレータによる協調検証手法が紹介されていた。実験の結果、仮定していた協調検証の高速化は実現できず、PLIを用いた方が速かったとの事。ちなみに「Signal Processing Designer」は、全自動によるPLI経由の協調検証をサポートしている。
※コーウェアのESL製品に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
2006.09.06
2006年9月5日、ダイナミック・リコンフィギュラブル・プロセッサ（動的再構成可能なプロセッサ）を手掛ける日本のベンチャー、アイピーフレックス株式会社は、画像処理に最適化したダイナミック・リコンフィギュラブル・プロセッサ「DAPDNA-IMS」のサンプル出荷を開始した事を発表した。
プレスリリース：http://www.ipflex.com/jp/4-corporate_profile/pr_060905.html
今回サンプル出荷が開始された「DAPDNA-IMS」は、アイピーフレックス最新のダイナミック・リコンフィギュラブル・プロセッサで、これまでの製品と同様にシステム動作中でもアプリケーションに応じてチップ内の回路構成を瞬時に変更し、複数の機能をワンチップで実現することが可能。すでに商用製品で利用実績がある「DAPDNA-2」をベースにカスタマイズされたもので、ラインバッファなど画像処理を効果的に実現するための機能が搭載されている。
また「DAPDNA-IMS」は、TE-BGAパッケージの採用によって、量産向けに高いコストパフォーマンスを実現。特殊用途に限らず、OA機器などをはじめとした様々な画像処理アプリケーションの量産に利用することができる。
尚、アイピーフレックスは、今回のサンプル出荷と合わせて「DAPDNA-IMS」に対応した専用開発環境「DAPDNA-FW II v3.0」をリリース。更に「DAPDNA-IMS」の評価ボード「DAPDNA-EB6」の受注も開始した。これらを用いることで、短期間で「DAPDNA-IMS」によるプロトタイピングが可能となる。
※「DAPDNA-IMS」サンプルおよび関連製品に関する詳細は、アイピーフレックス株式会社までお問い合わせ下さい。
http://www.ipflex.com
2006.09.06
2006年9月6日、ケイデンスは、サインオフ向けの統合タイミング解析ツール「Encounter Timing System」を発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-09-06-1.html
発表された新製品「Encounter Timing System」は、フル機能を備えたスタティック・タイミング解析 (STA)とシグナル・インテグリティ(SI)解析機能が統合されたツールで、設計からフィジカル・インプリメンテーション、サインオフ解析に至る一連のフローの中で一貫した形でタイミング、シグナル・インテグリティ、消費電力考慮のタイミング解析を行うことができる。
「Encounter Timing System」のベースとなるのは、ケイデンスの既存のシグナル・インテグリティ解析ツール「Encounter CeltIC Nanometer Delay Calculator(NDC)」で、統合されたSTA機能とEncounter Conformalテクノロジとの強固なリンクによって、設計フローのあらゆる段階において全体的かつシステム・レベルのタイミング解析環境を提供してくれる。
また、「Encounter Timing System」には、グラフィック・ベースのグローバル・タイミング・デバッグ機能も備えられており、直感的かつ正確にタイミング問題を特定し、迅速なタイミング収束を実現できるほか、クリティカル・パスのシミュレーション、SPICEトレーシング、エレクトロ・マイグレーション解析といった多彩な機能が統合されており、最新のテクノロジ・ノードにおける設計において、電気的な影響や、シリコンのばらつき、設計製造性を考慮しつつ、タイミングをうまく収束させる事ができるという。
尚、ケイデンスは今回の発表と合わせて、早くも富士通が「Encounter Timing System」を採用したことを発表。富士通は、評価によって「Encounter Timing System」のサインオフの精度、機能、生産性の面での効果を確認し採用を決定。現在、「Encounter Timing System」を社内のASICインプリメンテーション・フローに組み込む作業を進めているとの事。
プレスリリース：http://www.cadence.co.jp/news/h18-09-06-2.html
※「Encounter Timing System」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※富士通株式会社
http://jp.fujitsu.com
2006.09.04
2006年9月4日、SystemCのアサーション・ベース検証環境を手掛ける、米JEDA Technologies社は、当社の検証ツール「NSCa」に「トランザクション・レベル・アサーション機能」を追加した事を発表した。
「NSCa」は、既存のSystemC環境と容易に統合可能なネイティブSystemCアサーション・ベース検証ツールで、予め用意された「NSCaアサーションマクロ」や「NSCaの拡張C++構文」を利用することで、アサーション検証を行うことができる。
これまで「NSCa」のサポートするアサーションはサイクルベースに限定され、RTL検証にしか利用する事が出来なかったが、システムレベル検証にも対応するために、今回新たに「トランザクション・レベル・アサーション機能」を追加。SystemCには用意されていないトランザクション・レベルのアサーションを扱うことが可能となった。
これにより、トランザクション・レベルからサイクル・レベルまでトップダウンのSystemCアサーション検証環境が整い、ソフトウェア開発者、システム設計者、RTL検証エンジニアなど幅広いユーザが、少ないアサーション記述量でSystemCコードを効果的かつ効率的に検証することができるようになる。
尚、JEDA社製品の国内販売代理店エッチ・ディー・ラボ社では、「NSCa」最新バージョンを紹介する専門セミナーの開催を計画中で、今回発表された新機能に関する詳細もその場で明らかにされる予定。
※JEDA Technologies社 http://www.jedatechnologies.net
※株式会社エッチ・ディー・ラボ http://www.hdlab.co.jp/web
2006.09.04
2006年9月4日、国産エミュレーション・システムを手掛ける、株式会社エスケーエレクトロニクスは、ファブレスLSIベンダの株式会社アクセルが同社のASIC検証プラットフォーム「Accverinos（アキュベリノス）」を採用したことを発表した。
発表によるとアクセルは、採用した「Accverinos」を同社の主力製品であるアミューズメント機器（パチンコ機・パチスロ機）向けの最新のグラフィックスLSI「AX51301」の検証とエンドユーザへのデモに適用。採用にあたってのポイントとして、以下の2点を挙げている。
■「AX51301」のアーキテクチャに合うようにFPGAモジュール及びその他周辺モジュールをカスタマイズ可能
■各モジュール間の高速通信が可能
エスケーエレクトロニクスが開発する「Accverinos」は、ASIC検証をターゲットとするFPGAベースのエミュレーション・システムで、ベースとなるFPGAボードにメモリや追加のFPGAなど様々なオプションの機能モジュールを用途に応じて簡単に装着する事が可能。
Xilinx社のVirtex-4を搭載する最新のベースボード「B-20」をはじめ、現在ベースボードは3種類、機能モジュールは6種類用意されており、動作速度は200MHzを保証。最大200万ゲートのデザインに対応可能で、ボードを複数台接続する事でより大規模なデザインの検証も実現できる。
今回エスケーエレクトロニクスは、ベースボードと合わせてFPGAモジュール、FPGAモジュール間接続モジュール、CPU評価ボードコネクタ変換モジュールなど、アクセルの要求を満たすカスタマイズした機能モジュールを提供。これら対応によって、短期間で「AX51301」と同等の機能を「Accverinos」上のFPGAに実装でき、LSIの検証期間を短縮すると同時に、ソフトウェア開発の期間も短縮することができたという。
※「Accverinos」に関する詳細は、株式会社エスケーエレクトロニクスにお問い合わせ下さい。
http://www.accverinos.jp
※株式会社アクセル
http://www.axell.co.jp
2006.09.01
2006年8月30日、データフォーマット「OASIS」の関連ソリューションを手掛ける、米OASIS Tooling社は、同社のワールドワイド・セールスのVPに業界のベテラン「Roger Bitter」氏が就任したことを発表した。
プレスリリース：http://www.oasistooling.com（英文）
OASIS Tooling社は、GDS-IIに代わる新データフォーマット「OASIS」のEDAツール向けIPを提供する新興EDAベンダで、設立は2004年8月、現在主力製品として「OASIS」フォーマット用のC++APIなどを開発・販売している。
今回新たに同社に加わった「Roger Bitter」氏は、EDA業界で25年以上の経験を持つベテランで、下記多数のEDAベンダでの業務経験を持つ。
■動作合成ツールを手掛ける米Y Explorations社のCEO
■DFTツールを手掛ける米Teseda社のセールスVP
■Agilent社に買収されたRFツールベンダ米Xpedion Design Systems社のセールス及びマーケティングVP
■米Magma Design Automation社のセールスVP
■SystemCを中心としたESLツールを手掛ける米Summit Design社
■旧Avanti社に買収された米Compass Design Automation社
■米Silicon Compiler Systems社
■米Mentor Graphics社
「Roger Bitter」氏は今後、OASIS社の販売体制の確立に向けた活動を進めていくという。
※米OASIS Tooling社 http://www.oasistooling.com
2006.09.01
2006年8月30日、フォーマル検証ツール「JasperGold」を手掛ける、米Jasper Design Automation社は、検証プランを作成・管理するためのツール「Game Planner」の無償公開を発表した。
プレスリリース：http://www.jasper-da.com/press_releases/083006.htm
「Game Planner」は、今年7月に開催された第43回DACにて発表された製品で、Jasper社のWebサイトから無料でダウンロードすることができるフリーツール。検証対象となるデザインの特長から、テストの必要性、検証方法、検証の優先順位といった情報を導き出し、それを基に検証プランを作成する事ができる。
作成した検証プランは、HTMLファイルとして出力し検証環境に依存する事無く利用可能なため、その検証プランを共有すれば検証チーム内または協力企業間などで検証作業の効率化や検証の進捗管理などに役立てる事ができるという。
当然ながら「Game Planner」で作成された検証プランは、Jasperのフォーマル検証ツール「Jasper Gold」で読み込む事が可能で、Jasperとしてはこの「Game Planner」を無償配布することで検証プランの共有化を促し、その結果として製品ユーザーが広がる事を狙っている。
またJasperは8月31日に、フォーマル検証ツール「Jasper Gold」に米Verific社のSystemVerilogコンポーネントを組み込んだ事を発表。JasperはVerificのPSLコンポーネントも利用しており、今回組み込んだC++ベースのコンポーネントには、SystemVerilogのパーサー、アナライザ、エラボレータ、などが含まれているという。
尚、今月9月26日（火）に東京コンファレンスセンター（品川）にて、Jasper社を含む計7社のEDAベンダが参加する「Verify 2006 Japan」（主催：サン・マイクロシステムズ）が開催される予定で、Jasper社の最新の製品情報が日本代理店のサイバーテック社より紹介される。
※Verify 2006 Japan http://www.coware.co.jp/Verify2006
※「Game Planner」に関する詳細は、Jasper社製品の正規国内代理店サイバーテック有限会社にお問い合わせ下さい。
http://www.cyber-tec.co.jp
※Jasper Design Automation社
http://www.jasper-da.com
※Verific Design Automation社
http://www.verific.com
2006.09.01
2006年8月29日、米IBM、シンガポールChartered Semiconductor、独Infineon Technologies、韓国サムスン電子の4社は、共同開発した45nmプロセスのファーストシリコンの稼動と45nmプロセス向けデザインキットを発表した。
プレスリリース：
http://www.samsung.com/PressCenter/PressRelease/PressRelease.asp?seq=20060829_0000283494（英文）
4社共同開発による45nmプロセスのファーストシリコンは、次世代のコミュニケーション・システムをターゲットとしたもので、ニューヨーク州のIBMの300mmラインで生産。回路のスタンダード・セルとI/Oセル、ウエハー上のデバッグ用の回路はInfineonが開発し、組み込みメモリーブロックは4社で共同開発されたという。
また、発表されたデザインキットは、4社によって共同開発された45nmプロセス向け低電力化技術をベースとする、デザイン初期のキャラクタライゼーションを加速させるためのもので、特定顧客に向けて既に提供が開始されている。
共同開発された45nm低電力プロセスは、2007年度中にChartered、IBM、サムスンの3社のラインで実装される予定となっている。
※IBM社 http://www.ibm.com/jp
※Chartered Semiconductor社 http://www.charteredsemi.com
※Infineon Technologies社 http://www.infineon.jp
※Samsung Electronics社 http://www.samsung.com/jp
2006.08.31
2006年8月29日、メンター・グラフィックス社は、中国のHaier IC社がメンターの「Eldo」シミュレータをアナログ回路設計用の標準SPICEシミュレータとして採用したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060829.html
Haier IC社は、2000年に設立された中国のファブレス半導体ベンダで、画像処理チップを中心としたデジタル家電向けのLSI開発によって、ここ数年急速な成長を遂げている。
メンターのSPICEシミュレータ「Eldo」は、メンターのアナログ/ミックスドシグナル・シミュレーション環境の中核をなすツールで、優れた収束性と高速、高精度、大規模デザイン対応が大きな特徴。すでに世界各国の多数のICベンダー、ファブレス・デザイン・センターで利用されている実績のあるSPICEシミュレータで、今年に入ってからも台湾Faraday社、中国SMIC社などの標準採用が発表されている。
Haier IC社は、「Eldo」を導入することで設計に対してより包括的な検証を行うことが可能になるとしている。
※「Eldo」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※Haier IC社
http://www.haier-ic.com/english
2006.08.31
2006年8月28日、シノプシスは、株式会社東芝が、シノプシスのフィジカル・インプリメント・ソリューション「IC Compiler」を用いて、次世代ホーム・デジタル・ネットワークLSI「TC90515XBG」のテープアウトを実現したと発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2006/20060828.html
東芝の次世代LSI「TC90515XBG」は、90nmプロセスで製造されるネットワーク機能搭載のコンシューマ向け高性能ワイヤレス・チップで、既存のチップより高性能、多機能、ダイサイズも小さく消費電力も低い。
また、各インタフェースとワイヤレス通信時のコンテンツ保護などに対応したデュアルMePコア・アーキテクチャを搭載しており、200MHzと80MHzの2つの動作モードと3つのテストモードを持っている。
今回東芝は、この「TC90515XBG」の設計に「IC Compiler」を適用。5つのモード全てをコンカレントに最適化することにより、ホールドタイム違反の修正と過剰な設計マージンの削減の両方を同時に改善し開発期間を大幅に短縮することに成功、さらに、ハイスピード・セルとローパワー・セルの最適なトレードオフを実行することによって、チップのリーク電流の削減にも繋がったという。
※「IC Compiler」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※株式会社東芝
http://www.toshiba.co.jp
2006.08.30
2006年8月29日、ケイデンスは、株式会社東芝が同社の最先端の65ナノメーター設計フローに、寄生容量抽出ツール「Cadence QRC Extraction」を採用したことを発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-08-29.html
「Cadence QRC Extraction」は、次世代のプロセス・ノード向けに、センシティビティ・ベース（sensitivity-base）およびCMPモデル・ベースの抽出を含むシリコン精度の高い寄生容量抽出を実現。ネットワーク上の多数のCPUや、コンピュータ・ファーム間において、リニアに近いパフォーマンスのスケーラビリティを提供し、処理期間を大幅に短縮することができる。
また「Cadence QRC Extraction」 は、信頼性の高いマルチ・コーナー・サポートのほか、ケイデンスの統合インプリメンテーション環境「Encounter digital IC platform」上にネイティブにインテグレーションされたインクリメンタルなサインオフ抽出にも対応しており、ケイデンスの製品セグメント化戦略にのっとり、設計レベルに応じてL、XL、およびGXLにセグメント化された製品となっている。
東芝は、自社の65nm設計フローに対する寄生容量抽出の要求精度を満たす製品として、評価の結果「Cadence QRC Extraction」を採用。「Cadence QRC Extraction」には、さらにその先の45nm設計への対応にも期待しているという。
※「Cadence QRC Extraction」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※株式会社東芝
http://www.toshiba.co.jp
2006.08.25
2006年8月23日、FPGA向け合成ツールの大手シンプリシティは、米EE Times誌が実施した2006 Electronic Design Automationブランド調査にて、FPGA設計市場におけるツールベンダとして3年連続で顧客満足度1位に選ばれたことを発表した。
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2006/SYNPJP_33B1.html
EDAツールの顧客満足度調査は、質問形式でEDAベンダとデバイスサプライヤが提供するFPGA設計ツールの製品とサービスの満足度を評価するもので、米EE Times誌によって毎年1回DAC会期中に実施されている。
今回の調査結果は、第43回DACに来場した計230名（北米116、Euro42、アジア65、その他7）のエンジニアを対象に実施されたもので、シンプリシティのソフトウェアに対する顧客満足度は、昨年に続き全てのFPGAツールベンダの中で最高を維持。その得票数は他社を大きく引き離し昨年を上回るものであったという。
※シンプリシティ株式会社 http://www.synplicity.jp
2006.08.24
2006年8月23日、メンター・グラフィックスは、半導体の製造性とテスト性を向上するための複数のEDA技術をFreescale Semiconductor社へ提供することを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060823.html
発表された契約は、Freescale社の設計フロー強化に向けてメンターが複数のEDAツールを提供するというもので、具体的には、ポスト・テープアウトのDFM関連、DFT、物理検証及び解析、先端RETなどFreescale社の包括的DFMフローに含まれる各種領域のツールが提供されるという。
※メンター・グラフィックス・ジャパン株式会社 http://www.mentorg.co.jp
※Freescale Semiconductor社 http://www.freescale.co.jp
2006.08.22
2006年8月9日、ファブレスASICベンダの米MataiTech社は、ハードウェアとソフトウェアのコーディングを加速させ、設計の早期段階でバグを取り除くことができるESLツール「NAUET」を発表した。
プレスリリース：http://www.mataitech.com/nauet_initial_pr.pdf（英文）
MataiTech社は、2004年に設立されたファブレスの半導体ベンチャーで、本拠地はカリフォルニア州オレンジ郡。マルチメディアやネットワーキング向けのASIC製品を開発する一方、各種FPGAや組み込みシステムのデザインサービスも行っており、内製ツールから派生したEDAツールの開発・販売も手掛けている。
今回発表されたESLツール「NAUET」は、IPブロック間を接続するためのコードや検証用のCおよびHDLコード、ハードおよびソフトの設計仕様などを自動的に生成するもので、これにより設計の早期段階からアプリケーションのデザインを加速すると同時に、生成した資産を他の設計に再利用することで、より設計生産性を高める事ができる。
「NAUET」の入力となるのは、「SPIRITコンソーシアム」が策定する「IP-XACT」フォーマットのXMLファイルで、モジュール、レジスタ、メモリなどあらかじめ定義されたデザインの情報から、VerilogおよびVHDLのレジスタ・ヘッダ、デザイン仕様、hardware abstraction layer (HAL)と呼ばれるC/C++のハード構成仕様、レジスタ及びメモリのテストデータ、アンタイムドのSystemCレジスタモデルなどを自動生成する。これらの出力は、専用のコンポーネント・エディタを用いて生成することもできる。
また、2006年末にリリースを予定している次期バージョンでは、合成可能なHDLのバスやMUXモデル、タイムド（タイミング情報を含んだ）なSystemCモデルの生成もサポートされるほか、RTOSの自動生成にも対応する予定で、VerilogからC++、VHDLからVerilogへの変換ユーティリティも追加される予定だという。
現在リリースされている「NAUET」は、1ライセンス949米ドルという低価格で提供されており、次期機能追加バージョンは6000米ドルにて販売される予定。現在のところ日本国内向けの供給ルートは存在していない。
※MataiTech社 http://www.mataitech.com
2006.08.22
2006年8月16日、シノプシスは、3Dリソグラフィ・シミュレータを手掛ける独SIGMA-C Software社の買収を完了したと発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2006/snps_acqsigmac_pr.html（英文）
SIGMA-C社は1987年設立の会社で、チップの製造工程向けリソグラフィ・シミュレータ「Solid E」を主力製品として手掛けてきていた。昨年5月には加熱するDFMの流れに合わせた、チップの設計工程向けの新製品「SOLID+」をリリースし、新たなニーズに向けた取り組みを進めていた。
シノプシスは、今回2050万米ドルでSIGMA-C社を完全買収。しかし、買収といってもSIGMA-C社のオーナーという形を取り、SIGMA-Cという会社名、製品名などのブランドはそのまま残される形となる。
シノプシスによると、SIGMA-C社のコア技術である3次元解析技術は、シノプシス社のDFMツールやTCADと共通する部分が無く、ツールを組み合わせ相互に補完し合う形で運用することで、より強力なDFMフローを実現できるとしている。
具体的には、インプリメンテーション工程向けの「SOLID+」は、シノプシスの新製品イールド解析ツール「PrimeYield LCC」と組み合わせ、製造工程向けの「Solid E」はTCADツール群の「Sentaurus」と組み合わせて利用していく予定だという。
※SIGMA-C社の買収に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※SIGMA-C社 http://www.sigma-c.com
2006.08.22
2006年8月16日、PCB/FPGA/組み込みソフトの統合開発環境を手掛ける、豪Altium Limited社は、同社のフラッグシップ製品「Altium Designer」の新バージョン6.4のリリースを発表した。
プレスリリース：http://www.altium.com/files/corp/media/pdfs/20060816AD6.4_Japanese_Support_PR_JP.pdf
「Altium Designer」は、ボードレベル設計をはじめFPGAのシステム設計、FPGAベースのプロセッサ向け組み込みソフトウェア開発、PCBレイアウトの機能を単一の環境に統合した設計環境で、設計者一人一台の低コストかつ高機能なツールとして世界各国で幅広いユーザ層に利用されている。
今回発表された「Altium Designer6.4」では、主に日本語対応機能が強化され、操作性を高める日本語対応のGUIが整備された。このバージョンアップは、日本国内のアルティウム ジャパンのエンジニアが直接開発に携わり進められたもので、国内ユーザの利便性を更に向上し、テクニカルサポートの必要性を軽減する効果がもたらされるという。
新たな「Altium Designer6.4」は、「Altium Designer6.0」のライセンス保有者には無償提供され、Web経由でアップデート可能。無償の評価版もアルティウムのWebサイトよりダウンロードする事ができる。
尚、アルティム ジャパンは今年5月より、業界経験20年以上を誇る井上卓也氏を新社長として迎え入れ、日本市場における製品の普及に力を注いでいる。
※「Altium Designer6.4」に関する詳細は、アルティウム ジャパン株式会社までお問い合わせ下さい。
http://www.altium.co.jp
2006.08.22
2006年8月21日、メンター・グラフィックスは、ARM Cortex-M3プロセッサおよびMPCoreプロセッサ向けの「プロセッサ・サポート・パッケージ」の発売を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060821.html
発売された「プロセッサ・サポート・パッケージ」は、メンターの協調検証及びシステム解析ツール「Seamless」と組み合わせて使用することによって、ARM Cortex-M3プロセッサおよびMPCoreプロセッサをベースとしたデザインの協調検証を実現することができる。
「プロセッサ・サポート・パッケージ」の中身は、ARMが開発した検証済みモデルに基づいて作られたサイクル精度のプロセッサモデルで、ARMの開発環境「ARM RealView ESL」のAPIと共に提供される。設計者は、このプロセッサモデルを用いる事によって、設計の早い段階でシステム動作の仮想シミュレーションを実行する事ができ、システムのパフォーマンス解析やエラー検出などを容易に行うことが可能となるという。
尚、9月1日東京、9月5日京都と開催されるEDA業界の各社が集まるイベント「EDA Tech Forum 2006」にて、メンターのシステムレベル設計ツール「Seamless」を用いた最新の実装フローに関するセッションが行われる予定。
※「EDA Tech Forum 2006」に関する詳細はこちら
http://www.edatechforum.jp/event/index.html
※ARMプロセッサ向けの「プロセッサ・サポート・パッケージ」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。http://www.mentorg.co.jp
※アーム株式会社 http://www.jp.arm.com
2006.08.22
2006年8月21日、ESLツールの大手、コーウェア社は、川崎マイクロエレクトロニクス株式会社がコーウェアの「Platform Architect」とサービスを採用したことを発表した。
プレスリリース：http://www.coware.co.jp/news/2006/2006.08.21.html
「Platform Architect」は、コーウェアのフラッグシップ製品となるSystemCベースの統合ESL環境で、ソフトウェアとハードウェアのモデリング、検証、解析を同一の環境上で実行可能で、最適なシステムアーキテクチャの探求やハードとソフトのパーテショニングを行うことができる。
今回、川崎マイクロは、次世代多機能プリンタのSoC設計に「Platform Architect」を採用。MIPSプロセッサとSonicsインターコネクトをベースに、SoC ASICのアーキテクチャを最適化するという目的を達成する上で、要件を満たす唯一の市販ツールとして、強力な解析能力と求めるインターコネクトのSystemCモデルを持つ「Platform Architect」を採用したとしている。
また、川崎マイクロは、自社のASIC顧客の個別の要件を満たす上で、「Platform Architect」の柔軟性についても高く評価しており、今後、各ASIC顧客に最適なアーキテクチャを提供するために「Platform Architect」を活用していく方針で、多機能プリンタのみにとどまらず、通信機器など他の分野の製品にも適用範囲を拡大していく予定だという。
尚、コーウェアは、今週8月25日（金）に「ESL Show 2006」を開催。今回川崎マイクロによる採用が発表された「Platform Architect」をはじめ、同社の各種ESLソリューションの最新情報の紹介と合わせて設計フローにフォーカスした計8つのテクニカル・セッションを実施する予定。
※「ESL Show 2006」に関する詳細はこちら
http://www.coware.co.jp/ESLShow2006/index.htm
※「Platform Architect」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
※川崎マイクロエレクトロニクス株式会社
http://www.k-micro.com
2006.08.22
2006年8月21日、各種LSI開発用IPコアを手掛ける、インベンチュア株式会社は、PCI Expressの開発を加速させる開発キット「PTFNavi」の発売開始を発表した。
プレスリリース：http://www.inventure.co.jp/news/ptfn/
インベンチュアは、今年4月に図研の子会社として設立された会社で、図研のIPビジネスを継承しPCI Expressコア「Z-core PCI Express」をはじめとした各種IP及びIP開発キットの開発・販売を行っている。
今回発売された「PTFNavi」の最大の特徴は、業界初となるDUT側からの測定機能を完備している点で、これにより計測器では解析できないパフォーマンスの追及を実現。LSI開発前に対向側と接続した際の転送レートを確認できるため、レーン数、バッファ容量の検討など、PCI Expressバスシステムの開発を導入したその日から加速することができる。
「PTFNavi」は、PCI Express開発のためのボード、IPコア、ソフトウェアが一体となったキット製品で、主な機能は下記3点。これらの機能によって、PCI Expressの検討段階、アプリケーション開発段階、デバイス評価段階の全てをカバー。全ての作業はGUIを用いて行うことが可能となっている。
【PTFNaviの主な機能】
■PIPE IFの信号を観測するプロトコルアナライザ機能
■任意にパケットを生成するエキササイザ機能
■エラー挿入機能（PCI Express RAS機能）
尚、この「PTFNavi」の販売価格は1セット564万円（販売数により異なる）。初年度は50セット以上、3億円の売り上げを見込んでいるという。ちなみに、同社の販売するPCI Expressコア「Z-core PCI Express」は、既に国内10社以上の採用実績があり、ゲーム、MFP、放送機器など30以上のプロジェクトで使用されているとの事。
※「PTFNavi」に関する詳細は、インベンチュア株式会社にお問い合わせ下さい。http://www.inventure.co.jp
2006.08.22
2006年8月22日、メンター・グラフィックスは、台湾のデジタルコンシューマ向けファブレス半導体ベンダMediaTek社が、デジタル・メディア統合チップセットの検証にメンターの「0-In Clock-Domain Crossing (CDC)」ソリューションを採用したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060822.html
メンターの「0-In Clock-Domain Crossing (CDC)」ソリューションは、完全なCDC検証を実現する自動化されたソリューションで、派生クロック、ゲーテッド・クロックを含むすべてのクロック・グループを自動認識する機能、シンクロナイザの欠如・不正を認識する機能、全てのCDC信号の為のCDCプロトコル・モニタを生成する機能、CDC信号のリコンバージェンスを検出する機能など、複数のテクノロジの併用によってCDC問題を発見することができる。
MediaTek社は、多数のCDC信号が含まれているマルチメディア設計において、メンターのCDCソリューションをRTLモデルで利用することでCDC問題の早期発見を実現。高価なリスピン発生の危険性やプロジェクトの遅延を回避することができるようになるという。
※「0-In CDCソリューション」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※MediaTek社 http://www.mtk.com.tw/
2006.08.16
2006年8月15日、SystemVerilogおよびSytemC対応のESL合成ツールを手掛ける、米Bluespec社は、シノプシスのパートナープログラムの一つ「in-Sync program」に参加したことを発表した。
プレスリリース：http://www.bluespec.com/news/InSync091506.htm（英文）
シノプシスの「in-Sync program」は、EDAベンダ向けのパートナープログラムで、シノプシス製品との相互運用性を高め、顧客により生産性の高い設計フローを提供する事を目的としている。
今回、Bluspecは、「in-Sync program」に参加することによって、同社のESL合成ツール「Bluespec Compiler（BSC)」と「シノプシスの論理合成ツール「Design Compiler」との相互運用性の向上を目指しており、両社のツールがスムースに繋がる事によって手設計のRTLよりも高いQoRを実現できるとしている。
尚、ESL分野の合成ツールを手掛けるEDAベンダとしては、既にCeloxica社とForte社が「in-Sync program」に参加しており、「Design Compiler」をターゲットにシノプシスと協力関係にある。
※Bluespec社 http://www.bluespec.com
※日本シノプシス株式会社 http://www.synopsys.co.jp
2006.08.15
第43回DAC出展企業レポート（続報）：米ForteLink社
ForteLink社は今年DACに初出展した企業の一つで、カリフォルニア州、フレモント(Fremont)に本社を置く2003年設立の新興ベンダ。社員は中国系エンジニアの方が多い様子。
展示していたエミュレータ「Gemini」は、FPGAベースのエミュレーションシステムで同社初の製品。ハードウェア・デザインのエミュレーションの他に、ソフトウェアとの協調検証も可能で最大600万ゲートのデザインに対応することができる。
エミュレーション速度は最大10Mhzで、協調検証モードはVerilog、VHDLのほかにC/C++、e、Veraもサポートしている。
同社の製品は、既にノバフロー社が日本の販売代理店として提供中で、話によると既に日本ユーザも数社存在しているとの事。マーケティング担当者は、コンパクトでセットアップの容易な「Gemini」によって、手軽なエミュレータを日本市場でも普及させたいと語っていた。
※ForteLink社 http://www.fortelink.com
※ノバフロー株式会社 http://www.novaflow.co.jp
2006.08.15
第43回DAC出展企業レポート（続報）：米Bluespec社
Bluespec社は、動作合成ならぬ「ESL合成ツール」を手掛ける東海岸のEDAベンダ。未だ日本国内に向けた製品の提供は開始されていないが、既に日本でも注目を集める製品となっており、DACの展示ブースでは日本のエンジニアと思われる方が目に付いた。
Bluespec社は、今年5月に発表したSystemC対応製品を初展示。ブース内で製品のデモも行っていた。
元々BluespecのESL合成ツール「Bluespec Compiler（BSC)」はSystemVerilog入力ベースのRTL生成ツールであったが、先頃C++およびSystemCからの入力に対応する追加のオプション製品「ESE」シリーズを発表し、SystemCユーザもターゲット顧客として取り込む姿勢を明らかにした。
同社は既に北米市場では数社の顧客を持ち、DAC直前にはSTマイクロエレクトロニクス社による製品の採用も発表されている。
関連プレスリリース：http://www.bluespec.com/news/STMicro072106.htm（英文）
聞くところによると、ユーザの大半はコントロールロジックと複雑なデータパスの合成に「Bluespec Compiler（BSC)」を用いており、殆どのケースで人手によるRTL設計以上の合成結果を出しているとの事。また、発表されたばかりのSTマイクロ社の採用は、ターゲットデザインを選ばないツールの間口の広さ、ツールの合成品質と合わせて、SystemC対応に関する評価も大きかったという。
ちなみに日本向け展開については、「もう少しじっくりと北米顧客対応を進める予定」と明言を避けていた。
※Bluespec社 http://www.bluespec.com
2006.08.15
第43回DAC出展企業レポート（続報）：米Synopsys社
Synopsys社は、DACに合わせて新製品イールド解析ツール「PrimeYield」を発表。その他、6月にリリースしたばかりの配置配線ツール「IC Compiler」の最新バージョンや、スタティックタイミング解析ツール「PrimeTime」とRC抽出ツール「Star-RCXT」の機能拡張製品を展示。巨大なブースには人だかりができていた。
関連プレスリリース：
http://www.synopsys.co.jp/pressrelease/2006/20060724-2.html（PrimeYield）
http://www.synopsys.co.jp/pressrelease/2006/20060626.html（IC Compiler）
http://www.synopsys.co.jp/pressrelease/2006/20060724.html（PrimeTime＆Star-RCXT）
シノプシスの新製品「PrimeYield」は、65nm以降のプロセス･テクノロジ・ノードに向けて開発されたDFMツールで、テープアウト完了前にチップの製造性に影響を及ぼしそうなデザイン・パターンを解析することが可能。下記大きく3つの機能モジュールで構成されている。
■LCC(Lithography Compliance Checking)：
デザインで発生しうるリソグラフィ欠陥とプロセス・バリエーションの影響を設計工程のより早い段階で設計者に警告
■モデルベースCMP：
先進のチップ設計においてシステマティック欠陥の主な原因となるメタルフィルのへこみを特定し解析
■CAA(Critical Area Analysis)：
デザイン・レイアウトの中でイールド・ロスを発生させる危険性の高いクリティカル・エリアを解析し改善する
この「PrimeYield」は、シノプシスの「IC Compiler」や「Star-RCXT」など各インプリメンテーションツールにタイトにリンクされており、設計者はイールドの解析結果をもとに問題点の自動修正を行い、高精度な奇生容量抽出を実行可能。効率良く65nm以降のイールド最適化を実現することができるという。
またシノプシスは、業界のデファクトとなっているスタティックタイミング解析ツール「PrimeTime」とRC抽出ツール「Star-RCXT」に、それぞれ新たにスタティスティカル・タイミング解析機能を追加し、新製品「PrimeTime VX」、「Star-RCXT VX」としてリリース。これらツールによって、65nm以降のプロセス・テクノロジ・ノードのデバイス素子や内部配線上で発生する様々なバリエーションによって引き起こされる設計上の不確定要因への対処が可能になるとしている。
※シノプシスの各新製品に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2006.08.15
第43回DAC出展企業レポート（続報）：米GoldenGate Technology社
GoldenGate社は、今回のDACの注目分野の一つである「消費電力削減」のためのツール「PowerGold」を展示していた。
「PowerGold」は、バックエンド工程におけるフィジカル・シンセシスの一部として、サードパーティ製ツールとシームレスに連動しながら消費電力の削減を行うことができる。
その対象はリーク電流とスイッチング電流で、サードパーティツールの行う配置配線を考慮しながら、配線容量や配線間隔を最適化することで消費電力の削減効果を生み出す。同ツールを用いることで概ね10?20％の消費電力削減を実現できるとしている。
同社製品は、以前、株式会社スピナカー・システムが取り扱っていたが、現在は北米市場をメインに製品展開を進めているという。
※米GoldenGate Technology社 http://www.ggtcorp.com
2006.08.14
2006年7月28日、日本電気株式会社、NECエレクトロニクス株式会社、松下電器産業株式会社、パナソニック モバイルコミュニケーションズ株式会社、テキサス・インスツルメンツの5社が、第3世代以降の携帯電話の通信技術の中核を担う「通信プラットフォーム」の開発・設計・技術ライセンスをグローバルに行う合弁会社の設立を発表した。
プレスリリース：http://www.nec.co.jp/press/ja/0607/2703.html（NECプレスリリース）
設立される新会社の会社名は、「アドコアテック株式会社」。
同社はYRP（横須賀リサーチパーク）内に8月中に設立される予定で、同社への各5社の出資総額は120億円。出資比率は、NEC・NECELと松下電器・パナソニックモバイルがそれぞれ約44%、TIが約12%、従業員数は、当初約180名の見込みとなっており、同社の開発成果物を採用した製品は、2007年秋の出荷を目標としている。
「アドコアテック株式会社」と出資した計5社の基本的な事業スキームは以下の通りとなっている。
1) NEC、NECEL、松下電器、パナソニックモバイル、TIの5社は新会社に出資するとともに、開発リソースを提供し、2.5G及び3G以降の通信技術を新会社にライセンスする。5社から提供された技術をもとに、新会社は、競争力ある3G以降の通信プラットフォームを開発する。
2) 新会社は2.5Gおよび3G以降の通信回路設計情報をNECEL、松下電器(半導体社)、TIにライセンスする。NECとパナソニックモバイルは、これをもとに生産された半導体を両社の携帯電話に搭載する。
3) NECEL、松下電器(半導体社)、TIは、広く国内外携帯電話メーカーに半導体を販売する。
4) 新会社は、これらの半導体を搭載する携帯電話の商品化に必要なソフトウェアを含む通信プラットフォームと、システム評価、カスタマイズサービスなどのトータルソリューションを携帯電話メーカーに広くライセンスする。
※「アドコアテック株式会社」の設立に関する詳細は、出資元各社にお問い合わせ下さい。
※日本電気株式会社 http://www.nec.co.jp
※NECエレクトロニクス株式会社 http://www.necel.com
※松下電器産業株式会社 http://panasonic.co.jp
※パナソニック モバイルコミュニケーションズ株式会社 http://panasonic.co.jp/pmc
※テキサス・インスツルメンツ http://www.tij.co.jp
2006.08.14
2006年7月31日、英ARM社と米ケイデンス・デザイン・システムズ社は、「ARM Cortex-A8プロセッサ」に対応する初の自動RTL-GDS設計・実装フローの共同開発を発表した。
プレスリリース：http://www.jp.arm.com/pressroom/06/060731.html（ARMプレスリリース）
発表された「Cortex-A8プロセッサ対応Cadence Encounter Express Flow」と呼ばれるARM認定の専用フローは、2005年半ばから開始された、ARM、ケイデンス・デザイン・サービス、ケイデンスEncounter研究開発エンジニアのチームによる共同開発によって生まれたもので、多数の「Cortex-A8」設計専用のRTL合成、配置、タイミング、クロック合成が組み込まれている。
そのベースとなるのは、ケイデンスのRTLtoGDS-II自動インプリメンテーションシステム「SoC Encounter GXL」で、「Cortex-A8」向けに「ARM Artisanライブラリ」なども取り込まれた自動設計フローによって、プロセスの歩留まり、消費電力、物理的特性を考慮しながら少人数でも3?6カ月で「Cortex-A8プロセッサ」のテープアウトを実現できるようになるという。
※「Cortex-A8プロセッサ」に関する詳細は、アーム株式会社までお問い合わせ下さい。
http://www.jp.arm.com
※「Cortex-A8プロセッサ対応Cadence Encounter Express Flow」に関する詳細は、アーム株式会社またはケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2006.08.14
2006年8月1日、フラッシュベースFPGAの大手アクテルは、アクテル専用のARMソフトコア「CoreMP7」向け無料ソフトウェア・プログラム開発環境「SoftConsole」を発表した。
プレスリリース：http://www.actel.com/intl/japan/company/press/2006pr/0801_SoftConsole.htm
「CoreMP7」は、業界唯一のFPGA向けソフト32ビットARM7マイクロプロセッサ・コアで、アクテルの低コストFPGA「M7 ProASIC3」やミックスド・シグナルのプログラマブル・システム・チップ「M7 Fusion」に実装し使用することが可能。設計者はARMプロセッサのライセンス料を支払う事無く利用することができる。
発表された「SoftConsole」には、Eclipseベースのソフト開発環境とARM7コンパイラの他に、GNUデバッガとCoreMP7用シミュレータが備えられており、既に無償配布されているアクテルのIP配置プラットフォーム「CoreConsole IDP」からのメモリ・マップとドライバーのインポートをサポートすると同時に、アクテルのFlashPro3プログラマと連動してメモリのプログラムとデバッグを行うことが可能。更にFPGA開発環境「Libero IDE」とのシームレスな統合により、ソフトウェアをコア上で動作させる事もできる。
これら、ソフトウェア及びハードウェアの各開発環境をトータル的に準備・統合することで、アクテルは、CoreMP7ベースのエンベデッド・システム・アプリケーションの開発期間を大幅に短縮する事ができるとしている。
なお、この「SoftConsole」は、アクテルのウェブサイト http://www.actel.com/products/ip から無料でダウンロードすることができる。
※「SoftConsole」に関する詳細は、アクテルジャパン株式会社にお問い合わせ下さい。
http://www.actel.com
2006.08.14
2006年8月3日、松下電器産業株式会社と株式会社ルネサス テクノロジは、2005年10月より着手している次世代の45nmシステムLSIプロセスの共同開発について、本格的な生産技術開発の段階に入った事を発表した。
プレスリリース：
http://panasonic.co.jp/corp/news/official.data/data.dir/jn060803-4/jn060803-4.html（松下電器）
両社は、古くはルネサス社設立前の1998年よりプロセスの共同開発を進めており、2005年には65nmシステムLSIプロセスの開発を完了している。
現在進められている45nm システムLSI用プロセスは、両社の最先端モバイルやデジタル家電用のシステムLSIに適用されるもので、今回、45nmシステムLSI用としては業界初の開口率（NA）が1以上の液浸ArFスキャナーを導入し、フルインテグレーションに着手。本格的な生産技術開発の段階に突入したという。
※液浸ArFスキャナー：
投影レンズとウェハ間を液体で満たしてレンズ径を大きくして解像度を高める技術
※フルインテグレーション：
要素モジュール毎の製造ではなく、すべてのウエハプロセスを一貫して製造すること
また、両社の共同開発は、上記リソグラフィー技術以外にも、歪導入高移動度トランジスタやELK（K=2.4）多層配線モジュールの開発など最新技術の導入も合わせて進めており、今後の予定としては、45nmプロセスの開発は2007年度中頃には完了し、2008年度からの量産開始を目指している。
※歪導入高移動度トランジスタ：
局所的なストレスをトランジスタに導入して電流駆動能力を高める技術
※ELK（K=2.4）多層配線モジュール：
比誘電率の小さい層間絶縁膜を用いた多層銅配線技術
※両社のプロセス共同開発に関する詳細は、松下電器産業株式会社または株式会社ルネサス テクノロジにお問い合わせ下さい。
松下電器産業株式会社 http://panasonic.co.jp
株式会社ルネサス テクノロジ http://japan.renesas.com
2006.08.14
2006年7月31日、NECとNECエレクトロニクスは、スーパコンピュータ・サーバ向けLSIのような5千万トランジスタを超える超大規模、かつ数百MHzという高速で動作するLSIの設計期間を大幅に短縮する設計手法の開発を発表。その成果を先ごろサンフランシスコで開催された第43回DAC（Design Automation Conference）にて発表した。
プレスリリース：http://www.necel.com/news/ja/archive/0607/3101.html（NECエレ）
一般的に大規模な回路設計においては、デザインを小さな階層ブロックに分割してブロックごとに個別の設計を行う「階層設計手法」が用いられており、その際に必要となる階層ブロック間の遅延の制約を満たすための「設計制約分配」と呼ばれる作業に数ヶ月単位の多大な工数を強いられていた。
今回発表された設計手法は、従来、システムLSI設計において数ヶ月を要していた「設計制約分配」という作業を全く不要とするもので、これにより、5千万トランジスタを超える高速動作LSIのバックエンド設計時間を、従来の1/3に短縮することが可能となる。
具体的には、設計の完了した階層ブロックの境界を移動して外形を変形し、3つの信号線を1つにまとめ、3つに分配されていた制約を単一の制約として扱う「境界移動法」を導入。これにより、階層ブロック間を伝播する信号の動作周波数に基づく設計制約分配が完全に不要となり、制約が満たせない場合に発生していた階層ブロックの再設計を完全に無くす事が可能となる。
NECとNECエレの両社は、「境界移動法」の導入にあたり、外形の変形を最小限に抑える境界移動アルゴリズムを開発。それにより実際の大規模・高周波数LSIに適用可能なレベルに品質を高めることができるようになり、その手法によってシステムLSIを設計し、完成したLSIを評価したところ、従来の手法と比較して同等以上の設計性能を有し、数ヶ月の設計期間の短縮が可能であることが実証できたという。
※発表された大規模デザイン向けの新たな設計手法に関する詳細は、NECまたはNECエレクトロニクスへお問い合わせ下さい。
※日本電気株式会社 http://www.nec.co.jp
※NECエレクトロニクス株式会社 http://www.necel.com
2006.08.11
2006年8月10日、DAC開催事務局が今回の第43回DACの合計来場者数を発表した。
プレスリリース：http://www.dac.com/43rd/pressrm.html（英文）
発表によると今回のDAC来場者数は計11952名。内訳としては、カンファレンスと展示会への一般参加者が6875名、展示出展者、発表者、プレス関係者などその他の参加者が5077名となっている。
カンファレンス及び展示会への一般参加者数は、昨年アナハイムで開催された42回DACと比較して約25％UP。また全体的な参加者数としては、11000人を超えたのは2001年の38回DAC以来5年ぶりとなる。
しかし、参加者の増加は業界の活況を反映しているというよりは、開催場所や開催時期によるところが大きいと見られている。
次回44回DACの開催は例年通り6月開催となり、場所はサンディエゴに決定している。
※DAC公式ページ http://www.dac.com/43rd
2006.08.11
第43回DACのベストペーパー・アワードは、フロントエンド部門がフォーマル検証関連、バックエンド部門がパワーグリッド設計関連の論文がそれぞれ受賞した。
DAC発表資料：http://www.dac.com/43rd/PDFs/bpawards.pdf（英文）
■Front-End Design Award 受賞論文
「SAT Sweeping with Local Observability Dont-Cares」
Qi Zhu、Nathan B. Kitchen（UC Berkeley)
Andreas Kuehlmann（Cadence Berkeley Lab）
Alberto Sangiovanni-Vincentelli（UC Berkeley)
■Back-End Design Award 受賞論文
「Power Grid Physics and Implications for CAD」
Eli Chiprout（Intel Strategic CAD Labs）
Sanjay Pant（University of Michigan）
上記論文内容は、下記DAC公式サイトの中で公開されている。
http://www.dac.com/43rd
2006.08.10
米Novas社のブースでは、従来からのデバッグ環境「Debussy」、「Verdi」等に加えて、今年3月のDATEで発表したばかりの新製品「Siloti」を展示していた。
「Siloti」は、論理シミュレータやエミュレーション環境、プロトタイピング環境と連動させてデザインの可視化および回路デバッグを行うツールで、「SimVE」と「SilVE」2つの製品で構成されている。
「SimVE」は、内部信号のダンピングを可視化・解析し、必要なダンプだけを取ることでダンピングのオーバーヘッドを抑え検証効率を高める事が可能。「SilVE」は、エミュレーション環境やプロトタイピング環境による検証後のデバッグを支援するツールで、RTLのデバッグ環境と同等の容易なデバッグ環境を提供する。
この「Siloti」は、既にフランスの「Electronique Magazine」誌にて、EDA部門の「2006 Product of the Year」を受賞。デバッグ・ソリューションのデファクト企業であるNovas社の新製品としてワールドワイドで注目を集めており、これから日本での販売も開始されるという。
※Novas社 http://www.novas.com
※Novas社製品の日本代理店 ノバフロー株式会社 http://www.novaflow.co.jp
2006.08.10
米Verific Design Automationは、HDLのパーサーやアナライザなどEDA向けの機能IPを手掛けるEDA系IPベンダ。
同社のブースには特に人目を引く展示物は無く、資料は取り扱いIPのリストとDAC会場内における同社の顧客を示すMAPのみ。しかしながら、会社柄様々なEDAベンダの関係者が訪れていた。
話によると、ここ最近同社へのアクセスが増えてきているのがESL企業、製品としてはSystemVerilogのパーサーに関する問い合わせも多いとの事。また、一番最近の新規ユーザについて尋ねたところ、Freescale社とマグマ社の2社の名前が挙がった。
同社の顧客はワールドワイドで既に40社を数え、日本ではNEC、富士通、ルネサス・テクノロジをいった大手半導体ベンダも顧客となっている。ちなみに今回のDAC会場内における同社の顧客数は、計27社であった。
※Verific Design Automation社
http://www.verific.com
※Verific社製品の日本代理店 株式会社スピナカー・システムズ
http://www.spinnaker.co.jp
2006.08.10
米Calypto Design Systems社は、今年5月に発表したシーケンシャルな等価性検証ツール「SLEC」の新バージョン2.0のデモをブース内スイートで実施していた。
この「SLEC2.0」は、従来バージョンと比較して、RTL対RTLの等価性検証で約2倍、動作合成の入力対結果の等価性検証で約100倍のキャパシティを実現している。
また「SLEC」は、既にメンターの動作合成ツール「CatapultC Synthesis」とのインテグレーションを完了しているが、続いてForte社の動作合成ツール「Cynthesizer」とのインテグレーションも予定しており、すでに製品のベータ版は完成しているとの事。更にこの8月中にパイプラインストールへの対応など、動作合成ユーザに向けた機能強化を施した「SLEC 2.0.1」のリリースも予定しているという。
その他、その先の予定について聞いたところ、今年11月には「SLEC 2.1」のリリースを予定。このバージョンアップでは、現在の「SLEC 2.0」に対し更に3?5倍のキャパシティアップが図られるほか、SystemC2.1にも対応、フォーマル検証を効果的に実施する事を目的とした、ユーザ向けのシステムレベル・コーディングガイドラインの提供も予定しているとの事。
ちなみに「SLEC」ユーザは、現在ワールドワイド十数社でユーザ数は確実に増えており、その利用目的はRTL対RTLの検証用途が6割、残りの4割は動作合成の入力前後の検証用途という内訳。日本に関して言うと動作合成ユーザによる導入例が約半分と若干多めで、既に動作合成ユーザを中心に今期4社の新規ユーザ獲得が見えているという。
※カリプト・デザイン・システムズ株式会社 http://www.calypto.com
2006.08.10
数少ない日本の出展企業の一つ、インターデザイン・テクノロジー株式会社は、ここのところ知名度を上げつつある高速協調検証環境「FastVeri」を展示していた。
「FastVeri」は、ターゲットCPU上でソフトウェアを実行した際の時間情報をC記述に追加し、SystemCモデルに自動変換する事でハードとソフトの高速な協調検証を実現するシステムシミュレータ。
ブースでは、ARM社の開発環境「RealView」に対応した最新の「FastVeri」を展示。6月のESECでも展示していた米サミット・デザイン社のSystemCデバッガ「Vista」との連携デモも行っていた。
また、UCアーバインとの共同開発によるシステム合成ツール「SER」も参考展示し、初となる同製品のデモを披露。「SER」を用いることで、システム仕様からトランザクションモデルやピン精度の通信モデルを合成する事ができるとしている。
話によると、既に国内には十数社の「FastVeri」ユーザが存在しており、今期導入予定の企業も何社かあるという事。既に今回のDAC出展を通じてシリコンバレー大手企業3社から引き合いがきており、うち1社は独自プロセッサの開発用途にて「FastVeri」の採用を具体的に検討しているという。
※インターデザイン・テクノロジー株式会社 http://www.interdesigntech.co.jp
2006.08.10
米Sequence Design社は、RTLレベルの消費電力解析ツール「Power Theater」の最新版で65nm以下のプロセステクノロジにも対応可能な「PowerTheater65」を初披露していた。
「Power Theater」は、RTLレベルでシリコンを想定した最適なPowerアーキテクチャの探求が可能。ゲートレベルよりも抽象度の高いRTLレベルでタイミング解析によって、消費電力の最適化を行いフィードバックをかける事ができる。
現在「Power Theater」は、日本国内で20社以上、ワールドワイドで100社以上の顧客を持ち、さらに上流のビヘイビアレベルでの消費電力解析を行う次期製品の開発を進めているという。
※Sequence Design社 http://www.sequencedesign.com
2006.08.10
米ZENASIS Technologies社は、今年3月に発表した新たなトランジスタレベルの最適化ツール、「ZenTime-GT」、「ZenTime-AT」、「ZenTime-PT」の3製品を展示していた。
同社の「Zentime」シリーズは、特許技術である「Hybrid optimization technology」によって、デザインをゲートレベル/物理レベル/トランジスタレベルの各レベルで最適化する事が可能で、「ZenTime-GT」はタイミング、「ZenTime-AT」はチップ面積、「ZenTime-PT」はリーク電流をそれぞれ解析及び最適化する事ができる。
既に国内販売代理店である株式会社キーブリッジを通じて、日本国内にも大手半導体4社のほか数社の顧客を持ち、北米市場でも順調に顧客を増やしているという。
※ZENASIS Technologies社 http://www.zenasis.com
※株式会社キーブリッジ http://www.keybridge.co.jp
2006.08.10
オランダのACE Associated Compiler Experts社は、コンパイラ開発者向けのコンパイラ自動生成システム「Cosy」の展示を行っていた。
「Cosy」は、EDAベンダの他にプロセッサメーカーや大学をはじめとする教育・研究機関など、ワールドワイドで40を超えるコンパイラ開発プロジェクトに利用されてきた実績があり、日本では大阪大学・早稲田大学でも研究用途で利用されているという。
ブース正面に立て掛けられたパネルには、各国の主要顧客名が表示されており、NEC、東芝、富士通、日立といった国内大手企業と共にアイピーフレックス、パシフィック・デザイン、トプスシステムといったコンフィギュラブル・プロセッサメーカーが名を連ねていた。
同社の「Cosy」は、日本ノーベル株式会社が販売代理店となっている。
※ACE Associated Compiler Experts社 http://www.ace.nl
※日本ノーベル株式会社 http://www.jnovel.co.jp
2006.08.10
ドイツのOneSpin Solutions社は今回が初のDAC出展となる新興EDAベンチャー。2005年に独Siemensからのスピンアウトで設立された会社で、RTLおよびゲートレベルで静的検証を行う「360MV」と「360EC」の2製品を展示していた。
「360MV」は、トランザクションレベルのプロパティと独自記述のアサーションによってRTLを静的に機能検証するツールで、検証時間の短縮とデザインの品質向上を実現。「360EC」は、元のRTLと最適化されたゲートレベルデザインの等価性をチェックする事が可能で、2つのコードの等価性と最適化されたゲートレベルコードの品質を保証する。
話によると同社は未だヨーロッパ市場における製品展開を開始したばかりで、顧客はSiemens、Infineonほかヨーロッパの企業5社のみ。日本における販売代理店も未だ存在していないという事で、ヨーローッパ市場を固めた上で日本への展開も進めていく予定だという。
※OneSpin Solutions社 http://www.onespin-solutions.com
2006.08.10
米Obsidian社は、複雑なプロセッサの検証をターゲットとしたテスト自動生成ツール「RAVEN」を展示していた。
「RAVEN」は、一般的なテストベンチ生成用EDAツールとは違い、プロセッサ・アーキテクチャ向けに特化したカスタムツールで、インストラクションをランダムに自動生成する事が可能。テンプレートとなる数百のテストを記述すれば、それを元に数百万にも及ぶをテストを自動生成してくれるという。
既にCTC（伊藤忠テクノサイエンス）が販売代理店として日本企業向けの販売を開始しているとの事。
※Obsidian社 http://www.obsidiansoft.com
※伊藤忠テクノサイエンス株式会社 http://www.ctc-g.co.jp
2006.08.10
英Celoxica社は、「DK Design Suite」、「Agility Compiler」をはじめとした同社のESLソリューションを展示。DAC会期中に、「Agility Compiler」へのC++クラスライブラリの追加を発表していた。
関連プレスリリース：http://www.celoxica.co.jp/press/show_release.asp?DocumentID=464
元々「Agility Compiler」は、SystemCユーザに向けた動作合成ツールとして展開していたが、C言語をベースとした同社の主力製品「DK Design Suite」のユーザとしては、アルゴリズムを扱うソフトウェアエンジニアが多かったせいもあり、ここ最近はCまたはC++から「Agility Compiler」を使いたいというユーザの要望が高まっていた。
今回セロックシカは、そういった状況を受けて「Agility Compiler」にC++クラスライブラリを追加。ユーザの要望に応えてツールの入力の間口を広げた形となり、これによってC++記述からのRTL合成が可能となった。
また、合わせて従来から「DK Design Suite」の売りの一つであった「フローティングポイント・ライブラリ」が市販のIPマクロレベルにまで改良され、これまでよりも高スループット小面積となる合成品質を実現。パイプラインド・フロート・ライブラリも新たに追加された。
話によると、各ESLソリューションもさることながら、プロトタイピングボードとセットになった各種パッケージ製品の販売や、ハイパフォーマンス・コンピューティングを導入している企業に向けたシステム加速サービスなどもかなり好評で、ハードウェア設計者に限定せず裾野を広げたマーケティング活動が功を奏しているとの事だった。
※日本セロックシカ株式会社 http://www.celoxica.co.jp
2006.08.09
2006年8月8日、ケイデンスは、新しい検証IP「Universal Verification Components (UVC)」を発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-08-08.html
「UVC」は、SystemVerilog、e 、SystemC、VHDLなど業界の標準設計/検証言語全てに対応する検証IPで、検証プロセスを管理し、プロトコルへの準拠についての条件を定量化して自動的に測定することが可能。実行可能な検証のマスタープラン(vPlan)も含まれている。
ケイデンスは、各検証プロセスに対する検証IPの提供に力を入れる方針を示しており、今回発表された「UVC」はその一環となるもの。まずは、AMBA AHB、AXI、PCI Express、Ethernet、USBといった需要の高いプロトコル向けに「UVC」を提供していく。
これら各「UVC」は、使用されるプロトコルに対して事前に検証済みで、ユーザはプラグ・アンド・プレイですぐに使用可能で、統合されたケイデンスのPlan-to-Closureメソドロジへアクセスすることにより、ブロック、チップ、そしてシステム・レベルでの検証環境の立ち上げ期間を大幅に短縮し、その利用を簡素化することができるという。
ケイデンスは、6月に発表したトランザクションレベルの検証ソリューションに続き、ここのところ検証フローの強化・効率化に関する動きを活発化させている。特にシステムレベルにおける検証ソリューションが充実しつつあり、特定言語のみに注力しないマルチ言語対応が特徴的と言える。
※「UVC」の製品出荷は2006年Q3より開始予定。
※「UVC」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
