NEWS
2006.10.25
2006年10月15日、メンター・グラフィックス社は、SystemCデバッガをはじめとするESLツールを手掛ける、米Summit Design社の買収を完了したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/061025.html
サミットは、1994年にSEE Technologies社とTSSI社の合併によって設立。1996年に株式の公募に成功した後、2000年にInnoveda社の設立に向けViewlogic社によって買収され、その後、2002年メンターによるViewlogic社の買収に伴いスピンオフし、サミット・デザインとして再起を果たした。
日本国内ではセイコーインスツルメンツ株式会社が代理店として、グラフィカル入力ツール「Visual Elite」などを販売していたが、2003年2月にサミットの日本法人サミット・デザイン・ジャパンが設立され、製品の販売・サポートは日本法人へと移管されていた。
サミットの製品ラインナップとしては、SystemCデバッガを中心としたフロントエンドのIDE「Vista」、グラフィカル・デザイン環境「Visual Elite」、「Visual Elite System Design」、システム性能解析ツール「System Architect」、HDLコードカバレッジツール「HDL Score」、その他、日本では展開されていなかった仮想プロトタイピング環境「Panorama」やハード/ソフト協調検証ツール「Virtual-CPU」など、ESL分野を中心に豊富なツールを用意。中でも「Vista」はここ最近、国内のSystemCユーザに浸透し、SystemCデバッガのデファクトとなりつつあった。
メンターは、デザイン、合成、検証と大きく3つに分類されるESLソリューションのうち、合成と検証については、Cからの動作合成ツール「Catapult」、協調検証ツール「Seamless」、次世代検証統合環境「Questa」といった製品を既に展開しているが、ESLデザインのためのソリューションはこれまで持ち合わせていなかった。
今回の買収によって獲得したサミットの製品群は、これまで未対応だったESLデザインのためのソリューションとして提供される予定で、メンターはこれにより、デザイン、合成、検証とESL全ての分野に対応する統合的なソリューションを顧客に提供できるようになるとしている。
尚、メンターの発表によると、サミットの既存製品の開発、販売、サポートは、メンター以外の設計フローのサポートを含めて全て継続される予定で、既存のサミット製品ユーザにとっては今のところ大きな影響は出ない見通しとなっている。
※サミット・デザイン社製品に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※サミット・デザイン社 http://www.sd.com
2006.10.24
2006年10月18日、設計言語などEDA関連の各種標準フォーマットの仕様策定及び推進団体である、米Accelleraは、テスト設計における新たな標準インタフェース「Open Compression Interface (OCI 1.0)」の承認を発表した。
プレスリリース：http://www.accellera.org/pressroom/2006/Accellera_OCI_Approved_101306.pdf（英文）
「OCI 1.0」は、スキャン圧縮ｍテストパターン生成、故障診断の各ツール間のインタフェースを標準化するもので、このインタフェースの普及によって、各DFTツールの相互運用性が高まり、設計者はこれまでのように同一ベンダのDFTツールに縛られること無く、各社のツールを組み合わせて利用できるようになる。
Accelleraによると、「OCI 1.0」の次のステップはIEEEにおける標準化で、テストモデルの標準規格「IEEE P1450.6 CTL（Core Test Language）」の拡張としての承認を目指す。
※Accellera OCI委員会 http://www.accellera.org/activities/oci-tc
2006.10.24
2006年10月19日、マグマは、10月24日からサンタクララで開催される「ITC2006 (the International Test Conference）」でのDFTソリューションの展示を発表。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006101902.htm
今回マグマの展示するDFTソリューションの目玉は、同社のRTLから配置までをカバーするフィジカル設計環境「Blast Create」と各サードパーティのDFTツールとのインターオペラビリティ（相互運用性）で、具体的には下記ツールとの連携をデモンストレーションすることになっている。
■LogicVision社のLBISTソリューション「LV 2005」と「Blast Create」のインターオペラビリティ
■Genesys Testware社のテスト、解析修復ツール「ArraytestMaker」と「Blast Create」を統合した自動メモリBIST、修復ソリューション
■Mentor Graphics社のATPGツール「TestKompress」とメモリBISTツール「MBISTArchitect」と「Blast Create」のインターオペラビリティ
■Virage Logic社の統合組込みメモリ・テスト、修復ソリューション「STAR Memory System」と「Blast Create」フローとのインターオペラビリティ
マグマの「Blast Create」には、論理合成、フィジカル合成、Power最適化、スタティック・タイミング解析機能の他に、DFT解析機能も統合されており、ゲートおよびRTLレベルでテスタビリティをチェックしテスト設計の違反の可能性を解析することができる。
マグマでは、以前からBISTやATPGといった独自のDFTツール開発を進めているとされているが、まだ製品化には至っておらず、現状はに「Blast Create」と他社ツールとの連携という形でテスト設計フローに対処している。
※「Blast Create」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※ITC2006 (the International Test Conference）」http://www.itctestweek.org
※LogicVision社 http://www.logicvision.com
※Genesys Testware社 http://www.genesystest.com
※メンター・グラフィックス・ジャパン株式会社 http://www.mentorg.co.jp
※Virage Logic社 http://www.viragelogic.com
2006.10.24
2006年10月23日、C言語からのESL設計ソリューションを提供する、英セロックシカ社は、HyperTransportスロットを使ったハイパフォーマンス・コンピューティングのための新製品の発売を発表した。
プレスリリース：http://www.celoxica.com/corporate/pressreleases/show_release.asp?DocumentID=516（英文）
発表された新製品は、「HTX（HyperTransport）ソリューション」と称されるアクセラレーション・カードとコンパイラのバンドル製品で、Xilinx社製のFPGAを2個搭載する「RCHTXアクセラレーション・カード」とC言語からのFPGA合成ツール「DK Design Suite」の2つのセロックシカ製品によって構成されている。
「RCHTXアクセラレーション・カード」に搭載される2つのFPGAのうち、メイン・コプロセッサFPGAは1600万ゲート規模の高集積デバイスでアルゴリズムのハード化に利用。もう一つのFPGAは、HyperTransportのインタフェースIPを含むブリッジFPGAとして機能し、ホスト・プロセッサシステムとの高帯域幅接続を実現する。
この「HTXソリューション」を用いる事で、スーパーコンピュータやクラスタ・サーバー等を利用していたHPCプログラマは、C言語を用いてハードウェア・アクセラレータの開発を行う事ができるようになり、並列コプロセッサとしてFPGAを利用する事で、手軽に桁違いのシステム・パフォーマンスを達成できるようになるという。
※「HTXソリューション」に関する詳細は、日本セロックシカ株式会社までお問い合わせ下さい。
http://www.celoxica.co.jp
2006.10.23
2006年10月16日、SystemVerilogおよびSytemC対応のESL合成ツールを手掛ける、米Bluespec社は、インドに本拠を置く世界的なITサービス企業であるSatyam Computer Services社との協業を発表した。
プレスリリース：http://www.bluespec.com/news/Satyam101606.htm（英文）
発表によるとSatyam社は、バンガロールを拠点にIP開発など、Bluespecの顧客対応やインドにおけるBluespecのESLツールのユーザサポートなどを行う予定だという。
※Bluespec社 http://www.bluespec.com
※Satyam Computer Services社 http://www.satyam.co.jp
2006.10.23
2006年10月18日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、SystemC Transaction Level Monitor (TLM) Channel version 2.1.3. をリリースした。
プレスリリース：http://www.ocpip.org/pressroom/releases/2006_Press_Releases/ocp_releases_systemc_2.1.3（英文）
新たなOCP TLM Channel version 2.1.3は、モデルの相互運用性を改善し、よりシステムレベル・モデリングの生産性を高めるもので、コンフィギュレーションの管理に関する修正を含む幾つかの機能強化が施されている。これにより、設計者はより容易にSusytemCモジュールとOCPポートを接続できるようになり、コンフィギュレーション・エラーを減らす事が可能になる。
尚、今回リリースされたOCP TLM Channel version 2.1.3にも関連するコンプライアンスモデルの研究は、コーウェア、ソニックス、TI、GreenSocsを含む OCP-IP System Level Design Working Groupによって行われたという。
※OCP TLM Channel version 2.1.3に関する詳細は、OCP-IPにお問い合わせ下さい。
OCP-IP 日本語サイト http://www.ocpip.org/japanese
2006.10.20
2006年10月18日、シノプシスは、新しいテストパターン自動生成(ATPG)テクノロジの確立を目指して半導体各社との協業を開始したと発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2006/20061017.html
シノプシスの目指す新たなATPG技術は、微小な遅延故障を直接的なテスト対象としない従来のATPGとは違い、同社のスタティックタイミング・サインオフ解析ツール「PrimeTime」で解析した高精度なタイミング情報を用いる事によって、at-speedテスト実行時のタイミング・エラーとなる微小な回路遅延のテストを行うというもの。
これにより、微小遅延故障をも検出する必要のあるデジタルLSIにおいても、その品質を向上しテスト漏れを削減することが可能。微小な遅延故障を削減することで製造テストの品質向上をはかることができる。
この新たなATPG技術の開発と有効性の実証に向け、シノプシスは株式会社半導体理工学研究センター(STARC)と既に2年にわたり協業を進めてきているという。
シノプシスは、この新しいテクノロジを10月24日?26日にカリフォルニア州サンタクララで開催されるInternational Test Conference(IＴC)でデモ公開する予定。
※新たなATPG技術に関する詳細は、日本シノプシス株式会社までお問い合わせ下さい。
http://www.synopsys.co.jp
※International Test Conference
http://www.itctestweek.org
2006.10.20
2006年10月19日、業界標準のRTL解析ツール「SpyGlass」をはじめとした検証ソリューションを手掛ける、米Atrenta社は、第4ラウンドの資金調達で新たに1600万ドルの追加資金を調達したと発表した。
プレスリリース：http://www.atrenta.com/Links/Company_Atrenta_News_Details.aspx?strNAID=NA00000051（英文）
Atrentaによると、今回のラウンドはInvestor Growth Capital社の主導で進められ、既存の投資家に加え新たにSamsung Ventures、Hercules Technology Growth Capitalの2社が出資。計1600万ドルの調達資金は、Atrenta製品の販売・サポートの拡大に向けて使われる予定だという。
Atrentaは、2001年の設立以来「SpyGlass」のヒットと合わせて急成長を続けており、現在米国内に6ヶ所の事業所を持つほか、フランス、ドイツ、イギリス、日本、インドに支社を置き、従業員数はワールドワイドで270名（うち75％は研究開発）。4年連続で平均66％UPの成長を続けている。
※Atrenta社 http://www.atrenta.com
2006.10.20
2006年10月19日、シンプリシティ社と新興FPGAベンダ米Achronix Semiconductor社は、両社が複数年に渡るツール開発及びOEM契約を締結した事を発表した。
プレスリリース：http://www.synplicity.com/corporate/pressreleases/2006/syn_achronix.html（英文）
米Achronix Semiconductor社は、非同期クロック技術を用いた2GHz動作のFPGAを開発中の新興FPGAベンダで、今回発表されたシンプリシティとの契約は、開発中のFPGA向けの設計ツールとしてシンプリシティの「Synplify Pro」の最適化とOEM供給を求めるもの。
シンプリシティは、来年に予定しているAchronixのサンプル出荷に向けて、「Synplify Pro」をAchronixのFPGA向けに最適化し、合わせてAchronixの設計環境へのバンドルを進めていく。
※シンプリシティ株式会社 http://www.synplicity.jp
※Achronix Semiconductor社 http://www.achronix.com
2006.10.19
2006年10月17日、シノプシスは、プロセスを考慮した新しいDFMツールとして「Seismos」と「Paramos」の2製品を発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2006/20061016.html
発表された2製品は、新たにカテゴライズされた「PA-DFM(Process-Aware Design-for-Manufacturing)ファミリ」のコア製品として展開されるもので、45nm以降のデザインで発生するプロセスのばらつきが、カスタム/アナログ・デザインに与える影響を解析。製造工程で発生するバラツキの情報を設計段階にリンクさせることで、レイアウトの最適化とイールドの最大化を実現する。
「PA-DFMファミリー」は、シノプシスのTCAD専門技術をベースに開発されており、シノプシスが最近発表したイールド解析ツール・セット「PrimeYield」、スタティスティカル・タイミング解析ツール「PrimeTime VX」、スタティスティカルRC抽出ツール「Star-RCXT VX」を補完。シノプシスは、TCAD技術が実現するモデルをフィジカル設計ツール群に統合することにより、ナノメータLSI設計フローの中にある技術的な空白地帯を埋めることを狙っている。
※「PA-DFMファミリー」は既に出荷中。製品に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp/pressrelease/2006/20061016.html
2006.10.19
2006年10月16日、ESLツールの大手コーウェアは、「シンビアン・プラチナ・パートナー・プログラム」に参加し、拡大するSymbian OS市場をサポートすることを発表した。
プレスリリース：http://www.coware.co.jp/news/2006/2006.10.16.html
シンビアンは、通話機能だけではなくコンピュータとしての機能を持つ携帯電話「スマートフォン」向けのオペレーティング・システム「Symbian OS」を提供。業界最大手として世界の大手携帯電話メーカーにライセンスを提供しており、出荷された「Symbian OS」搭載携帯電話の累計台数は8300万台にのぼる。
コーウェアは、、「シンビアン・プラチナ・パートナー・プログラム」に参加する事により、プラチナ・パートナーとしてシンビアン社エコシステムに対して、同社のソフトウェア開発ソリューション「仮想プラットフォーム」を展開。両社はソフトウェア開発期間の短縮、生産性の向上、コスト削減に向けて協力を進めて行くという。
※コーウェア株式会社
http://www.coware.co.jp
※シンビアン社
http://www.symbian.com/Japan
2006.10.18
2006年10月17日、株式会社図研は、同社製品「CR-5000/Lightning」で利用する、アルテラ社の「Stratix II」FPGA用のシミュレーションキットの無償提供を開始した事を発表した。
プレスリリース：http://www.zuken.co.jp/news/clipdata/061017data.html
図研によると提供されるキットの中には、シミュレーション・モデル、ネットトポロジーのテンプレート、HTML形式のドキュメントなどが含まれており、このシミュレーション・キットを利用することにより、設計者や解析エンジニアは、「Altera Stratix II FPGA」を実装したプリント基板の解析・検証を、従来に比べ格段に速く行うことができるようになる。
今回のキット提供は、アルテラのACCESSプログラムによってパートナー関係にある図研とアルテラ両社の協力によって実現されたもので、図研はすでに「MAX II」CPLDの新パッケージであるFineLine BGA(FBGA)とMicro FineLine BGA(MBGA)パッケージに対応したフットプリントのダウンロードサービスを実施している。
※ACCESSプログラム：(Altera® Commitment to Cooperate Engineering Solutions)
尚、発表されたシミュレーションキットは、「CR-5000/Lightning」のユーザに限り、下記図研社のWebサイトから無償でダウンロードすることができる。
http://www.zuken.co.jp/zcall/products/release/altera/download.html
※Altera Stratix II FPGA用シミュレーションキットに関する詳細は、株式会社図研にお問い合わせ下さい。
http://www.zuken.co.jp
※日本アルテラ株式会社
http://www.altera.co.jp
2006.10.18
2006年10月17日、メンター・グラフィックス社は、ハーネス設計の重要な課題を解決する新たなハーネス設計ソリューション「Capital HarnessXC」を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/061017.html
発表されたハーネス設計ツール「Capital HarnessXC」は、メンターのハーネス設計ツールキット「CHS(Capital Harness System）」の1製品として組み込まれるもので、これまで独立した形で利用されてきたハーネス設計ツール「Capital Harness」を「CHS」の中に取り込む為に機能拡張された新製品。
「Capital HarnessXC」の特徴は、「CHS」に組み込まれることにより、その中心となる強力なデータ管理機能を様々な形で享受できる点で、各地に点在する設計拠点間のデータ共有はもとより、毎日繰り返される複雑かつ膨大な設計変更をも完全に管理。ハーネスサプライヤの立場であれば、各自動車メーカーによって異なる様々な設計データをインプットし統合管理する事もできる。
ツールとしては、それらデータ管理機能をベースにハーネス製造設計、コスト計算、エンジニアリング評価、各種レポート出力が可能で、ハーネス設計のおよそ8割を占めると言われている設計変更に関わる作業を大幅に効率化し、柔軟なハーネス設計フローを実現すると同時に開発品質の向上を約束する。
尚、メンターの発表によると、既に米フォード社が「Capital HarnessXC」を含む「CHS」フローを全世界の標準設計環境として採用を決定。これにより「CHS」は、Jaguar、LandRover、Mazda、Volvoなどグループ各社で利用される事になるという。
※「Capital HarnessXC」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2006.10.17
2006年10月13日、WindowsベースのPCB/FPGA統合設計環境を手掛ける、豪アルティウム リミテッド社は、同社の「Altium Designer」が新たにラティス社のPLD「MachXOファミリ」をサポートした事を発表した。
プレスリリース：
http://www.altium.com/files/corp/media/pdfs/121006AltiumAnnouncesSupportforLatticeMachXO.pdf（英文）
今回「Altium Designer」がサポートしたラティスの「MachXO」は、CPLDとFPGAの両属性を備える不揮発性、再構成回数無限のPLDで、小型デバイスで実装されるバス・ブリッジ、バス・インターフェース、コントローラなどのアプリケーションをターゲットとする製品。「Altium Designer」のユーザは、既にサポートされている数々のFPGA/PLDに加え、今後は「MachXO」を適用したハードウェア設計もできるようになる。
「Altium Designer」は、PCB、FPGA、組み込みソフトウェア、全ての開発環境を統合したWindowsベースのEDAツールで、備えられている「ソフト部品」によって「MachXO」をはじめ、様々なFPGA/PLDの設計の設計を支援することができる。また、同じく「Altium Designer」で用意されているソフトコアRISCプロセッサを利用すれば、「MachXO」上に小型プロセッサをインプリメントする事も可能。1台のツールでボード設計に加え、FPGAベースの組み込みシステム開発をもサポートしている。
尚、「MachXO」のサポートは、最近リリースされたばかりの「Altium Designer」の最新バージョン6.5にて対応。既に製品出荷が開始されている。
※「Altium Designer」に関する詳細は、アルティウムジャパン株式会社までお問い合わせ下さい。
http://www.altium.co.jp
※ラティス・セミコンダクター株式会社
http://www.latticesemi.co.jp
2006.10.17
2006年10月13日、ESL分野のEDAツール開発や設計・コンサルティングサービスを手掛ける、株式会社礎デザインオートメーションは、自社製品「FP-Fixer」のリリースを発表。先行評価ユーザ向けた特別セミナーを開催した。
「FP-Fixer」は、今年のEDSフェアで発表された同社自社開発のツールで、浮動小数点から固定小数点へのCコードの変換作業（＝アルゴリズムのハードウェア化に伴う、ビット精度の確定作業）を自動化するもの。用途としては、以前、シノプシスが提供していた「Fixed-Point Designer」と似ているが、「FP-Fixer」はSystemCの固定小数点データタイプを利用せず完全にC言語で閉じられた環境として構築されており、そもそもの開発コンセプトが大きく違う。
礎DAによると、C言語をベースとする利点は大きく2つ。一つは、ツール利用者に対する敷居が低いという点で、ANSI-Cであれば新たに言語を学ぶ事無く導入したその日からツールを利用することが可能。もう一つは固定小数点への変換処理を大幅に高速化できるという点で、極端に検証速度が遅くなるsc_fixedと違い、独自のC言語ベースシミュレーション・ライブラリによって高速にシミュレーションを実行することができるという。
ツールの利用フローとしては、まず対象となるCコードを入力するとコードのルールチェックを行い、関数展開など後のシミュレーション工程に向けてソースコードを最適化する。次にテストデータから各変数のプロファイリングを行い、仮のビット幅を確定。最後にシミュレーションを繰り返し許容誤算範囲ぎりぎりまでビット幅を削減し、固定小数点化されたCコードとして出力する。
「FP-Fixer」は、float/doubleはもちろんint/longも読みに行き、自動的に最適な精度の固定小数点に変換。ユーザが特定のビット幅を指定したい場合はディレクティブで指定でき、評価関数を用いる事で単純な期待値照合だけでなく複雑な評価も行う事ができる。また、複数マシンを用いて処理を行う際に、それぞれの結果をマージして最適解を見つけるためのファイルマージ機能も備えられている。
礎DAによると、将来的には変換結果をDSP向けCコードやSystemCコードとして出力する事を検討中で、ユーザの要望に応じて対応していく予定だという。また、動的なシミュレーションではなく、静的解析によって精度を追求する「FP-Fixer」の次期製品の開発も既に計画中で、今後は消費電力解析なども視野に入れた「Fixer」シリーズのEDA製品を順次開発していく予定だという。
尚、礎DAでは一般ユーザ向けの「FP-Fixer」セミナーを下記スケジュールで開催する予定。10月25日より参加申し込みの受付を開始する。
■「FP-Fixer」セミナー
開催：11月10日（金） 13:30?16:00
会場：川崎市産業振興会館 第３会議室
参加：無料
※「FP-Fixer」に関する詳細は、株式会社礎デザインオートメーションにお問い合わせ下さい。
http://www.ishizue-da.co.jp/
2006.10.13
2006年10月12日、オランダの設計コンサルティング会社Dizain-Sync社は、米Bluespec社のESL合成ツールを用いてIP開発を行ったことを発表した。
開発したのは1-GHz 130nm マルチポートDDR2 メモリコントローラで、BluespecのESL合成ツールによって既存のHDL設計フローよりも短期間で高品質な回路合成を実現。よりフレキシブルなIPを開発することが出来たという。
※この設計事例に関するレポートは下記URLよりダウンロード可能
http://www.bluespec.com/products/documents/nport.pdf
Dizain-Sync社は、コンサルティングやデザインサービスを行う一方、オランダ及びヨーロッパにおいてEDAツールのプリ/ポストセールスも行っている企業で、公表はされていないがBluespec社との協力関係を想像することができる。
ちなみにBluespecは日本市場には未進出ながら、アメリカ国内東西２ヶ所に加え、既にドイツとフィンランドに営業拠点を構えており、ヨーロッパ企業の顧客を複数持っている。
※Dizain-Sync社 http://www.dizain-sync.com
※Bluespec社 http://www.bluespec.com
2006.10.13
2006年10月9日、シノプシスは、デザインの物理的な複雑さを解析し、最小の配線エリアを自動的に特定する新技術「MinChip」を発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2006/snps_minchip_pr.html（英文）
発表された「MinChip」テクノロジーは、シノプシスのフロア・プランニングツール「JupiterXT」と配置配線ツール「IC Compiler」によるフィジカル設計フローに取り込まれ、「IC Compiler」による最適化処理が完了した後にデザインを解析し、自動的に最小の配線可能エリアを特定する。
この処理は僅か数時間で完了し、これまでマニュアル作業によって数週間かかっていた作業を大幅に削減すると同時に、テープアウトに向けて最小のチップサイズを実現。シノプシスが顧客のテープアウトデータで行った内部テストでは、平均9％の面積削減効果を確認しているという。
※「MinChip」テクノロジーに関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2006.10.12
2006年10月5日、シノプシスとARMは、ARMのスタンダードセル・ライブラリ「Advantage」、「Metro」、「SAGE-XTM」が、シノプシスの次世代シグナルインテグリティ・モデルである「CCSノイズモデル」をサポートした事を発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2006/20061004.html（シノプシス発表）
「CCSノイズモデル」は、電流ベースでモデル化された業界初のオープンソースのノイズモデルで、その精度の高さとオープンソースとしての透明性・利便性が何よりの特徴。シノプシスはその精度を同社の高精度回路シミュレータ「HSPICE」による解析結果との誤差2%以内としている。
ARMとシノプシスは、ArtisanフィジカルIPファミリーの一部であるスタンダードセル・ライブラリ向けのCCSモデルを用意することで、ARMのフィジカルIPならびにシノプシスのツール利用の促進を狙っている。
尚、「Advantage」、「Metro」、「SAGE-X」各スタンダードセル・ライブラリ向けのCCSタイミングモデルならびにノイズモデルは、すでにARMのWebサイトよりダウンロード可能。http://www.arm.com
※アーム株式会社 http://www.jp.arm.com
※日本シノプシス株式会社 http://www.synopsys.co.jp
2006.10.12
2006年10月10日、ミップス・テクノロジーズは、MIPS-Based SoC設計を簡素化するための新しいプラットフォーム戦略を発表した。
プレスリリース：http://www.mips.jp/06press/Releases/2006/06_10_10.html
今回発表されたミップスの戦略は、全てのMIPSプロセッサに対応する設計プラットフォーム「SOC-it」を核としたもので、このプラットフォームを用いる事で設計者は、短期間かつ容易に高性能なMIPS-Based SoCを設計できるようになる。
「SOC-it」プラットフォームは、MIPS®コアを搭載したプラットフォームベース設計で使用されるコンポーネントのセットとして定義されるもので、ミップス･テクノロジーズから直接供給されるメモリ･サブシステム、割り込みや、オンチップ･インターコネクトを含むハードウェア･カーネルと、リアルタイム･クロック(RTC)、シリアルポート(UART)や汎用I/O (GPIO)などを含むパートナーベンダの組み込みシステム用IPによって構成され、ソフトウェア互換を維持するためのHAL（ハードウェア･アブストラクション･レイヤー）も定義されている。
ミップスは、この「SOC-it」プラットフォームの最初の製品として既に「SOC-it L2キャッシュ･コントローラ」の早期ライセンス供給を開始しており、2007年の第一四半期には2番目の製品「SOC-it システム･コントローラ」をリリースする予定。
※「SOC-it」プラットフォームに関する詳細は、ミップス・テクノロジーズ社にお問い合わせ下さい。
http://www.mips.jp
2006.10.11
2006年10月9日、ESLツールの大手コーウェアは、同社のESL製品で利用可能な東芝のコンフィギュラブル・プロセッサ「MeP」のプラットフォーム・モデルのリリースを発表した。
プレスリリース：http://www.coware.co.jp/news/2006/2006.10.09.html
発表された「MePモデル」は、コーウェアと東芝両社の共同開発によるもので、MePユーザはこの「MePモデル」を用いる事でシリコン完成前の早期ソフトウェア開発や異なるアーキテクチャの探求が可能な仮想プラットフォームの構築を実現。設計期間を短縮すると同時にシステム全体の性能を最適化する事が可能となる。
「MePモデル」は、コーウェア社のESLツールで利用できる「MeP IPライブラリ」として提供され、その中には様々な抽象度のMePモデルに加え、メモリ・サブシステムやインターコネクトの設定に使用する「MePデザイン・キット」、MePコアにカスタマイズされたインストラクションを追加するためのツール「CORXpert for MeP」が含まれている。
コーウェアは、ESL環境を構築する各ツールの開発に力を注ぐ一方で、システムレベル設計を加速するための「部品」として、主要なプロセッサ・モデル、バスなどのペリフェラル・モデルを中心としたIPライブラリの整備にも注力。幅広いライブラリのラインナップがツール利用者にも支持されている。
「MeP IPライブラリ」は今月末よりコーウェアから提供開始予定で、その詳細については、カリフォルニア州サンノゼのダブルツリー・ホテルで開催中の「The In-Stat Fall Microprocessor Forum」で紹介されるという。
※「MeP IPライブラリ」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
※東芝MeP関連ページ http://www.mepcore.com/j
2006.10.11
2006年10月10日、マグマ・デザイン・オートメーション社は、PCI Express他スタンダードI/Oインターコネクトのトップ・サプライヤである米PLX Technology社が、マグマのインプリメンテーションツールで業界初の48レーン、9ポートPCI Expressスイッチング・デバイスを完成させたことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006100901.htm
発表によるとPLX社は、先日発売したばかりの新製品「PLX ExpressLane PEX 8548」のインプリメンテーション設計にマグマのツールを適用。業界最多のレーン数を誇る数百万ゲート規模のPCI Expressスイッチング・デバイスの設計を完了させた。
使用されたマグマのツールは以下の通り。
■合成：Blast Create
■プロトタイピング及びフロアプランニング：Blast Plan Pro
■物理設計：Blast Fusion
■シグナル・インテグリティ：Blast Noise
■低消費電力設計：Blast Power
PLX社のコメントによると、マグマのツールとサポートによって、複雑なPCI Expressスイッチング・デバイス「PEX 8548」の設計期間を劇的に合理化することができたという。
※マグマ社製品に関する詳細は、マグマ・デザイン・オートメーション株式会社までお問い合わせ下さい。
http://www.magma-da.co.jp
※PLX Technology社 http://www.plxtech.com
※PLX Technology社製品国内販売代理店 株式会社PALTEK http://www.paltek.co.jp/plx
2006.10.06
2006年10月3日、ミップス・テクノロジーズは、ミップス･テクノロジーズのアーキテクチャ、コアおよび独自検証技術を有効化かつ認証するための、「MIPS-Verified」プログラムを発表した。
プレスリリース：http://www.mips.jp/06press/Releases/2006/06_10_03.html
「MIPS-Verified」プログラムは、ミップス・テクノロジーズの持つ独自の検証技術によって、MIPS-Basedの製品の品質を保証するというもので、具体的には、ミップスの検証技術でテストされたIP製品に対し「MIPS-Verified」マークを提供。「MIPS-Verified」マークを品質保証のブランドとして利用する事で、製品の品質を維持しライセンシーやパートナーの信頼性向上を狙う。
「MIPS-Verified」プログラムの核となるミップスの検証技術は、同社の新製品やMIPSアーキテクチャに追加された機能に対応するために、ミップスのエンジニアによって定期的に改善・拡張されており、アーキテクチャ準拠だけでなく、製品としての個々の機能を検証するための数百のテストが含まれているという。
※「MIPS-Verified」プログラムに関する詳細は、ミップス・テクノロジーズ社にお問い合わせ下さい。
http://www.mips.jp
2006.10.06
2006年10月3日、ダイナミックな電源ノイズ解析ソリューションを手掛ける、米Apache Design Solutions社は、SiP（System-in-Package）のパワー・インテグリティ解析におけるNECエレクトロニクスとのコラボレーションを発表した。
プレスリリース：http://www.apache-da.com/html/news_events/pr/2006-10-04.htm（英文）
発表によるとApacheとNECエレの両社は、チップの微細化に伴い、SoC同様ダイナミックな電源ノイズの解析が重要な鍵となっているSiP（System-in-Package）のパワー・インテグリティ解析に向けて協業。Apacheの持つSoC電源ノイズ解析技術とNECエレのSiP技術をベースとした、SiPの電源ノイス解析のメソドロジを開発した。
NECエレは、精密かつコンパクトなICパワーモデルを提供するApacheのフルチップ・ダイナミックノイズ解析技術を高く評価し、SiP設計におけるパワー・インテグリティ解析のパートナーとしてApacheを選んだとしている。
Apacheは、数千万ゲート規模のSoCの電源ノイズを高い精度で高速にダイナミック解析するツール「RedHawk」を提供している。
※Apache社製品に関する詳細は、アパッチデザインソリューションズ株式会社にお問い合わせ下さい。
http://www.apache-da.com
2006.10.04
2006年10月1日、ミックスド・シグナルSoCをターゲットとしたデザイン及びベリフィケーションソリューションを提供する、伊Yogitech社は、eおよびSystemVerilogをサポートするOCP検証コンポーネントのリリースを発表した。
※OCP：Open Core Protocol
プレスリリース：http://www.yogitech.com/press/press_01.10.06.htm（英文）
Yogitechによると同社が「OCP UVC（universal verification component）」と呼ぶOCP検証コンポーネントは、OCPプロトコルのrevision 2.1をフルサポートする検証ソリューションで、今年OCP-IPよりリリースされたファンクショナル・カバレッジ・ガイドラインを含むOCP 2.0/2.1 コンプライアント・チェック・ドキュメントに対応している。
「OCP UVC」は、eおよびSystemVerilog2つの検証言語をサポートしており、Yogitechは両言語において同レベルのカバレッジを保証。e、SystemVerilogそしてSystemC、Verilog、VHDLといったIEEEで認められている全ての言語の検証環境で利用することができるという。
尚、Yogitechでは、今回発表した「OCP UVC」の無償評価版を提供中。日本国内ではサイバーテック社が同社製品の販売窓口となっている。
※Yogitech社 http://www.yogitech.com
※サイバーテック社 http://www.cyber-tec.co.jp
※OCP-IP 日本語ページ http://www.ocpip.org/japanese
2006.10.04
2006年9月27日、シノプシスは、テスト・パターン自動生成ツール「TetraMAX」の機能改善を発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2006/snps_tetramax_pr.html（英文）
発表によると「TetraMAX」は、今回が2度目となる大幅な機能改善によって処理速度の高速化が図られ、従来バージョンと比較して3倍?5倍のスピードでテスト・パターンの自動生成を行う事が可能になった。この「TetraMAX」の最新バージョンを2つ同時に利用すれば、平均して約12倍の高速化を達成できるという。
「TetraMAX」は他のATPGツールと違い、大規模デザインでも分割する事無く効率良くテスト・パターンを生成する事が可能で、テストデータ量を1/10?1/50に圧縮するワンパス・テスト合成ツール「DFT Compiler MAX」と統合されている。
また、タイミング解析ツール「PrimeTime」とのリンクにより遅延故障モデルをターゲットとしたテスト・パターンを生成することが可能なほか、寄生容量抽出ツール「Star-RCXT」からのインポート機能も備えている。
※「TetraMAX」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2006.10.04
2006年9月29日、バーチャル・システム・プロトタイピング環境を手掛ける、米VaST Systems Technology社は、「VaST Model Library」の拡張を発表した。
プレスリリース：http://www.vastsystems.com./ARM_release_09_06.html（英文）
発表によると、VaSTは同社のモデルライブラリに新たにARMの「Prime Cell」と「AXIバス」のモデルを追加。ARMベースのシステム設計で広く利用されているペリフェラルモデルを追加することで、設計者のニーズに応えると同時にバーチャル・プロトタイピング・ツール「CoMET」による仮想検証の対象範囲を更に拡大した。
今回追加されたARMペリフェラルモデルは以下の通り。
■ARM PrimeCell
?PL080 DMA Controller
?PL011UART
?PL190 Vector Interrupt Controller
?PL131 Smart Card Interface
■ARM AMBA AXI bus
※「VaST Model Library」に関する詳細は、VaSTシステムズ・テクノロジー社にお問い合わせ下さい。
http://www.vastsystems.com./jp
2006.10.03
2006年10月2日、米EDA Consortiumは、2006年度第2四半期のEDA売上報告を発表した。
プレスリリース：http://www.edac.org/downloads/pressreleases/06-06-29_EDAC_MSS_Q1_2006_Release.pdf（英文）
発表によると、2006年Q2（7月?9月）のEDAの売上総額は12億5600万ドルで、昨年の同時期と比較すると約15％の売上増。サービスを含む全ての分野で大きな伸びを示した。
分野別売上で最も大きな伸びを示したのは、サービス部門で前年比20％増。次いでフィジカル設計及び検証部門が19％増。地域別の売上では、アジア及びその他地域の売上が前年比27％増と特に大きな伸びを見せた。
ちなみに日本市場におけるQ2の売上は、前年比11％UPと全体的な伸びよりも下回る結果となった。
2006年Q2のカテゴリ別の売上と昨年同時期との比較は以下の通り。
■CAE分野 5億1100万ドル 15％UP
■PCB/MCM分野 8300万ドル 4％UP
■IC Physical Design & Verification 分野 3億4300万ドル 19％UP
■IP分野 2億4300万ドル 17％UP
■サービス分野 7600万ドル 20％UP
2006年Q2地域別の売上と昨年同時期との比較は以下の通り。
■北米 5億9800万ドル 13％UP
■ヨーロッパ 2億2300万ドル 18％UP
■日本 2億6800万ドル 11％UP
■アジアその他地域 売上1億6800万ドル 27％UP
※EDAC（EDA Consortium）http://www.edac.org
2006.10.03
2006年9月28日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、新メンバー6者の加盟を発表した。
プレスリリース：
http://www.ocpip.org/pressroom/releases/2006_Press_Releases/OCP-IP_Announces_6_New_Members（英文）
新たにOCP-IPに加盟したのは以下の企業及び大学で、うちEDAベンダはBluespec社とDigital Dynamics社の計2社。
■Bluespec社 http://www.bluespec.com
■Digital Dynamics社 http://www.digimics.com
■Digital Media Professionals社 http://www.dmprof.com/d
■Georgia Institute of Technology http://www.gatech.edu
■Sci-worx社 http://www.sci-worx.com
■TrustIC社 http://www.trustic.ro
Bluespec社は、SystemVerilog及びSystemCの両言語に対応する「ESL合成ツール」を手掛けるEDAベンダで、ASIC/FPGAをターゲットに人手設計よりも品質の高いRTLの生成を実現。日本における製品供給は行われていないが、北米を中心に複数の大手顧客を持つ。
Digital Dynamics社は、HDLからSystemC/SystemCからHDLの言語変換ツールをはじめ、SystemCテストベンチ・ジェネレータ、波形ビューワなどユーティリティ・ツールを手掛けるEDAベンダで、それらを統合したESLツール「ROSTA (Reconfigurable Open System Tools and Applications)」を提供している。
※OCP-IP 日本語ページ http://www.ocpip.org/japanese
2006.10.03
2006年10月2日、ケイデンスは、Brion Technologies社およびClear Shape Technologies社との協業により、リソグラフィを考慮したフィジカル設計フローを構築した事を発表した。
プレスリリース：http://www.cadence.co.jp/print/h18-10-03.html
発表によると、Clear Shape社は、チップの製造性や歩留まりに影響を与えるcatastrophicな問題、parametricな問題の双方に対応するために、高速、高精度、フルチップでマニュファクチャリング・シェープ解析を行うシステマティックなモデル・ベースDFMテクノロジを開発。またBrion社は、優れたコンピュータ処理技術を活用したリソグラフィ・テクノロジにより、高精度で高速なフルチップ対応のOPCおよびOPC検証ソリューションを実現。
ケイデンスはこれらテクノロジとレイアウト最適化ツール「Chip Optimizer」を含む自社のインプリメンテーションフロー「Encounter digital IC design platform」とをリンクさせるインタフェースを開発し、同一モデルを利用できる一貫したリソグラフィ・モデリング、インプリメンテーション、レイアウトの最適化フローを実現した。
これにより、IDMやファブレス半導体企業は、リソグラフィ上のホットスポットを検出してこれらを除去し、設計および電気的な制約を維持しながら、マンハッタン式の設計とXアーキテクチャを使用した設計の双方を最適化できるようになるという。
尚、Brion社Shauh-Teh Juang氏のコメントによると、今回の協業によってケイデンスのインプリメンテーションフローに繋がったBrionのOPC技術は、既に半導体上位15社のうち12社が採用しているとの事。
※本発表に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※ブライオン テクノロジーズ株式会社
http://www.brion.com
※Clear Shape Technologies社
http://www.clearshape.com
2006.10.02
2006年10月2日、株式会社図研と米Rio Design Automation社は、両社の包括的な業務提携を発表した。
プレスリリース：http://www.zuken.co.jp/news/clipdata/061002data.html
発表によると、図研はRio社に出資することによって、インドを除く日本、韓国、中国、台湾などのアジア諸国におけるRio社製品の独占販売権を獲得。これら地域に向けたRio社製品の販売・サポートを図研が実施することになるという。
Rio社は、2003年に設立されたEDAベンチャーで、LSIパッケージのエスケープ・ルーティングや寄生を考慮しながら、チップ内部のI/O配置などを最適化する、チップ設計とパッケージ設計の橋渡し的な役割を果たすツール「RioMagic FC」を開発・販売している。これまでは、北米市場に向けた直販体制を敷く一方、マグマ・デザイン・オートメーション社とOEM契約を結び製品の提供を進め、既に北米では5社の顧客を持つ。
今後Rio社は、従来のフリップ・チップ用のツール「RioMagic FC｣に加え、新たにワイヤボンド用の「RioMagic WB」を2007年2月にリリースする予定（今秋先行リリース）で、来春には「RioMagic SIP」（システム・イン・パッケージ用）もリリースを計画中。図研では、これら全ての製品の販売・サポートを展開していく予定だとしている。
また、両社は販売面に限らず技術面でも提携していく予定で、今後、図研の主力製品「CR-5000シリーズ」の設計・解析ツールとRio社の製品群とのインテグレーションに着手。マグマ社、Cadence社、Synopsys社など主要ベンダのレイアウトツールから、Rio社と図研のパッケージツール、図研のPCBツールへとシームレスに繋がる設計環境を顧客に提供していく予定だという。
尚、図研によるRio社製品の販売・サポートはこの10月より開始される予定。
※Rio社製品に関する詳細は、株式会社図研にお問い合わせ下さい。http://www.zuken.co.jp
※Rio Design Automation社 http://www.rio-da.com
2006.10.02
2006年10月2日、米国Y Explorations社製品の販売代理店を務める株式会社ソリトンシステムズは、YXI社の動作合成ツール「eXCite」の通信合成機能がアルテラ社の「Avalon」バスをサポートした事を発表した。
プレスリリース：http://www.soliton.co.jp/news/nr/26_12_excite_avalon.html
YXI社の「eXCite」は、UCアーバインのGajski教授の研究成果をベースに製品化されたANSI-Cを入力とした動作合成ツールで、アルゴリズム記述からのハードウェア合成を可能とし、パイプラインスケジューリングやテストベンチの自動生成、特定インタフェースをターゲットとした通信合成機能などを備えている。
発表によると今回YXI社は、アルテラ社のプロセッサ・ペリフェラル用標準バス「Avalonインターフェイス」をターゲットとしたインタフェース合成を実現する「Avalon Platform」を「eXCite」に追加。これにより、設計者は「eXCite」とアルテラの開発環境「SOPC Builder」を用いることで、Cコードから合成したハードウェアをアルテラのFPGA上に容易にインプリメントできるようになり、煩雑な内部バスへの接続作業を簡易化することが可能になるという。
YXI社は、ここ最近FPGAユーザをターゲットとしたツールのエンハンスにも力を注いでおり、今年6月には 「eXCite シリーズ」にFPGA設計者向けの新製品「eXCite FPGA」を追加している。
ソリトンシステムズによると、今回発表された「Avalon Platform」のライセンス価格は初年度保守費込みで￥575000。既に製品出荷は開始されており、初年度50セットの販売見込みをたてているという。
※YXI社の「eXCite シリーズ」および「Avalon Platform」に関する詳細は、株式会社ソリトンシステムズにお問い合わせ下さい。
http://www.soliton.co.jp
※Y Explorations社 http://www.yxi.com/Japanese/productsJ
※日本アルテラ株式会社
http://www.altera.co.jp
2006.10.02
2006年9月26日、27日と品川の東京コンファレンスセンターにて、2日間連続でEDA関連のイベントが開催された。
26日に開催されたのは、検証関連ソリューションを提供するEDAベンダが共催する「Verify2006」。主催のサン・マイクロシステムズ株式会社に加え、EDAベンダ計7社が参加し、150名近くの人が集まった。翌27日には毎年恒例となっている、日本シノプシス株式会社主催のユーザー会「Synopsys Users Meeting2006」が開催され、同社のユーザを中心に300名近くの参加者が集まった。
これらイベントは何ら関連性のあるものではないが、一つ共通して語られていた話題があった。それは「RTL検証の効率化」に関する話題。「Verify2006」はさることながら、今年の「Synopsys Users Meeting2006」は、計7つのユーザ発表のうち4つが「RTL検証」関連という検証主体の内容で、両イベントを通じて如何に検証作業の効率化に対処していくか？という現実的な方法論とユーザ事例が「Verify2006」に参加したEDAベンダとシノプシスのユーザーより発表された。
「Verify2006」でRTL検証にフォーカスした話をしたのは、ジャスパー・デザイン・オートメーションの代理店サイバーテック社と今年日本法人が設立されたアベラント株式会社の2社。いずれも静的なRTL検証ソリューションを提供する会社で、サイバーテック社の取り扱う「JasperGold」は、強力な検証エンジンに加えユーザビリティの高さが特徴。デバッグ環境、カバレッジ機能が充実しているほか、検証前にフォーマル検証の有効性を判断するための新しいデザイン解析機能も備えられ、検証プランを立てる段階からツールが様々な機能を提供してくれる。
サイバーテックは、「アサーション検証はまずフォーマルから」というキャッチフレーズで、RTL設計の初期段階からブロック単位で「JasperGold」を適用し、まず機能しないと困るような重要な機能をフォーマル手法で検証し、残りの部分はアサーションベースのシミュレーションやランダム検証でカバーするという検証方法の有用性を紹介。重要部分にこそフォーマル検証をというスタンスで、直前の仕様変更などバグ混入の危険性の高い部分にもフォーマル検証の利用価値が高い事を付け加えた。
一方、アベラントの「Solidiify」は、難しいプロパティの利用を容易化すると同時に、シミュレータと連動させるための独自機能を備えており、プロパティを記述せずにチェック項目に応じてプロパティ・チェックを自動処理する「Auto Check」機能、新機能として追加されたばかりのプロパティ言語変換機能、エラー箇所に対するダイナミック・シミュレーション用テストベンチ生成機能など、ヘビーユーザに限らずフォーマル検証初心者にも嬉しい気の利いた機能が充実している。
アベラントの提唱する検証手法は、まず「Solidiify」の「Auto Check」機能を用いて基本的なプロパティ・チェックを行い、その後に「Solidiify」とサードパーティ・シミュレータを連動させ相互に補完する形で検証を進めるというもので、シミュレーション用に埋め込んだアサーションを用いてフォーマル検証を行う形や、パスしなかったプロパティに対するシミュレーションモニタの作成機能、プロパティ記述が困難なリセット状態などをシミュレーション結果から「スナップショット機能」で取り込みフォーマル検証へ渡すといった方法を紹介。「フォーマル検証とダイナミック検証との連動がベスト」とした。
シノプシスの「Synopsys Users Meeting2006」では、NECマイクロシステム?、ソナック?、松下電器産業?、?ルネサス テクノロジの4社が検証関連の事例を発表。その内容ははいずれもSystemVerilog/VMMあるいはVera/RVMを用いた検証環境の構築に関するもので、その主たる目的は各社共通して検証資産の再利用性の向上であった。（※松下電器はRVM/Veraを利用した事例発表）
NECマイクロシステムでは、テストベンチやテストシナリオといった検証資産の再利用性の向上を目指しSystemVerilogの導入を決定。トライアルのプロジェクトとしてSerial ATA ホストコントローラの検証を試みた結果、対応した検証チーム3名いずれもSystemVerilog未経験者（うち2名はVera経験者）であったため環境構築に手間取ったものの、SystemVerilogのクラス派生機能を応用して、テストベンチを徹底的にクラス化。共通処理を一元化しVMMのメソドロジーに則りテストベンチを階層化する事で、例えばターゲットに応じてバス・インタフェースのドライバ部を入れ替えるなど、テストベンチをユーザのカスタマイズ要求に容易に対応させる事が可能となった。
また、同社では小規模の制御モジュールを対象に、シノプシスのフォーマル検証ツール「Magellan」の施行も合わせて実施。コーナーケース・バグの早期発見に効くというツールの有用性を確認すると同時に、シミュレーションでは見つけ難いRTLの冗長記述を発見するという応用的な効果も掴んだという。
松下電器の発表では、VeraとRVMを用いたテストベンチのフレームワーク開発の事例が紹介された。同社では、設計資産の再利用性を高めると同時に設計者のスキルのギャップを埋める事を目的に、メモリコントローラの検証をターゲットとしたテストベンチの自動生成環境を開発。専用のGUIやVera/RVMn基づいてバス・マスタのコマンドを生成/発行する機構を組み込み、松下の標準バスに限らず各種バス規格に僅かなカスタマイズで対応可能なテストベンチのフレームワークを作り上げた。
このフレームワークは、現在実品種の開発に適用されており、テストベンチの再利用度は概ね約70％程度。既に過去品種への評価で2件、実品種の検証で2件のバグを発見しており、これまで品種ごとに200人日かかっていたテストベンチの開発工数を開発したフレームワークによって、10分の1の20人日まで短縮することができるようになったという。
※「Verify2006」参加企業は以下の通り。
主催：サン・マイクロシステムズ株式会社 http://jp.sun.com
共催：アトレンタ株式会社 http://www.atrenta.com
アベラント株式会社 http://www.averant.com
カーボン・デザイン・システムズ・ジャパン株式会社 http://www.carbondesignsystems.com
コーウェア株式会社 http://www.coware.co.jp
ジャスパー・デザイン・オートメーション社(代理店：サイバーテック社） http://www.cyber-tec.co.jp
デナリソフトウエア株式会社 http://www.denalisoft.co.jp
ノバフロー株式会社 http://www.novaflow.co.jp
※「Verify2006」関連ページ http://www.coware.co.jp/Verify2006
※「Synopsys Users Meeting2006」http://www.synopsys.co.jp/jsnug2006
※日本シノプシス株式会社 http://www.synopsys.co.jp
2006.09.28
2006年9月26日、Multi-Voltage RTLシミュレータを手掛ける、米ArchPro Design Automation社は、同社製品「MVSIM」がHDL混合記述をフルサポートした事を発表した。
「MVSIM」は、テープアウト前にチップのPMS(Power Management Scheme)を検証するツールで、複数の電圧を持つMulti-voltageのLSIのダイナミックなVoltage変化、その影響等をRTLレベルで検証することが出来る。
「MVSIM」によるダイナミックな電圧観測は、論理シミュレーターを組み合わせて用いる事で実現され、現在、メンターの「ModelSim」、ケイデンスの「NC-Sim」、シノプシスの「VCS」をサポートしている。
ArchProは、EDAツール向けの各種コンポーネントを提供する米Verific Design Automationより、初めにVHDLのパーサーとスタティック・エラボレータを導入。最近Verilogのコンポーネントを追加し、これによってVerilog/VHDLの混合記述のフルサポートを実現したという。
ArchProはその他に、RTLとネットリストでパワー・マネジメント・ステートやコネクティビティを静的にチェックする「MVRC」と、レベル・シフタやアイソレーション・ゲートなどの調整回路を自動挿入する「MVSYN」を提供しており、日本国内でも直接販売を進めている。
※ArchPro社製品に関する詳細は、アーチプロ デザイン オートメーション インクまでお問い合わせ下さい。
http://www.archpro-da.com/jp
※Verific社製品に関する詳細は、販売代理店株式会社スピナカーシステムズにお問い合わせ下さい。
http://www.spinnaker.co.jp
2006.09.27
2006年9月26日、SystemC及びHDL設計のフロントエンドツールを手掛ける、米サミット・デザイン社は、株式会社ルネサス・テクノロジが社内のSystemC設計フローにサミットのSystemC統合設計環境「Vista」を採用した事を発表した。
プレスリリース：http://www.sd.com/news_events/press_releases/pr_2006_Sep_25.html（英文）
発表によると、ルネサスは徹底的な評価によって、「Vista」のSystemCデバッグおよび解析能力を確認し、システムレベル設計の効率改善を実現するツールとして、自社のSystemC設計フローへの「Vista」の採用を決定。既に「Vista」の利用によって顧客向け製品開発の短TAT化を実現しているという。
「Vista」は、SystemCの統合設計環境としてSystemCによる設計、検証、デバッグを包括的にサポートするツールで、TLMをはじめSystemCのあらゆる抽象度に対応。デバッグやデータ観測における数々のユニークな機能が多くのSystemCユーザに支持されている。
サミットはここ最近、Forte社の動作合成ツール「Cynthesizer」、Actis社のLintツール「AccurateC」、インターデザイン・テクノロジー社の協調検証ツール「FastVeri」といった、SystemC関連のサードパーティ・ツールと「Vista」の積極的な連携を進めているほか、システムレベルIPの普及・相互運用性の向上を目的とした「IPイニシアティブ」の活動も進めている。
※「Vista」に関する詳細は、サミット・デザイン・ジャパン株式会社までお問い合わせ下さい。
http://www.summit-japan.com
※株式会社ルネサス・テクノロジ
http://japan.renesas.com
2006.09.27
2006年9月26日、メンター・グラフィックス社は、組み込み開発向けの製品「EDGE Development Suite」を発表した。
プレスリリース：http://www.mentor.com/company/news/toolcost_edgesuite.cfm（英文）
「EDGE Development Suite」は、既存の組み込み開発ツール「EDGE」シリーズの各製品をバンドルしたパッケージで、組み込み開発の統合環境（IDE）、ソフトウェア・シミュレータ、コンパイラ、デバッガが含まれている。
「EDGE Development Suite」の価格は、米国販売価格で1ライセンス当たり2995ドルに設定されており、メンターは、従来よりも安い価格設定によってツールのコストを重視する組み込みソフト開発者の利用促進を狙っている。
「EDGE Development Suite」は、メジャーな32Bitプロセッサに対応したEclipseベースの開発環境で、現在、 Altera社の Nios II、ARM社の各プロセッサコア、Freescale社のColdFire、IBM社のPowerPCファミリ、MIPS社の各プロセッサコア、Xilinx社のMicroBlazeをサポート。別売のJTAGエミュレータ「EDGE MAJIC」も995ドルで入手できる。
※「EDGE Development Suite」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2006.09.26
2006年9月20日、イールド解析にフォーカスしたDFMツールを手掛ける、米Ponte Solutions社は、90nm以下のDFMメソドロジの確立に向けた両社の技術提携を発表した。
プレスリリース：http://www.ponte.com/?p=press&id=16（英文）
Ponte Solutionsは、2002年設立の新興EDAベンダで、モデル・ベースのイールド解析ツール「Yield Analyzer」を核としたDFMソリューションを展開。北米、ヨーロッパ、アジアをはじめ日本国内にも複数の顧客を持っている。
「Yield Analyzer」は、GDS-IIまたはDEF形式の設計データを読み込み、テープアウト前にyield-sensitiveな箇所を解析。ロジック部分に限らず、メモリやライブラリ、階層化されたチップ全体のイールド解析が可能で設計の段階でイールドを最適化することで、歩留まり向上に大きく貢献する。
今回発表されたUMC社との協力は、90nm以下のプロセス・テクノロジに向けたもので、Ponte Solutionsの「Yield Analyzer」によって、テープアウト前のイールド最適化メソドロジの確立を目指すと言う。
※「Yield Analyzer」に関する詳細は、Ponte Solutions社 http://www.ponte.com
2006.09.26
2006年9月25日、C言語からのESL設計ソリューションを提供する、英セロックシカ社は、同社の東芝 MeP （Media Embedded Processor） 開発キットが全国規模で行われるVDECの設計コンテストの設計プラットフォームおよび環境として選定されたことを発表した。
※VDEC（大規模集積システム設計教育研究センター）
プレスリリース：http://www.celoxica.co.jp/corporate/pressreleases/show_release.asp?DocumentID=513
セロックシカのMeP開発キットは、同社の提供する数々の特定用途向け開発キットのうちの一つで、MePに対応したC言語アルゴリズムからのインプリメント環境「DK Design Suite」、FPGAボード、MePプロセッサIP、APIなどがパッケージされており、東芝のMeP設計フローに則ってアルゴリズムモデルからのSoCプロトタイピングをスムーズに進める事ができる。
今回、この「MeP開発キット」がVDECのMePを用いたデジタル・メディアSoC設計コンテストの開発環境として利用される事になり、日本全国の大学を中心としたコンテスト参加者に同キットが利用される事になる。
今回の決定は、セロックシカ、東芝、VDECの長年にわたる協力関係と投資により実現されたもので、セロックシカの「MeP開発キット」の強力なSoCプロトタイピングおよび検証機能が選定の決め手になったという。
尚、今回の設計コンテストにおいて、 東芝はコンテスト応募設計に対する賞を提供し、受賞設計に対しては実際にシリコン製造が行われる予定。またVDECは、コンテスト終了後にこのプラットフォーム・ソリューションをVDECに所属する150を超える日本の大学と640を超える研究グループに対し、VDECのネットワークを介して提供する予定となっている。
※ セロックシカの「MeP開発キット」に関する詳細は、日本セロックシカ株式会社にお問い合わせ下さい。
http://www.celoxica.co.jp
※東芝MeP情報サイト
http://www.mepcore.com/j
※VDEC（大規模集積システム設計教育研究センター）
http://www.vdec.u-tokyo.ac.jp
2006.09.22
2006年9月21日、国内のEDA大手である株式会社図研は、基板設計システム「CR-5000/Board Designer」のLinuxサポートを発表した。
プレスリリース：http://www.zuken.co.jp/news/clipdata/060921data.html
図研の「CR-5000/Board Designer」は、電子回路/基板設計におけるデファクトツールとして、日本国内に限らず北米やヨーロッパでも利用されている図研の主力製品。これまでは、HP-UX、Solaris、Windowsの3つのOSをサポートしていたが、半導体およびパッケージ設計分野に広がるLinuxニーズの高まりを受け、2006年10月リリース予定の「CR-5000 Rev.9.000」から、新たにLinuxのサポートを開始する。
尚、今回のサポートを開始するのは「Redhat Enterprise Linux」で、 Windows版やUNIX版のLinux上でのエミュレーションではなく、CR-5000のソースコードをスクラッチからLinux上に移植しているため、Linuxの持つパフォーマンスや特徴を最大限に活用可能。Windows版/UNIX版とデータベース互換性を保持して混在運用することもできるという。
図研の発表によると、既にLinuxサポートに関する開発/品質保証プロセスは完了しており、現在、欧州の大手モバイル通信機器メーカーによる評価運用が進行中。予定では10月1日より正式出荷が開始される。
※「CR-5000/Board Designer」に関する詳細は、株式会社図研にお問い合わせ下さい。
http://www.zuken.co.jp
2006.09.21
2006年9月20日、ケイデンスは、メモリ設計向けのIP製品ライン「AllegroR Double Data Rate 2 (DDR2) design-in IP」を 発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-09-20.html
ケイデンスの「DDR2 design-in IP」製品ラインは、DDR2インタフェースの設計の最適化とTAT短縮を狙うもので、システム・レベルのDDR2メモリ・インターフェース、IOモデル、PCB上の制約などメモリ・サプライヤやFPGAサプライヤから提供されるリファレンス設計データのためのメソドロジを備えている。
今回提供される製品には、Altera社のStratix II FPGA、DDR2 SDRAM Megacoreファンクション・メモリ・コントローラ用のリファレンス設計と、Micron社のDDR2 SDRAM DIMMが含まれており、システムの設計者が多様なICサプライヤ向けのwhat-if解析を行うことができる環境を構築するために、今後も新たなコントローラやメモリのサプライヤが製品ラインに追加される予定。
※「DDR2 design-in IP」製品ラインに関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2006.09.21
2006年9月20日、米カルフォルニア州モントレーで開催中の「PHOTOMASK TECHNOLOGY CONFERENCE」にて、シノプシスとニコンは、45nm以下のリソグラフィ・ソリューションの共同開発を発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2006/snps_nikon_pr.html（英文）
シノプシスの発表によると、両社の共同開発がフォーカスするのは、製造性を考慮した次世代のOPCおよびRETシミュレーション・モデルの開発で、ニコンの個々のリソグラフィ・システム特有のリソグラフィ・シミュレーション・モデルの開発に着手する。
リソグラフィ装置の特徴を取り込む事でシミュレーション・モデルの精度が高まり、歩留まり向上とマスク検証時間の削減の両方を実現できるという。
※日本シノプシス株式会社
http://www.synopsys.co.jp
※株式会社ニコン
http://www.ave.nikon.co.jp/pec_j
2006.09.21
2006年9月13日、設計言語などEDA関連の各種標準フォーマットの仕様策定及び推進団体である、米Accelleraは、新たな低消費電力設計フォーマットの標準化を進める小委員会を設置。そのキックオフ・ミーティングをカリフォルニア州サンノゼで開催した。
関連ページ：http://www.accellera.org/pressroom/2006/Accellera_Si2_Low_Power_Workshop_083106.pdf（英文）
Accelleraが標準化を目指す新たなフォーマット「Unified Power Format (UPF)」は、既にケイデンスを中心とした「Power Forward Initiative（PFI）」が標準化活動を進めている「Common Power Format（CPF)」と同種の低消費電力設計向けの仕様フォーマットで、今回のAccelleraによる標準化委員会の立ち上げにより、低消費電力設計フォーマットの動きが業界で大きく2分されることになる。
Accelleraの立ち上げた「UPF technical subcommittee（UPF技術小委員会）」は、チェアマンをメンター・グラフィックスのStephen Bailey氏が努め、既にシノプシス、メンター・グラフィックス、マグマ・デザイン・オートメーション、サンマイクロシステムズの4社が技術寄与を表明。テキサス・インスツルメンツやノキアも賛同している。
一方のPFI（Power Forward Initiative）は、ケイデンスを中心に、アプライドマテリアル、AMD、ARM、ATI Technologies、フリースケール、フィリップス・セミコンダクタ、富士通、NECエレクトロニクスの9社が創立メンバーで、今月5日にはカリプト・デザイン・システムズ、ゴールデンゲート・テクノロジー、シーケンス・デザインの3社が新たにメンバーに加わっている。
PFIは、既に標準化活動の加速に向けて、IEEEに対し、ワーキング・グループを組織するための「Project Authorization Request（PAR）」を提出済みで、AccelleraのUPFよりもCPFの方が開発が先行している事を主張。標準化に向けた活動計画を前倒しする形で推進中。
CPFにおけるケイデンスの多大な影響力に警戒感を示すAccelleraのUPF陣営は、参加各社の共同作業による開かれた標準フォーマットの策定に向けて、2007年早々に仕様草案をまとめる予定だという。
※Accellera
http://www.accellera.org/home
※Power Forward Initiative
http://www.cadence.com/partners/power_forward
2006.09.20
2006年9月19日、メンター・グラフィックス社は、PCB設計の統合環境「Board Station」の最新バージョンのリリースを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/060919.html
「Board Station」は、メンターの提供する3つのPCBソリューションの一つで、大規模デザインのユーザー、エンタープライズ・ユーザーをターゲットとする製品。
今回のバージョンアップによって追加された新機能は以下の通り。
■ライブラリおよびデータ管理：
DMSとのよりタイトな統合、簡単に適用可能なRoHS指令に準拠するための設計機能
■Constraint editor system (CES)：
付属の高速設計用物理的ルール以外の電気的ルール入力およびレイアウト、解析などを行う機能
■シグナル・インテグリティ検証：
次世代の高速設計制約開発ツール「ICXRPro」のExplorer機能
による伝送線路、クロストーク解析
■設計レイアウト：生産性を大幅に向上するための各種機能
- フレキシブル基板レイアウトのサポート
- 高密度な設計の対話型配線を設計者がより詳細にコントロールするための配線グロッシング機能の追加
- 自動配線時のハードおよびソフト「フェンス」機能により高密度なBGA周囲の配線をコントロールし、BGA内を通る場合と比較してより高い結線率を達成
- ゲートおよびピンスワップ機能の強化によるレイアウトの最適化
■その他：
FPGA-on-Board - I/O Designerの統合強化により、多ピン、高性能FPGAのPCBへの統合を支援
尚、メンターは9月?10月にかけて、下記予定でイベント参加やセミナー開催を予定しており、「Board Station」も含まれるメンター最新のPCB設計ソリューションに関する説明が行われる予定。
◆9月29日（金）高速インターフェース＆インターコネクト・デザイン・ ワークショップ（秋葉原）
ベンダセッション「HighSpeed ボード設計における３つのポイント」を実施
http://it.cqpub.co.jp/tse/200609DW
◆10月6日（金）自動配線環境構築セミナー（大阪）
-BoardDesigner、Allegro及びPowerPCBの設計環境に於けるルーターのご提案-
http://www.mentorg.co.jp/event/seminar2006/router
※「Board Station」に関する詳細およびイベント・セミナーについては、メンター・グラフィックス・ジャパン株式会社までお問い合わせ下さい。
http://www.mentorg.co.jp
2006.09.20
2006年9月18日、マグマは、複数CPUによる並列処理に対応した回路シミュレータ「FineSim SPICE」の出荷を発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006091802.htm
「FineSim SPICE」は、今年7月に開催された第43回DACで初公開された製品で、ACAD社の買収によって製品ラインナップに加わった回路シミュレータ。
最大の特徴は回路シミュレーションのパラレル処理に対応している点で、複数CPUを用いてシミュレーションを並列処理することが可能。シミュレーション精度を劣化させることなく、CPUを増やすことでリニアに処理速度を向上できる。
これにより、設計者はPLL、ADC、DAC、ギガヘルツSERDESなど最先端サーキットを従来のSPICEシミュレータよりも高速にシミュレーション可能となり、設計、検証コストを削減できる。
尚、マグマによると「FineSim SPICE」の高速処理は、複数CPUによる並列処理に加え、同社のライブラリ・キャラクライゼーションツール「SiliconSmart」の技術を統合する事によって、処理時間を向上させているという。
※「FineSim SPICE」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
2006.09.20
2006年9月18日、アルゴリズム開発環境「Matlab」を手掛ける、米Mathworks社は、「Matlab/Simulink」からハードウェア実装へのパスとなる新製品「Simulink HDL Coder」を発表した。
プレスリリース：http://www.mathworks.com/company/pressroom/articles/article13278.html?s_cid=HP_N（英文）
「Simulink HDL Coder」は、「Matlab」と繋がるモデリング及びシミュレーション環境「Simulink」の出力モデルまたはステートフロー・ダイアグラムからRTLを自動生成するもので、長年求められてきた最上流の「Matlab/Simulink」環境とRTLベースのハードウェア設計との間を埋める一つのアプローチとなる。
具体的には、「Simulink」及び信号処理開発向けオプション「Signal Processing Blockset」に含まれる80の基本ブロックからビット精度のHDL（VerilogまたはVHDL）を自動生成。生成されるコードは論理合成可能なほか、各種検証ツールによる検証も可能で「Simulink HDL Coder」はテストベンチの生成機能も備えている。更に、既存資産のHDLコードやサードパーティのIP（HDLコード）を取り込み自動的に統合する機能もあるという。
尚、この「Simulink HDL Coder」の米国販売価格は15000米ドルから。既に出荷が開始されており、他のMathworks製品同様、日本国内では総代理店のサイバネットシステム株式会社より提供される予定。
※「Simulink HDL Coder」に関する詳細は、サイバネットシステム株式会社にお問い合わせ下さい。
http://www.cybernet.co.jp/matlab
※Mathworks社
http://www.mathworks.com
2006.09.19
2006年9月12日、独立系の半導体商社である、富士エレクトロニクス株式会社は、FPGAメーカーの米Lattice Semiconductor社と販売代理店契約を締結したことを発表した。
プレスリリース：http://www.fujiele.co.jp/ir/h18_9_lattice.pdf
富士エレクトロニクスは、1970年創業の独立系半導体商社で、外国製の半導体製品の販売を中心に成長を続け、2002年1月に東証2部に上場しその後僅か2年で東証1部への上場を遂げている。
ラティスは既に、富士通デバイス?、伯東?、宝永電機?、?マクニカの4社と販売代理店契約を結んでおり、富士エレクトロニクスが5番目の国内代理店となる。
※富士エレクトロニクス株式会社
http://www.fujiele.co.jp
※Lattice Semiconductor
http://www.latticesemi.co.jp
2006.09.15
2006年9月14日、バーチャル・プロトタイピング向けのソリューションを手掛ける、米Carbon Design Systems社は、第4ラウンドの資金調達で新たに500万ドルの追加資金を調達したと発表した。
プレスリリース：http://www.carbondesignsystems.com/corpsite/news/html/newsrelease_company_09142006.html（英文）
Carbonによると、今回投資したのは第3ラウンドと同じMatrix Partners、 Flagship Ventures、Commonwealth Capitalのベンチャー・キャピタル3社で、今回の500万ドルを含めたCarbonの資金調達の総額は2500万ドルとなる。
Carbonの手掛ける「VSP(Virtual System Prototype)」は、SoCの早期仮想検証に向け、論理合成可能なRTLから高速なCモデルを生成するツール。新しく発表された「Replay」機能は、基本的なサイクル精度を保ちながら、素早く検証済みのコードとのイタレーションを行うもので、シミュレーションのパフォーマンスを落とさずに、RTLを様々なモデリング環境へ統合することができる。
Carbonは、今回調達した資金を最近発表した「Replay」機能を含む新製品の開発に充てるという。
※Carbon社製品に関する詳細は、カーボン・デザイン・システムズ・ジャパン株式会社にお問い合わせ下さい。
http://www.carbondesignsystems.co.jp
2006.09.14
2006年9月14日、SystemCのルール・チェッカーを手掛ける、米Actis Design社は、同社製品「AccurateC」の最新版バージョン2.6のリリースを発表した。
プレスリリース：http://www.actisdesign.com/pr060912.html（英文）
Actisによると、「AccurateC 2.6」ではC++のAPI（ application programming interface）が強化され、これによりモジュール、プロセス、変数、インタフェース、シグナルといったSystemCの内部データにアクセスする事が可能になる。
また、ユーザ独自のルールを作成するルール生成機能が強化されたほか、米Forte社の動作合成ツール「Cynthesizer」のルールセットなど、SystemCによる設計・検証環境をサポートする新たなルールセットも追加された。これらの改善は、日本およびヨーロッパの顧客の要求に基づいて進められたものだという。
尚、「AccurateC 2.6」の米国販売価格はオプション機能など構成によって幅があり、年間ライセンスで9000?30000米ドル。日本国内では株式会社プライムゲートが代理店として販売を行っている。
※「AccurateC 2.6」に関する詳細は、株式会社プライムゲートにお問い合わせ下さい。
http://www.prime-gate.com
※米Actis Design社
http://www.actisdesign.com
2006.09.14
2006年9月12日、コンフィギュラブル・プロセッサを中心としたプロセッサ・コアを手掛ける、米テンシリカ社は、米Fujitsu Microelectronics社(FMA) がテンシリカの「ダイヤモンド・スタンダード・プロセッサ・コア」を富士通のASIC IPポートフォリオの一部として販売する契約を締結したことを発表した。
プレスリリース：http://www.tensilica.co.jp/html/press/FujitsuMicroelectronicsAmerica-0912.html
テンシリカの「ダイヤモンド・スタンダード・プロセッサ」は、今年2月に発表されたばかりの新しいプロセッサ・ファミリで、条件の厳しい複雑な機能の実現に用いられてきたコンフィギュラブル・プロセッサ「Xtensa」と違い、標準的なコントローラ、DSP、オーディオ・エンジンとしてのニーズに対応するもの。
全6種類の製品で構成される「ダイヤモンド・スタンダード・プロセッサ」は、主にSOCコントローラ、DSPエンジンとして使用されており、既に2006年第2四半期終了後の時点で12件のライセンス契約を獲得している。（うち10件はテンシリカの新規顧客）
今回、テンシリカ、富士通、両社の契約によって、「ダイヤモンド・スタンダード・プロセッサ」が、富士通のIPWareライブラリの一部として、同社のASICユーザーおよびCOTユーザー向けに提供されることになり、富士通の顧客は新規チップの設計に「ダイヤモンド・スタンダード・プロセッサ」をシームレスに統合することが可能となる。
※「ダイヤモンド・スタンダード・プロセッサ」に関する詳細は、テンシリカ株式会社にお問い合わせ下さい。
http://www.tensilica.co.jp
※Fujitsu Microelectronics America
http://www.fma.fujitsu.com
2006.09.14
2006年9月12日、ザイリンクスは、同社の低コストFPGA「Spartan」が世界一周最短記録に挑戦するモーターボート「Earthrace」の制御ボードに採用された事を発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/2006/design_win/0685earthrace_j.htm
「Earthrace」は、ニュージーランドの元石油探査技術者、ピート・ベシューン(Pete Bethune)氏(41歳)の設計したバイオディーゼル燃料のモーターボートで、2007年3月より史上初の完全なバイオディーゼル再生可能燃料による世界一周最短記録に挑戦する計画となっている。
この計画は、「地球へのやさしさ」をテーマに再生可能燃料の有用性や資源保護など広めるボランティアによって進められているもので、鉛フリーで地球に優しくエネルギー効率に優れ、厳しい環境下でも動作可能なFPGAとしてザイリンクスの「Spartan」を採用した。「Spartan」はこの計画のコアとなるモーターボート「Earthrace」の、レーダーやナイトビジョン・システムで使用されているという。
※FPGA「Spartan」ファミリに関する詳細は、ザイリンクス株式会社にお問い合わせ下さい。
2006.09.13
2006年9月11日、ケイデンスは、先端のミックスシグナル、RF、およびカスタム設計向けの新しい「Virtuoso custom design platform」を発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-09-12.html
新たな「Virtuoso custom design platform」は、家電やワイヤレス製品の需要拡大に伴い設計の比重が増加しているデバイス内のカスタム、アナログ、ミックスシグナル、RF部分の設計を統合・効率化するもので、設計者の使い易さを重視した構造と機能で設計効率と生産性の向上を実現する。
これまで同様、新しい「Virtuoso platform」も標準化データベースであるOpenAccess上に構築されているため、デジタル回路の設計も含めた複雑なミックスシグナル設計の水平分業化を行うことが可能で、カスタム設計に向けては、自動化されたコンストレイント・ドリブンのメソドロジの導入によって、設計チームは設計フロー全体を通じて設計の意図を維持することが可能。仕様からレイアウト、検証に至るまで、設計制約を共有し複雑な作業を自動化することができる。
ケイデンスによると、新しい「Virtuoso platform」は、既にAvago Technologies社、Infineon Technologies社、National Semiconductor社、 PMC-Sierra社、QUALCOMM社、株式会社ルネサス テクノロジなど、多くの半導体企業やファブレス企業によるベータ・テストを完了しているとの事。製品は、様々なニーズに対応する同社の製品セグメント化戦略に則り、Virtuoso L、 XL、およびGXLの3つの製品群として供給されるという。
尚、この新しい「Virtuoso platform」に関する詳細は、2006年9月12日から15日まで米国カリフォルニア州サンノゼ市で開催されるケイデンスのプライベート・イベント「CDNLive! Silicon Valley」テクニカル・コンファレンスにおいて紹介される。
※新しい「Virtuoso platform」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
