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2006.11.22
2006年11月20日、ESLソリューションの業界大手コーウェアは、沖電気工業株式会社が新たなカスタムDSPの開発にコーウェアの「Processor Designer」を採用したことを発表した。
プレスリリース：http://www.coware.co.jp/news/2006/2006.11.20.html
「Processor Designer」は、LISA言語を利用したカスタムプロセッサ設計のための統合開発環境で、LISA言語で記述された抽象度の高い仕様から、ソフトウェア開発ツール、論理合成可能なRTL、Cコンパイラ、命令セットシミュレータを自動生成することが可能。カスタムプロセッサの開発を大幅に加速することができる。
沖電気工業は、現在コーウェアが提供しているSystemCベースの統合設計環境「Platform Architect」の前身「ConvergenSC」の時代からの製品ユーザで、その利用実績からコーウェアのソリューションを高く評価。今回新たに「Processor Designer」の採用を決定した。
発表によると沖電気工業は、面積・消費電力の面でコストが高くつく汎用DSPの利用から、独自のカスタムDSPへと切り替え、その設計に「Processor Designer」を適用。新たなカスタムDSPの開発を迅速に進める事に成功した。今後は開発したカスタムDSPモデルを既にコーウェアのツールで構築したハードウェア・プラットフォームに加え、今後のSOC設計の差別化に役立てていくという。
※「Processor Designer」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
※沖電気工業株式会社
http://www.oki.com/jp
2006.11.22
「Embedded Technology 2006／組込み総合技術展」に出展していた、株式会社ガイア・システムソリューションのブース・レポート。
ガイアのブースでは、米VaST社の高速システムシミュレータ「CoMET」を中心に展示。間もなくリリース予定の「CoMET バージョン6」では、SystemCや標準バスに対する取り組みが本格化され、OCP-IPのTL2も新たにサポートされるとの事。
また、VaST社の掲げる「CoMET」を用いたシステムレベルでのソフト及びハードの設計コンセプト「1-SOURCE」を初公開。標準規格に準拠した単一のバーチャル・プロセッサモデルを設計フロー全体に適用することで、質の高い製品を短期間で設計できるとしている。（ブースではこのコンセプトを詳細に解説するホワイトペーパー形式の資料が配布されていた）
その他、ガイアでは既存のRTL資産を用いた協調シミュレーション用に、「CoMET」とFPGAボードを接続する高速な協調シミュレーションシステムを独自開発。速度の出ないHDLシミュレータとの協調シミュレーションに代わる新たなソリューションとして、間もなく製品化する予定だという。
※株式会社ガイア・システムソリューション
http://www.gaiaweb.co.jp
※VaST System Technology社
http://www.vastsystems.com/jp
2006.11.22
2006年11月22日、シノプシスは、三洋半導体株式会社がシノプシスのテストデータ圧縮合成ツール「DFT MAX」を採用し、同ツールのスキャン回路自動圧縮機能を用いて、デジタルLSI設計のテスト品質を大幅に向上したことを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2006/20061121.html
「DFT MAX」は、テストデータの生成と圧縮をワンパスで実行するテスト設計ツールで、プッシュボタン方式でテストデータ量を1/10?1/50に圧縮する事ができる。
発表によると三洋では、テスト品質の向上に向け、効率的なテストデータの圧縮とテスト回路の容易なインプリメトを両立できるソリューションを切望。それらの要望を満たしてくれるシノプシスの「DFT MAX」を採用するに至った。
実際に「DFT MAX」を用いたところ、テストデータ・ボリュームを90%以上削減することに成功し、高いテスト設計の品質向上目標を短期間で達成。三洋では、その成果の大きさを実感し、今後の全てのLSI設計に「DFT MAX」を使用していくことに決めたという。
※「DFT MAX」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※三洋半導体株式会社
http://www.semic.sanyo.co.jp
2006.11.21
2006年11月16日、カスタム設計向けプロセスマイグレーションツールやコンパクションツールを手掛ける、米Sagantec社は、日本国内に直営事務所を開設し、本年10月よりサガンテック・ジャパンによる製品の直販を開始した事を発表した。
プレスリリース：http://www.sagantec.com/pr-20061116.html（英文）
サガンテックは、マスクデータのマイグレーションツール、コンパクションツールの他にアナログ向けレイアウトツールやレイアウトデータを最適化するDFMツールなど、カスタムレイアウト向けのEDA製品を提供。これまではイノテック株式会社が国内総代理店として製品を供給していた。
サガンテックは、日本向けの直営体制を敷く事で、日本の主要顧客に対する直接的なサポートを実現し、顧客との関係をより強固なものにしていく予定だという。
尚、サガンティック・ジャパンのオフィス所在地は以下の通り。
〒108-6028
東京都港区港南2?15?1 品川インターシティA棟28階
TEL:03-6717-2843
※Sagantec社 http://www.sagantec.com
2006.11.21
2006年11月20日、マグマ・デザイン・オートメーション社は、イールド・マネジメント、不具合解析ソフトウェア・ソリューションを手掛ける、米Knights Technology社をFEI社から買収したことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006112001.htm
Knights Technology社は、半導体プロセス向け3次元測長装置のトップメーカーである米FEI社の完全子会社で、LSI故障解析装置と設計CADデータをリンクさせることで、故障箇所の特定など故障解析作業のTAT短縮を図るソフトウェアを開発・販売していた。
マグマの発表によると、今回の買収によってKnights Technologyの製品、従業員、役員は、マグマのファブ解析ビジネスユニットに組み込まれる予定で、マグマの設計ツールと半導体製造との密接な統合への貢献が期待されている。
尚、今回の買収金額は明らかにされていないが、マグマはKnights Technology社製品の売り上げが、買取会計調整後、マグマの今年の総売上高に対し約150万ドル貢献することになるだろうと予測しているという。
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
※FEI社
http://www.fei.com
2006.11.21
「Embedded Technology 2006／組込み総合技術展」に出展していた、株式会社エスケーエレクトロニクスのブース・レポート。
エスケーエレクトロニクスは、大規模ASIC向けの検証プラットフォーム「Accverinos（アキュベリノス）」シリーズ製品を展示。
同社は毎回、展示会出展に合わせて新製品を数種類投入しており、今回もオプション・モジュールとしてベースボードに接続可能なLVDS入出力モジュール「M-43」、DVI入出力モジュール「M-44」、アイピーフレックス社製の「DAPDNA-IMS」評価ボードを接続するモジュール「M-45」、これから発売予定のXilinx Virtex-5版のDDR2メモリモジュール「M-21」といった新製品を披露していた。
ここ最近は、株式会社アクセルのグラフィックLSIの検証、AOIテクノロジー株式会社の画像処理コプロセッサ検証など国内ユーザによる適用事例が発表されているが、聞く所によると公には出来ないが国内での導入実績はまだまだ有ると事だった。
※株式会社エスケーエレクトロニクス
http://www.accverinos.jp
2006.11.21
「Embedded Technology 2006／組込み総合技術展」に出展していた、キャッツ株式会社のブース・レポート。
キャッツは先頃バージョンアップしたばかりの「XModelink SystemC Debugger」を展示。早速新機能のデモを実演していた。
※関連ニュース：キャッツ、SystemCデバッガ「XModelink SystemC Debugger」をバージョンアップ?純粋にデバッグ機能を追求 https://www.eda-express.com/news/?m=p&idno=722
また、同社ツール開発部門の塚田氏が執筆した「SystemCプログラミング基礎講座」をブースにて先行発売。同書には「XModelink SystemC Debugger」の評価版も付属されており、デバッガを使いながらSystemC言語を学ぶことができるという。
※「SystemCプログラミング基礎講座」翔泳社 B5 264ページ 11月21日発売 ￥3570（税込）
http://www.seshop.com/detail.asp?pid=7372
※キャッツ株式会社
http://www.zipc.com
2006.11.21
「Embedded Technology 2006／組込み総合技術展」に出展していた、アルティウム ジャパン株式会社のブース・レポート。
アルティウムジャパンは、ザイリンクス社のブースにてパートナー企業として出展。FPGA設計からPCB設計、更には組み込みソフトウェアの開発にまで単一の環境で対応できる「Altium Designer」の最新バージョンを展示していた。
デモでは、「Altium Designer」によるソフト・プロセッサ「MicroBlaze」を搭載したザイリンクスのFPGA「SpartanII」の設計と、専用のプラグイン・ドーターボード「NanoBoard」でのデバッグを披露。
スタッフの話によると、「Altium Designer」は様々な設計に対応可能な統合環境で、FPGAを使う組み込み開発者には最適のツールと言えるが、短時間で全ての機能を説明するのは非常に大変。製品に関する詳細や具体的な運用方法については、来月12月1日に開催予定のプライベートセミナーにて確認して欲しいとの事であった。
※アルティウム ジャパン株式会社
http://www.altium.co.jp
2006.11.21
「Embedded Technology 2006／組込み総合技術展」に出展していた、株式会社沖ネットワークエルエスアイのブース・レポート。
沖ネットワークLSIでは、注力している機能検証ソリューションを展示。検証相談窓口を設置し、検証に関する設計者の悩みに対応する一方、過去のセミナー資料の配布やオリジナル製品の無線LAN用テストソリューションボードの展示を行っていた。
ちなみに配布されていた資料は計8種で、以下のようなタイトルだった。
■沖ネットワークエルエスアイのMePデザインソリューション
■SoCの検証戦略?第三者検証でバグレスLSIを実現
■IEEE802.11標準化動向と無線LANソリューションの紹介
■アサーション検証手法の適用事例と成功のポイント
■ランダム検証と機能カバレッジの適用事例と成功のポイント
■Road to the System Level Verification?高速協調検証技術の活用
■形式検証、アサーション検証によるIP検証サービス
■設計から機能検証までを提供するデザインソリューション?ディジタル・メディアSoCに向けた検証プラットフォーム
※株式会社沖ネットワークエルエスアイ
http://www.okinetlsi.com
2006.11.21
「Embedded Technology 2006／組込み総合技術展」に出展していた、メンター・グラフィックス・ジャパン、シンプリシティ、コーウェア、日本セロックシカのブース・レポート。
メンター・グラフィックスは、組み込みシステム開発に最も力を入れているEDAベンダで、ソフトウェア開発ツール「EDGE」、組み込みRTOS「Nucleus」などを中心とした組み込みソリューションを展開している。また、最近はESL分野の製品ラインナップも強化中で、ブースでは動作合成ツール「Catapult」のプレゼンも行っていた。
コーウェアは、Embedded Technologyには今回が初出展。組み込みソフトウェア開発のTAT短縮を狙う「CoWare Virtual Platform」ファミリを中心にプレゼン主体の展示を行っていた。プレゼンはなかなか好評だった様子で、聞いたところでは、ソフトウェア開発者からの引き合いがかなり増えてきているとの事。
シンプリシティは、アルテラ社ブース内にてパートナー企業として出展。先頃アルテラの新製品「Stratix?」のサポートを発表したばかりの合成ツール「Synplify」を展示していた。最近は組み込みソフト開発者でもFPGAを利用するケースが増え、回路の精度・品質を求めるユーザは「Synplify」に興味を示すという。
日本セロックシカは、アルテラ社ブース内にてパートナー企業として出展。秘かにラインナップされていたアルテラ向けの専用製品パッケージ「ESL Advanced Kit」や「Altera SOPC Accelerator Kit」を展示していた。「Altera SOPC Accelerator Kit」に含まれている「DK Accelerator」を使うと、アルテラのSOPC Builder向けのコンポーネントをアルゴリズムから自動生成できるという。
※メンター・グラフィックス・ジャパン株式会社 http://www.mentorg.co.jp
※コーウェア株式会社 http://www.coware.co.jp
※シンプリシティ株式会社 http://www.synplicity.jp
※日本セロックシカ株式会社 http://www.celoxica.co.jp
2006.11.20
「Embedded Technology 2006／組込み総合技術展」に出展していた、カーボン・デザイン・システムズ・ジャパン社のブース・レポート。
カーボン社は、ARMブース内にてARM社のパートナー企業として、RTL検証の高速化環境「VSP」と仮想システム・プロトタイピング環境「SOC?VSP」を展示していた。
「SOC?VSP」は、ARMの開発環境「RealView」と連携してシステムの仮想検証を行うツールで、そのビジュアル性の高さから、SystemCなど言語の壁を感じる事無く利用できるESL環境としてユーザに喜ばれている。
ここ最近は、セットメーカーの設計部隊からの引き合いが多く、現在もかなりの数のベンチマークが進行中。ESL手法に対するセットメーカーの高い意識を感じているとの事。今後は高まるESLニーズに向け、仮想検証で用いるペリフェラル関連のトランザクタの種類を増やしていく予定で、他のESL環境とのインテグレーション等も検討が進められているという。
※カーボン・デザイン・システムズ・ジャパン株式会社
http://www.carbondesignsystems.co.jp
2006.11.20
「Embedded Technology 2006／組込み総合技術展」に出展していた、日本ケイデンス・デザイン・システムズ社のブース・レポート。
日本ケイデンス社は、ARMブース内にてARM社のパートナー企業として出展。ETへの参加は意外にもこれが初となる。ブースでは、ハードウェアベースの「INCISIVE検証ソリューション」を展示。ARMのプロセッサコアを積んだボードを接続した「Palladium」のモジュール現物を展示していた。このモジュールを「Palladium」に繋げば、ARMプロセッサを含めたソフト及びハードの高速検証・高速テストが可能となるという。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2006.11.20
「Embedded Technology 2006／組込み総合技術展」に出展していた、株式会社図研のブース・レポート。
図研のブースでは、今年11月より代理店販売が開始された、NECシステムテクノロジー株式会社のシステムLSI高位設計ツール群「CyberWorkBench」を展示。デモマシンの前には常に人が集まっている状態で、対応していた図研スタッフも「手応え十分」との事。
尚、来月12月1日には、NECシステムテクノロジー株式会社主催の「CyberWorkBench Forum 2006」を渋谷で開催予定。うれしい悲鳴で間もなく受付を終了する予定だという。
※イベント詳細：http://www.cyberworkbench.com/seminar/forum2006.htm
その他、図研ブースではグループ会社インベンチュアによる、PCI Express開発キット「PTFNavi」や各種開発サービスの展示も行われていた。
※株式会社図研
http://www.zuken.co.jp/soc
※インベンチュア株式会社
http://www.inventure.co.jp
※NECシステムテクノロジー株式会社
http://www.necst.co.jp
2006.11.20
「Embedded Technology 2006／組込み総合技術展」に出展していた、富士通LSIテクノロジ株式会社のブース・レポート。
富士通LSIテクノロジのブースでは、検証にフォーカスした同社の各種サービス内容を展示。昨年に引き続き参考出展として「ISSレス高速協調検証」サービスも紹介していた。
「ISSレス高速協調検証」技術は、STARCで研究開発された技術をベースとするもので、その目的をソフトウェアの先行開発に特化させ、ソフトウェア開発にとって必要の無い情報を省略した抽象度の高いHWモデルを用いる事で協調検証における計算コストを削減。従来の協調検証アプローチで用いられるISS（ターゲットCPUモデル）をPentiumプロセッサに置き換えることで、ソフトウェア開発者の求めるISSベース検証手法の100?1000倍相当の速度でシステムの高速協調検証を実現する。
この「ISSレス高速協調検証」は、ブレークポイントでシステムを停止しモニタリングできるほか、ステップ実行も可能で従来のISEベースのデバッグと違いインタラクティブなデバッグが可能。当然ながら実機を必要としないため、誰もが容易に環境を利用すること可能となる。
富士通LSIテクノロジでは、この「ISSレス高速協調検証」のフレームワークを将来的には製品化する予定で、聞いた話では、社内のハードウェア開発部門よりも、社外セットメーカーのソフトウェア開発部門からの引き合いが多く、現時点では1年後を目処に販売を開始する方向で営業と開発を平行して進めているとの事。
富士通LSIテクノロジでは、その他にシミュレーション/エミュレーション・サービス、SystemC上流検証サービス、プロトタイピング・サービスなど様々な検証ソリューションを展示・紹介していた。
※富士通LSIテクノロジ株式会社
http://jp.fujitsu.com/group/flt
2006.11.20
「Embedded Technology 2006／組込み総合技術展」に出展していた、サイバネットシステム株式会社のブース・レポート。
サイバネットシステムは、アルテラのブース内にてパートナー企業として出展。米Mathworks社のMATLAB/Simulink製品シリーズの一つとして、今年9月に発表されたばかりの新製品「Simulink HDL Coder」を初披露していた。
※関連ニュース：米Mathworks、「Simulink」から合成可能なRTLを生成する新製品「Simulink HDL Coder」を発表 https://www.eda-express.com/news/?m=p&idno=659
「Simulink HDL Coder」は、Simulinkモデルから論理合成可能なRTLを生成するツール。ポートやクロックなどハード化に向けた最低限の設定を行うだけで、SimulinkのステートモデルからVerilogまたはVHDLのRTLを生成。合わせてテストベンチも自動生成してくれる。
RTLの生成にあたっては、特にライブラリ等は使用せず、最適化やタイミング制約などは論理合成で処理するというスタイルで、一般的な動作合成ツールとはアプローチが異なるが、アルゴリズム開発者などのプロトタイプ・ニーズは十分に満たす事ができる。アプリケーションとしては、MATLAB環境の得意とする大規模フィルタの設計などが適しているという。
「Simulink HDL Coder」の製品価格は未公開だが、聞いたところでは、MATLAB/Simulinkのオプション製品としては最高位クラス。とは言っても、EDAユーザからするとお手頃な設定となっている。ちなみに最近発表されたばかりの、ケイデンスの検証環境「Incisive」向けインタフェース・オプションは数十万円で提供されている。
※サイバネットシステム株式会社
http://www.cybernet.co.jp/matlab
2006.11.20
「Embedded Technology 2006／組込み総合技術展」に出展していた、CQ出版のブース・レポート。
CQ出版は、昨年に引き続き、無料のミニ講演会を連日1時間おきに開催。「nterface」や「Design Wave Magazine」など各誌の執筆者による講演は通路に人だかりを作っていた。
何度かCQ出版ブースに足を運んだ中で、最も聴講者を集めていたのは、FPGAコンソーシアムの浅井 剛氏（東京計器工業株式会社在籍）の講演で、タイトルは「組み込み技術者育成：OJTと実務だけで一人前になれるのか？」
浅井氏は、「人材不足を叫ぶ一方で、企業はちゃんと人材育成を行っているか？」と組み込み業界の現状に警鐘を鳴らし、技術者のスキル低下には、企業の人材育成の仕方にも問題があると指摘。人材不足の対応策として安易に外部委託を行うだけではなく、「企業が基礎教育からしっかりと技術者を教育するべき」、「自社でできなければ、その道のプロに任せるべき」と深刻化する業界の人不足について熱く語っていた。
※CQ出版社 http://www.cqpub.co.jp
2006.11.20
「Embedded Technology 2006／組込み総合技術展」に出展していた、メンター・グラフィックス社（旧サミット・デザイン社製品）のブース・レポート。
メンター・グラフィックスは、ARMブース内にてARM社のパートナー企業として、SystemCのデバッグ環境「Vista」をはじめとするESL製品群を展示していた。
聞くところによると、既に営業はメンター・グラフィックス・ジャパンの体制へとシフトしており、ユーザーに影響を与える事無く買収による体制変更を完了。ごく最近「Vista」を購入したユーザもあり、国内だけでもライセンス出荷数は100以上に達しているとの事。
また、今のところ旧サミット社製品をメンターの製品にマージするような予定はなく、今後も引き続き従来通りの形で製品を供給。「Vista」は予定通り間もなくバージョンアップされるという。
※メンター・グラフィックス・ジャパン株式会社
http://www.summit-japan.com
2006.11.19
「Embedded Technology 2006／組込み総合技術展」に出展していた、インターデザイン・テクノロジー社のブース・レポート。
インターデザイン・テクノロジーは、ARMブース内にてARM社のパートナー企業として超高速協調シミュレーター「FastVeri」を展示。ARM9をターゲットとしたMPEGデコーダのシミュレーションをデモしていた。国産のツールとあってGUIが日本語表記で新鮮。
このツールを使うと、CコードからターゲットCPUで実行した場合の時間精度を持ったSystemCモデルを自動生成可能。ペリフェラルのSystemCモデルを用意すれば、システム全体をISSベース検証の100?1000倍の速度で高速に検証する事ができる。
「FastVeri」は、ターゲットCPUとして既にARM7、ARM9の各コアに対応しており、ARMのSoC開発環境「RealView」とも連携している。（コンパイラに対応）
※株式会社インターデザイン・テクノロジー
http://www.interdesigntech.co.jp
2006.11.18
「Embedded Technology 2006／組込み総合技術展」に出展していた、英CriticalBlue社のブース・レポート。
CriticalBlueは、ARMブース内にてARM社のパートナー企業として自動化されたコプロセッサ生成ツール「Cascade」を展示。この「Cascade」は、ソフトウェアの処理の負荷が高い部分を専用のコプロセッサとして自動生成することが可能。システム全体のパフォーマンスを向上できる。
CriticalBlueの日本国内での製品展示は今年1月のEDSフェア2006以来で、今年6月にバージョンアップした最新製品は今回のET2006が初披露となる。
「Cascade」最新バージョンでは、自動生成するコプロセッサをマスター動作させる事が可能になった（これまではスレーブ動作限定であった）ほか、ローカルバスの自動生成機能も備えられ、メインバスと競合する事無く、コプロセッサが高速にメモリへアクセス出来るようになったという。
今年1月の時点では、国内大手数社が評価中と聞いていたが、最近の状況を聞いたところ、既に1社顧客がついており後は契約手続きのみという顧客がもう1社、更にかなり大規模な契約の商談を進めている顧客が1社との事で、日本国内における営業は順調の様子だった。
※CriticalBlue社 http://www.criticalblue.com
2006.11.17
2006年11月15日、ケイデンスは、横浜市内のホテルでユーザーミーティング「CDNLive! Japan2006」を開催。250名以上の参加者集まった。
今年で7回目（CDNLive!としては2回目）となるユーザーミーティングは、昨年同様、午前中はケイデンスの企画によるセッション及び講演、午後はケイデンスのユーザーで構成されるアドバイザ委員の企画による分科会というプログラムで進行。分科会は、検証関連の「SFV分科会」、インプリメンテーション関連のSP&R分科会」、そして「アナログ・フルカスタム分科会」の3つに分かれて進められ、計14のテーマ・
事例をもとにユーザ同士の意見交流が行われた。
午前中のセッションでは、米国ケイデンスの社長兼CEO Michael j.Fister氏が「LSI設計の差別化を実現するEDA技術の進化」と題した講演を行い、その中で新たなデジタルIC設計プラットフォームの開発ロードマップ「Torino」プロジェクトを明らかにした。
Michael j.Fister氏およびEric Filseth氏（米国ケイデンスCorporate Vice President）の説明によると、「Torino」プロジェクトは、Pre-RTL（仕様レベル）の段階からインプリメンテーション、Power、製造性を考慮し、最適な回路アーキテクチャを探求するための新たな設計プラットフォームの構築を目指すもので、既存のインプリメンテーション技術やDFM/DFY技術の更なる強化に加え、仕様と既存のRTLtoGDS-IIフローを繋げる事が一つのポイントとなっている。
この「Torino」プロジェクトの狙いは、仕様に応じたデザインの最適化をこれまでよりも抽象度の高いPre-RTL（仕様レベル）まで引き上げる事によって、回路の品質を高めると同時にチップの再利用性を向上させるというもので、消費電力の最適化に向けては、ケイデンスが中心となって標準化活動を進めている新たな低電力化のための仕様フォーマット「CPF」の活用が想定されている。
尚、ケイデンスによると、「Torino」プロジェクトの中核を担う次世代のインプリメンテーション環境「First Encounter GXL」は間もなくリリースされる予定。最新のバージョン6.1には、新たなアーキテクチャレベルの仮想プロトタイピング機能や、高速なタイミング収束を実現する新技術「CDTV」機能が搭載される予定で、更に2007年Q1には、ECO対策やSSTA（統計的タイミング解析）の追加も予定されているとの事。
詳細な部分は明らかにされていないが、ケイデンスでは、この「Torino」プロジェクトを65nm以下の複雑な大規模設計に対応していくための現実的な手段として推進。2007年度中に、統合された新たなデジタル設計プラットフォームの確立を目指しているという。
※「Torino」プロジェクト及びケイデンス社製品に関する詳細は、日本・ケイデンス・デザイン・システムズ社にお問い合わせください。
http://www.cadence.co.jp
2006.11.15
2006年11月15日?17日の3日間、パシフィコ横浜にてJASA（社団法人組込みシステム技術協会）主催の「Embedded Technology 2006／組込み総合技術展」が開催される。
Embedded Technology 2006公式ホームページ：http://www.jasa.or.jp/et
「Embedded Technology／組込み総合技術展」は、旧名称のMSTから数え今回で20回目となり、今年のET2006では、組み込み業界の活況を反映し過去最大規模となる416社・団体、861小間が出展する。
例年、組み込みソフトウェア開発関連のソリューションを手掛ける出展企業が圧倒的に多い中、ソフトウェア開発との関係が深い「ESL」分野へ注目が集まっている背景もあり、EDA分野の出展企業も年々増加。今年は計20社のEDA関連企業が出展する。
■EDA分野の出展企業一覧
・株式会社インターデザイン・テクノロジー http://www.interdesigntech.co.jp
・カーボン・デザイン・システムズ・ジャパン株式会社 http://www.carbondesignsystems.co.jp
・クリティカルブルー http://www.criticalblue.com
・デナリソフトウエア株式会社 http://www.denalisoft.co.jp
・日本ケイデンス・デザイン・システムズ社 http://www.cadence.co.jp
・メンター・グラフィックス・ジャパン株式会社（旧サミット・デザイン社製品）http://www.summit-japan.com/
・株式会社アイヴィス http://www.i-vis.co.jp
・株式会社エスケーエレクトロニクス http://www.accverinos.jp
・ＮＥＣシステムテクノロジー株式会社 http://www.necst.co.jp
・株式会社ガイア・システム・ソリューション http://www.gaiaweb.co.jp
・ヴァーストシステムズテクノロジー株式会社 http://www.vastsystem.com
・キャッツ株式会社 http://www.zipc.com
・コーウェア株式会社 http://www.coware.co.jp
・株式会社 図研 http://www.zuken.co.jp/soc
・インベンチュア株式会社 http://www.inventure.co.jp
・株式会社ソリトンシステムズ http://www.soliton.co.jp
・アルティウム ジャパン株式会社 http://www.altium.co.jp
・日本ノーベル株式会社 http://www.jnovel.co.jp
・プロトタイピング・ジャパン株式会社 http://www.prototyping-japan.com
・丸紅ソリューション株式会社 http://www.msol.co.jp
・メンター・グラフィックス・ジャパン株式会社 http://www.mentorg.co.jp
■基調講演
・16日 デジタル家電の未来を担うプラットフォーム開発の進化と真価
松下電器産業(株) プラットフォーム開発センター 所長 藤川 悟 氏
・16日 カーエレクトロニクスの動向
日産自動車(株) 電子・電動要素開発本部 副部長 (兼)電子システム開発部 部長 安保 敏巳 氏
・17日 NECにおけるパーソナルロボットの研究開発
日本電気(株) メディア情報研究所 ロボット開発センター 研究部長 藤田 善弘 氏
2006.11.14
2006年11月8日、アルゴリズム開発環境「Matlab」を手掛ける、米Mathworks社は、同社の新製品「Simulink HDL Coder」が先頃サンタクララで開催されたDSP関連技術の展示会「GSPx」にて、「New Product Forum Award」を受賞した事を発表した。
※GSPx：Global Signal Processing Conference & Expo
プレスリリース：
http://www.mathworks.com/company/pressroom/articles/article13594.html?s_cid=HP_N（英文）
「GSPx」では、毎年デジタル・シグナル・プロセッシング及び組み込みソフトウェア業界に貢献する優れた新製品をハードウェア、ソフトウェア、EDA製品の3つの部門から選出し、「New Product Forum Award」として表彰している。
今回Mathworksの「Simulink HDL Coder」は、「New Product Forum Award」のEDA部門で受賞。システム設計とハードウェア設計をダイレクトに繋げるEDA製品として、審査員を務めた米Electronics Products誌の編集者より高い評価を受けた。
「Simulink HDL Coder」は、今年9月に発売されたばかりの新製品で、「Simulink」の出力モデルからHDLのRTLモデルを自動生成することができるツール。Mathworksによると、発表以来、エンジニアより強い反応を得ているという。
※関連ニュース：米Mathworks、「Simulink」から合成可能なRTLを生成する新製品「Simulink HDL Coder」を発表 https://www.eda-express.com/news/?m=p&idno=659
※Mathworks社 http://www.mathworks.com
※Mathworks社製品販売代理店 サイバネットシステム株式会社 http://www.cybernet.co.jp
2006.11.14
組み込みPowerPCプロセッサ、光伝送、ストレージなど、ネットワーク関連ソリューションを幅広く手掛ける世界的メーカーAMCC社は、社内の機能検証フローを従来採用していた「e」言語ベースのフローからSystemVerilogベースのフローへと移行。それに伴い、メンター・グラフィックス及びデナリソフトウエアのソリューションを採用した。
※AMCC：Applied Micro Circuits Corporation
メンター・グラフィックス社の発表：http://www.mentorg.co.jp/news/2006/061109_2.html
デナリソフトウェア社の発表：http://www.denali.com/news_pr20061023.html
メンターの発表によると、AMCC社はeからSystemVerilogへの移行に向けて、メンターの次世代検証プラットフォーム「Questa」とメンターがオープンソースとして提供する検証メソドロジ「AVM」を採用。メンターのコンサルティング・サービスの下、両社の共同作業によって環境の移行を完了させた。
※AVM：Advanced Verification Methodology
この検証環境の移行プロジェクトにあたり、メンターのコンサルティング・チームは、AMCCの検証フレームワーク「AVF」をAVMライブラリ・パッケージとして組込んだSystemVerilogコードをAMCCに提供。これにより、AMCC社はSystemVerilogを用いた統一された機能検証用ライブラリを構築することができ、Questaプラットフォームを用いたアサーション・ベース検証とカバレッジ・ドリブン検証を統合した検証環境を実現したという。
また一方でAMCC社は、SystemVerilogへの移行に伴いデナリのソリューションも採用。具体的には、従来から利用している検証IP「PureSpec」、「MMAV」、デザインIP「Databahn」に加え、制御レジスタの管理・自動生成を実現する「SystemRDL」言語と「Blueprint」コンパイラを社内標準として採用。SystemVerilogによる検証メソドロジにシームレスに取り込む事ができるソリューションとして、これらデナリの製品を選択したとしている。
※「Questa」および「AVM」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※「SystemRDL」および「Blueprint」に関する詳細は、デナリソフトウェア株式会社にお問い合わせ下さい。
http://www.denalisoft.co.jp
※AMCC社 http://www.amcc.com
2006.11.14
2006年11月14日、動的再構成可能なプロセッサ「DAPDNA」を手掛けるアイピーフレックスと、大規模ASIC向け検証プラットフォーム「Accverinos」を手掛けるエスケーエレクトロニクスは、エスケーエレクトロニクスが新たにアイピーフレックスの「DAPDNAパートナプログラム」に参加したことを発表した。
プレスリリース：http://www.ipflex.com/jp/4-corporate_profile/pr_061114.html（アイピーフレックス発表資料）
アイピーフレックスの「DAPDNAパートナプログラム」は、ダイナミック・リコンフィギュラブル・プロセッサ「DAPDNA」を中心としたトータルソリューションをユーザに提供する事を目的としたもので、現在、参加企業はエスケーエレクトロニクスを含めて計17社。EDA関連では、セロックシカ社やC2Silicon社も参加している。
エスケーエレクトロニクスは、国内ベンダとしてASIC検証用のエミュレータ及びプロトタイピング・ボード「Accverinos」（アキュベリノス）シリーズを展開しており、今回、アイピーフレックスのパートナープログラムに参加する事で、主に「DAPDNA」ユーザに向けた検証環境の支援に協力していく。
尚、エスケーエレクトロニクスは、明日から開催される「Embedded Technology 2006／組込み総合技術展」に、業界最速レベル「200MHz」動作保証のASIC検証プラットフォーム、「Accverinos」を展示。アイピーフレックス株式会社製 DAPDNA-IMS 評価ボード「DAPDNA-EB6」と、ダイレクトI/Oを経由してAccverinosシリーズを利用できる新機能モジュール、「Accverinos M-45」の展示も行う予定。
※「DAPDNA」製品に関する詳細は、アイピーフレックス株式会社にお問い合わせ下さい。
http://www.ipflex.com
※「Accverinos」シリーズに関する詳細は、株式会社エスケーエレクトロニクスにお問い合わせ下さい。
http://www.sk-el.co.jp
2006.11.14
2006年11月13日、エレクトロニクス分野を中心としたデータ調査会社のアイサプライ・ジャパン株式会社と株式会社データガレージの2社は、2006年12月1日をもって合併することを発表した。
プレスリリース：http://www.isuppli.co.jp/pdf/IS06-PR012J13Nov.pdf
発表によると今回の合併により、今後はアイサプライ・ジャパンとして両社のリソースが集中され、統合された形で業務が継続される予定となっている。
アイサプライ・ジャパンは、世界的な調査会社アイサプライ・グループの日本法人としてIT業界におけるグローバルなデータ・サービスと調査レポート・サービスを提供。一方、今回事実上吸収される形となったデータガレージは、半導体分野の情報サービスを中心にコンサルティングや企業のM&A支援なども手掛けていた。
※アイサプライ・ジャパン株式会社
http://www.isuppli.co.jp
2006.11.14
2006年11月13日、マイクロソフトは、組み込み向けOS「Windows Embedded CE」の新バージョン6.0の国内出荷を発表した。
プレスリリース：http://www.microsoft.com/japan/presspass/detail.aspx?newsid=2874
発表によると、リリースされた「Windows Embedded CE 6.0」の特長は大きく3点。
一つは、OSとしての接続性が向上され、従来のBluetooth、WiFi、Ethernetに加えて、WPA2 (TKIP および AES)、QoS、RTC 1.5などのプロトコルを新たにサポート。これにより、カーナビやWindows Vistaに対応したマルチメディア機器の開発にも対応できるようになった。
もう一つは、OSの中核部分であるカーネル部分を再設計することで、パフォーマンスを大幅に向上。3万2000のプロセス同時実行が可能となり、各プロセスがアクセスできる仮想メモリ空間は2Gバイトに拡張された。
更に、「マイクロソフトシェアード ソース プログラム」を通じて「Windows Embedded CE 6.0」のカーネル部分のソースコード全てを公開。メーカー各社は、独自に「Windows Embedded CE 6.0」を改良し、差別化を施した上で自社デバイスに搭載して再配布することが可能となる。ちなみにこれまでの「CE 5.0」では、カーネル部のソースコードは56％程度しか公開されていなかったという。
尚、「Windows Embedded CE 6.0」は、数量に応じたロイヤリティライセンスモデルにより提供。今回の出荷開始を受け、下記のパートナー各社が対応を表明している。
■半導体メーカー
インテル株式会社
エス・ティー・マイクロエレクトロニクス株式会社
NECエレクトロニクス株式会社
NXPセミコンダクターズ
セイコーエプソン株式会社
日本エイ・エム・ディ株式会社
日本エム・システムズ株式会社
日本テキサス・インスツルメンツ株式会社
VIA Technologies&knm Japan K.K.
フリースケール・セミコンダクタ・ジャパン株式会社
Marvell Semiconductor Inc
株式会社 ルネサス テクノロジ
■ハードウェアメーカー
アイコップテクノロジー株式会社
株式会社アキタ電子システムズ
日本電気株式会社
岡谷エレクトロニクス株式会社
クオリカ株式会社
株式会社ソフィアシステムズ
東京エレクトロン デバイス株式会社
長野日本無線株式会社
株式会社 日立超LSIシステムズ
株式会社ピノー
株式会社 フォークス
モトローラ株式会社
安川情報システム株式会社
ユニダックス株式会社
横河ディジタルコンピュータ株式会社
菱洋エレクトロ株式会社
■販売代理店
東京エレクトロン デバイス株式会社
ユニダックス株式会社
菱洋エレクトロ株式会社
岡谷エレクトロニクス株式会社
※「Windows Embedded CE 6.0」に関する詳細は、マイクロソフト株式会社にお問い合わせ下さい。
http://www.microsoft.com/japan
※Windows Embeddedサイト
http://www.microsoft.com/japan/windows/embedded/eval/trial.mspx
2006.11.10
2006年11月8日、業界標準のRTL解析ツール「SpyGlass」をはじめとした検証ソリューションを手掛ける、米Atrenta社は、同社製品「SpyGlass」の低電力設計向け制約フォーマットを米Accelleraに寄与した事を発表した。
プレスリリース：http://www.atrenta.com/Links/Company_Atrenta_News_Details.aspx?strNAID=NA00000053（英文）
今回Atrentaが寄与した低電力設計向け制約フォーマットは、RTL解析ツール「SpyGlass」で使われているもので、デザインの意図に応じて電圧ドメインやisolationドメインを指定することが可能。RTL、合成後、配線後など各フェーズでの様々な低電力技術をサポートしている。
Accelleraでは現在、専門の技術小委員会を立ち上げて、低消費電力設計の新たなフォーマット「Unified Power Format (UPF)」の標準化活動を推進しており、今回のAtrentaの技術供与はその動きを後押しするものとなる。
※関連ニュース：「Accelleraが新たな低消費電力設計フォーマットの標準化を進める小委員会を立ち上げ」
https://www.eda-express.com/news/?m=p&idno=662
※Atrenta社 http://www.atrenta.com
2006.11.10
2006年11月6日、ベルギーの研究機関IMECは、インドのSemIndia社と次世代半導体プロセス技術の共同研究に向けた覚書を交わした事を発表した。
プレスリリース：http://www.imec.be/wwwinter/mediacenter/en/IndiaMOU.shtml（英文）
SemIndia社は、インド政府と協力してインド国内における半導体製造事業の立ち上げを目指している会社で、創設者は元LogicVision社のCEO「Vinod Agarwal」氏。既にAMD社とプロセス技術のライセンス契約を結んでおり、インド国内に半導体製造工場を建設する計画を進めている。
今回IMECとSemIndiaで交わされた覚書は、SemIndia社が2007年にハイデラバードでの建設を予定している半導体製造工場の立ち上げに関するもので、両社は同工場による2009年の製品出荷を目指して、130nmと90nmのCMOSプロセスを共同開発。その先には65nm/45nmのプロセス開発も予定しているという。
またIMECは、バンガロールにあるインド科学専門大学「Indian Institute of Science (IISc）」とも覚書を締結。45nm以下のCMOS技術に向けた材料研究やポストCMOS技術に関する共同研究を進めていく予定としている。
IMECは、インドにおける半導体市場の活性化に向けて積極的に貢献していく姿勢を明確にしており、国家としてもこの動きをバックアップ。発表された2つの覚書は、インドとの協力に積極的に動いているベルギーのVerhofstadt首相の前で署名されたという。
※IMEC http://www.imec.be
※SemIndia社 http://www.semindia.in
※Indian Institute of Science http://www.iisc.ernet.in
2006.11.10
2006年11月8日、ザイリンクスは、DSP開発ツール「XtremeDSP」の最新バージョン8.2を発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/2006/dsp/06108_v5_j.htm
「XtremeDSP」バージョン8.2は、「System Generator for DSP」と今年買収したAccelChip社の開発した「AccelDSP」で構成されており、ザイリンクス最新のハイエンドFPGA「Virtex-5 LX」および「Virtex-5 LXT」をサポートしている。
FPGAに不慣れなDSPシステム設計者やアルゴリズム開発者でも、「XtremeDSP」バージョン8.2を用いてVirtex-5 DSPアプリケーションを設計すれば、「Virtex-4 LX」に比較して最大40％の低消費電力化、DSP性能における最高10％の高性能化、および大幅な省面積化の達成が可能だという。
「System Generator for DSP」と「AccelDSP」は、いずれもMathWorks社のMATLAB環境からFPGAへのインプリメンテーションのパスを埋めるツールで、「System Generator for DSP」には「FIR フィルタ コンパイラ」、「AccelDSP」には「アルゴリズム検索機能」や「テストベンチ自動生成機能」など、それぞれ特徴的な機能が備えられている。
※「XtremeDSP」バージョン8.2に関する詳細は、ザイリンクス株式会社にお問い合わせ下さい。
http://www.xilinx.co.jp
2006.11.09
2006年11月9日、組み込みシステム開発向けのCASEツールで国内トップシェアを誇るキャッツ株式会社は、自社開発のSystemCデバッガ「XModelink SystemC Debugger」のバージョンアップを発表した。
キャッツは、CASEツール「ZIPC」シリーズの他にLSI設計向けの製品「XModelink」シリーズを展開しており、今回バージョンアップを発表した「XModelink SystemC Debugger」の他に、2004年にESECのLSIオブ・ザ・イヤー（設計ツール部門）を獲得した、UMLの仕様記述からSystemC記述を自動生成する「XModelink SoCModeler」も提供している。
今回発表された「XModelink SystemC Debugger」バージョン2.0では、従来機能に加えイベント・ビューアの全ノード・トレース機能を追加しSystemCのバージョン2.1に対応。Visual Studio 2005の対応も済ませたほか、新たにフローティング・ライセンスも追加された。
「XModelink SystemC Debugger」は、単体製品としては意外と数少ないSystemCの専用デバッガとして純粋にデバッグ機能のみを追求した製品で、既に国内SystemCユーザによる導入実績もあるほか、インターデザイン・テクノロジー社の高速協調検証ツール「FastVeri」のデバッグ環境として利用されている事例もある。
キャッツによると、製品の正式出荷は2006年12月初旬の計画で、来週パシフィコ横浜で開催される「EmbeddedTechnology2006」にて展示される予定。販売価格は、ノードロック・ライセンスで117万6000円、フローティング・ライセンスの場合は、初年度176万4000円、2年目以降の年間使用料は58万8000円となっている。（価格は全て税別）
尚、キャッツでは、定期的にSystemCの言語トレーニング（有料）も実施中で、間もなくSystemC関連の技術書籍も出版する予定があるという。
※「XModelink SystemC Debugger」に関する詳細は、キャッツ株式会社にお問い合わせ下さい。
http://www.zipc.com
※株式会社インターデザイン・テクノロジー
http://www.interdesigntech.co.jp
2006.11.09
2006年11月8日、アルテラは、ハイエンドFPGAファミリの新製品「Stratix III」ファミリを発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-s3release.html
「Stratix III」は、業界最小の消費電力と最高のパフォーマンスをうたう65nmプロセスで製造されるハイエンドFPGAで、消費電力の削減を目指したアーキテクチャの改善や設計環境の機能拡張などにより、既存の90nmハイエンドFPGA「Stratix II」と比較して、50％少ない消費電力、25％高速な性能、2倍の集積度を実現している。
「Stratix III」は、汎用アプリケーション向けのファミリ、拡張されたメモリ／DSPリソースを提供するファミリ、高帯域幅インタフェース・アプリケーション向けのファミリの3種類のファミリで構成されており、内部動作周波数は最高で600Mhz、LE数は最大338000、オンチップ・メモリは最大17M、最大896個の18x18エンベデッド乗算器、最大1056本のユーザI/Oピンを搭載可能、競合製品と比較して1グレード上の速度、17％以上多いロジック、66％以上多い専用メモリを搭載することができる。
また、消費電力の削減に向けては、高性能要件を満たしつつ消費電力を劇的に削減する2つの新技術が導入されており、FPGA内のブロックごとの動作モードの指定やデザインに応じたコア電圧の選択も可能だという。
尚、「Stratix III」のエンジニアリング・サンプルは、2007年第3四半期に出荷される予定で、「Stratix III」に対応した設計環境「Quartus IIバージョン6.1」は12月4日にリリース予定。既にAldec社、Magma Design Automation社、Mentor Graphics社、Synplicity社といったEDAベンダが「Stratix III」のサポートを表明している。2007年に提供されるEP3SL150デバイスの1000個購入時の量産価格は米国内販売価格549ドルから。
※「Stratix III」に関する詳細は。日本アルテラ株式会社にお問い合わせ下さい。http://www.altera.co.jp
2006.11.09
2006年11月8日、メンター・グラフィックス社は、スキャン・テストパターン圧縮機能を備えたATPGツール「TestKompress」の新バージョン「TestKompress 2007」を発表した。
プレスリリース： http://www.mentorg.co.jp/news/2006/061108.html
「TestKompress」は、膨大なデータ量となるスキャン・テストパターンをテスト品質を保ったまま劇的に圧縮することができるATPGツールで、同社のATPGツール「FastScan」と同じコマンド及び同じデザインルール チェック（DRC）をサポートしている。
発表によるとバージョンアップされた「TestKompress 2007」は、既存バージョンに対し生産性、パフォーマンス、テスト品質と3つの側面で下記のような大幅な機能強化が施されている。
■生産性：新たなGUI「DFTVisualizer」の提供
階層対応の設計／回路図ビューワ、DFT問題をピンポイントで突き止める波形ビューワ等、強力なデバッグ環境を実現。
■パフォーマンス：ATPG分散技術「ATPG Accelerator」の提供
特別なオプションやライセンスを必要とすることなく、ネットワーク環境上でATPGの分散処理を実現。「FastScan」のユーザも利用可能。
■テスト品質：物理設計対応のブリッジ故障モデルのサポートを追加
同社のイールド解析ツール「Calibre YieldAnalyzer」から出力されるCalibre DFMデータベースの内容から直接情報を取得し、より高精度なテスト結果を生成。設計の物理的特性も考慮し故障検出率を改善する。
尚、今回発表された「TestKompress 2007」同社のATPGツールの新バージョン「FastScan 2007」と合わせて2007年1月1日にリリースされる予定となっている。
※「TestKompress 2007」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2006.11.08
2006年11月6日、シーケンシャル等価性検証ツール「SLEC」を手掛ける、米Calypto Design Systems社は、RTLレベルの電力最適化に向けた「SLEC」ファミリの新製品「SLEC CG」を発表した。
プレスリリース：http://www.calypto.com/news/SLECCG.html（英文）
新製品「SLEC CG」は、シーケンスの異なる2つのデザイン間の機能的等価性をチェックするツール「SLEC」の一部として提供される機能限定製品で、従来の等価性検証では取り扱うことが出来なかった「クロックゲーティング(clock gating)」に対応。「クロックゲーティング」による最適化の前後で生じるコーナーケース・バグを検出することができる。
「クロックゲーティング手法」は、動的な消費電力を抑える最適化手法としてRTL設計で広く利用されているため、設計者にとって「クロックゲーティング」前後の等価性を静的に検証できるというのは非常に大きなメリットで、「SLEC CG」を利用することで、検証工数を削減できるだけでなく、従来よりも高度な電力最適化によって、より低消費電力のチップを開発することが可能となる。
尚、「SLEC CG」は既に出荷が開始されており、米国販売価格は12万5000ドルから。既存製品「SLEC RTL」および「SLEC System」を購入済みのユーザには、それら製品の一部として提供される予定だという。
※「SLEC CG」に関する詳細は、カリプト・デザイン・システムズ社 にお問い合わせ下さい。
http://www.calypto.com
2006.11.07
2006年11月6日、ザイリンクスは、プロセッサベースの組み込みシステム設計向け開発キット「MicroBlaze 開発キット」を発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/2006/embedded/06107microblaze_kit_j.htm
発表された「MicroBlaze 開発キット」の最初の製品は、32ビットのソフトコアプロセッサ「MicroBlaze」を使用するFPGA「Spartan-3E」をサポートする「Spartan-3E 1600E エディション」で、組み込みシステム開発の統合デザインキットとして、FPGAボード、設計環境、IPコア、リファレンスデザインを含むデザインプラットフォームを提供するもの。
この「MicroBlaze 開発キット」を利用する事で、開発者はそれぞれのアプリケーションに最適なプロセッサと IP の構成をカスタマイズし、柔軟性のある組み込みシステムを迅速に実現することができるようになる。
「 MicroBlaze 開発キット：Spartan-3E 1600E エディション」は、Mentor Nucleus、Petalogix μClinux、Micrium μC/OS-II、３つの組み込みOSをサポートしており、今後I TRON もサポート予定。動作環境は、Windows、Solaris、Linuxに対応しており米国販売価格は595ドル。製品は既に出荷中で、11月15日から開催されるET2006（Embedded Technology 2006）のザイリンクス ブースで展示される予定。
■「 MicroBlaze 開発キット」の内容物
・Spartan-3E SP3E1600E 開発ボード
・組み込みシステム開発ツール Platform Studio のライセンスおよび ISE、FPGA デザイン用ソフトウェア
・広範囲なプロセッサ周辺回路 IP コア
・コードのダウンロード、デバッグおよび FPGA プログラミングのための JTAG プローブ
・シリアルおよびイーサネット ケーブル、電源、フラッシュ デバイス
・機能検証済みの様々なリファレンス デザインおよびそれらの説明書
・組み込みオペレーティング システムのサポート
※「 MicroBlaze 開発キット：Spartan-3E 1600E エディション」に関する詳細は、ザイリンクス株式会社にお問い合わせ下さい。
http://www.xilinx.co.jp
※ET2006（Embedded Technology 2006）http://www.jasa.or.jp/et
2006.11.07
2006年11月6日、東京大学情報理工学系研究科の平木教授ら研究グループは、世界最速となる1チップで512G FLOPSの演算が可能な「GRAPE-DRプロセッサ」を発表した。
プレスリリース：http://grape-dr.adm.s.u-tokyo.ac.jp/press-release20061106/
今回東大が開発に成功したプロセッサチップ「GRAPE-DRプロセッサ」は、2004年から進められている2ペタFLOPSのスーパーコンピュータ「GRAPE-DR」の開発プロジェクトを通じて開発されたもので、1つのチップにコプロセッサを512コア搭載し、1チップでは世界最高となる512G FLOPSの演算性能を実現。また、消費電力についても、最大60W、アイドル時で30Wと汎用プロセッサでは世界最少になるという。
東大を中心に進められている「GRAPE-DRプロジェクト」は、発表した「GRAPE-DRプロセッサ」を中核に2008年度までに2ペタフロップスの演算速度を持つ超並列計算システムを構築する計画で、高速かつ低消費電力、低コストな純国産のシステム実現を目指す。
※「GRAPE-DRプロジェクト」
http://grape-dr.adm.s.u-tokyo.ac.jp
2006.11.07
2006年11月7日、NECエレクトロニクス株式会社は、設計ルール55nmのシステムLSIへの大容量DRAMの搭載を実現するDRAM混載プロセス技術「UX7LSeD」を開発したことを発表した。
プレスリリース：http://www.necel.com/news/ja/archive/0611/0701.html
NECエレによると、開発したDRAM混載プロセス技術「UX7LSeD」によって、現行の90nmルールのDRAM混載LSIに比べて、集積度を向上しながら消費電力を削減することが可能。セットメーカーは、高性能と低消費電力を両立したセットが一層容易に実現できるようになるという。
今回発表したDRAM混載プロセス技術は、NECエレが90nm世代のDRAM混載LSIで既に製品化している、情報を記憶するための容量部であるMIM(Metal-Insulator-Metal)キャパシターを形成する絶縁膜に酸化ジルコニウムを用いる技術を応用し、極薄ハフニウムシリケートと酸窒化膜を積層したゲート絶縁膜の採用と、ニッケルシリサイドのゲート電極を開発したことにより実現されている。
NECエレでは、「UX7LSeD」を用いたDRAM混載LSIを、携帯電話端末やゲーム機器などの高度な画像処理と低消費電力の両立が求められる領域向けを中心に、2007年後半を目処に製品化し、量産を開始する予定。
※DRAM混載プロセス技術「UX7LSeD」に関する詳細は、NECエレクトロニクス株式会社にお問い合わせ下さい。
http://www.necel.com
2006.11.06
2006年11月5日、カルフォルニア州サンノゼでEDA（設計自動化）分野の国際的な技術学会「ICCAD（The International Conference on Computer Aided Design）」が開幕した。
ICCAD公式ページ：http://www.iccad.com
ICCADは、「ISSCC」、「DAC」、「Symposium on VLSI Circuits」と並ぶ業界の4大学会の一つで、毎年サンノゼのダブルツリー・ホテルで開催されている。
今年のICCDAは11月5日のワークショップを皮切りに、6日（月）から8日（水）まで計47のセッションを通じて130の技術論文が発表される予定で計750名が参加予定。AMD社CTOのPhil Hester氏による「An Industry in Transition: Opportunities and Challenges in Next-Generation Microprocessor Design」と、IBM社のLeon Stok氏による「Innovation in Electronic Design Automation」の2つ基調講演に加え、最終日の9日（木）には、下記6種類のチュートリアルが行われる。
Tutorial 1: Enabling Variability Aware Analysis
Tutorial 2: DFM: Impact of Manufacturing Reality on Design
Tutorial 3: Power and Thermal Challenges for 65nm and Below
Tutorial 4: Enhancing Yield at 45nm: DFM Solutions from Different Perspectives
Tutorial 5: Transistor&knm Cell and Interconnect Modeling: Basics to Advances
Tutorial 6: Advanced Routing Techniques for Nanometer IC Designs
今年のICCADのテーマは、消費電力、ばらつき考慮、システムレベル設計といったホットな話題に加え、CMOS技術に代わる次世代の半導体技術に関する話題へも拡がりをみせている。
※ICCAD公式ページ：http://www.iccad.com
2006.11.02
2006年11月1日、メンター・グラフィックス社は、プリおよびポスト･レイアウトのシグナル･インテグリティ解析ツール「HyperLynx」の最新バージョン、7.7のリリースを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/061101.html
「HyperLynx」は、メンターのPCB設計環境をはじめ、Cadence、Altium、図研などの主要なPCBレイアウト・システムとの互換性を持つマルチ･ギガビット対応のシグナル･インテグリティ解析ツール。高速デジタル基板上のSI、クロストークやEMCエラーを解析することができる。
新しい「HyperLynx 7.7」では、標準的な高速バス・テクノロジをターゲットとした大幅な生産性改善、技術上の改善が行われている他、特に業界標準の高速インターコネクトとして急速に拡大しつつあるSERDES（SERialization/DE-Serialization）シミュレーションに対する機能強化が施されている。
発表に寄せられた業界のエキスパートEric Bogatin博士のコメントによると、同氏は、結合損失線路モデルと2Dフィールド・ソルバーを備えた数少ない高精度シミュレータとして「HyperLynx」を利用。市場の中でも習得のし易さが群を抜いており、「HyperLinx 7.7」のリリースにより、高速シリアル・リンク解析の価値は2倍以上に高まったとしている。
※「HyperLynx 7.7」の主な機能強化点については、こちらのページをご参照下さい。
http://www.mentorg.co.jp/news/2006/061101.html
※「HyperLynx 7.7」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
2006.11.02
2006年10月31日、アルゴリズム開発環境「Matlab」を手掛ける、米Mathworks社は、同社のアルゴリズム開発環境「Matlab/Simulink」とケイデンスの検証環境「Incisive」プラットフォームを接続するインタフェースをリリースした。
プレスリリース：http://www.mathworks.com/company/pressroom/articles/article13518.html?s_cid=HP_N（英文）
Mathworksよりリリースされた「Link for Cadence Incisive」と呼ばれるインタフェースは、SOC、ASIC、FPGA開発の効率化を「Matlab/Simulink」とケイデンスの検証環境「Incisive」プラットフォームによる協調シミュレーションによって実現するもので、MathWorksのシステムモデルとケイデンスのIncisiveシミュレータとの双方向のパスを提供する。
この「Link for Cadence Incisive」を用いる事によって、設計者はMATLABのシステムモデルを検証するために手書きのHDLを用いたり、Pealのスクリプトを用意したりする必要が無くなり、完全なシステムレベルの検証環境を手に入れる事が可能。「Simulink」で作られたテストベンチを「Incisive」の検証環境で再利用することも可能で、「MATLAB/Simulink」で確認済みの仕様と設計したHDLとの等価性を検証できるうようになる。
また「Link for Cadence Incisive」によって、MATLABコンポーネントを「Incisive」の検証環境で利用することもできるほか、一つのMATLABモデル/テストベンチから複数のHDLや「Incisive」シミュレータに接続することが可能だという。
「Link for Cadence Incisive」は、既にMothworksより出荷が開始されており、米国での販売価格は2000ドルから。Windows、UNIX、およびLinuxの環境をサポートしている。
※「Link for Cadence Incisive」に関する詳細は、国内販売代理店サイバネット・システム株式会社にお問い合わせ下さい。
http://www.cybernet.co.jp/matlab
※「Incisive」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2006.11.02
2006年10月30日、都内のホテルにてガイア・システム・ソリューション社主催の「Averantユーザーセミナー」が開催され、Averant社のフォーマル検証ツール「Solidify」の活用手法が紹介された。
Averant社は、今年日本法人アベラントジャパンを設立し、日本国内における技術サポートの強化を推進。合わせてガイア・システム・ソリューション株式会社と販売代理店契約を結び、2006年4月より営業面における両社の協力体制をスタートさせていた。
今回のユーザ会では、アベラントの本社および日本支社両社の社長の講演のほかに、フォーマル検証の研究で著名な東京大学の藤田教授、SystemVerilogを中心とした検証分野で著名な赤星氏の講演も行われ、アベラントの製品ユーザに限らず幅広く参加者が集まった。
米国本社より来日したアベラント社CEO Ramin Hojati氏によると、既に今期売上は上半期で2005年度の約70％を達成、今年の9月にはバージョンアップしたフォーマル検証ツール「Solidify4.0」のリリースも済ませ、通年で前年比約1.5倍の売上を見込んでいるとのこと。講演では、仕様を起点としたトップダウンの検証手法、カバレッジ・ゴールの設定、検証IPの再利用の重要性を訴え、スペック（仕様）に基づいた静的検証を従来のダイナミック検証と組み合わせる事で検証品質を向上できると強調。デザインの種類、抽象度、担当者、検証のタイミングによって検証プランを明確に区別する必要があると語った。
その他、興味深かったのは「Assertion First！」と題された赤星氏の講演で、「フォーマル検証ツールを活用するなら、検証メソドロジを変えることが重要」、「まずは仕様を見てアサーションを書く。RTLを見て書かない」、「アサーションによる静的検証はシミュレーションの前に」、など自身の体験を踏まえた様々フォーマル手法の活用ノウハウを紹介。「Solidify」の持つアサーション記述が不要な「Auto Check」機能については、「RTLだけですぐにチェックできるので使わない手は無い。しかし、使い込むと必ず自分でアサーションを書きたくなってくる」とし、基本的なアサーションの記述方法を紹介していた。
※「Solidify」に関する詳細は、ガイア・システム・ソリューション株式会社にお問い合わせ下さい。
http://www.gaiaweb.co.jp
※アベラント社 http://www.averant.com
2006.11.01
2006年10月30日、低消費電力化ソリューションを手掛ける米Sequence Design社と、動作合成ツールを手掛ける米Synfora社は、両社製品のインテグレーション・フローを発表した。
プレスリリース：http://www.sequencedesign.com/3_news/pr_archives/10302006.htm（英文：Sequence社発表）
両社の発表によると、今回Synfora社がSequence社の「InSequence Technology Partner Program」に参加した事を受けて、両社製品の相互運用性を強化。具体的には、Sequence社のRTLレベルの消費電力解析ツール「Power-Theater」とSynfora社の動作合成ツール「PICO Express」を繋ぐことによって、設計の早い段階でのパフォーマンス、面積、消費電力のトレードオフを目指す。
設計フローとしては、まず「PICO Express」を用いてアンタイムドなアルゴリズムからRTLを自動生成し、合成したRTLを「Power-Theater」にかけ消費電力をRTLレベルで解析。設計者は、解析結果を元にパラメータを変えて動作合成を繰り返す事によって、インプリメンテーション前に消費電力を考慮した様々なアーキテクチャのハードウェアを検討することが可能になるという。
尚、両社の顧客は今回発表されたインテグレーション・フローをすぐに利用する事が可能。Sequence社は、Synfora社との連携の他に、Forte社の動作合成ツール「Cynthesizer」、Bluespec社のESL合成ツールとのコラボレーションも進めている。
※「Power-Theater」に関する詳細は、シーケンスデザイン株式会社までお問い合わせ下さい。
http://www.sequencedesign.com
※「PICO Express」に関する詳細は、国内販売代理店セラスター株式会社にお問い合わせ下さい。
http://www.selastar.co.jp
※Synfora社 http://www.synfora.com
2006.11.01
2006年10月31日、システムレベルの消費電力最適化ツール「ORINOCO」を手掛ける、独ChipVision社は、資金調達の第2ラウンドで新たに640万ドルを調達した事を発表した。
プレスリリース：http://www.chipvision.com/press/PRFunding2006.php（英文）
今回投資したのは、前回同様ミュンヘンに本拠を置くTarget PartnersとBayTech Venture Capitalの2社で、ChipVisionはこの資金をフラッグシップ製品「ORINOCO」のサポート拡大と技術チームの強化に充てるとしている。
「ORINOCO」は、ANSI-CおよびSystemCで記述された仕様レベルのデザインから消費電力を解析し、合わせて消費電力を考慮に入れたデザインの最適化を行うことができる。
「ORINOCO」は、Cアルゴリズムをそのまま扱う事が可能で、データパスのビット幅、デザインのアクティビティ、メモリ・アクセス、メモリ・コンフィギュレーション、リークパワーなど様々な解析が可能。システムレベルで消費電力を解析/最適化する事で、デザインのパフォーマンスを大幅に改善できるとしている。
日本国内では、イノテック株式会社が販売代理店として製品を供給している。
※「ORINOCO」に関する詳細は、イノテック株式会社にお問い合わせ下さい。http://www.innotech.co.jp
※ChipVision社 http://www.chipvision.com
2006.11.01
2006年10月31日、業界標準のRTL解析ツール「SpyGlass」をはじめとした検証ソリューションを手掛ける、米Atrenta社は、米国のスーパーコンピュータメーカーCrey社が、次世代 ASIC プロジェクトに「SpyGlass」プラットフォームを採用したことを発表した。
プレスリリース：http://www.atrenta.com/Links/Company_Atrenta_News_Details.aspx?strNAID=NA00000052（英文）
発表によるとCrayの設計チームは、「SpyGlass-Constraints」ならびに「SpyGlass-DFT」を含む「SpyGlass」プラットフォー
ムを使用することにより、30Mゲート規模の設計の早期段階でRTLの重要な問題解決に成功し、以降のインプリメンテーションおよび検証段階で連続して発生する、設計遅延や繰り返し工程の発生を回避することができたという。
Crey社は、世界初のスーパーコンピュータを開発した、旧クレイコンピューターの技術を受け継ぐ世界最大のスパコンメーカー。約1年前には、ハイ・パフォーマンス・コンピューティング技術の実現に伴い、英セロックシカ社のESLツール「DK Design Suite」を採用したという発表も行っている。
Atrentaは、RTL予見解析ツール「SpyGlass」のブレイクによって急成長を果たした新興EDAベンダ。会社の歴史は約5年と短いながらも、ワールドワイドで270名の従業員を抱え、各国の大手企業への多数の納入実績を持っている。主力製品となる「SpyGlass」シリーズの製品は共通のAPIを介して様々なRTL解析機能を提供する。
※「SpyGlass」シリーズの詳細については、アトレンタ株式会社にお問い合わせ下さい。http://www.atrenta.com
※Crey社 http://www.cray.com
2006.10.31
2006年10月26日、マグマ・デザイン・オートメーション社は、世界的なコンサルティングサービス企業デロイト社の米国子会社Deloitte & Touche USA LLPによって、シリコンバレーの急成長企業上位10社に選ばれた事を発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006102601.htm
デロイト社は、世界的なネットワークを持つコンサルティング・サービス企業で、ソフトウェア、IT分野における成長企業を毎年「Technology Fast 50 Program」という調査レポートによって発表している。
マグマは、2001年から2005年までの1132％という高い売上成長率が評価され、今回北米地域を対象としたデロイト社の「Technology Fast 50 Program」での上位10社として選出された。
「Technology Fast 50」に選ばれるには、少なくとも2001年には50000ドル、2005年には5000000ドルの売上高を達成しており、北米に本社を置き、同社の営業収益の主要部分に貢献する独自の技術もしくはIPを所有しているか、技術の研究開発に売上高の大部分を投入していることが条件となっており、マグマはR&Dに対する投資を続け25以上の新製品を発表してきた事が今回の選出に繋がったとしている。
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
※デロイト社関連ページ
http://www.deloitte.com/us/fast500/
2006.10.31
2006年10月27日、東京秋葉原で今回が4回目の開催となる、CQ出版社主催の「SystemC&SystemVerilogデザイン・ワークショップ2006」が開催され、ハードウェア設計者を中心に400名以上の参加者を集めた。
「SystemC&SystemVerilogデザイン・ワークショップ2006」Webページ：https://it.cqpub.co.jp/tse/200610DW/
今回の「SystemC&SystemVerilogデザイン・ワークショップ2006」では、計10の有料セッションと11の無料ベンダセッションが用意され、出展企業として計12のEDAベンダ/代理店が製品を展示。同イベントの常連企業に加え、アーム?、伊藤忠テクノソリューションズ?、NECシステムテクノロジー?、プロトタイピング・ジャパン?の4社が新たに参加した。
会場内は、終始昨年よりも混雑した状況が続き、有料セッションの受講者数も例年より増加したようで、特に180分のトラックとして実施されたSystemCとVMM2つのチュートリアルは、多くの参加者を集めていた。
参加していた設計者に話を聞いたところ、「技術研修として有料セッションの受講が認められた」、「次のプロジェクトに向けて勉強に来た」、「調査を兼ねてチームを編成して参加した」など、興味本位というよりは、一歩踏み込んだ姿勢が見られ、有料セッションに限らず、無料のベンダ・セッションの方も盛況で、イベント全体を通してC言語設計や新たな検証メソドロジに対する設計現場の「熱い視線」を感じる事が出来た。
参加したEDAベンダの展示ブース及びベンダ・セッションで耳にしたトピックスは以下の通り。
■メンター・グラフィックス・ジャパン http://www.mentorg.co.jp
?AVM（Advanced Verification Methodology）のガイドブック「Verification Cookbook」の日本語版を間もなくリリース予定
?SystemVerilog入門トレーニング（3日間コース）を12月より開港予定
■NECシステムテクノロジー http://www.necst.co.jp
?12月1日に「CyberWorkBench」フォーラム2006を渋谷エクセルホテルにて開催予定
■フォルテ・デザイン・システムズ http://www.forteds.com/japan
?同社シニア・アプリケーション・エンジニア桜井氏の著書「SystemCを使ったハードウェア設計」を先行発売
※11月15日よりCQ出版より正式発売予定
■コーウェア http://www.coware.co.jp
?Tenison社「VTOC」の生成した高速検証モデルをコーウェアの環境で最高20MIPSの速度で実行可能に
?11月30日ホテルインターコンチネンタル東京ベイにて恒例のユーザ会「J-CING2006」を開催
■アトレンタ http://www.atrenta.com
?SystemCのモデリング支援環境「1Team-System」がコーウェアやサミット・デザインのIDEと連携予定
?SystemC関連のチェック・ルールを300種以上に強化。バージョンの移行チェックも可能に。
■アーム http://www.jp.arm.com
?取締役渡辺氏が基調講演?早期プロトタイピングを実現するESL環境の重要性を強調
■エッチ・ディー・ラボ http://www.hdlab.co.jp/web/index.php
?JEDA社のSystemCアサーションツールにランダムテスト生成機能も追加予定
■日本セロックシカ http://www.celoxica.co.jp
?SystemC対応の動作合成ツール「Agility Compiler」は、複数スレッド・複数モジュールの合成に対応。検証用ネットリスト出力も可。
?セロックシカの合成ツール出荷実績はワールドワイドで450ライセンス以上
■伊藤忠テクノソリューションズ http://www.celoxica.co.jp
?Real Intent社製品の一押しは、フォーマル検証ツール「Verix-EIV」。国内大手で数十本の一括導入実績もあり。
■日本ケイデンス http://www.cadence.co.jp/
?SystemVerilogやSystemCなどの多言語に対応した検証メソドロジ「Incisive Plan-to-Closure」を発表。
※CQ出版社 http://www.cqpub.co.jp/
2006.10.30
2006年10月30日、株式会社図研は、NECシステムテクノロジー株式会社とのシステムLSIの高位設計ツール群「CyberWorkBench」に関する販売代理店契約の締結を発表。11月1日より日本国内の販売代理店として「CyberWorkBench」の販売およびユーザーへの技術サポートを開始する事を明らかにした。
プレスリリース：http://www.zuken.co.jp/soc/doc/news/news20061030.html
「CyberWorkBench」は、NECが内製ツールとして開発・社内運用を進めてきたC言語ベースの動作合成ツール「Cyber」を核とするC言語設計の統合環境で、「ALL-in-C」をコンセプトに、動作合成、協調検証、等価性検証、プロパティチェック、テストベンチ生成など様々な機能を用意し、C言語によるハードウェア設計を実現する。
既にNECグループ内にて「CyberWorkBench」を用いた多数のテープアウト実績がある事は有名な話で、昨年度の実績では売上にして500億相当のチップの設計に適用されている。事例として紹介されているものの中には、AV/DVD/携帯電話向けLSIなどのデータパス系回路の設計実績に加え、サーバマシンの制御回路などコントロール系回路の設計実績もあり、長年の外販化がささやかれた末、今年の7月にNECシステムテクノロジー株式会社による販売開始が正式に発表された。
図研は、以前アトレンタ社のRTL解析ツール「SpyGlass」を取り扱っていたSOC事業部という部門で、早くからパシフィック・デザイン社のC言語設計環境「VUPU」の取り扱いや「C2RTLデザインサービス」といったC言語設計関連のソリューションを手掛けてきた実績があり、その高い技術力と強力なマーケティング力が買われ今回の販売代理店契約へと繋がった。
図研では今回の代理店契約を受け、新横浜・つくば2箇所のデザインセンターにて「CyberWorkBench」の技術サポートを開始。合わせてC言語設計コンサルティングや「CyberWorkBench」を使用したC2RTLコンバージョンサービスの提供も予定しているほか、製品の販売開始と同時に、「CyberWorkBench」の入門／簡易評価用チュートリアルキットの販売も開始する予定。更に、組み込みシステム開発向けのISS「№1システムシミュレータ」を手掛ける、ガイオ・テクノロジー株式会社と協力し、ソフトウェア設計者の利用も踏まえた、ハードウェア・ソフトウェア協調検証環境を提供していく予定だという。
発表によると、図研は今後3年間で「CyberWorkBench」、周辺環境提供及びコンサルティングビジネス等を含め、10億円を販売目標としている。
※「CyberWorkBench」に関する詳細は、NECシステムテクノロジー株式会社または株式会社図研にお問い合わせ下さい。
※NECシステムテクノロジー株式会社
http://www.cyberworkbench.com
※株式会社図研
http://www.zuken.co.jp
2006.10.27
2006年10月25日、国内のEDA大手図研は、既存の要素技術を集大成した新製品「CR-5500シリーズ」を発表した。
プレスリリース：http://www.zuken.co.jp/news/clipdata/061025data.html
新製品「CR-5500シリーズ」は、PLMシステム「DS-2」、3Dエレメカ協調設計ツール「BoardModeler」、ハイスピード設計解析ツール「CR-5000/ Lightning」、製造設計・検証環境DFMツール「ADM」など、これまで図研が培ってきた様々なソリューションにおける要素技術から主要な機能を抽出し、モジュール化して再パッケージしたもので、販売形態は今回新たに導入されたTBL方式（タイムベースライセンス）のみとなる。
CR-5500シリーズは、下記3製品によって構成され、多拠点運用支援、部品情報・設計データの管理・業務テンプレートなどの情報管理を可能にするCDB+、CFM+モジュールは全てのCR-5500製品に実装される。
■回路設計環境「CR-5500/Design Gateway」
■PCB設計環境「CR-5500/Board Designer Elements」
■ハイエンドPCB設計環境「CR-5500/Board Designer Advance」
※「CR-5500/Board Designer Advance」
には、高速回路設計を支援するSIエンジンI/F、EMCアドバイザや高密度実装対応として製造ルールチェック、三次元での設計検証を行う3Dフロアプランなどの機能も搭載される。
「CR-5500シリーズ」の各製品販売価格は、以下の通りで、PWSやVISULAを使用中でCR-5500にマイグレーションを希望するユーザーには、様々なマイグレーション・サービスも用意されている。
■「CR-5500/Design Gateway」5ライセンスパック：100000円
■「CR-5500/Board Designer Elements」：150000円
■「CR-5500/Board Designer Advance」：200000円
※全てLAN環境で使用した場合の月額TBL費用
※新製品「CR-5500」シリーズに関する詳細は、株式会社図研にお問い合わせ下さい。
http://www.zuken.co.jp
2006.10.26
2006年10月24日、ケイデンスは、コンカレントなRTL設計および設計スケジュールの予測を可能にする、「Cadence Logic Design Team Solution」を発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-10-24.html
今回発表されたソリューションは、ケイデンスの製品セグメント化戦略に則った「ロジック設計チーム」向けの設計ソリューションで、消費電力、検証、テスト、物理設計など様々な要素を考慮しながら進められる複雑なロジック設計のプロジェクト管理を大幅に簡素化し、設計および製品の市場投入期間を短縮することができる。
「Cadence Logic Design Team Solution」は、「Incisive functional verification」と「Encounter digital IC design platform」の両プラットフォームのテクノロジを統合したもので、設計、RTL検証、RTLのインプリメンテーションの各作業をサブ・フローのまとまりとして統合し、それぞれの目標に対する設計の進捗状況をコンカレントに自動管理する。これにより、非効率な設計のイタレーションを無くし、高い予測性の下で設計を進める事ができるようになり、設計品質の向上や歩留まり向上にも大きく寄与する。
「Cadence Logic Design Team Solution」の実現する設計の自動管理には、設計段階で様々な制約を早期にコンカレントに考慮に入れる「Design with」というアプローチが採用されており、ロジック設計における４つの重要な要素と、ロジック設計フロー全体を通した２つのソリューションによって構成されている。
＝４つの「Design with」＝
■Design with Verification：
アサーション・ベースのフォーマル解析、シミュレーション、アクセラレーション、および検証マネジメントを含む早期の検証
■Design with Power：
フロント・エンド・フロー全体にわたって統合された低消費電力設計と検証マネジメント
■Design with Physical：
ロジック設計環境内でのインプリメンテーションにおけるフィジカル・エンジンを使用した、正確なタイミング見積もりによるロジックの物理的なイタレーション削減
■Design with Test：
最低限のイタレーションにより、高品質のテスト・インフラを構築し、デバッグするためのロジック設計環境とテストを統合
＝２つのソリューション＝
■Design Logical Signoff：
フロント・エンドでの収束を検証するための、予測可能性および信頼性の高い包括的なインプリメンテーション・ハンドオフのチェックと解析
■Design Management：
あらゆる機能、パフォーマンス、スケジュール目標達成のための設計進捗状況をチェックするための自動化されたプラン、およびメトリック・ドリブンのマネジメント・ソリューション。さらにその結果によるプランニングから収束までの比類のない予測可能性の実現
「Cadence Logic Design Team Solution」の構成については、フロント・エンド設計に関するホワイト・ペーパーにその詳細が記載されています。
http://www.cadence.com/whitepapers/frontend_logic_design.pdf
※「Cadence Logic Design Team Solution」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2006.10.25
2006年10月23日、シンプリシティは、IPの標準化推進団体VSIAに加盟し、同社のオープンIP暗号化手法をVSIAに提供することを発表した。
※VSIA：Virtual Socket Interface Alliance
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2006/SYNPJP_40B1.html
シンプリシティは、IPの保護と利用促進を目的に独自開発した、オープンIP暗号化手法の標準化を目指しVSIAに加盟。IP暗号化仕様の使用ならびに変更に関する権利をVSIAに提供することで、標準化活動の促進を狙う。
VSIAでは、今回のシンプリシティの動きを受けてIP暗号化のためのワーキング・グループを発足。第一回目のミーティングを11月中に開催し、議長の選出と最初のロードマップを決定する予定だという。
※関連ニュース：「シンプリシティ、オープンなIP暗号化メソドロジーを提唱?業界での標準利用を目指す」
https://www.eda-express.com/news/?m=p&idno=538
※オープンIP暗号化手法に関する詳細は、シンプリシティ株式会社にお問い合わせ下さい。
http://www.synplicity.jp
※VSIA http://www.vsi.org
2006.10.25
2006年10月17日、HDLのパーサーやアナライザなどEDA向けのソフトウェアIPを手掛ける、米Verific社は、米デナリ・ソフトウェアが同社のSystemVerilogコンポーネントを導入した事を発表した。
発表によると、デナリは社内の設計フローにVerificのSystemVerilogパーサー、アナライザ、スタティック・エレボレータを導入。コンフィギュラブルIPの開発などに適用するとしている。
Verificは、Verilog/VHDLの各種EDA向けコンポーネントを主力製品として展開しているが、新たに製品ラインナップに加わった「SystemVerilog」コンポーネントも好調で、今年に入り米Jasper Design Automationなど既にEDAベンダ4社が採用している。
※Verific Design Automation社 http://www.verific.com
※Verific社製品代理店 株式会社スピナカー・システムズ http://www.spinnaker.co.jp
※デナリ・ソフトウェア株式会社 http://www.denalisoft.co.jp
