NEWS
2006.12.28
2006年、今年1年間でEDA Expressが報じた業界における各種標準化活動、標準化団体、および標準仕様に関連するニュースは下記17件。低消費電力設計フォーマットの標準化に向けた動きは、業界内を大きく2分する形となっており、ケイデンス陣営、Accellera陣営ともに今後の動きに目が離せない。
2006年2月15日：
東芝、NECエレ、富士通、モバイル機器向け擬似SRAMの共通仕様に合意
https://www.eda-express.com/news/?m=p&idno=367
2006年3月13日：
ザイリンクス、FPGA向けESL環境の構築と普及を目指し「ESLイニシアティブ」を立ち上げ
https://www.eda-express.com/news/?m=p&idno=414
2006年4月11日：
OCP-IP、TLMチャネル仕様バージョン2.1.2をリリース
https://www.eda-express.com/news/?m=p&idno=454
2006年5月9日：
OCP-IPに米Jasper Design Automationを含む6社が新たに加入
https://www.eda-express.com/news/?m=p&idno=478
2006年5月22日：
ケイデンス、低消費電力設計の課題解決を目指し、業界大手各社と「Power Forward Initiative」を立ち上げ
https://www.eda-express.com/news/?m=p&idno=501
2006年6月13日：
富士通、NECエレ、ルネサス、東芝、45nm以降のプロセス技術の標準化に合意
https://www.eda-express.com/news/?m=p&idno=530
OCP-IP、OCPプロトコルの機能カバレッジに関するガイドラインをリリース
https://www.eda-express.com/news/?m=p&idno=535
2006年6月19日：
シンプリシティ、オープンなIP暗号化メソドロジーを提唱?業界での標準利用を目指す
https://www.eda-express.com/news/?m=p&idno=538
2006年7月7日：
サミット・デザイン、ESL設計におけるIPの相互運用に向けて「IPイニシアティブ」をスタート?共通利用可能なTLMの供給を目指す
https://www.eda-express.com/news/?m=p&idno=564
2006年9月13日：
Accelleraが新たな低消費電力設計フォーマットの標準化を進める小委員会を立ち上げ
https://www.eda-express.com/news/?m=p&idno=662
2006年9月28日：
ESL分野のEDAベンダ2社がOCP-IPの新メンバーに?Bluespec/Digital Dynamics
https://www.eda-express.com/news/?m=p&idno=673
2006年10月18日：
OCP-IP、OCP SystemC TLM Channel Version 2.1.3をリリース
https://www.eda-express.com/news/?m=p&idno=696
米Accellera、テスト設計ツールの相互運用性を高める標準インタフェースを発表
https://www.eda-express.com/news/?m=p&idno=698
2006年10月23日：
シンプリシティ、IP標準化推進団体VSIAに加盟?オープンIP暗号化手法をVSIAに提供し標準化を促進
https://www.eda-express.com/news/?m=p&idno=700
2006年11月8日：
米Atrenta、「SpyGlass」の低電力設計向け制約フォーマットをAccelleraに寄与?低消費電力設計フォーマットの標準化に協力
https://www.eda-express.com/news/?m=p&idno=723
2006年12月4日：
OSCIが「SystemC TLM 2.0」ドラフト版を公開?PVおよびPVTモデル向けにAPIを拡張
https://www.eda-express.com/news/?m=p&idno=769
2006年12月14日：
米Accellera、「検証カバレッジ」の業界標準策定に向けて小委員会を立ち上げ?初回ミーティングに計17社が参加
https://www.eda-express.com/news/?m=p&idno=789
2006.12.28
2006年、今年1年間でEDA Expressが報じたニュースの中で、アクセス数の多かった上位20件は以下の通り。大手EDAベンダに関する話題、各種イベントに関する話題が大半を占める中、BlazeDFM、Bluespec、SierraといったEDAベンチャーのニュースも上位に食い込んだ。
1位:メンター、ESLツールベンダの米サミット・デザイン社を買収
?ESL製品ラインを強化
https://www.eda-express.com/news/?m=p&idno=702
2位:RTL検証、効率化の鍵は静的検証と検証資産の再利用
?Verify2006＆シノプシス・ユーザミーティングより
https://www.eda-express.com/news/?m=p&idno=671
3位:【DACレポート】今回最も熱かったのは「ESL」、その他DFM、LowPowerに話題が集中
https://www.eda-express.com/news/?m=p&idno=569
4位:SystemVerilog/SystemCどちらもOK、メンターがオープンソースの検証メソドロジを発表
?システムレベルからRTLまでをカバー
https://www.eda-express.com/news/?m=p&idno=473
5位:ケイデンス、低消費電力設計の課題解決を目指し、業界大手各社と
「Power Forward Initiative」を立ち上げ
https://www.eda-express.com/news/?m=p&idno=501
6位:ケイデンス、新たなデジタル設計プラットフォーム開発を目指す「Torino」プロジェクトを日本初公開
?pre-RTLの段階からデザインを最適化
https://www.eda-express.com/news/?m=p&idno=732
7位:STARC、設計技術の開発に5年間で200億円の投資
?第2次あすかプロジェクトがスタート
https://www.eda-express.com/news/?m=p&idno=436
8位:普及フェーズに入ったSystemCとSystemVerilog、最新の設計手法を求めて
CQ出版のイベントに400名が参加
https://www.eda-express.com/news/?m=p&idno=707
9位:シノプシス、各種設計/検証ツール群のSystemVerilogサポートを正式に発表
?VMM準拠の検証IPもリリース
https://www.eda-express.com/news/?m=p&idno=423
10位:【DACレポート】米コーウェア、独自のSystemC Modeling Libraryをオープンソース化
?TLMの標準化を加速
https://www.eda-express.com/news/?m=p&idno=581
11位:【DACレポート】米BlazeDFM、電気的なYelid最適化ツールでデザイン完了後にリーク電流を25％削減
https://www.eda-express.com/news/?m=p&idno=572
12位:JAXAがシステムレベル設計ツール「ELEGANT」の研究成果を発表
?第三者による評価を一般公募
https://www.eda-express.com/news/?m=p&idno=426
13位:DesignCon2006、DesignVisionAwards発表
?デザイン部門はケイデンス、検証部門はシノプシス
https://www.eda-express.com/news/?m=p&idno=348
14位:メンター、処理時間を劇的に短縮するDFM対応の次世代DRCツールを発表
?大規模データのDRCサインオフを2?3時間で完了
https://www.eda-express.com/news/?m=p&idno=562
15位:マグマ、新たなRTL-to-GDSII 統合環境「Talus」を発表
?ツールによる真の設計自動化を実現
https://eda-express.com/news/?m=p&idno=463
16位:Accelleraが新たな低消費電力設計フォーマットの標準化を進める小委員会を立ち上げ
https://www.eda-express.com/news/?m=p&idno=662
17位:【DAC続報】NECとNECエレ、超大規模LSIの設計期間を大幅に短縮する設計手法を発表
?工数を従来の1/3以下に
https://www.eda-express.com/news/?m=p&idno=618
18位:シンプリシティ、ASICインプリメンテーション市場から撤退
?FPGAとASIC検証の分野へフォーカス
https://eda-express.com/news/?m=p&idno=441
19位:米Bluespecの合成ツールがSystemCをサポート
?ESL合成用にSystemCを拡張
https://eda-express.com/news/?m=p&idno=515
20位:【DACレポート】米Sierra、新製品「Olympus-SOC」でリソグラフィ考慮、タイミング収束、
ルーティングを一括処理
https://www.eda-express.com/news/?m=p&idno=582
2006.12.27
2006年、今年1年間でEDA Expressが報じたEDAベンダの買収に関するニュースは下記6件。件数自体は少ないが「ESL」と「DFM」、どれもEDA業界における大きな2つの流れを象徴する買収として目を引いた。中でも12月に発表されたASMLによるBrion Technologies社の買収は、その桁違いの買収額も含めインパクトが大きかった。
2006年1月16日：
ザイリンクス、DSP合成ツールの米AccelChip社を買収
https://www.eda-express.com/news/?m=p&idno=258
2006年5月16日：
シノプシス、組み込みソフト開発向け仮想プロトタイピングの米Virtio社を買収
https://www.eda-express.com/news/?m=p&idno=492
2006年8月16日：
シノプシス、3Dリソグラフィ・シミュレータを手掛ける独SIGMA-C社を買収
https://www.eda-express.com/news/?m=p&idno=625
2006年10月15日：
メンター、ESLツールベンダの米サミット・デザイン社を買収
https://www.eda-express.com/news/?m=p&idno=702
2006年11月20日：
マグマ、LSI故障解析ツールを手掛ける米Knights Technology社を買収
https://www.eda-express.com/news/?m=p&idno=743
2006年12月19日：
ASML、Brion Technologiesを2億7000万ドルで買収
https://www.eda-express.com/news/?m=p&idno=790
一方、2006年1年間でEDA Expressが報じたEDAベンダの増資に関するニュースは下記の計10件。投資対象としての魅力が無くなってきたと言われるEDA業界ではあるが、革新的な技術を持つ企業には資金が集まっている。やはりESL分野の企業が強いが、別分野においても新たなアプローチを提唱するEDAベンチャーが健闘している。
2006年1月5日：
低消費電力化ツールを手掛ける米Azuro、VCより$9Mを追加調達
https://www.eda-express.com/news/?m=p&idno=243
2006年2月14日：
仏EVE、新たに600万ドルの資金を調達
https://www.eda-express.com/news/?m=p&idno=364
2006年3月9日：
米Blueｓpec、新たに450万ドルの資金を調達
https://www.eda-express.com/news/?m=p&idno=409
2006年5月23日：
Multi-Voltage RTLシミュレータの米ArchProが新たに450万ドルを調達
https://www.eda-express.com/news/?m=p&idno=506
2006年6月14日：
英CriticalBlue、新たに370万ドルを調達し増資第2ラウンドを完了
https://www.eda-express.com/news/?m=p&idno=531
2006年9月14日：
米Carbon Design Systems社、第4ラウンドの資金調達で500万ドルを追加調達
https://www.eda-express.com/news/?m=p&idno=655
2006年10月19日：
米Atrenta、新たに1600万ドルを調達し第4ラウンドの資金調達を完了
https://www.eda-express.com/news/?m=p&idno=693
2006年10月31日：
ESLツールの独ChipVision、資金調達第2ラウンドで新たに640万ドルを調達
https://www.eda-express.com/news/?m=p&idno=709
2006年12月6日：
米RioDesign、投資家から計825万ドルを集め資金調達第2ラウンドを終了
https://www.eda-express.com/news/?m=p&idno=768
2006年12月20日：
米Forte Design Systems社、資金調達の第4ラウンドで540万ドルを追加調達
https://www.eda-express.com/news/?m=p&idno=791
2006.12.26
2006年12月25日、メンター・グラフィック社は、米Cypress Semiconductor社が寄生抽出ツール「Calibre xRC」を採用した事を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/061225.html
発表によるとCypressは、社内の130、90、65ナノメータ量産フローで「Calibre xRC」を採用。既に同社の開発した業界初の72Mb SRAM、カスタム・メモリ、マイクロコントローラおよびクロック設計で「Calibre xRC」を使用している。
Cypressのコメントによると、「Calibre xRC」の採用に当たってはその高精度な寄生素子抽出能力を評価。アナログ・ミックスシグナルIC設計が大半を占める社内製造プロセスと統合可能な、オープンなキャリブレーション・フローが採用の決め手になったとしている。
また、メンターは同25日に、TSMC 65nmプロセス向けの「Calibre xRC」並びに「Calibre xL」ルールデックのリリースを発表。65nmで必要とされる、プロセス変動による効果を考慮する高度なモデリング機能を提供するツールとして、TSMCに認定されたという。
プレスリリース：http://www.mentorg.co.jp/news/2006/061225_2.html
高精度かつ完全な寄生モデルを提供することは、シリコン歩留まりを向上するというCalibreの全体的目標から切り離すことのできない要素です。デバイス・モデリングにおいてCalibre LVSと組み合わせることにより、「Calibre xRC」と「Calibre xL」は、レイアウト検証ツール「Calibre LVS」と組み合わせることによって、デバイスおよびインターコネクト・モデルでプロセス変動による効果を正確に考慮した、高精度かつ完全な寄生モデルを提供することができる。
※「Calibre xRC」および「Calibre xL」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※Cypress Semiconductor社
http://www.cypress.com/portal/server.pt
※TSMC社
http://www.tsmc.com
2006.12.26
2006年12月20日、タイミング解析ツールを中心としたEDAソリューションを手掛ける、米Incentia Design Systems社は、IPとASICのファブレスベンダ台湾Faraday Technology社が同社のタイミング解析ツール「TimeCraft」を採用した事を発表した。
プレスリリース：http://www.incentia.com/newsnevents/news122006.htm（英文）
Incentiaの「TimeCraft」は、フルチップのゲートレベル・タイミング解析ツールで、ツール内部に備えている「OCV」と呼ぶ自動ばらつき緩和機能によって、統計的オンチップ・バリエーションを考慮した解析を実行。サイオンフ精度の高度な解析を実現するだけでなく、独自のアルゴリズムによって、大規模デザインでも超高速にタイミング解析を処理することができる。
Faradayは、ASICのデザインサービスを提供する一方で、統計的解析手法を実現するタイミング解析ツール向けのライブラリを開発しており、同社の静的タイミング解析ソリューションを実現するEDAツールとして、2004年に初めてIncentiaの「TimeCraft」を採用。以降、Incentiaは、Faradayの要求を満たすべく「OCV機能」を中心としたツールのエンハンスを進めていた。
Faradayは、今年11月に130nm向けの「LLC-OCV」ライブラリを正式にリリースしており、これを受けて高精度なタイミング解析を実現する最新の「TimeCraft」をあらためて採用した形となる。
※関連プレスリリース：http://www.faraday-tech.com/html/news/pressUpload/JPN_01_0197.htm
※LLC-OCV：Location&knm Level&knm and Cell-Based On-Chip Variation
尚、Faradayの「LLC-OCV」ライブラリは、特定のEDAツールに依存するものではなく、業界標準のEDAツール全てに適用可能。来年第1四半期には90nm向けライブラリのリリースを計画している。
※Incentia社の「TimeCraft」に関する詳細は、国内販売代理店である、丸紅ソリューション株式会社にお問い合わせ下さい。
http://www.msol.co.jp/eda.html
※Incentia社
http://www.incentia.com
※Faraday Technology社の製品に関する詳細は、国内販売代理店である、株式会社PALTEKにお問い合わせ下さい。
http://www.paltek.co.jp/faraday/index.htm
2006.12.25
2006年12月11日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける、米Aldec社は、マルチ言語対応のシミュレータ「Active-HDL」のバージョンアップを発表した。
プレスリリース：http://www.aldec.com/news/news_12_11_2006.htm（英文）
「Active-HDL」は、Verilog/VHDLの他に、SystemC、SystemVerilogといった最新の最新の設計言語をサポートするWindowsベースの論理シミュレータで、大手のデファクト・シミュレータと遜色の無い性能を持ちながら低コストで導入可能な製品として、北米に限らず日本をはじめとしたアジア、ヨーロッパ地域でも幅広く利用されている。
今回リリースされた新バージョン「Active-HDL 7.2」は、従来バージョンに対する大幅なパフォーマンスアップが図られており、例えばコンパイル速度はSystemCで最大5倍、Verilogは2倍、VHDLの場合2.5倍のパフォーマンスを実現。Verilogシミュレーションは2?2.5倍の速さで実行可能となり、新たにビヘイビア構文もサポートされた。
また、GUIが一新され、VPIアプリケーションの作成を手助けする新機能「VPIウィザード」が追加されたほか、カバレッジ機能も強化。高速波形表示の機能も拡張されたという。
※VPI：Verilog Procedural Inteface
尚、「Active-HDL 7.2」は既に製品出荷中で、日本国内では株式会社ソリトンシステムズが代理店として製品を供給している。
※「Active-HDL 7.2」に関する詳細は、株式会社ソリトンシステムズにお問い合わせ下さい。
http://www.soliton.co.jp
※Aldec社
http://www.aldec.jp
2006.12.24
2006年12月24日、中山競馬場で開催された第51回有馬記念（芝2500メートル：ＧＩ）に、ディープインパクトが出走。圧倒的な一番人気に応え引退レースを制した。
JRAホームページ：
http://www.jra.go.jp/datafile/seiseki/g1/arima/result/arima2006.html（有馬記念レース結果）
有馬記念の優勝賞金1億8000万円によって、獲得賞金がJRA史上2位となったディープインパクトは、今回のレースを最後に引退。今後は種馬場として過去最高の51億円のシンジケートが組まれる。
ディープインパクトの馬主である金子真人氏は株式会社図研の社長で、その名前はディープ人気と合わせて一躍有名となり、図研の知名度も向上。ディープインパクトの出走レース後は、図研の株価が上がるという現象が何度も見られた。
ちなみに、ディープインパクトのレース全てに騎乗した、武豊騎手の着ていた勝負服は、黒、青、黄色のカラーリングで、図研の会社ロゴと同じ色使いとなっている。
金子氏は、競馬業界では超が付くほど有名な馬主で、所有馬がJRAのレースに初出走したのは1995年。以降、業界で「金子馬」と呼ばれる数々の競走馬を所有し、馬主としての輝かしい実績を残している。
※金子馬応援サイト
http://gtv.vis.ne.jp
※株式会社図研
http://www.zuken.co.jp
2006.12.22
2006年12月18日、ハードウェアベースの検証環境を手掛ける仏EVE社は、今年7月にサンフランシスコで開催されたDAC来場者に対して実施した、検証環境に関する調査結果を公開した。
※DAC：Design Automation Conference
EVE社調査レポート：
http://www.eve-team.com/download/EVE_DAC_Verification_Survey.pdf（英文）
EVEによると、調査はDAC来場者計617名に対して実施され、EDAベンダ関係者、研究者などを除き計477名のエンジニアの回答を元に今回の調査レポートが作成された。回答者の内訳は、フロントエンド設計者26％、バックエンド設計者23％、フロントエンド検証12％、バックエンド検証8％、システム設計10％、EDA管理・サポート13％、その他はソフトエンジニア、営業、マーケティングとなっている。
発表された調査結果の概要は以下の通り。
※パーセンテージは（ ）括弧内に表す回答数に対する割合
■ASICまたはSOCの開発に従事 68％（484）
■設計の回路規模が200万ゲート以上 72％（405）
?1000万ゲート以上は25％
■現在の検証環境に満足している 60％（398）
■検証環境に対する改善要求（654）
?処理速度 25％
?使いやすさ 21％
?コンパイル速度 15％
■ハード/ソフトの協調検証を実施 57％（370）
■利用しているハード/ソフトの協調検証ソリューション（358）※予定も含む
?エミュレーター 31％
?FPGAプロトタイプ 29％
?バーチャルプロトタイプ 15％
?ESLツール 13％
?ISS 12％
■ハードウェアベースの検証環境を使用または利用予定 55％（233）
■アサーションベース検証を利用している 49％（365）
※調査結果の詳細は公開されているレポートをご参照下さい。
※日本イヴ株式会社
http://www.eve-japan.co.jp
2006.12.22
2006年12月18日、ASIC及び組み込みシステムの開発サービスを手掛ける、インドのeInfochips社は、メンター・グラフィックス社の検証環境「Questa」向けの「AMBA AHB検証コンポーネント」のリリースを発表した。
プレスリリース：http://www.einfochips.com/newsroom/eInfochips-AMBA-AHB-SystemVerilog.htm（英文）
eInfochips社は、インドのアーメダバード（Ahmedabad）に本社を置くデザインサービスを中心とした会社で、エンジニア数は北米拠点、日本支社も含めて計450名。EDA各社とデザインサービスに関するパートナー契約を結ぶ一方、SystemVerilogによる検証サービスや検証IPの提供も行っている。
今回発表された検証IPは、AMBA AHBバスの検証用に作られたSystemVerilogのコンポーネントで、メンターの「Questa Vanguard Program」によって実現されたもの。「Questa Vanguard Program」は、Questaユーザーの検証オプションの強化と包括的なSystemVerilogエコシステムを構築することを目的とされた、メンターのサードパーティ向け提携プログラムで、eInfochips社の他にも各国の企業20社以上が参加している。
eInfochipsの「AMBA AHB検証コンポーネント」は、AMBA AHBバスのマスター/スレーブのDUT（design-under-test）検証に必要な「building block」を提供するもので、アサーション検証、カバレッジ検証、デバッグの統合と効率化を実現。コンポーネント・コード、ユーザガイド、リリースノート、テスト・スイートがパッケージされた形で提供される。
※発表された検証IPに関する詳細は、eInfochips株式会社にお問い合わせ下さい。
http://www.einfochips.com/japanese/index.html
※Questaに関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2006.12.21
2006年12月19日、ESLツール大手のコーウェアと、世界的なASICデザイン・ファウンダリであるVeriSilicon社は、ZSPプロセッサに対応するESLデザイン・ソリューションの提供を目的にパートナーシップを締結したことを発表した。
プレスリリース：http://www.coware.co.jp/news/2006/2006.12.18.html
VeriSiliconは、今年7月に米LSI Logic社のデジタル・シグナル・プロセッサ「ZSP」の事業部門を買収。ZSP400/ZSP500をはじめとするZSPプロセッサ・ファミリのプロバイダとなっていた。
コーウェアは、買収以前からの当該部門との協力関係を継続し、買収以降、VeriSiliconと協力してZSPプロセッサのPSP（Processor Support Packages）を開発。今回のパートナーシップ締結へと至った。
両社によって開発された「ZSP PSP」は、コーウェアが提供する拡張解析機能を全てサポート。「ZSP PSP」を活用することによって、ZSPベースの開発を行っている設計者は、アーキテクチャの最適化と早期ソフトウェア開発を、コーウェアの仮想プラットフォーム上で実行可能となる。
※「ZSP PSP」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
※ベリシリコン株式会社
http://www.verisilicon.com
2006.12.21
2006年12月20日、ケイデンスは、グローバル・シンセシス・テクノロジを備えた論理合成ツール「Encounter RTL Compiler」の最新バージョン6.2を発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-12-20.html
ケイデンスによると、新しい「Encounter RTL Compiler」バージョン6.2は、画期的なグローバル・フォーカス・アルゴリズムによりその合成能力が大幅に改善され、社内テスト及びユーザ設計データ20件以上で試した結果、既存のバージョンよりも、タイミングやチップ・サイズで平均5％、消費電力で10%の品質改善を実現。合成実行時間は、30％から最高50％も短縮する事ができたという。
「Encounter RTL Compiler」は、独自のグローバル・シンセシス・テクノロジによって、デザイン全体のタイミング最適化を考慮し、全てのパスを同時に最適化。大規模回路も分割する事無く一括して扱える優れた合成能力を備えている。既にワールドワイドで150社以上の導入実績、250件以上のテープアウト実績を誇り、国内大手に採用事例も多数発表されている。
今回の発表では、ユーザ試用例の一例として米Bay Microsystem社によるネットワーク・プロセッサの開発事例を紹介。同社は新しい「Encounter RTL Compiler」によって、トップ・ダウン方式で150万ものインスタンス・ブロックの合成を実現し、チップ・サイズを最低限に抑えながら、厳しい周波数の目標を達成。製品の市場投入期間を短縮することができたとしている。
※「Encounter RTL Compiler」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2006.12.21
2006年12月21日、国内のEDA大手図研は、同社の回路設計環境「CR-5000/CR-5500」のユーザー向けに、テキサス・インスツルメンツ社のDSPを使った製品開発をより効率化するためのサポートプログラムを開始すると発表した。
プレスリリース：http://www.zuken.co.jp/news/clipdata/061221data.html
発表によると、図研はこれまでDSPサードパーティー・プログラムのメンバーとして進めてきた、TI社製DSP搭載ボードの設計支援サービスに加え、日本TI社の協力のもとTI社製DSPのフットプリント、シンボル情報のダウンロードサービスやリファレンスデザインの提供なども開始。
これらサービスによって、「CR-5000/CR-5500」のユーザーは設計準備や配置配線の検討で要する時間を大幅に短縮することができるようになるという。
※TI社製DSP開発に利用できる各種情報は以下の図研Webサイトよりダウンロード可能。
（アクセスには、CR-5000/Board Designer、またはCR-5500/Board Designerのユーザー名とパスワードが必要）
※発表されたサポートプログラムに関する詳細は、株式会社図研にお問い合わせ下さい。
http://www.zuken.co.jp
※日本テキサス・インスツルメンツ株式会社
http://www.tij.co.jp
2006.12.20
2006年12月19日、半導体装置メーカーの大手であるオランダのASML社は、最先端のOPCソリューションを提供する米Brion Technologies社の買収を発表した。
プレスリリース：http://www.asml.co.jp/asmldotcom/show.do?ctx=10951&rid=28096
Brion社は、優れたコンピュータ処理技術を活用したリソグラフィ・テクノロジによって、業界最先端のOPCソリューションを提供するEDAベンチャーで、2005年2月に設立されたばかり。歴史は浅いながらも、半導体業界における実績は十分で、既に半導体上位15社のうち12社が同社のソリューションを採用していると伝えられている。
発表によるとASMLによるBrion社の買収金額は、2億7000万米ドルで、関係当局の承認を取得後、2007年第1四半期に買収が実行される予定。買収完了後、Brionは引き続き既存製品の提供を行ない、ASMLの100％所有子会社として運営されるという。
※ASML社
http://www.asml.co.jp
※Brion Technologies社
http://www.brion.com
2006.12.20
2006年12月20日、SystemCからの動作合成ツールを手がける、米Forte Design Systems社は、資金調達の第4ラウンドを完了し、540万ドルの資金を新たに調達したことを発表した。
出資された資金の内訳は明らかにされていないが、Forteによると、既存の投資家に加え、今回新たに米Saints Capital社が出資を行い、主要投資家の一人となったとしている。
集めた資金は、同社の動作合成ツール「Cynthesizer」を中心とした、ESLフローの更なる強化に充てられる予定だという。
※フォルテ・デザイン・システムズ株式会社
http://www.forteds.com/japan/index.asp
2006.12.19
2006年12月14日、SystemVerilog入力のESL合成ツールを手掛ける、米BlueSpecは、SystemC言語からのRTL合成を可能とする新製品「ESEComp」のリリースを発表した。
プレスリリース：http://www.bluespec.com/news/SystemCSynthesisShipping.htm（英文）
「ESEComp」は、今年5月にBluespecが発表したSystemCの拡張ライブラリ「ESE（ESL Synthesis Extensions）」を扱うことができる合成ツールで、内部の合成エンジンはSystemVerilogの合成を行う「Bluespec Compiler」と同様。通常、動作合成ツールが行う「スケジューリング」機能は無く、RTLを合成するにあたり、どのサイクルでどの演算を実行するかといった制御・制約は設計者に委ねられる。
「ESE」は、SystemCからのESL合成を実現するための拡張SystemCで、Bluespecは無償の「ESE」と有償の「ESEPro」の2種類を用意。「ESE」は、アンタイムドモデルのみのサポートとなっており、「ESEPro」は、アンタイムドモデルの他にサイクルアキュレートモデルもサポートしている。
Bluespecは、今回発表した「ESEComp」を業界初の制御ロジックに対応したSystemC合成ツールと表現。「ESEComp」を用いる事によって、複雑な制御ロジックをSystemCのトランザクション・レベルのモデルから合成する事ができるとしている。
尚、「ESEComp」の価格は明らかにされていないが、拡張SystemC「ESEPro」の販売価格は、年間ライセンスで35000米ドルとなっている。（※未だ日本国内に販売拠点は無い）
※Bluespec社
http://www.bluespec.com
2006.12.19
2006年12月18日、マグマは、WiMAXチップを手がけるベンチャー米Beceem Communications社が、「Blast Yield TX」、「Quartz Time」、「Quartz RC」の3製品を新たに採用したことを発表した。
プレスリリース：http://www.magma-da.com/c/@x_wVZfZoxEsqs/Pages/PRBeceem1218.html（英文）
マグマによると、Beceem社はマグマのICインプリメンテーション製品群「Blastシリーズ」のフルセット・ユーザで、既に「Blast Create」、「Blast Fusion」、「Blast Plan Pro」、「Blast Power」、「Blast Noise」を使用。今回、設計生産性とQoRの向上に向けて、TSMCプロセス向けDFMツール「Blast Yield TX」、タイミング及びノイズのサインオフ検証ツール「Quartz Time」、サインオフ寄生抽出ツール「Quartz RC」の3製品を新たに導入。社内の設計フローに追加した。
発表によると、Beceem社では既にこれら3製品を用いて、シングル・チップにPHY、MAC機能を統合した高性能、小面積、低消費電力Mobile WiMAX ICのテープアウトに成功。従来のポイントツール・フローと比較して30パーセントも速く実装、サインオフを行い、電力と面積を大幅に削減することができたという。
※マグマ社の各製品に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※Beceem Communications社
http://www.beceem.com
2006.12.19
2006年12月14日、フォーマル検証ツールを手掛ける、米Jasper Design Automationは、EDA関連の各種標準フォーマットの仕様策定及び推進団体「Accellera」が、検証における「カバレッジ・フォーマット」の業界標準策定に向けて小委員会を立ち上げた事を明らかにした。
プレスリリース：http://www.jasper-da.com/press_releases/121406.htm（英文）
Jasperの発表によるとAccelleraは、検証ツールや検証プロセスに依存しない、業界内で相互運用可能なカバレッジデータ・フォーマットの標準化に向け「UCI（Unified Coverage Interoperability)委員会」を設立。Jasperがホスト役を務め2006年10月に最初のミーティング「Coverage Interoperability Forum」が行われた。
フォーラムには、検証系ツールを手掛けるEDAベンダをはじめ、大手半導体ベンダを含む下記計17社が参加。既に公式サイトも開設されており、フォーラムでのプレゼンテーション資料などをダウンロードする事ができる。
※http://www.coverageforum.org
?AMD
?Cadence Design Systems
?Denali
?D.E. Shaw
?Freescale
?Hewlett Packard
?IBM
?Jasper Design Automation
?Nokia
?Novas Software
?NVIDIA
?Poseidon Design Systems
?Real Intent
?Sony
?Sun Microsystems
?Texas Instruments
?Verification Central
今後、「UCI委員会」の活動は、「Accellera」の活動の一部として進められ、まずは、カバレッジ・データの相互運用のアウトラインとなる、必要要件の調査・取りまとめを開始する予定だという。
※Accellera
http://www.accellera.org
※Jasper Design Automation社
http://www.jasper-da.com
2006.12.15
2006年12月12日、中国信息産業部(情報産業省)のソフトウェア及び集積回路促進センター（CSIP）は、北京で国産チップの技術大会を開催。優れた中国製チップ10製品を表彰した。
プレスリリース：http://www.chinaecnet.com/newsview.asp?cat=1&id=44840（中文）
発表によると、CSIPは市場実績を評価した7製品と技術的な評価の高い3製品を表彰。市場実績の賞を獲得した7製品の中で最も売上実績が高かったのは、晶門科技有限公司（Solomon Systech）の液晶TV用コントローラチップ「SSD1772」で、2006年1月?8月の出荷数は5100万個、売上は6500万ドル。受賞した7製品の平均出荷数は220万個で、平均売上は1億元（＝約1250万ドル）に達したという。
技術的な賞を受賞したのは、TD-SCDMA/GSM/GPRSベースバンドチップ、デジタルTV用HDMIチップ、中国科学院計算所が開発に関わった「聚芯SoC」の3製品。
尚、発表によると、ARM、Altera、Cadenceの3社も参加し、特別賞を設けたという。
※中国信息産業部
http://www.mii.gov.cn
※China ECNet
http://www.chinaecnet.com
2006.12.14
2006年12月11日、電気的なYelid最適化を行うDFMツール「Blaze MO」を手掛ける、米Blaze DFM社は、最適なダミーフィルを実現する新しいDFMツール「Blaze IF」のリリースを発表した。
プレスリリース：http://www.blaze-dfm.com/news/release7.html（英文）
「Blaze IF」は、CMPデザイン・ルールに最適な「ダミー・メタル・フィルの挿入」を複雑なスクリプトを用いる事無く処理するツールで、チップの性能やパワーに影響を与えずにCMPによる歩留まり低下を避けることができる。
CMP:Chemical Mechanical Polishing、チップの配線膜や絶縁膜の表面の研磨
Blaze DFMによると「Blaze IF」は、同社の創設者の一人UCサンディエゴの Andrew B. Kahng博士によるメタルフィル合成の研究成果をベースとしたもので、同社の最初の製品「Blaze MO」と同様にダミー・フィルの挿入にあたっては、内蔵されるパワー及びタイミング解析エンジンを用いてレイアウトデータを解析するという手法を取る。
※関連ニュース：
【DACレポート】米BlazeDFM、電気的なYelid最適化ツールでデザイン完了後にリーク電流を25％削減
https://www.eda-express.com/news/?m=p&idno=572
発表によると、実際に米Cypress社が「Blaze IF」を用いて高速センサーチップの最適化を行ったところ、誘電層の厚みの変化を13％に抑えることができたという。
尚、「Blaze IF」は既に出荷が開始されており、米国内での販売価格は年間ライセンスで$250000から。日本国内に代理店は存在していないが、来年1月のEDSFair2007に出展する予定。
※Blaze DFM社
http://www.blaze-dfm.com
2006.12.14
2006年12月11日、組み込みメモリをはじめとする各種設計IPを手掛ける、米Virage Logic社は、テンシリカの汎用プロセッサ・コア「ダイアモンド・スタンダード・プロセッサ」ファミリ用に特別に設計された16種類の「コア最適化IPキット」を発表した。
プレスリリース：http://phx.corporate-ir.net/phoenix.zhtml?c=122960&p=irol-newsArticle&ID=940707&highlight=（英文）
発表されたVirage Logicの「コア最適化IPキット」は、TSMCの130nmおよび90nmプロセスを使用する、4種類の「ダイアモンド・スタンダード・プロセッサ」に対応するもので、このキットを利用する事で「ダイアモンド・スタンダード・プロセッサ」を利用する設計者は、その性能を最大限引き出す事が可能。同社のASAPメモリ、ASAPロジックの2種類のIPによって構成されている。
この「コア最適化IPキット」は、既にVirage Logicより供給されており、同社のWebサイトより無料の評価キットをダウンロードする事ができる。
※ダイアモンド・スタンダード・プロセッサ向け「コア最適化IPキット」に関する詳細は、ビラージロジック株式会社にお問い合わせ下さい。
※ビラージロジック株式会社
http://www.viragelogic.com/index_jp.asp
※テンシリカ株式会社
http://www.tensilica.co.jp
2006.12.13
2006年12月12日、ファブレスASICベンダーの台湾アルチップ・テクノロジーズは、世界最速となるスーパーコンピュータ用プロセッサのシリコン設計を最初の試作で成功したことを発表した。
プレスリリース：http://www.alchip.com/jp/news_press_07.htm
今回アルチップが試作に成功したのは、TSMCと共に東京大学を中心に進められている、世界最高速のスーパーコンピュータ開発プロジェクト「GRAPE-DR」の中心となるプロセッサ（開発コード名：SING）で、1つのチップにコプロセッサを512コア搭載し、1チップでは世界最高となる512G FLOPSの演算性能を実現する。
「SING」プロセッサは、TSMCの90nmジェネリックプロセスとフリップチップ?パッケージ?テクノロジーを使用して試作。60Mのロジックゲートを内蔵している上、チップ全体の動作周波数が500MHzと、市販のEDAツールでの限界を超えていたため、アルチップは独自の設計手法である「分割統治法（divide-and-conquer）」を採用し、デザインを数百ものサブブロックに分割した上で3階層に配置した。
また、最小グローバル?クロック?スキューを達成するために独自の設計手法「フィッシュボーン?クロック?ストラクチャー」を利用することで、18mm×18mmのダイサイズでチップの深刻なばらつきを避けながら、高性能を実現。「500ＭＨz/50ワット以上の消費電力」を実現するために、ロジック設計者やフィジカル設計者、電気設計者の間の洗練されたシナジー効果が要求されたという。
「GRAPE-DR」プロジェクトでは、2008年までに、「地球シミュレータ」の約50倍となる2&knm000兆/秒（2PFLOPS： 1秒間に2000兆（2京）回）という超高速計算の達成と、40Gbpsネットワークを利用した科学技術研究データ処理システムの構築を目指している。
※アルチップ・テクノロジーズ日本支社
http://www.alchip.com/JP
※「GRAPE-DR プロジェクト」に関する詳細はこちら
http://grape-dr.adm.s.u-tokyo.ac.jp
2006.12.12
2006年12月11日、シノプシスは、STARC（株式会社半導体理工学研究センター）が開発中の新設計フロー「STARCAD-CEL」にDesign Compilerの「トポグラフィカル・テクノロジー」を採用した事を発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2006/snps_starc_pr.html（英文）
シノプシスの発表によるとSTARCは、「STARCAD-CEL」の「Eagleフロー」と呼ばれるシノプシスの「Galaxyプラットフォーム」ベースの設計フローにて、Design Compilerの「トポグラフィカル・テクノロジー」を採用。論理合成とレイアウトのイタレーション・プロセスを改善し、デザイン・クロージャまでのTATを前の世代の「STARCAD-21」と比較して、10分の1以下に短縮することができたという。
「トポグラフィカル・テクノロジー」は、2005年に発表された「Design Compiler 2005」に搭載された、配線負荷モデルをベースとした合成に代わる新たなテクノロジで、合成エンジン内部でタイミング、面積、パワーといったポストレイアウトのパフォーマンスを正確に予測し、時間のかかる合成?レイアウト間のイタレーションを無くすことができる。
STARCでは、「トポグラフィカル・テクノロジー」の他に、配置配線ツール「IC Compiler」、テストデータ圧縮ツール「DFT MAX」、高精度ライブラリ・フォーマット「CCS」、サインオフ制度のタイミング解析ツール「Prime Time」を「Eagleフロー」に採用しており、先進のテスト設計、階層的なクロックプランニング、低消費電力設計などにも対応している。
※「トポグラフィカル・テクノロジー」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※「STARCAD-CEL」に関する詳細は、株式会社半導体理工学研究センターにお問い合わせ下さい。
http://www.starc.jp
2006.12.12
2006年12月11日、ESLソリューションの業界大手コーウェアは、同社のソフトウェア開発向け仮想環境「Virtual Platformプロダクト・ファミリ」上で「Windows Embedded CE」オペレーティング・システムを利用できるようになったことを発表した。
プレスリリース：http://www.coware.co.jp/news/2006/2006.12.11.html
コーウェアの「Virtual Platform」は、組み込みソフトウェアの開発及びデバッグに必要な、ハードウェア及び周辺環境の仮想モデルを提供するもので、ハードウェアの完成を待たずにソフトウェアの先行開発が可能。制御性と観測性の高いソフトウェア開発環境を実現することができる。
今回、コーウェアは、マイクロソフト社のエンベディッド・パートナ・プログラムに参加。新たに「Windows Embedded CE」オペレーティング・システムをサポートする事で、「Virtual Platform」の適用範囲および利用ユーザの拡大を図った形となる。
コーウェアの「Virtual Platform」には、ソフトウェア開発の効率化に向け、システム・アーキテクトやハードウェア設計者がモデリングした「仮想プラットフォーム」をソフトウェア開発者へと配布する事ができるユニークな仕組みが備えられている。
※「Virtual Platform」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
※マイクロソフト株式会社
http://www.microsoft.com/japan/
2006.12.12
2006年12月12日、カスタム設計環境「α?SX」を中心としたEDAソリューションを手掛ける、国内のEDAベンダ株式会社ジーダットは、米Clear Shape Technologies社と代理店契約を締結。日本国内に向けてClear Shape社のDFMツール「InShape」と「 OutPerform」を提供する事を発表した。
プレスリリース：http://www.jedat.co.jp/NewsRelease061212.html
「InShape」と「 OutPerform」は、プロセスのシステマチックなばらつきの予測によって、テープアウト前の高精度なデザイン最適化を実現するツールで、インプリメンテーション設計のフェーズでDFMに対処することができる。
※関連ニュース：
米Clear Shape Technologies社、ばらつき解析のDFMツール2製品を発表?TSMC、UMC、NECエレは既に導入済み
https://www.eda-express.com/news/?m=p&idno=777
発表によると、ジーダットは今年からDFM分野への本格参入を目指しており、ツールのサポートも含めた日本向けの製品供給体制を求めていたClear Shape社のニーズと一致したことで、今回の代理店契約に至ったという。
尚、ジーダットは、Clear Shape社製品の他に、CMPプロセスシミュレータ（CMP-Designer：ジーダット内製)、DFM向け高速大規模画像ビューワ(HOTSCOPE：大日本印刷(株)製)、チップレベル高速歩留まり解析ツール(EYES/PEYE：英国Predictions Software Ltd.社製)などのDFM関連ツールを国内外で販売している。
※Clear Shape社製品に関する詳細は、株式会社ジーダットにお問い合わせ下さい。
http://www.jedat.co.jp
※Clear Shape Technologies社
http://www.clearshape.com
2006.12.10
2006年11月27日、モデルベースのDFMツールを手掛ける、米Clear Shape Technologies社は、OPCおよびRETツールに依存せず、チップのシステマチックなばらつき解析を行うDFMツール「InShape」と「OutPerform」の2製品を発表した。
プレスリリース：
http://www.clearshape.com/news061127-2.htm（InShape：英文）
http://www.clearshape.com/news061127-3.htm（OutPerform：英文）
「InShape」は、特許申請中の独自のモデリング・アルゴリズムによって、デバイスや配線に対するRET、OPC、エッチングなどの影響を簡約化したモデルを作り、そのモデルを用いることでチップ全体の形状のシステマチックなばらつきを数時間で予測することが可能。ホットスポットを見つけ、テープアウト前にデザインを最適化することができる。
一方の「OutPerform」は、「InShape」の解析結果を読み込み、ばらつきがチップのタイミングやリーク電力にどのような影響を及ぼすかをチェックする事が可能。その情報を元に設計者はより精度の高いタイミング及びパワーの最適化を実現できる。
これら両製品は、既にTSMC、UMC、NECエレクトニクスといった大手ファウンドリ及び半導体ベンダに先行導入されており、その実力は明らか。既にDFMソリューションにおけるケイデンスとの協業を進めているほか、ツールの顧客である台湾UMC社と共同でDFMフローを開発した実績もある。
ちなみに同社は2003年の設立以降、Intel、KLA-Tencor、 NEC、 Qualcomm、 ATI Technologies、TSMC、UMCほかベンチャー・キャピタル各社からの出資を受けている。
※Clear Shape Technologies社
http://www.clearshape.com
2006.12.10
2006年12月6日、MATLABからのアルゴリズム・インプリメンテーションに関連したソリューションを手掛ける、米Catalytic社は、MATLABコードからANSI-Cコードを自動生成するツール「Catalytic MCS」のリリースを発表した。
プレスリリース：http://www.catalyticinc.com/literature/MCS-News-Dec06.pdf（英文）
「Catalytic MCS」は、アルゴリズムの開発環境として幅広く利用されている、米MathWorks社の「MATLAB」の専用コードから、ANSI-Cコードを自動生成するツールで、これまで人手によって行われていたコードの変換作業を無くし、システム・シミュレーションやアルゴリズム・プロトタイピングなどESL手法でも利用できるアルゴリズムのCコードを、MATLAB M-ファイルから僅か数秒で生成する事ができる。
当然ながら、Cコードの生成にあたっては、元となるMATLAB M-ファイルのファイル構造や機能階層は維持され、変数やファンクション名などはそのまま反映されるが、変換はあくまでもサブセットで、MATLABのテストベンチやビジュアル/プロット機能などは制限として除外されている。
「Catalytic MCS」は既に出荷中で、米国内での販売価格は、5ユーザライセンスで25000ドルから。日本国内の販売代理店は存在していない。
※Catalytic社
http://www.catalyticinc.com
2006.12.10
2006年12月1日、NECエレクトロニクスは、65nm世代以降のシステムLSIの設計に最適な統計的開発手法を開発し、その手法を米SequenceDesign社のRC抽出ツール「Columbus-AMS」に移植したことを発表した。
プレスリリース：http://www.necel.com/news/ja/archive/0612/0102.html
今回NECエレが開発したのは、配線ばらつきに起因する遅延ばらつきの最悪値を統計的手法によって高精度に決定するアルゴリズムで、このアルゴリズムを用いることで、配線ばらつきによるタイミング設計マージンを必要最低限に抑えることができる。
発表によるとNECエレでは、このアルゴリズムによってタイミング・マージンを30?50%削減し、65nmプロセスでの配線遅延ばらつきを90nm世代と同程度に抑えることが可能となることを確認。今後、55nm以降のシステムLSIの開発に活用していく予定としている。
尚、NECエレは、今回開発したアルゴリズムを社内で利用している米シーケンス社のRC抽出ツール「Columbus-AMS」に移植。シーケンス社の協力によって、アルゴリズムを組み込むことによって、従来のRC抽出ツールと全く同じ使い勝手のまま、高精度にばらつきを考慮した配線パラメーターを得ることが可能であることを確認。また、複数の最悪値条件（遅延Slow条件、遅延Fast条件、高負荷容量条件、低負荷容量条件）に対応するRCネットリストを1回のRC抽出ツールの実行で抽出することができため、設計を効率化できることも確認したという。
※発表された統計的開発手法に関する詳細は、NECエレクトロニクス株式会社にお問い合わせ下さい。
http://www.necel.com
※シーケンスデザイン株式会社
http://www.sequencedesign.com
2006.12.09
2006年11月30日、カスタム・プロセッサの開発ツールを手掛ける、ベルギーのTarget Compiler Technologies社は、アメリカ、カナダ、イスラエルへの事業展開を発表した。
プレスリリース：http://www.retarget.com/news.html（英文）
Target Compiler Technologies社は、1996年にベルギーの研究機関IMECからのスピン・オフによって設立された会社で、カスタム・プロセッサの開発ツール「Chess/Checkers」を提供している。
「Chess/Checkers」は、独自のプロセッサ記述言語を使ってプロセッサのアーキテクチャを定義することにより、ソフトウェア開発ツール環境（Cコンパイラ、命令セット・シミュレータなど）や合成可能なHDLコードを自動生成するツールで、ロイヤリティ・フリーなカスタム・プロセッサ開発する事が可能。コーウェア社の提供する「Processor Designer」と同種の製品と言える。
Target社は、これまでヨーロッパ市場を中心に製品展開を進め、Philips、STMicroelectronics、Nokiaといった大手を既に顧客として獲得。更なる事業展開を目指しアメリカ、カナダ、の顧客に対応するための営業拠点をコロラド集ボルダーに新設すると同時に、イスラエルのITEC社と販売代理店契約を結び製品供給体制の強化に乗り出した。
ちなみに日本国内では、以前からイノテック株式会社が国内販売代理店としてTarget社の製品を提供している。
※「Chess/Checkers」に関する詳細は、イノテック株式会社にお問い合わせ下さい。
http://www.innotech.co.jp
※Target Compiler Technologies社
http://www.retarget.com
2006.12.09
2006年11月21日、フォーマル検証を中心とした検証ツールを手掛ける、米Real Intent社は、ファイバチャネルやI/O製品などネットワーキング・ストレージ・ソリューションの大手米QLogic社が同社のタイミング例外の自動チェックツール「PureTime」を導入した事を発表した。
プレスリリース：http://www.realintent.com/news/pr-2006/PR-NOV-28-06.html（英文）
Real Intentの「PureTime」は、SDC（Synopsys Design Constraint）のフォルスパスやマルチサイクル・パスのタイミング例外の正当性を検証するツールで、人手によるレビューをツール自動処理する事でタイミング・エラーのリスクを排除し、デザインのTAT短縮を図る事ができる。
同種の製品は、ケイデンス社（Conformal Constraint Designer）やアトレンタ社（SpyGlass Constraints）からも提供されているが、QLogic社は、完全なスタンドアローン製品として利用できる点を評価して、Real Intentの「PureTime」を導入したという。
尚、Real Intent社の製品は、CTC（伊藤忠テクノソリューションズ株式会社）が国内販売代理店として提供している。
※Real Intent社
http://www.realintent.com
※Qlogic社
http://www.qlogic.com
※伊藤忠テクノソリューションズ株式会社
http://www.ctc-g.co.jp/~product/category_jp/1_3_ElectronicsLSIDesignSystem_jp.html
2006.12.09
2006年12月6日、ASICのフロントエンドデザイン及び検証サービスを手掛ける、ルーマニアのTrustIC社は、独自に開発したSystemVerilog「VMM Library」のリリースを発表した。
TrustICの「VMM Library」は、IEEE1800 SystemVerilogおよびシノプシスの提供する「VMM library」との完全互換をうたうもので、SystemVerilogをサポートしている市販のシミュレータ全てにおいて利用する事が可能。シノプシス製品のユーザに限らず、「VMM」の検証メソドロジを活用する事ができるようになるという。
シノプシス及びARMのエンジニアによって書かれた「VMM」（＝「SystemVerilog Verification Methodology Manual」）は、元々シノプシスのVera言語ベースの「RVM」（＝Reference Verification Methodology）を起源としていることもあり、シノプシス以外のシミュレータでは正式にサポートする製品がなく、ユーザの環境によっては使いたくても使えないものとなっていた。
現在、TrustICでは、「VMM library」の他に「OCP 2.0/2.1 SystemVerilog assertion library」、「OCP SystemVerilog Verification IP (OCP VIP)」を製品として提供中。 「VMM library」については、機能限定の無償評価版も配布している。
※TrustIC社は2005年にスタートアップしたばかりの、設計及び検証サービスを中心とした会社で、日本向けの製品販売ルートは確立されていない。
※TrustIC社
http://www.trustic.ro
2006.12.09
2006年12月6日、ケイデンスは、株式会社メガチップスの子会社、株式会社メガチップスLSIソリューションズが、同社のハードウェアベース検証システム「Incisive Xtreme Desktop」を採用したことを発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-12-06.html
発表によると、メガチップスLSIソリューションズは、ワンセグ用のOFDMデコーダLSI向けの検証期間を短縮するために採用。その後、「Xtreme システム」が検証時間全体をを最大で3分の2まで短縮したため、メガチップスは、今後の開発へ向けてbの導入を進めていくことを決めたという。
※OFDM：Orthogonal Frequency-Division Multiplexing
ケイデンスは、ハードウェアベースの検証ソリューションとして現在、「Plladium」と「Xtreme」の2つの製品シリーズを展開中で、先日、新製品「Palladium?」を発表したばかり。「Xtreme」シリーズも現在三代目となる「Xtreme?」が最新製品として提供されている。
※「Incisive Xtreme」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2006.12.08
2006年12月6日、ケイデンスとアドバンテストは、車載用半導体向けに、故障率ゼロのテスト手法を提供するためのパートナーシップを発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-12-062.html
両社の協業は、主に車載半導体開発のTAT短縮と品質向上を目的としたもので、両社のテストソリューションを組み合わせて、一貫されたデジタル・デバイス向けのテスト・メソドロジを構築し、故障率ゼロを目指すもの。
具体的には、アドバンテストのATEプラットフォームを使用して、PAT（analog part average testing）と呼ばれるアナログテスト手法と、見落としやすい小さな遅延故障をも検出する、ケイデンスのDFTツール「Encounter True-Time Test」の機能を組み合わせる事によって、新たなテスト・メソドロジを実現する予定だという。
※ATE:Automated Test Equipment 半導体自動検査装置
※「Encounter True-Time Test」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※株式会社アドバンテスト
http://www.advantest.co.jp
2006.12.08
2006年12月5日、イールド最適化ツールを手掛ける、米Nannor Technologies社は、同社製品「Acuma」をファブレス半導体ベンダの米S3 Graphics社が採用したと発表した。
プレスリリース：http://www.nannor.com/news.htm
発表によると、S3 Graphicsは、90nmおよび60nmのPC向け3Dグラフィックチップの開発にNannor Technologiesの「Acuma」を採用。イールドの最適化に適用するという。
Nannor Technologiesの「Acuma」は、イールドの最適化とリソグラフィ・ホットスポットの除去をワンパスで処理する事が可能。その処理速度とキャパシティも強みとしている。また、LEFF/DEF ファイル・インタフェース、シノプシスのMilkyway、ケイデンスのOpen Accessといったデータベースにシームレスに接続可能で、主要なEDAフローへのプラグインツールとして利用する事ができる。
尚、日本国内では、株式会社キー・ブリッジが販売代理店としてNannor Technologiesの製品を提供している。
※「Acuma」に関する詳細は、株式会社キー・ブリッジにお問い合わせ下さい。
http://www.keybridge.co.jp
※Nannor Technologies社
http://www.nannor.com
※S3 Graphics社
http://www.s3graphics.com
2006.12.08
2006年12月7日、メンター・グラフィックス社は、同社の「Calibre RET製品群」を拡充する新しいOPCツール「Calibre nmOPC」のリリースを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/061207.html
「Calibre nmOPC」は、65nm以下のプロセス・テクノロジに向けたOPCツールとして、複雑なリソグラフィ課題に対応するための様々な新機能が装備されており、同じ製品群のOPC検証ツール「Calibre OPCverify」と連携し、高精度なシミュレーションを業界最高レベルの性能で提供する。
生まれ変わった「Calibre nmOPC」の目玉は大きく3つ。
1つは、マスク・レイヤに対して100%のシミュレーション・カバレッジを提供するDenseシミュレーション及びシリコン・パターン形成を保証するプロセス・ウィンドウに最適化されたOPCアルゴリズムの導入で、これら技術によりシリコンの故障リスクを低減し、困難なlow k1条件下で許容できる歩留まりを確保できる。
もう1つは、超高性能プロセッサ「Cell Broadband Engine」を用いた「ハイブリッド・コプロセッサ・コンピューティング・プラットフォーム」の提供で、この環境を利用しリソグラフィ演算処理を高速化することで、増大するCPUの所有コストの削減を実現する。
そして、最後の1つは、新しいコンパクトなレジスト・プロセス・モデルの提供で、第4世代のモデルとして先行モデルよりも精度の高い、45/32nmプロセスに対応するCM1モデルの提供によって、「nmOPC」のDenseシミュレーション機能とコプロセッサ・アクセラレーションの活用効果を高めることができるとしている。
このうち、「ハイブリッド・コプロセッサ・コンピューティング・プラットフォーム」の提供は、高性能コンピューティング・システムをリードする米Mercury Computer Systems社との提携によって実現されているもので、画像処理に強い「Cell」をEDAソリューションに組み込むというアプローチは、非常に斬新かつ興味深いものと言える。
※「Calibre nmOPC」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※Mercury Computer Systems社
http://www.mc.com
2006.12.07
2006年12月4日、コンフィギュラブル・プロセッサを中心としたプロセッサ・コアを手掛ける、米テンシリカ社は、コンフィギュラブル・プロセッサ「Xtensa」シリーズの最新製品「Xtensa LX2」および「Xtensa7」のリリースを発表した。
プレスリリース：http://www.tensilica.co.jp/html/press/XtensaLX2_Xtensa7-1204.html
テンシリカの「Xtensa」は、アーキテクチャが固定された一般的なプロセッサ・コアと違い、アプリケーション専用の命令をユーザが追加することが出来る「カスタムプロセッサ・コア」で、優れた性能と合わせて自動化された設計環境には定評がある。
今回発表された「Xtensa LX2」および「Xtensa7」は、「Xtensa」の第7世代製品で数々のアーキテクチャ改良に加え、ライセンス可能なコアとして業界初となる「ECC（Error Correcting Code：エラー訂正コード）」オプションを用意。データの保全性とエラー耐性を強化し、ストレージ、ネットワーク、車載、トランザクション処理等のアプリケーションでの利用価値を高めた。
性能面では最新の第7世代製品として、最大動作周波数、消費電力のいずれも従来製品よりパフォーマンスが向上され、同等のARM製品と比較しても「Xtensa LX2」、「Xtensa7」ともに優れた性能とより低い消費電力を達成。「Xtensa LX2」のハイパフォーマンス・バージョンでは、ARM 1136J-S同等の性能を半分のダイサイズと消費電力で達成できるという。
製品用途としては、「Xtensa LX2」は、ハイパフォーマンス・アプリケーション向けのコアとして、高速なデータ入出力と強力な演算機能を実現。「Xtensa7」は、コントローラやDSP向けのコアとして低消費電力アプリケーションに最適化されている。
※「Xtensa 7」、「Xtensa LX2」ともに既に製品出荷中。ライセンス料は、「Xtensa 7」のシングル・プロジェクト利用の場合でUS$250.000からとなっている。
※「Xtensa 7」および「Xtensa LX2」に関する詳細は、テンシリカ株式会社にお問い合わせ下さい。
http://www.tensilica.co.jp
2006.12.07
2006年12月6日、ザイリンクスは、低コストの量産向けFPGA「Spartan-3」シリーズを拡充し、I/O機能を最適化した新しい FPGA製品「Spartan-3A」ファミリを発表した。
プレスリリース：http://www.xilinx.co.jp/japan/j_prs_rls/2006/silicon_spart/06118_sp3a_j.htm
「Spartan-3」シリーズは、量産アプリケーション向けの低コストFPGAとして急成長を続ける製品で、1998年の発売以来、累積 2億個の出荷実績を持ち、現在はザイリンクスの全社売上の26％を占めている。
今回発表された「Spartan-3A」は、民生機器や産業機器など量産品における低コストFPGAの普及をにらみ、「Spartan-3」シリーズの更なる強化を狙ったもので、ロジックの集積度よりもI/Oの数や性能が重視されるアプリケーションをターゲットに機能拡充が図られた。
「Spartan-3A」の最大の特徴は、TMDS、PPDS、SSTL3 Class IおよびIIなど業界最大となる計26のI/Oスタンダードをサポートしている点で、ビデオ アプリケーション用のDVI、HDMIのサポートを実現するほか、PCI、PCI Express、USB、Firewire、CAN、SPI (Serial Peripheral Interface) 等の各種インターフェイス向けのIPも用意。1つのI/Oあたりのコストでは、業界一の低コストを実現している。
また、業界初の2モード対応の電力管理機能を備えるほか、汎用フラッシュメモリが使用できるコンフィギュレーション・オプションも用意。さらにこれも業界初となる「電子シリアル ナンバリング」によって、改ざん、クローニング、オーバービルディングなどに対するセキュリティ対策も可能となっている。
「Spartan-3A」ファミリは、最大140万システム ゲート、最大502個のユーザI/Oを搭載した5種類の90nmデバイスで構成され、現在はエンジニアリング・サンプルが出荷中。量産開始は2007 年からの予定で、価格は最も低コストな製品で11.95米ドルを予定しているという。 (25 万個購入時)
※「Spartan-3A」に関する詳細は、ザイリンクス株式会社にお問い合わせ下さい。
http://www.xilinx.co.jp
2006.12.07
2006年12月6日、チップ設計とパッケージ設計の橋渡し的な役割を果たすツール「RioMagic」を手掛ける、米Rio Design Automation社は、新たに825万ドルを調達し、第二ラウンドの資金調達を完了した事を発表。合わせて図研との業務提携の継続を発表した。
プレスリリース：http://www.rio-da.com/content/view/102/45/（英文）
発表によると、今回RioDesignに出資したのは、ケイデンス、マグマ、図研を含む計5者で、先ごろ発表された業務提携を受けて新たに図研が投資家に加わった。
※関連ニュース「図研と米Rio社が包括的な業務提携を発表」
https://www.eda-express.com/news/?m=p&idno=669
RioDesignは、2005年10月のスタートアップにも関わらず、今年1月の製品リリース以降、着実に顧客を増やし続け、短期間の間にマグマとのOEM契約をはじめ、図研との販売面・開発面に関する業務提携にも漕ぎ着けた。
今後も引き続き図研が、インドを除くアジア地域の独占販売代理店として、RioDesignのEDA製品の販売を進めていくという。
※「RioMagic」に関する詳細は、株式会社図研にお問い合わせ下さい。
http://www.zuken.co.jp
※Rio Design Automation社
http://www.rio-da.com
2006.12.07
2006年12月4日、システムレベル記述言語「SystemC」の普及・支援団体であるOSCI（Open SystemC Initiative）は、「SystemC Transaction-Level Modeling (TLM) 2.0 kit」ドラフト版の公開を発表した。
関連ページ：http://www.systemc.org/web/sitedocs/TLM_2_0.html（英文）
公開されたドラフト版の「TLM 2.0」は、「TLM 1.0」をベースに拡張されたもので、仮想プロトタイピングやシステムレベルのアーキテクチャ設計などに用いられる、アンタイムドの「PV（programmers view)」モデルやタイムドの「PVT(programmers view with timing)」モデルを開発するための新しいデータ構造やAPI（application programming interface）が追加されている。
OSCIによると、今後ユーザ及びTLMワーキング・グループによってドラフト版「TLM 2.0」のチェック及びフィードバックが進められ、2007年4月のDATE（Design Automation and Test in Europe）に向けて仕様の最終草案をまとめ、2007年6月に開催されるDAC（Design Automation Conference）にて、「TLM 2.0」のLRM（Language Reference Manual）とオープンソース・ライブラリをリリースする予定だという。
※「SystemC TLM 2.0」ドラフト版は下記URLよりダウンロード可能。
http://www.systemc.org/web/sitedocs/TLM_2_0.html
※OSCIホームページ
http://www.systemc.org
2006.12.06
2006年12月5日、ケイデンスは、新しいアクセラレータ・エミュレータ「Palladium III」を発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-12-05.html
「Palladium III」は、従来製品「Palladium II」に機能拡張が施された後継製品で、これまで同様、FPGAではなく独自のプロセッサ・アレイにデザインをマッピングする事で、超高速なハードウェア・ベースの検証を実現する。
ケイデンスの発表によると、新しい「Palladium III」は、従来製品と比較して2倍相当の最高2MHzの実行速度を実現。（論理シミュレータの100万倍）最大32ユーザーが同時に使用でき、単一のワークステーション上で1時間に最大3000万ゲートのコンパイルが可能。（業界最速のコンパイル速度）180万ゲートを1単位として、最大構成で2億5600万ゲートまでのデザイン規模に対応する事ができる。
また、「Palladium III」には、トランザクション・ベース及びアサーション・ベースのアクセラレーションをシステム全体で管理する機能も含まれているほか、システムレベルのデザイン・デバッグを可能とする強化されたデバッグ機能が搭載されており、ケイデンスの提唱する「エンタープライズ・システム・レベル(ESL) 」検証ソリューションの重要なコンポーネントとして機能する。
※「Palladium III」の正式なリリースは、2007年上半期の予定。
※「Palladium III」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2006.12.06
2006年12月5日、ケイデンスは、ハードウェア、組み込みソフトウェアおよびシステム・レベルの検証を自動化し、システム全体の管理や新しい高性能エンジンと統合した、「エンタープライズ・システム・レベル(ESL)」 検証ソリューションを発表した。
プレスリリース：http://www.cadence.co.jp/news/h18-12-052.html
ケイデンスによると、「エンタープライズ・システム・レベル」検証ソリューションは、従来のCベースツールを中心としたESL手法を拡張するもので、ESLオプション機能を持つシミュレータ「Incisive Enterprise Simulator」、検証管理システム「Incisive Enterprise Manager」、アクセラレータ・エミュレータ「Palladium III」を統合することでハードウェア、ソフトウェア、そしてシステム・レベルの自動化された検証手法を提供。システムレベルのあらゆる設計検証を全て収束することが出来る。
「エンタープライズ・システム・レベル」検証ソリューションの最大の特徴は、RTLベースのハードウェア検証を中心としていた従来のケイデンスの検証ソリューションに、組み込みソフトの検証ソリューションが加わった点で、システムレベルのランダム・シナリオを自動生成する機能や、接続アダプタGSA（generic software adaptor）、検証IPUniversal Verification Components (UVCs)などによって、組み込みソフトも含めた高度なシステムレベル検証及びデバッグを実現。トランザクション・レベルのSystemCモデルも活用できるほか、Green Hills Software社、Wind River Systems社、Freescale Semiconductor社、ARM社、MIPS社などの業界標準のソフトウェア・デバッガとの連携利用も可能だという。
※「エンタープライズ・システム・レベル」 検証ソリューションに関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
2006.11.29
2006年11月27日、SystemVerilogおよびSytemC対応のESL合成ツールを手掛ける、米Bluespec社は、同社ESL環境の専用シミュレータ「Bluesim」のバージョンアップを発表した。
プレスリリース：http://www.bluespec.com/news/VirtProt112706.htm（英文）
「Bluesim」は、元々は同社のSystemVerilogベースのESL合成ツール「Bluespec Compiler」の入力コードの専用デバッガとして開発されたもので、今回のバージョンアップで大幅な機能強化が施され、抽象度の高い入力モデルをサイクル精度で高速にシミュレーションできるようになった。
新しい「Bluesim」は、従来のRTLシミュレーションと比較して4?15倍高速なシミュレーション・パフォーマンスを実現。異なる速度の複数クロックを扱うことも可能となったほか、ブレークポイントを設定可能なデバッグ・インタフェースや協調検証のオーバーヘッドを無くすdirect C interfaceも新たに装備された。
Bluespecは、これらの機能強化によって、これまではハードウェアのインプリメント環境として利用されてきた同社のESL環境（「Bluesim」と「Bluespec Compiler」を組み合わせた環境）が、ソフトウェア・ドライバー、ファームウェア、マイクロコードなど、ソフトウェア開発にも利用できる仮想プロトタイピング環境として、その適用範囲を拡大できると主張。抽象度の高いハードウェアモデルを用いて、高速な協調検証を実現すると同時に、そのモデルを自動的にハード化出来るとしている。
尚、「Bluesim」の最新バージョンは既に出荷中で、米国における販売価格は１年ライセンスで39000ドルからとなっている。（現時点で日本国内の販売代理店は存在していない）
※Bluespec社 http://www.bluespec.com
2006.11.29
2006年11月27日、マグマは、低消費電力プログラマブル・デバイスを手掛ける、米SiliconBlue Technologies社が、マグマの回路シミュレータ「FineSim Pro」を採用したことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2006112701.htm
マグマの「FineSim Pro」は、今年7月にリリースされたばかりの新製品で、マグマが買収したACAD社の「FineSim」を機能拡張したもの。
SPICE、アナログ、ターボSPICEと3種類のモードを用途、精度、速度に応じて選択できるシミュレーション・エンジンが搭載されているほか、シミュレーションの分散処理機能も備えられている。
SiliconBuleでは、低消費電力を売りにする自社のプログラマブル・デバイスの開発にあたり、各社の回路シミュレータを評価。最も優れた精度と性能（処理時間）を出した「FineSim Pro」の採用を決定したという。
※回路シミュレータ「FineSim Pro」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※SiliconBlue Technologies社
http://www.siliconbluetech.com
2006.11.28
2006年11月27日、組み込みシステム開発向けのCASEツールで国内トップシェアを誇る、キャッツ株式会社は、11月23日に翔泳社から「SystemCプログラミング 基礎講座」を発売した事を発表した。
同書は、組み込みシステムのソフトウェア開発者、ハードウェア開発者の双方を対象とした、SystemC言語のプログラミング入門書で、キャッツ ソフトウェア事業部の塚田雄一氏が執筆。RTL(Registor Transfor Level)からシステムレベルへと段階別に抽象度をあげてSystemC言語を学ぶ事が出来る。
同書には、キャッツが自社開発したSystemCのデバッガ「XModelink SystemC Debugger」と合わせて各種サンプルモデルが付属されており、これらを用いて実際のコードに触れながらSystemCを学ぶ事も可能。キャッツが定期開催している「SystemC言語セミナ」のテキストとしても利用される予定だという。
※翔泳社「SystemCプログラミング基礎講座」B5変 264ページ 定価￥3570?（税込）
商品情報
http://www.seshop.com/detail.asp?pid=7372&mode=
商品目次
http://www.seshop.com/detail.asp?pid=7372&mode=spec
※「XModelink SystemC Debugger」および「SystemC言語セミナ」に関する詳細は、キャッツ株式会社にお問い合わせ下さい。
http://www.zipc.com
2006.11.27
2006年11月17日、HDLのパーサーやアナライザなどEDA向けのソフトウェアIPを手掛ける、米Verific社は、米Lattice Semiconductor社が自社FPGA専用の設計環境「ispLEVER」に、Verific社のEDA向けソフトIPを採用した事を発表した。
Verificによると、Latticeは、先月バージョンアップを発表したばかりの「ispLEVER 6.1」に新機能として追加した、「HDL Explorer」というHDL設計の支援機能の実現に、Verific製のSystemVerilog、Verilog、VHDLのパーサー、アナライザ、エラボレーターを採用。HDL解析機能の一部として利用されているという。
同社のSystemVerilogコンポーネントの採用事例は、発表されている限り先月のデナリ社の採用に続いて今年で5社目。
※関連ニュース：米デナリ、社内の設計ツールフローに米Verific社のSystemVerilogコンポーネントを導入
https://www.eda-express.com/news/?m=p&idno=701
※Verific Design Automation社
http://www.verific.com
※Lattice Semiconductor社
http://www.latticesemi.co.jp
2006.11.23
2006年11月20日、Freescale Semiconductor社とシノプシスは、FreescaleがシノプシスのSystemVerilogベース検証環境を導入した事を発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2006/snps_freescale_pr.html（英文）
発表によるとFreescaleは、SystemVerilogベースの検証環境の構築に向けて、NTB（ネイティブ・テストベンチ）テクノロジーを含むシノプシスのRTL検証環境「VCS」を導入。これは数年に渡り進められてきた、SystemVerilog導入に向けた両社の取り組みによる結果だという。
最新の「VCS」は、SystemVerilogテストベンチのフル機能をネイティブにサポートしており、オブジェクト指向技法、制約に基づくランダム・スティミュラス、機能カバレッジといったSystemVerilogが可能とする様々な検証手法を応用した効率的な検証環境を構築することができる。
※「VCS」に関する詳細は、日本シノプシス株式会社にお問い合わせください。
http://www.synopsys.co.jp
※Freescale Semiconductor社
http://www.freescale.co.jp
2006.11.22
「Embedded Technology 2006／組込み総合技術展」に出展していた、プロトタイピング・ジャパン株式会社のブース・レポート。
プロトタイピング・ジャパンでは、国内大手にも多数の導入実績を持つスウェーデンHARDI社のASICプロトタイピング環境「HAPS」をはじめ、今年から取り扱いを開始した仏Temento社のFPGAオンチップ検証ツール「DiaLite」、SystemCからVHDLのRTLを合成する英SystemCrafter社の「SystemCrafter」など多数の製品を展示。
その他にも今回の展示が国内初公開となる、仏Temento社のコ・エミュレーションシステム「FlexBridge」を展示していた。「FlexBridge」は、ソフトウェアツールとPCとプロトタイプボードを繋ぐ専用ハードウェアで構成されるシステムで、あらゆる汎用FPGAボードをPCに接続可能。SCEMI APIを介してトランザクションレベルのコ・エミュレーションを実現できるという。
※プロトタイピング・ジャパン株式会社
http://www.prototyping-japan.com
2006.11.22
「Embedded Technology 2006／組込み総合技術展」に出展していた、デナリソフトウェア株式会社のブース・レポート。
デナリは、今回IPパビリオンとARM社ブース内の2ヶ所に出展。既に仕様実績が200を超えたという主力製品のDDRメモリコントローラIP「Databahn-DDR」に加え、「今年5月に発表したフラッシュ・メモリのコントローラIP「Databahn-Flash」も展示していた。
ツール関連では、制御レジスタの自動生成及び管理ツール「Blueprint」を展示。デナリでは同ツールの入力となるレジスタ記述言語「SystemRDL」の仕様を公開し、オープンな言語として標準化を進めているが、ユーザへの普及を促進するために簡単にSystemRDLを記述できるGUIベースの環境も検討されているという。
※デナリソフトウェア株式会社
http://www.denalisoft.co.jp
2006.11.22
「Embedded Technology 2006／組込み総合技術展」に出展していた、インターリンク社のブース・レポート。
様々な輸入EDAツールを販売しているインターリンク社は、ザイリンクス社ブース内にてパートナー企業として出展。ソフトウェアエンジニアによるFPGA設計をターゲットとした動作合成ツール「ImpulseC」を展示していた。
ブースでは「ImpulseC」によるMPEGデコーダや輪郭抽出アルゴリズムの合成デモを披露していたほか、今年10月に技術評論社より出版された鳥海佳孝氏著の「C言語による組込みプログラミングスタート・ブック」を展示。同書には動作合成ツール「ImpulseC」とザイリンクスの設計ツール「ISE」Webバージョンが付属されており、学びながらFPGA設計を体験できるという。
※「C言語による組込みプログラミングスタート・ブック」B5変形判 336ページ 定価￥3549（税込）
http://www.gihyo.co.jp/books/syoseki.php/4-7741-2915-1
※有限会社インターリンク
http://www.ilink.co.jp
2006.11.22
2006年11月15日、メンター・グラフィックス社は、歩留り向上の為の故障解析ツール「YieldAssist」に、ウエハ・テストで発見された欠陥を大量に診断するための自動化されたサーバー機能を追加したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2006/061115.html
「YieldAssist」は、メンターのATPGツール「FastScan」、テストパターン圧縮ツール「TestKompress」から生成された製造用スキャンテストパターンを活用して、歩留りを阻害する欠陥情報を直接読み取り、高度な診断機能を通じて欠陥の原因を特定するツール。
今回メンターは、「YieldAssist」に複数のディレクトリでAutomatic Test Equipment (ATE) のフェイルログを監視し、診断処理の実行とリソース管理を自動処理する診断ジョブ・サーバーとしての機能を追加し、大量の製造テストデータの効率的な診断を実現。診断精度を損なわず、複数マシンでバランス良く診断処理を行い、マシンの管理や処理結果のデータベース構築も可能だという。
※「YieldAssist」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2006.11.22
「Embedded Technology 2006／組込み総合技術展」に出展していた、株式会社アイヴィスのブース・レポート。
アイヴィスは、幅広いジャンルの海外製EDAツールを取り扱う会社で、合わせてIPコアの提供やデザインサービスも実施している。
今回のET2006では、組み込み関連の製品に絞り、組み込みソフトのテスト自動化ツールやIPコアを展示。新製品として、インドiWave社製の「80186」IPコア、アイルランドDuolog社製のワイヤレスLAN向けIPコアを紹介していた。これらのIPは製品として提供するだけでなく、要望に応じて開発元にカスタマイズやデザインサービスを依頼できるという。
尚、アイヴィスでは、各種EDAツールの提供と合わせ、今後はデザインサービスを強化し、設計者不足に悩む市場のニーズに対応していくとの事。
※株式会社アイヴィス
http://www.i-vis.co.jp
