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2007.02.01
2007年1月31日、シノプシスは、寄贈を申し出ていたプロセスや温度のバラツキを考慮したSPEF（Standard Parasitic Exchange Format）拡張機能がIEEE1481ワーキング・グループによって承認されたことを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070131.html
今回シノプシスが提供したのは、65nm以降のプロセス向け設計で必須となる、バラツキを考慮した内部配線寄生容量情報を高精度かつ簡潔に表現するための主要な拡張機能である。この機能拡張のドラフト案は既にIEEE1481のワーキンググループに承認され、現在IEEE標準化委員会の承認を待つ段階となっている。
デバイスの微細化に伴い、内部配線を行うためには、ランダムに発生するプロセスのバラツキを高い精度でモデリングする「統計的モデリング手法」が必要となるが、そのためには物理的・電気的なプロセス・パラメータに対応して内部配線の寄生容量バラツキを考慮しなければならない。
今回シノプシスが提案した機能拡張によって、SPEFフォーマットでバラツキを考慮した寄生情報を扱う事が可能となり、寄生抽出ツールは、内部配線のプロセス・パラメータベースの寄生容量値とバラツキ値を持つネットリストを生成することができるようになるという。
※SPEFの機能拡張に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2007.02.01
EDSF2007に出展していた、メンター・グラフィックスのブースレポート。
今年のメンターは、メインブースの他にESL系ソリューションをまとめたサテライト・ブースを設置。２ヶ所のブースで同社の多岐に渡るEDAラインナップを展示していた。
サテライト・ブースの方では、昨年買収した旧サミット社のSystemCフロントエンドツール「Vista」をはじめ、動作合成ツール「Catapult Synthesis」や協調検証ツール「Seamless」などESLツールを展示。各ツール間の連携について尋ねたところ、「現在Vistaを中心にインテグレーションを進めている最中」との事で、具体的には「Vista」と「Catapult」、「VistaとModelsim/Questa」といったツールの連携に取り組んでいるという話だった。
また、ESL系ツールの販売実績については、SystemCユーザの増加により「Vistaを中心として全体的に好調」という事で、ユーザへの配慮もあり「Vista」とサードパーティツールとのパートナーシップについては今後も継続していく予定だという。
一方、メインブースで注目を集めていたのは、やはりDFMニーズに応える「Calibre nmOPC」、「Calibre nmDRC」といった新製品。「Calibre nmOPC」は、昨年12月に発売されたばかりにも関わらず既に導入した日本顧客もあり、「Calibre OPCverify」のユーザの大半がアップグレードを検討しているとの事。更に、DFM関連では、エンハンスを進めているMDPツール「CalibreMDP」や寄生抽出ツール「Calibre xRC」も積極的に打ち出していく予定で、ブースにおけるユーザの反応は上々と聞いた。
その他、「Modelsim」、「Questa」、「O-in」といった検証系ソリューションも好調を維持している様子で、検証に関しては、提唱している「AVM：Advanced Verification Methodology」を積極的にPR。昨年のDACで配られていた、「Verification Cookbook」の日本語版が配布されていた。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2007.01.31
2007年1月30日、シンプリシティは、同社のESLツール「Synplify DSP」の2006年の販売実績が前年の2倍を超えたことを発表した。
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2007/SYNPJP_45B1.html
シンプリシティによると、「Synplify DSP」の販売実績を押し上げたのは、産業部門や軍事／航空宇宙市場での採用の増加で、継続的な合成エンジンの改良やワイヤレス通信用IPの追加、FPGAベンダ各社との協調関係が結果に繋がったとしている。
「Synplify DSP」は、軍事／航空宇宙分野におけるワールドワイド・トップ3の企業にも使われているとの事で、発表に寄せられた同分野のユーザーのコメントによると、「Synplify DSP」は、他社ツールに無いコンパイル時のRTL最適化とリタイミングの実行によって、最初の評価で他社ツールの実装結果よりもエリアを25%縮小、性能を75%アップさせる事に成功したという。
「Synplify DSP」は、DSPアルゴリズムから自動的にRTLを生成し、ターゲットFPGAへとインプリメントする事ができるDSP合成ツールで、処理の自動化によって設計工数を削減できるだけでなく、各種最適化機能によって回路品質を向上可能。アルゴリズム開発で広く利用されている米Mathworks社の「Simulink」の設計データを取り込む事もできる。
また、最近ワイヤレス通信アルゴリズムに必須のIPブロックが数種類追加され、FPGAに実装可能となった他、ASIC向けの「Synplify DSP ASIC Edition」も発表されている。
※関連ニュース：シンプリシティ、ASIC設計向けのDSP合成ツール「Synplify DSP ASIC Edition」のβ版を発表
https://www.eda-express.com/news/?m=p&idno=828
※「Synplify DSP」に関する詳細は、シンプリシティ株式会社にお問い合わせ下さい。
http://www.synplicity.jp
2007.01.31
2007年1月30日、カリフォルニア州サンタクララで開催中の「DesginCon2007」にて、「Design Vision Awards」の受賞者が発表された。
プレスリリース：http://www.designcon.com/2007/press/jan_30_07.html（英文）
「Design Vision Awards」は、毎年、設計関連のコンファレンス「DesginCon」で授与されている権威ある賞で、半導体・エレクトロニクス関連の優れた製品、サービス、アプリケーションに対して贈られている。賞の判定基準は、製品やサービスの革新性、ユニークさ、市場へのインパクト、設計者および社会の利益などで、業界上位96社から選出されたIECのDesignCon委員会によって、受賞者が選定される。
※IEC：The International Engineering Consortium
発表された今年の「Design Vision Awards」の受賞者は以下の通り。「ASIC and IC Design Tools」部門と「Structured/Platform ASIC、FPGA、and PLD Design Tools」部門は、それぞれケイデンスとザイリンクスが2年連続の受賞を果たした。
★ASIC and IC Design Tools 部門
?Cadence Design Systems「Cadence Space-Based Router」
http://www.cadence.co.jp
★Design Verification Tools 部門
?OneSpin Solutions「OneSpin 360 Module Verifier」
http://www.onespin-solutions.com
★Interconnect Technologies and Components 部門
?Denali Software「DDR PHY Interface (DFI) Standards」
http://www.denalisoft.co.jp
★PCB Design Tools 部門
?PCB Libraries「IPC-7351A LP Wizard」
http://www.pcblibraries.com
★Structured/Platform ASIC、FPGA、and PLD Design Tools 部門
?Altium Limited「Altium Designer 6」
http://www.altium.com
?Xilinx「PlanAhead Design and Analysis Tool (Version 8.2)」
http://japan.xilinx.com
★System-Level Design Tools 部門
?Synplicity「Open IP Encryption Methodology」
http://www.synplicity.jp
?Chip Estimate「InCyte Enterprise」
http://www.chipestimate.com/
尚、惜しくも賞を逃したファイナリストは以下の通り。
◆ASIC and IC Design Tools 部門
?Novas Software「Siloti Visibility Enhancement (VE) family」
?Synopsys「PrimeTime VX」
◆Design Verification Tools 部門
?EVE「ZeBu-UF4」
?Liga Systems「NitroSIM」
◆PCB Design Tools 部門
?ASSET InterTech「DFT Analyzer」
?Flomerics「FloPCB for Allegro」
◆Structured/Platform ASIC、FPGA、and PLD Design Tools 部門
?CoWare「CoWare Virtual Platform Product Family」
◆System-Level Design Tools 部門
?Synplicity「Open IP Encryption Methodology」
?Chip Estimate「InCyte Enterprise」
※DesginCon2007公式ページ：
http://www.designcon.com
2007.01.31
EDSF2007に出展していた、サーバーテック社のブースレポート。
サイバーテックは、昨年同様、米Jasper Design Automation社のフォーマル検証ツール「JasperGold」を展示。単なる製品の機能説明というよりも、「JasperGold」を用いたフォーマル検証の活用方法を前面に押し出す展示内容で、「InFormal」、「Light Formal」、「Deep Formal」という、3種類の検証手法を提案していた。
説明によると、「InFormal」は、RTL設計者がブロック設計のフェーズで設計しながら利用する、検証の入り口「In」となる最も手軽なフォーマル検証手法。「Light Formal」は、設計したブロックの初期検証フェーズで利用するアサーションベースの検証手法で、設計者及び検証エンジニアによる利用を想定。そして「Deep Formal」は、検証エンジニア向けのプロパティを用いた徹底的な網羅検証の手法で、ブロック検証の完成フェーズで適用するというもの。
中でも面白いのは「InFormal」で、この手法はテストベンチ不要は当然ながら、フォーマル検証では必須と思われているアサーション記述も必要とせず、RTLコードさえ有れば、すぐにRTLの基本的な動作を確認する事が可能。
例えば、FSMの最後のステートや転送終了信号の変化など、確認したいRTLの状態を指定すれば、その状態の波形データをツールが生成。入力信号の状態を変えて様々な波形で動作確認したり、指定した状態に到達できない状況を発見したりする事ができるという。
このようなフォーマル検証ツールの使い方は、フォーマル検証に敷居の高さを感じている設計者にとって非常に入りやすい手法で、コーディングしたRTLをすぐにブロックレベルで検証しバグを発見できるほか、他人の書いたRTLの動作確認などにも利用できるため、RTL設計者にとってのメリットは大きい。
※「JasperGold」に関する詳細は、サイバーテック社にお問い合わせ下さい。
http://www.cyber-tec.co.jp
※Jasper Design Automation社：
http://www.jasper-da.com
2007.01.31
EDSF2007に出展していた、Averant社のブースレポート。
Averantは、国内販売代理店となっているガイア・システム・ソリューション社のブースで製品を展示。先頃リリースしたばかりの新製品「SolidCheck」を初披露していた。
※関連ニュース：米Averant社、プロパティの記述を必要としない自動フォーマル検証ツール「SolidCheck」をリリース
https://eda-express.com/news/?m=p&idno=831
新製品「SolidCheck」は、位置付けとしては同社の主力製品「Solidify」の機能限定版。プロパティ・カバレッジ機能やSVA-PSL言語トランスレーション機能など、ヘビーユーザー向けの高度な機能は搭載されていないが、検証エンジンは「Solidify」と同一で、フォーマル検証における基本的な検証項目をプッシュボタン式で選択するだけで、まさに導入したその日から手軽にフォーマル検証を実行する事ができる。
来日していたAverantのCEO、Ramin Hojati氏の話によると、「SolidCheck」は、ここのところ増えてきた「フォーマル検証手法をより手軽、より低コストで導入たい」というニーズに応え、「Solidify」の機能を切り出したもの。「SolidCheck」を使えばフォーマル検証の効果は充分に実感できるはずだが、より高度な機能・検証品質を求める検証エンジニアには、是非「Solidify」を使って欲しいとの事であった。
また、「Solidify」の導入実績について聞いたところ、ARMが一番のビッグカスタマーで、現在でもARM社内ではかなりの数のライセンスを使用中。その実績もあってAMBAバス専用のプロトコル・チェッカー「Solid PC」を開発する事が出来たとの事。その他、ATI、Cypressなど海外企業のほかに日本の大手メーカーにも多数の導入実績を持っていると聞いた。（※日本顧客の具体名は聞く事が出来なかった）
尚、Ramin氏の話では、Averantは今後も引き続きフォーマル技術への注力を進め、次のバージョンアップで新たなフォーマルエンジンを追加する予定。また、顧客の検証ニーズに応えるためにサードパーティとの協力関係も強化していくとの事で、その具体例として米AXIOM DESIGN AUTOMATIONとのコラボレーションを挙げた。更に、日本国内での製品展開に向けては、日本語版のマニュアルやガイドラインの整備を進める一方、フォーマル手法の普及に向けて、本国AEによるセミナー開催なども計画しているとの事であった。
※Averant社製品に関する詳細は、ガイア・システム・ソリューション株式会社にお問い合わせ下さい。
http://www.gaiaweb.co.jp
※Averant社：
http://www.averant.com
2007.01.30
2007年1月25日、パシフィコ横浜で開催されたEDSFairの会場内特設ステージにて、「本音で語る動作合成?ここまでできる、ここができない」と題されたパネルセッション行われ、立ち見客を含む150名以上の聴講者を集めた。
関連ページ：http://www.edsfair.com/special/stage.html
セッションの司会を務めたのはシャープの西本氏。1日を争うバックエンド設計の立場で、「動作合成によってもっとシステム設計のTATを短縮出来ないものか？」というスタンス。
パネリストは、長年、動作合成技術の開発に直接携わってきた業界の大御所、NECの若林氏とシャープの山田氏、動作合成ツールを販売するEDAベンダという立場のメンターの小島氏、ある意味ユーザとして客観的なツール評価を行っているSTARCの塩月氏の計4名。基本的には、パネリスト全員が動作合成推進派という事もあり、話は「ここまでできる、ここができない」という主題を飛び越えて、「動作合成無くしては設計は追いつかない」という方向へと進んだ。
NECの若林氏は、専門家を要するほど複雑なアルゴリズムを、「ハード設計者が都度勉強して設計するという現在のやり方には、無理がある」と指摘し、SoCのアルゴリズム部は動作合成を使い、設計者の技術はその制御部に生かすべきと主張。社内ではかれこれ10年以上、動作合成を使って設計を行っているという実績を示し、「この先も未だCとVerilog、2つの言語を使い続けますか？」と問いかけた。
メンターの小島氏は、現在市販されている動作合成ツールを「第二世代の動作合成ツール」と称し、一昔前の動作合成とは違う、実用レベルに達した第二世代ツールの性能・品質の違いを強調。動作合成ツールは「今が旬」とした上で、動作合成が育つ土壌を持つ日本で「まだツールの進化を待ちますか？」と投げかけた。
シャープの山田氏は、内製の動作合成ツール「Bach」による、液晶TVアクオス用の画像処理エンジンの設計事例を紹介。海外の学会でも発表したというこの事例は、フルHDスペックの画像処理チップの約90％を動作合成によって設計したというもので、チップの要求スペックは、クロック周波数150Mhz、入力が60フレーム/秒、出力が120フレーム/秒というハイスペック。
山田氏によると、そもそもCのソースコードで1万行にもなり「RTL設計は誰もやらない（やれない？）」アルゴリズムであった為、動作合成の適用を決定。1年前の時点では、未だそのアルゴリズムさえ出来上がっていなかったが、PLL、非同期の入出力IF、外部メモリとのIFを除く全てを「Bach」でCから動作合成。約350個のテストデータを用いて各設計フェーズで検証を行い、試作一発動作を実現したという。
山田氏はこの事例を挙げ、「まさに動作合成無くしては成功しないプロジェクトであった」とその必要性を強調。「とにかく割り切って使う事が重要」、「ユーザが増えればツールは必ずよくなる」と語り、シャープ社内では携帯電話向けチップなど、様々な設計で動作合成を活用している事を明らかにした。
STARCの塩月氏は、STARCで実施した、市販動作合成ツール3製品の評価データの一部を紹介。未だツールによってパフォーマンスは様々で、出力されるRTLに改善の余地があるとしながらも、中にはこの1年間で大幅にパフォーマンスを改善したツールもあり、「難しい部分をRTLで補完する形で利用すれば充分使えるレベルにある」とした。また、塩月氏は、動作合成を利用する上で「ツールの負担を軽減するために、Cレベルでのコード最適化が重要」としながらも、「ツールに合わせた不自然なコード変更は避けるべき」と注意を促した。
司会の西本氏が投げかけた「これまで動作合成の失敗例は？」という質問に対しては、「RTLライクなCを合成しても効果が出ない」（山田氏）、「設計側とEDA部隊がうまく連携しないと難しい」（小島氏）、「Ghzクラスの高周波系回路だとPureなCでは限界がある」（若林氏）、「他人の書いたCを合成する際の誤解釈」（塩月氏）といったコメントが寄せられたが、全体的な意見としては「動作合成は無くては困る」という方向で一致。
「動作合成を活用して設計で効果を上げて、自分の給料を上げるべき」（小島氏）、「Cを見て回路構造をイメージ出来ますか？出来なければ、動作合成で合成するしかない」（若林氏）、といったコメントに、パネリストをはじめ聴講者も頷くシーンが印象的であった。
2007.01.30
EDSF2007に出展していた、エッチ・ディー・ラボ社のブースレポート。
エッチ・ディー・ラボは、設計コンサルティングや教育といった従来サービスを展示するブースと、昨年立ち上げたEDA事業部のブースと計2つのブースを構えていた。
EDA事業部のブースでまず目に付いたのは、新興EDAベンダ米Certess社の製品。まだ正式契約には至っていないが、間もなく日本代理店として同社製品の取り扱いを開始する予定との事で、参考出品という形でCertess社のツール「Certitude」を展示していた。
製品を説明してくれたBusiness Development部門のDavid Jarmon氏によると、Certessは2004年に検証エンジニア3名で設立した検証コンサルティング会社で、本社はカリフォルニア州カンプベル。現在は社員数18名で、フランスにもR&Dの拠点を持っているいるが、EDAツールの販売自体は未だ米国でも開始したばかり。
展示していた同社初となる製品「Certitude」は、顧客の製品開発プロジェクトを通じて社内開発したもので、一言で表すと「検証環境の信頼性をチェックする」ツール。「ミューテーション解析」と呼ばれるソフトウェアのテスト手法をベースに開発されたツールで、デザインに意図的にバグを混入し、そのバグを問題なく検出できるかどうかをテストし、機能検証環境の信頼性を確認。大手各社のシミュレーション環境、Lintツールなどに対応している。
話によると「Certitude」は、既に検証コンサルティング業務を通じて、250を超すASICの検証に利用された実績を持ち、Cisco社、HP社、AMD社、ST Micro社などが大手顧客として同ツールを活用中。それら実績を受けて、これから本格的なツール販売を展開していく予定だという。
尚、エッチ・ディー・ラボEDA事業部のブースでは、その他にJEDA社のSystemC検証ツール「NSCa」と「NSCv」も展示。どちらも先日コーウェア社のSystemC環境へのインテグレーションを発表したばかりで、「NSCv」については2007年上期に制限付ランダム検証機能もサポートされる予定との事。
※Certess社およびJEDA社のEDA製品に関する詳細は、株式会社エッチ・ディー・ラボ事業部にお問い合わせ下さい。
http://www.hdlab.co.jp
※Certess社
http://www.certess.com
2007.01.30
EDSF2007に出展していた、テンシリカ社のブースレポート。
テンシリカは、昨年12月に7代目となる新コンフィギュラブル・プロセッサ「Xtensa LX2」と「Xtensa7」をリリースしたばかり。今回は、それら新しいプロセッサコアの新機能と、先日発表したばかりのコーウェア社との連携について説明していた。
聞く所によると、テンシリカは新たなコア向けに開発環境もバージョンアップ。ソフト開発者の高速検証ニーズに応え、これまでサイクル精度のみだったISSに「TurboSimモード」をオプションとして用意。この「TurboSimモード」を使えばこれまでのISSよりも40?80倍高速なトランザクションレベルのシミュレーションが実行できるという。
尚、テンシリカは、2007年1月30日付で顧客との契約に関する2件のプレスリリースを発表。
一つは、「Xtensa LX2」コンフィギュラブル プロセッサに対するソーニーのライセンス更新の発表。
プレスリリース：http://www.tensilica.co.jp/html/press/Sony-0130.html
もう一つは、顧客であるセイコーエプソンとの新たな複数年契約に関するもので、発表によるとセイコーエプソンは、同社の新しいREALOIDプリンタ・エンジン・チップ用としてテンシリカの「Xtensaプロセッサ・コア」に対する長期の複数年ライセンス契約を締結。
エプソンは既に第一世代のREALOIDチップにテンシリカの「Xtensa LX」を使用しており、半分以下の開発費でインクジェット・プリンタの印刷速度を3倍に高速化する事に成功。同チップは、最近発表されたカラリオ複合機PMシリーズも含む、エプソンの最新写真対応インクジェット・プリンタとプリンタ複合機（MFP）に使用されているという。
プレスリリース：http://www.tensilica.co.jp/html/press/SeikoEpson-0130.html
※テンシリカ製品に関する詳細は、テンシリカ株式会社にお問い合わせ下さい。
http://www.tensilica.co.jp
2007.01.30
2007年1月29日、ストラクチャードASICを手掛ける、米eASIC社は、福岡知的クラスター研究所（FLEETS）がeASICの90nmストラクチャードASIC「Nextreme」を採用した事を発表した。
プレスリリース：http://www.easic.com/jp/pdf/eASIC-Fleets-Press-JP.pdf
FLEETSでは、システムLSI関連の研究プロジェクトの一つとして、低コストかつ短納期を実現する新たな設計技術の開発に取り組んでおり、今回、その設計技術の実現に向けてeASICの90nmストラクチャードASIC「Nextreme」を採用。
複雑なワイヤレス・アプリケーションのデジタル処理部分を独自開発したSiP設計技術と製造技術によって、eASICの90nmストラクチャードASICに実装。スケジュール通り予算内で開発を完了し、開発期間の短縮と性能改善を実現。開発したSiP技術の有用性を実証したという。
eASICの、90nmストラクチャードASIC「Nextreme」は、同社第2世代の製品で、第1世代の130nm製品同様、ビアのカスタマイズをEB直描で行なえるため、顧客はマスク代を負担する事無く、低コスト、短納期かつ発注数量の制約を受けずにでチップを手に入れることが可能。量産に向けてマスクをおこす場合でも、必要となるのは1層のビアマスクのみで、低コストを維持できる。
※ストラクチャードASIC「Nextreme」に関する詳細は、eASIC Japan 株式会社にお問い合わせ下さい。
http://www.easic.jp
※福岡知的クラスター研究所（FLEETS）
http://www.fleets.jp
2007.01.29
2007年1月26日、パシフィコ横浜アネックスホールにて、「システム・デザイン・フォーラム2007」が開催され、毎年EDSFairの恒例となったSystemCとSystemVerilog２つのユーザ・フォーラムが行われた。
関連ページ：http://www.edsfair.com/conference/systemdesign.html
200名近くが参加した午前中の「SystemCユーザ・フォーラム2007」では、OSCIのPatrick Sheridan氏（コーウェア）によって、リリース間もない「OSCI TLM 2.0ドラフト版」の概要説明が行われた後、JEITAのSystemCタスクグループとSTARC高位設計開発室のSystemC関連の活動状況が紹介され、最後にソニーにおけるSystemCからの動作合成事例が発表された。
Patrick Sheridan氏によって紹介された、「TLM 2.0」の機能アップのポイントは大きく2つ。一つはタイムド及びアンタイムドTLMのモデリングとその相互運用が可能となった点、もう一つは、トランザクション解析用のインタフェースが追加された点。現在これら追加仕様に対するユーザレビューを収集中で、今年6月のDACにて「TLM 2.0」を正式リリースする予定。この「TLM 2.0」によって、仮想プロトタイピングやシステムレベルのアーキテクチャ設計などにおけるSystemCの利便性は更に高まるとされている。
尚、JEITAのSystemCタスクグループによって発表された、TLM利用状況に関する独自の調査結果によると、日本国内よりもヨーロッパの方がSystemCのPV/PVTレベルを活発に利用。日本ではハード開発でCAレベルのTLMを利用しているケースが多く、TLMの高速性が生かされておらず、また、独自のAPIの使用などによって再利用性も阻害されていると指摘。早期にPV/PVTレベルのメソドロジを確立することがTLMメソドロジ成功の鍵とし、その為に必要な「TLM API」の標準化に向けて、同タスクグループでは、OSCIへフィードバックを続けているとの事であった。
また、TLM関連の活動とは別にJEITAのSystemCタスクグループでは、SystemCによる設計生産性の向上に向けて、SystemCの「動作合成スタイルガイド」の必要性を提言。各社動作合成ツール固有の機能・ノウハウに囚われず、より動作合成の効果を引き出し、より合成用記述の再利用性を高める事を目的とした、「動作合成スタイルガイド」の有るべき姿を導入/初級編/上級編の3段階、計9章の章立てでまとめたという。
※発表では紹介されなかったが、この提言を受けた「SystemC動作合成用コーディングガイドライン（仮称）」が、RTLのコーディングガイドラインで実績のある株式会社エッチ・ディー・ラボより、今年3月にベータリリースされる予定となっている。
一方、STARCの高位設計開発室では、トランザクションレベルの設計メソドロジ「STARCAD-SLD」の開発の一環として、「TLMモデリングガイドライン」の開発を進行中。定義が曖昧なTLMの抽象レベルや各モデルの使用目的などを明確化し、TLMの再利用性向上を目的とした、TLMのモデリング及びモデルのリファイメント手順に関する設計者視点のガイドラインを作成しており、予定では2007年度中にまとめる方向で、今年3月頃には何かしらの成果発表を行う予定だという。
これら各発表からも分かるように、SystemCの利用形態はハードウェア開発に留まらず、TLMを中心としたハード/ソフト開発に現実的なレベルで大きくシフトしており、「使える/使えない」という議論を超えて、如何に効率良く、そしてグローバルに利用するかという方向に向けて、TLM仕様の進化と平行して各種ガイドラインの策定がEDAベンダの枠を超えて加速している。
※OSCIホームページ：
http://www.systemc.org
※JEITA SystemCタスクグループ：
http://eda.ics.es.osaka-u.ac.jp/jeita/eda/ssc/index.html#
※STARC 高位設計技術開発：
http://www.starc.jp/kaihatu/sldgr/index.html
2007.01.29
EDSF2007に出展していた、日本ケイデンス・デザイン・システムズ社のブースレポート。
今回ケイデンスの数ある出展製品の中で、最大の話題として来場者の関心を集めていたのは、ケイデンスの各種検証及びインプリメンテーションツールにおける「CPF」のサポート。
「CPF」は、ケイデンスを中心に参加企業22社を数える「Power Forward Initiative」が策定した、低消費電力設計指針を記述する新たなフォーマットで、昨年11月にバージョン1.0がリリースされた後に、その技術資産はEDA関連の標準化推進機関米Si2のLPC(Low Power Coalition)に寄贈され、現在Si2が継続して標準化活動を進めている。
※Si2：Silicon Integration Initiative
この「CPF」を用いる事で、設計者はパワードメインの定義、電源遮断モード、特殊セルの挿入方法など、LowPower設計に関する様々な設計指針を統一されたフォーマットで記述する事が可能となり、設計上のミスを無くし各種インプリメントツール間の不整合を解消する事が可能となる。
ケイデンスでは、今回この「CPF」を業界に先駆けて各種ツールで一斉にサポート。「Encounter RTL Compiler」、「SoC Encounter」といった論理合成以下のインプリメンテーションツールのほかに、論理シミュレータ「Incisive」や、RC抽出、タイミング解析、テスト関連ツールも「CPF」のバージョン1.0に対応し、RTL設計からサインオフ検証までをトータル的に自動化できるLowPewer設計フローを確立した。
これにより設計者は、RTLを変更する事無く、別ファイルとして「CPF」で記述した各種設計指針を用意すれば、特殊セルの挿入など論理合成以下の低消費電力化は、インプリメンテーションツールが自動的に処理。論理シミュレータ「Incisive」で特殊セルの挿入を想定したRTLシミュレーションも実行できるほか、CPFを利用する事で、様々な低消費電力アーキテクチャの探索も実現できる。
当然ながらこの「CPF」を記述するには、バックエンド設計に関する知識が必要となるため、当面は、RTL設計者とバックエンド設計者が協力して「CPF」を記述する形となるが、CPFを資産として蓄積し、それを設計に再利用する事も可能だという。
尚、今回ケイデンスの「CPF」サポートに当たっては、その実証プロジェクトに「Power Forward Initiative」メンバーのARM社が参加。実際に「CPF」を用いた設計を行い、統一フォーマット及びそれに対応したツールを用いる事による、工数の削減・設計ミスの排除といった設計上の効果を確認しているとの事。
※ケイデンス社製品の「CPF」サポートに関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※Power Forward Initiative
http://www.cadence.com/partners/power_forward/index.aspx
※Si2：
http://www.si2.org
2007.01.29
EDSF2007に出展していた、CTC（伊藤忠テクノソリューションズ）社のブースレポート。
CTCブースでは、DFM系のEDAツールを中心に計3社4種の新製品を展示していた。中でも米Blaze DFM社のDFMツール「Blaze MO」は、昨年のDACでも注目を集め、既にTSMCやCISアライアンス（Chartered、IBM、Samsung）など大手ファウンダリとの提携実績も持つ有力ベンダで、先日、STARCの開発する設計メソドロジ「STARCAD-CEL」へのインテグレーション計画が発表されたばかり。
※関連ニュース：STARC、「STARCAD-CEL」メソドロジに米Blaze社のDFMツール「Blaze MO」を導入へ
https://www.eda-express.com/news/?m=p&idno=841
CTCの説明によると、Blaze社との正式な代理店契約は未だ締結していないが、「その方向で調整を進めている」との事。同社は、トランジスタのゲート長コントロールによってリーク電流の削減を行う「Blaze MO」の他に、ダミー・フィルの挿入を容易化する「Blaze IF」という製品も提供している。ちなみに同社のCEOは元Forte Design SystemsのCEO Jacob Jacobsson氏。
その他、CTCブースでは、以下のDFM関連製品を展示していた。
◆Anova Suite：米Anova Solutions社 ばらつき考慮のタイミングモデル生成環境
◆GTファミリ：米XYALIS社 プロセスばらつき解析、ダミー挿入、データビューワ他
※「Blaze MO」に関する詳細は、伊藤忠テクノソリューションズ株式会社にお問い合わせ下さい。
http://www.ctc-g.co.jp/~EDA/edsf2007/index.html
※Blaze DFM社：
http://www.blaze-dfm.com
2007.01.29
EDSF2007に出展していた、日本イヴ社のブースレポート。
イブ社では、今回のEDSFairが初披露となる、リリースしたばかりの新エミュレータ「ZeBu-XXL」を展示していた。
「ZeBu-XXL」は、従来製品「ZeBu-XL」の後継製品となるZeBuシリーズとしては4代目のモデルで、装着するFPGAモジュールには、XilinxのFPGA「Virtex4-LX200」が8個搭載され、単体で最大100Mゲート、拡張すれば200Mゲート規模のASICデザインをインプリメント可能。数百万ゲート規模のデザインであれば、トランザクション・レベルで最大20MHz以上の高速コ・エミュレーションを実現することができる。
エミュレーション・システムとしてのアーキテクチャーは、従来の「ZeBu」シリーズとは基本的に変わらないが、これまでPCIだったPC/LinuxインタフェースはPCI-Expressに、内部のFPGA接続もLVDSのシングルワイヤに変更といった形で、新しい「ZeBu-XXL」では随所に徹底した高速化対策が図られており、外部ソフトとのインタフェースは転送レート800Mbit/secを実現。JTAGインタフェースも備えられているが、PC上のデバッガを用いた高速デバッグも可能となった。
また、高速化に向けてマザーボードやFPGAモジュールも徹底的に小型化されており、筺体自体の大きさは一回り小さくなり重さも約半分に。フランスで製作されたという新たなFPGAモジュールは何と計64層。用途に応じて高速メモリを搭載したFPGAモジュールをチョイスする事もできるという。
尚、日本顧客に向けた製品の出荷は今年4月より開始予定で、既に2社が評価を進めており内1社はほぼ導入決定。話によると、ワールドワイドでは、2007年3月末までに6?7社への出荷を予定しているという事で、セールス面もかなり好調の様子。
更に、EVEでは既にVirtex-5搭載版の新製品開発にも着手しているほか、日本国内に多いソフトウェア系ユーザのニーズに対応するため、バーチャルプロトタイプ系のEDAベンダ各社ともコラボレーションを進行中。先月買収した旧Tharas社のアクセラレータ「Hammer」も改良予定と話のネタは尽きない。
EVEは、既に世界で50社以上の顧客を持つという事だが、Tharas社の買収によってエミュレーション、アクセラレーション、プロトタイピングと3拍子揃ったトータル的な検証ソリューションを実現。今後も更にシェアを広げていくものと思われる。
※「ZeBu-XXL」に関する詳細は、日本イヴ株式会社にお問い合わせ下さい。
http://www.eve-japan.co.jp
2007.01.28
2007年1月25?26日の2日間、パシフィコ横浜にてJEITA主催の「Electronic Design and Solution Fair 2007」が開催された。
Electronic Design and Solution Fair 2007 公式ページ：http://www.edsfair.com
今年の出展者数は計154社（昨年は148社）、来場者数は2日間で計11136名（昨年は11003名）という結果で数字的には共に微増。しかし、出展者数の内訳については意外と入れ替わりが多く、新興ベンダエリアへの出展者数が大きく増えたのに対し、一般出展者の数は減少。昨年の出展者で今年未出展の企業が20社以上にものぼり、展示会場のスペースは昨年よりも一回り小さくなっていた。
会場内の各社の展示内容で注目を集めていたのは、やはり「DFM」と「ESL」の2つの分野。「DFM」関連では、ケイデンス、シノプシス、メンター、マグマの大手4社の他、Aprio Technologies、MunEDA、Brion Technologies、Clear Shape Technologies（ジーダット）、ANOVA SOLUTIONS（CTC）、 Blaze DFM（CTC）、Prolific（CTC）、XYALIS（CTC）、Anchor（MSOL）、Stratoshere（MSOL）、PYXIS TECHNOLOGY、等海外ベンダに加え、日本のTOOL社もソリューションを展示。STARCのブースでは、開発中のDFM考慮の設計メソドロジ「STARCAD-CEL」の展示も行っていた。
また、毎年EDSFairと合わせて開催されている「システム・デザイン・フォーラム」では、今年から「SystemC/SystemVerilogユーザフォーラム」に加えて新たに「フィジカル･デザイン･フォーラム」が新設され、DFM関連の主要問題の一つ「プロセスばらつき」に関する様々な設計手法が発表された。
もう一方の注目分野「ESL」関連では、メンターがESL専用のサテライトブースを出していた他、この分野では最大手のコーウェアをはじめ、アーム、フォルテ、セロックシカ、カリプト、カーボン、CHIPVISION DESIGN SYSTEMS（イノテック）、Beach Solutions（イノテック）、Target Compiler Technologies（イノテック）、JEDA Technologies（エッチ・ディー・ラボ）、TENISON DESIGN AUTOMATION、ENTASYS DESIGN、CEBATECH、Poseidon（プロトタイピング・ジャパン）、SystemCrafter（プロトタイピング・ジャパン）、Y Explorations（ソリトン・システムズ）、テクノレポ（スピナカー・システムズ）、インターデザイン・テクノロジー、礎デザインオートメーション、そしてNECシステムテクノロジー/図研と多数の企業が製品・ソリューションを展示。計119セッションあった出展者セミナー社のうち、24セッションはESL関連のものだった。
尚、出展者セミナーで取り上げられていたテーマで最も多かったのは、論理設計における各種｢検証手法」に関するもので、その数は「DFM/ESL」以上。論理シミュレータを提供するケイデンス、シノプシス、メンターの大手3社以外に、日本イヴ、アトレンタ、Averant（ガイア・システム・ソリューション）、Jasper Design Automation（サイバーテック）、Novas（ノバフロー）、Actis Design（プライムゲート）、Veritools（プライムゲート）、REAL INTENT（CTC）、Aldec（ソリトン・システムズ）、AXIOM DESIGN AUTOMATION、OneSpin Solutions 、FISHTAIL DESIGN AUTOMATION、Incentia（MSOL）、ForteLink（ノバフロー）、沖ネットワークLSI、HARDI（プロトタイピング・ジャパン）、Temento（プロトタイピング・ジャパン）、SimPlusVerification（プロトタイピング・ジャパン）、VERIFIC DESIGN AUTOMATION（スピナカー・システムズ）など、ハードウェアベースの検証ソリューションやフォーマル検証、静的解析、デバッグ、ルールチェックなど検証系EDAベンダも多数出展していた。
EDA業界における注目分野としては、これからの問題に対処するための「DFM」や、新たな設計手法を目指す「ESL」が脚光を浴びているが、現実的にはRTL設計における「検証」ニーズも相当なもので、それら設計現場のニーズに対応する新たな検証手法・ツールがトータル的な検証ソリューションとして、かなり充実して来たことを感じた。
2007.01.26
2007年1月22日、電気的なYelid最適化を行うDFMツールを手掛ける、米Blaze DFMは、同社製品「Blaze MO」をSTARCがDFM考慮の設計メソドロジ「STARCAD-CEL」へのインテグレーション・ツールとして選択した事を発表した。
※STARC：株式会社半導体理工学研究センター
プレスリリース：http://www.blaze-dfm.com/news/Press_releases/release10.html（英文）
Blaze DFMのツール「Blaze MO」は、トランジスタのゲート長をコントロールする事によって、リーク電流の削減とタイミングの最適化を図るというアプローチのツールで、レイアウト完了後のGDSデータからどの程度ゲート長を延ばす事が可能かを解析し、その結果を市販OPCツールに渡す事でデザインの最適化を図る。
発表によるとSTARCは、既存の「STARCAD-CEL」フローで設計した65nm、300万ゲートのデザインで「Blaze MO」の評価を実施。評価デザインに対し「Blaze MO」を適用したところ、リーク電流を45％削減する事に成功。次にタイミングも考慮して再度最適化を行ったところ、ベースデザインよりもリーク電流を36％削減しタイミングを30％改善する事ができた。
この評価結果によってSTARCは、今後、同社の開発する65nm以下向けの製造製考慮の設計メソドロジ「STARCAD-CEL」へ「Blaze MO」を取り込んでいく事を決定したという。
尚、Blaze DFM社は、開催中のEDSF2007にて、伊藤忠テクノソリューションズ社のブースにて製品「Blaze MO」を展示している。
※「Blaze MO」に関する詳細は、伊藤忠テクノソリューションズ株式会社にお問い合わせ下さい。
http://www.ctc-g.co.jp
※STARC：株式会社半導体理工学研究センター
http://www.starc.jp
※Blaze DFM社
http://www.blaze-dfm.com
2007.01.25
2007年1月23日、STARCと米Simucad Design Automation社は、STARCの運営する90nmLSI試作サービス（スターシャトル）の顧客向けデザイン・キットに、「HiSIM」モデルを追加採用することに合意した事を発表した。
プレスリリース：http://www.starc.jp/about/release/070122-j.pdf（STARC）
Simucadは、スターシャトル・サービス用のPDK（プロセス・デザイン・キット）をSTARCと共同開発し、既に昨年5月より提供を開始しており、今回そのPDKに「HiSIM」モデルが新たに加わる事となった。
※関連ニュース：
STARC、米Simucad社の「プロセス・デザイン・キット」をアナログ設計フローに採用?スターシャトルで利用開始
https://eda-express.com/news/?m=p&idno=499
「HiSIM」モデルは、STARCと広島大学が共同開発した次世代トランジスタモデルで、CMC標準の座は「PSP」モデルに明け渡したものの、その精度や計算速度の速さは評価も高く、採用する市販シミュレータもある。スターシャトルのPDKに「HiSIM」モデルが加わる事によって、同サービスの利用者は回路検証に関する選択肢が増え、より高精度な検証を行う事ができるようになる。
CMC：Compact Model Council
尚、スターシャトルのPDKは、STARCから「スターシャトル」の顧客とSTARCのメンバーに無償提供。同PDKをサポートするSimucadの各種アナログ設計ツールは、国内代理店の株式会社シルバコ・ジャパンから販売されている。
※「スターシャトル」に関する詳細は、株式会社半導体理工学研究センターにお問い合わせ下さい。
http://www.starc.jp
※Simucad社製品の詳細は、株式会社シルバコ・ジャパンにお問い合わせ下さい。
http://www.silvaco.co.jp
※Simucad Design Automation
http://www.simucad.com
2007.01.24
2007年1月23日、ESLツールの大手コーウェア社とコンフィギュラブル・プロセッサの大手テンシリカ社は、テンシリカベースのプラットフォーム向けのESL環境を共同開発したことを発表した。
プレスリリース：
http://www.coware.co.jp/news/2007/2007.01.231.html（コーウェア）
http://www.tensilica.co.jp/html/press/CoWare-0123.html（テンシリカ）
両社の発表によると、コーウェアのESL環境「Platform Architect」がテンシリカのプロセッサ「Xtensaファミリ」と「ダイヤモンド・スタンダード・ファミリ」を新たにサポート。コーウェアは、テンシリカのプロセッサのあらゆるコンフィギュレーションに対応可能なSystemCベースのシミュレーション・モデル（PSP：Processor Support Package）を提供する。
このPSPの提供にあたり、両社はシミュレーション・モデルを自動生成できるツール「PSP Generator」を共同開発。これを用いる事でテンシリカのプロセッサを用いるユーザーは、複数のプロセッサ・シミュレーション・モデルを素早く作成し、「Platform Architect」上でアーキテクチャの検討やソフトウェア開発、システム検証を行う事が出来るようになる。
今回の両社の共同開発は、共通の顧客からの要望に応じたもので、今後両社の共通顧客は、コーウェアが提供するバス、ペリフェラルなど各種IPとテンシリカのプロセッサ・モデルを用いて、システム全体の最適化と作成されたコンフィギュラブル・プロセッサの最適化の両方を実現。更に、仮想プラットフォームを用いたソフトウェアの早期開発・デバッグも実行できるようになる。
※「Platform Architect」および「PSP Generator」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
※「Xtensaファミリ」および「ダイヤモンド・スタンダード・ファミリ」に関する詳細は、テンシリカ株式会社にお問い合わせ下さい。
http://www.tensilica.co.jp
2007.01.24
2007年1月22日、アナログ／RFおよびミックスシグナル設計向けの解析ツールを手掛ける、米Berkeley Design Automation社は、日本法人バークレー・デザイン・オートメーション株式会社を設立した事を発表した。
プレスリリース：http://www.berkeley-da.com/news/news_pr/news01_pr_2007_01_22.html（英文）
Berkeleyは2003年に設立されたEDAベンダで、「Precision Circuit Analysis Products」というコンセプト名で、
PLLノイズ解析ツールの他に、「Analog FastSPICE」、「RF FastSPICE」、2つの高速高精度SPICEシミュレータを提供中で、既にNEC、松下電器、富士通、ザインエレクトトニクスの他、複数の日本顧客を持ち、つい先日NTTの子会社であるNTTファイナンスから出資を受けたばかり。日本市場への本格的な参入を匂わせていた。
※関連ニュース：
NTTがアナログ/RF向け解析ツールの米Berkeley Design Automation社に出資?松下電器に続き国内2社目
https://www.eda-express.com/news/?m=p&idno=821
発表によるとBerkeleyは、これまで日本国内における直販拠点は持たなかったものの、バンチャーキャピタル及びコンサルティング事業を行う、株式会社アイティーファームの支援を受けることにより、日本顧客向けのビジネスを推進。順調な顧客ニースの拡大を受けて、今回、直接的な製品販売及び技術サポートを行う日本法人の設立に至った。
尚、同社の日本法人におけるセールスマネージャーには、プラットフォームコンピューティング、シノプシス、ニューメリカルテクノロジーズ、日本ビューロジック、図研など業界各社における豊富な営業及びマネンジメントを持つ小松克三氏が就任したという。
※バークレー・デザイン・オートメーション株式会社の連絡先は以下の通り。
電子メール：info＠berkeley-da.com （@マークを小文字に変換して下さい）
URL：http://www.berkeley-da.com
※株式会社アイティーファーム
http://www.it-farm.com
2007.01.24
2007年1月24日、ケイデンスは、株式会社ルネサス テクノロジが、ケイデンスの論理合成ツール「Encounter RTL Compiler」を90nmおよびそれ以下のASICデザイン・キットとメソドロジ向けに採用したことを発表した。
プレスリリース：http://www.cadence.co.jp/news/h19-01-24.html
ケイデンスの「Encounter RTL Compiler」の最大の特徴は、タイミング収束に効果を発揮する次世代の合成アルゴリズム「グローバル・シンセシス・テクノロジ」を採用している点で、既に数百件にも上るテープアウト実績によって、合成品質の高さと処理速度の速さが実証されている。
ルネサスは、同社の90nm以下のASIC設計に利用する論理合成ツールとして「Encounter RTL Compiler」の評価を実施したところ、従来メソドロジと比較して、大幅なタイミング改善及びチップ・サイズの削減を実現。更に「clock-gating optimization機能」によるダイナミックな消費電力の削減効果や、より簡素なクロック・ツリーの生成能力なども確認し、大規模かつ複雑な設計向けに最適化されたネットリストを生成するテープアウト向けの合成ツールとして、「Encounter RTL Compiler」の採用を決定した。
ルネサスでは今後、同社のASICユーザー向けに現行のASICキットおよびメソドロジを拡張して、「Encounter RTL Compiler」にも対応するサポートを進めていくという。
※「Encounter RTL Compiler」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※株式会社ルネサス テクノロジ
http://japan.renesas.com
2007.01.24
2007年1月23日、EDAツール商社の米EMA Design Automation社は、動作合成ツールで有名な米Forte Design Systems社より、「Chronology」部門を獲得した事を発表した。
プレスリリース：http://www.ema-eda.com/documents/PR_TimingDesigner_012307.pdf（英文）
EMA社は、ケイデンス社のEDA製品を中心に各種EDAツールの販売、設計コンサルティングなど手掛ける企業で、設立は1989年、ニューヨーク州ロチェスターに本拠を置き東海岸を中心にサービスを提供している。
今回EMA社が買ったForteの「Chronology」部門は、15年以上の販売実績を持つタイミング仕様の設計ツール「TimingDesigner」を開発・販売する、旧Chronology社の事業を引き継ぐ部門で、旧CynAppsの事業を引き継ぐ動作合成ツール「Cynthesizer」の事業部門とは別。Chronology社とCynApps社は、2001年に合併し現在のForte Design Systems社を設立している。
「TimingDesigner」は、ボードとデバイス間、ASIC/FPGAの各機能ブロック間など各種インタフェースの信号関係を分析・モデル化するためのタイミング・ダイアグラム・ツールで、主にボード設計の分野で活用されており、日本国内にも相当数のユーザが存在。世界的なユーザ数は10000を超えるとされている。
今回、単なるEDA商社としての立場を脱却したいEMA社と、動作合成を中心としたESL分野の事業に集中したいForte社の思惑が一致し、EMA社の「Chronology」部門の獲得が決定。買収額は明らかにされていないが、「TimingDesigner」に関する事業の全てがEMA社に渡り、同社はEDAベンダとしての地位を獲得した。
尚、「TimingDesigner」は、これまでのところエッチ・ディー・ラボ社が国内代理店として販売を行っている。
※EMA Design Automation社
http://www.ema-eda.com
※Forte Design Systems社
http://www.forteds.com
※株式会社エッチ・ディー・ラボ
http://www.hdlab.co.jp
2007.01.23
2007年1月22日、バックエンド設計向けの多目的表示プラットフォームを手掛ける、日本のEDAベンダTOOL社とマグマは、両社の製品を統合し、大規模レイアウトデータの物理検証とデバッグを効率化するソリューションを提供する事を発表した。
プレスリリース：http://www.tool.co.jp/NewsItem/Lavis/News20070122Jp/view（TOOL社）
発表によると両社は、マグマの物理検証ツール「Quartz DRC」、「Quartz LVS」とTOOLのレイアウト表示プラットフォーム「LAVIS」を統合。分散処理によって、100万ゲートクラスのデザインを僅か2時間以内でフルチップ検証する「Quartz DRC/LVS」と各種レイアウトデータを高速表示・部分編集可能な「LAVIS」が繋がる事によって、両社共通のユーザは、大規模レイアウトデータの検証・デバッグを短TAT化する効率の良い物理検証フローを実現できる。
具体的には、両社の製品ユーザーは同一環境上で「Quartz DRC/LVS」と「LAVIS」を同時に使用する事ができ、「Quartz DRC/LVS」によって物理検証を行いながら、DRCのジョブ終了を待つ事無く、「LAVIS」を用いて順次検証済みデータのデバッグを実行することが可能。「Quartz DRC/LVS」によって検出されたエラーは、セルやエラー・タイプごとにまとめられた形で「LAVIS」で高速表示する事ができるため、ユーザーは必要に応じて「LAVIS」のGUIを立ち上げ、検証済みレイアウトデータの確認と部分修正を実行できるような仕組みになっているという。
尚、TOOLは、先日もリソグラフィシステムの米Brion社と製品の統合を発表したばかりで、レイアウト設計以降のチップ製造フローにおける汎用プラットフォームとして主力製品「LAVIS」のワールドワイドな展開に力を注いでいる。
※関連ニュース：
米BrionとTOOL、両社製品の統合によってDFMソリューションを強化?大規模データの表示、リソグラフィ検証、編集をシームレスに実現
https://www.eda-express.com/news/?m=p&idno=826
ちなみに、発表された両社製品の統合ソリューションは、今週開催されるEDSF2007にて両社のブースで展示される予定となっている。
※「Quartz DRC/LVS」に関する詳細は、マグマ・デザイン・オーメーション株式会社までお問い合わせ下さい。
http://www.magma-da.co.jp
※「LAVIS」に関する詳細は、TOOL株式会社にお問い合わせ下さい。
http://www.tool.co.jp
2007.01.23
2007年1月22日、フォーマル検証ツールを手掛ける、米Averant社は、自動的にフォーマル検証を行う新製品「SolidCheck」のリリースを発表した。
プレスリリース：http://www.gaiaweb.co.jp/press-release/p-r070123.html
「SolidCheck」は、フォーマル検証を行う際に必要なプロパティの記述を不要とする自動フォーマル検証ツールで、フォーマル検証に関する専門知識が無い設計者にも利用できる、言わばフォーマル検証の入門ツール。
クロック・ドメイン・クロッシング（CDC）、デッド・コード、FSMのデッド・ロックやライブ・ロック、ケース・ステートメント・プラグマ、リセット伝播、バス競合、配列境界チェックなど基本的なチェック項目について、ツールが自動的にプロパティを生成してくれるため、設計者は、デザイン（Verilog/VHDLまたは混在記述をサポート）を読み込ませ、検証したい項目をプッシュボタン式にチェックするだけで、簡単にフォーマル検証を実行することができる。
ここ数年、ツールの進化、検証ニーズの増大と合わせフォーマル検証の実用が進んできてはいるが、その成果はプロパティの書き方など設計者のスキルに依存する部分も多く、その検証効果は認められながらも、フォーマル検証は敷居の高いものとなっていた。「SolidCheck」のリリースは、そのような状況に風穴を開ける事で、フォーマル検証の更なる普及を目指すAverantの戦略の表れと言える。
尚、発表された「SolidCheck」は、今週開催されるEDSF2007にて、販売代理店である株式会社ガイア・システム・ソリューションのブースで展示される予定。検証エンジンは同一ながら、上位製品の「Solidify」よりもかなり手頃な価格で提供されるという。
※「SolidCheck」に関する詳細は、株式会社ガイア・システム・ソリューションにお問い合わせ下さい。
http://www.gaiaweb.co.jp
※Averant社
http://www.averant.com
2007.01.23
2007年1月23日、シノプシスは、SystemC TLM 2.0標準化に向けてOSCIにバーチャル・プラットフォーム・テクノロジを寄贈する事を発表した。※OSCI：Open SystemC Initiative
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070122-2.html
発表によると、今回シノプシスが提供するのは、SystemCベースのバーチャル・プラットフォーム環境の開発を可能にする高性能なインターフェイス標準の確立に寄与するもので、そのコンセプトを実証するのに必要な機能と、実証例ならびに関連する技術文書など。
シノプシスは、今回の技術提供は、OSCI TLM（Transaction Level Modeling）2.0のドラフト版を進展に導くことになるとしており、SystemCベースのシステムレベル設計技術の確立に貢献するという方針を明示。OSCIの創設メンバーでありながら、これまでは状況を静観していた感があったが、SystemC TLM 2.0標準化に対する積極姿勢を明らかにした。
シノプシスは、2000年頃から他社に先駆けて協調検証ツール「CoCentric System Studio」や動作合成ツール「CoCentric SystemC Compiler」といった、SystemCベースの設計ツールの提供を進めていたが、ESLという言葉が生まれる前にその活動を休止。ここ数年、SystemC関連では目立った動きを見せていなかった。しかし、昨年5月に組み込みソフトウェア向けのバーチャル・プラットフォームを手掛けていた米Virtio社を買収。にわかにESL分野への次なる展開を匂わせていた。
ESL分野は、DFMと並んでEDA業界の成長の鍵を握る分野として注目されており、シノプシスが再び同分野への積極姿勢をとる事によって、今後どのようにESL市場が動いて行くかが注目される。
尚、シノプシスは、OSCI TLMワーキング･グループの全てのメンバーに、発表したバーチャル・プラットフォーム・テクノロジを即時提供開始するとしている。
※OSCIへの技術提供に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※OSCI
http://www.systemc.org
2007.01.23
2007年1月23日、メンター・グラフィックス社は、STARCが同社のDFMツール「Calibre YieldAnalyzer」をリファレンスツールとして使用することを発表した。※STARC：株式会社半導体理工学研究センター
プレスリリース：http://www.mentorg.co.jp/news/2007/070123.html
発表によるとSTARCは、現在進めている製造性考慮の設計メソドロジ「STARCAD-CEL」の開発にあたり、Critical Areaの抽出とパーティクルに起因する歩留り低下を正確に予測するためのツールとして「Calibre YieldAnalyzer」を採用。高精度なCritical Area抽出機能を評価し、より効率的な設計改善を行うためのリファレンスツールとして使って行くという。
「Calibre YieldAnalyzer」は、各プロセス工程によって異なる欠陥密度や最適化されたイールドモデルを用いて、レイアウトパターンにおける推奨ルール違反やCritical Areaを解析。あらかじめ歩留まりを改善できる部分を特定し、歩留まり改善に関する指標を提示してくれる。元々は「Calibre DFM」と呼ばれていた製品で、マグマの「Blast Yield」、Ponte Solutionsの「Yield Analyzer」などが競合となるほか、ケイデンス、シノプシスの両社は、フィジカル設計環境の中に同種の機能を取り込んでいる。
※「Calibre YieldAnalyzer」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2007.01.22
2007年1月22日、シンプリシティは、ASIC設計にフォーカスしたDSP合成ツールの新製品「Synplify DSP ASIC Edition」のベータ版を発表した。
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2007/SYNPJP_47B1.html
「Synplify DSP ASIC Edition」は、DSPデザインの自動インプリメントツールである従来製品「Synplify DSP」をよりASIC設計に特化させた新製品で、アルゴリズムレベルで記述されたDSPデザインからターゲットASICに最適なRTLコードを自動生成し、そのデザインをASICにインプリメントすることが可能。処理の自動化によって、インプリメントに関わる工数を1/10?1/20に短縮すると同時に、最適化機能によってデザインの実装面積を改善する事が出来る。
また、ASICデザインの検証（FPGAプロトタイプ）用に、シノプシスのSDCファイルの生成など、サードパーティの論理合成フローや、IPプロバイダのASICメモリなどもサポートしているため、設計者は従来のASIC設計フローを変える事無く、FPGAプロトタイピングによってデザインを高速に機能検証する事が可能となる。
シンプリシティによると、日本及び米国で実施した「Synplify DSP ASIC Edition」のベータテストでは、エリア使用効率を最大で60％向上することができたという、先行ユーザの設計事例もあるという。
※「Synplify DSP ASIC Edition」に関する詳細は、シンプリシティ株式会社にお問い合わせ下さい。
http://www.synplicity.jp
2007.01.22
2007年1月22日、SystemCのアサーション・ベース検証環境を手掛ける、米JEDA Technologies社は、ESLツールの大手コーウェア社と協力し、同社のSystemC検証ツール「NSCa」をコーウェアのESL環境にインテグレーションした事を発表した。
プレスリリース：http://www.hdlab.co.jp/web/x010headlines/#000138
JEDAの「NSCa」は、OSCIのSystemC検証環境を補完する、SystemCアサーション・ベース検証ツールで、用意される「NSCaアサーションマクロ」や「NSCaの拡張C++構文」を利用することで、SystemCデザインのアサーション検証を行うことが可能。サイクルレベルに限らず、トランザクションレベルのアサーションにも対応している。
今回、この「NSCa」がコーウェアのESL環境に統合される事によって、コーウェアのユーザーは、JEDAのSystemCアサーションベース検証手法を利用できるようになり、「Platform Architect」や「Model Designer」上で、より精度の高いシミュレーションが実行可能となる。
尚、発表によると今回のインテグレーションは、コーウェア社の主要顧客からのリクエストに基づくもので、これを受けてJEDA社は、コーウェアのパートナーシップ・プログラムへ参加したという。
※JEDA社「NSCa」に関する詳細は、国内販売代理店株式会社エッチ・ディー・ラボにお問い合わせ下さい。
http://www.hdlab.co.jp
※コーウェア株式会社
http://www.coware.co.jp
※JEDA Technologies社
http://www.jedatechnologies.net
2007.01.19
2007年1月16日、マグマは、台湾のファブレスASICベンダFaraday Technology社が、同社の回路シミュレータ「FineSim SPICE」を採用した事を発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2007011601.htm
発表によるとFaradayは、他社製品をはるかに上回る高精度かつ高速な「FineSim SPICE」の回路シミュレーション能力を高く評価。新たなPLLチップの開発に向けてより高性能な回路シミュレータが必要となり「FineSim SPICE」を採用した結果、低いジッター・レートを維持しながら、周波数を増加させるこに成功したという。
Faradayでは、これまで社内で7種類の回路シミュレータを使用。従来のシミュレータで26日間かかっていたデザインを、「FineSim SPICE」を用いる事で24時間以内にシミュレーションを完了したという事例もあり、既に社内の設計者からは「FineSim SPICE」の社内標準化に期待する声もある。
ちなみに「FineSim SPICE」は来週開催されるEDSFair2007にて展示される予定で、マグマは、「FineSim SPICE」に新たな機能追加を施した新製品の発表も予定しているとの事。
※「FineSim SPICE」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※Faraday Technology社
http://www.faraday-tech.com
2007.01.18
2007年1月17日、米EDA Consortiumは、2006年度第3四半期の世界EDA売上報告を発表した。
プレスリリース：http://www.edac.org/downloads/pressreleases/07-01-17_MSS_Q3_2006_Release_FINAL.pdf（英文）
発表によると、2006年Q3（7月?9月）の世界のEDA売上総額は13億900万ドルで、昨年の同時期と比較すると約17％の売上増。EDA業界の好況と合わせて、EDAコンソーシアムの行う市場調査へ新たに参加する企業が増えた事が売上増に繋がった。
分野別売上で最も大きな伸びを示したのは、IP分野とPCB/MCM分野で共に前年比24％増。次いでフィジカル設計及び検証分野が19％増。最も大きな売上げを占めるCAE分野は13％増となった。
地域別の売上では、アジア及びその他地域の売上が前年比27％増と2006年Q2の売上同様、最も大きな伸びを見せた。その一方、日本市場における売上は、前年比8％UPと増加率としては最も低い結果となった。
また、EDA企業の従業員数も企業数の増加に伴い増加。前年同時期より11％増の計25018人に達した。
2006年Q3の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 5億3300万ドル 13％UP
■PCB/MCM分野 1億100万ドル 24％UP
■IC Physical Design & Verification 分野 3億5400万ドル 19％UP
■IP分野 2億4600万ドル 24％UP
■サービス分野 7500万ドル 4％UP
2006年Q3地域別の売上と昨年同時期との比較は以下の通り。
■北米 6億3400万ドル 19％UP
■ヨーロッパ 2億4900万ドル 14％UP
■日本 2億6200万ドル 8％UP
■アジアその他地域 売上1億6400万ドル 27％UP
※EDAC（EDA Consortium）http://www.edac.org
2007.01.18
2007年1月17日、ばらつき解析を中心としたDFMツールを手掛ける、米Clear Shape Technologies社は、STARCの「DFMフロー」開発に協力する事を発表した。
※STARC：株式会社半導体理工学研究センター
プレスリリース：http://www.clearshape.com/news070117.htm（英文）
発表によるとSTARCは、DFM問題への対処を中心に、45/32nmプロセスを見据えた設計フローの開発に取り組んでおり、そのフローにおいてClear Shapeのばらつき解析ツール「InShape」を採用。これを受けてClear Shapeは、STARCのDFMフローの開発に協力する形となった。
Clear Shapeの「InShape」は、昨年11月に発表されたばかりの新製品で、OPC/RETツールに依存せず独自のモデルを用いてチップのシステマチックなばらつきを短時間で解析。ルーティング中にホットスポットを特定し、テープアウト前にデザインを最適化する事ができる。
STARCは、OPCツールから独立したシリコン解析技術を持つ、「InShape」をSTARCのプロジェクトにとって理想的なツールとして評価。DFM対応の設計フローへの採用を決定したという。
※Clear Shape社製品に関する詳細は、昨年12月より販売代理店となった株式会社ジーダットにお問い合わせ下さい。
http://www.jedat.co.jp
※Clear Shape Technologies社
http://www.clearshape.com
※STARC：株式会社半導体理工学研究センター
http://www.starc.jp
2007.01.18
2007年1月18日、レイアウト表示プラットフォームを手掛ける日本のEDAベンダTOOL株式会社と、リソグラフィ検証システムを手掛ける米Brion Technologies社は、DFMソリューションを強化する両社製品の統合を発表した。
プレスリリース：
http://www.tool.co.jp/NewsItem/Lavis/News20070118Jp/view（TOOL社 日本文）
http://www.brion.com/pressPR_Details.asp?id=79（Brion社 英文）
発表によると両社は、レイアウト表示プラットフォーム「LAVIS」とリソグラフィ検証システム「Tachyon」を組み合わせる事で、大規模レイアウトデータの高速表示、リソグラフィ検証、編集をシームレスに実行できる統合環境を開発。ホットスポット対策を効率化するDFMソリューションとして、顧客に提供する。
具体的には、「LAVIS」と「Tachyon」がツール間のデータのやり取りも含めた形で統合され、ツールを利用する設計者は、「LAVIS」で表示したレイアウトデータの特定箇所を「Tachyon」でシミュレーションしたり、「Tachyon」でのシミュレーション結果を「LAVIS」で確認・修正する事が可能となり、ホットスポットに対して、データ変更を行いながら、短時間に繰り返しシミュレーションを行う事ができるようになるという。
TOOLの「LAVIS」は、超大規模データの高速表示に限らず、データの部分編集も可能なマルチ言語対応のレイアウト表示プラットフォームとして、国内企業はもとより海外のファウンドリにも納入実績があり、大手レイアウト系ツールとのインテグレーション実績も多数。一方、Brionの「Tachyon」は、OPC処理とRET/OPC検証を行うハブリッドなリソグラフィ計算システムとして、その処理速度の速さと精度の高さに定評があり、僅か数年でシェアを急拡大。事業は継続されるが、間もなくオランダのASML社に2億7000万ドルで買収される予定となっている。
尚、発表された両社製品の統合環境は、来週開催されるEDSFair2007にて展示される予定。
※「LAVIS」に関する詳細は、TOOL株式会社にお問い合わせ下さい。
http://www.tool.co.jp
※「Tachyon」に関する詳細は、ブライオンテクノロジーズ株式会社にお問い合わせ下さい。
http://www.brion.com
2007.01.17
2007年1月16日、シノプシスは、沖電気工業株式会社が同社のテストデータ圧縮合成ツール「DFT MAX」を採用した事を発表した。
発表によると沖電気工業は、異なる周波数の複数クロックによって動く、数百万ゲートのSoC開発に「DFT MAX」を適用。スクラッチからクロック・コントローラを開発するよりも、「DFT MAX」を用いてクロック・コントローラを合成するという手段を選択し、スケジュール通りのテープアウトを実現したという。
沖電気工業は、シノプシスの「DFT MAX」によって、広範囲なAt-Speedテストを実現すると同時に、テスタのメモリ容量を増やす事無く既存のテストの品質とボリュームを改善する事ができたとしている。
※「DFT MAX」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※沖電気工業株式会社
http://www.oki.com/jp
2007.01.17
2007年1月8日、ケイデンスは、自社のSystemVerilogベースの検証ソリューションのユーザーが急増。当初40社程度だったユーザー数が、この1年で150社以上に拡大した事を発表した。
プレスリリース：
http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=010807_systemverilog&lid=cdn_pr（英文）
http://www.cadence.co.jp/bana/systemverilog/index2007.html（日本語解説）
発表によると、ケイデンスが行った最新の調査によると、57％のユーザがデザイン・コンストラクトを、60%がアサーション・コンストラクトを、57％がテストベンチ・コンストラクトにSystemVerilogを使用。SystemVerilogを使用した150社のうち半数以上が、ケイデンスのIncisive検証プラットフォーム上でSytemVerilogを使用して自社の主要製品を開発しているという。
ケイデンスは、自社のSystemVerilogソリューションのユーザが増えた理由として、SystemVerilogのサポート、多言語機能、検証を包括的にカバーする「Incisive Plan-to-Closureメソドロジ」、SystemVerilog自体の先進的なテクノロジ、などを挙げている。
※ケイデンスのSystemVerilogソリューションに関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2007.01.16
2007年1月10日、ESLツール大手のコーウェアは、プロセッサ用組み込み開発ツールで世界的なシェアを持つ、ドイツのLauterbach社との製品統合を発表した。
プレスリリース：http://www.coware.co.jp/news/2007/2007.01.10.html
コーウェアによると両社は、ユーザーにより利便性・生産性の高いソフトウェア開発環境を提供するために、仮想開発環境「Virtual Platform」製品群とデバッグツール「Trace32 PowerView Debugger」を統合。Lauterbachの最先端デバッガを使用して、「Virtual Platform」上で実行されるソフトウェアのデバッグを行うことができる環境を整えた。
今回の両社の製品統合は、「Virtual Platform」ベースの開発から製造に至るまで、単一のソフトウェア・デバッグ・インタフェースを提供するもので、これによりソフトウェア開発者は異なるソフトウェア開発段階を通じて、シームレスに使い慣れたツールを利用できるようになるという。
※今回の製品統合に関する詳細および「Virtual Platform」については、コーウェア株式会社までお問い合わせ下さい。
http://www.coware.co.jp
※Lauterbach社
http://www.lauterbach.co.jp
2007.01.16
2007年1月15日、アナログ／RFおよびミックスシグナル設計向けの解析ツールを手掛ける、米Berkeley Design Automation社は、NTTの子会社であるNTTファイナンス社が同社に出資した事を発表した。
NTTによる投資額は明らかにされていないが、Berkeleyによると、資金は同社製品の日本展開に使われる予定。同社は未だ日本国内に向けた販売チャネルが無く、日本顧客とはダイレクトな取引を行っているため、新たに販売・サポート拠点が開設される可能性は高い。
Berkeleyは現在、最初にリリースしたPLLノイズ解析ツールの他に、高速高精度をうたった「Analog FastSPICE」、「RF FastSPICE」、2つのSPICEを展開中で、「Precision Circuit Analysis Products」として売り出している。
※Berkeley Design Automation社は、来週開催されるEDSF2007に出展します。
http://www.berkeley-da.com
※NTTファイナンス株式会社
http://www.ntt-finance.co.jp
2007.01.15
2007年1月11日、IEC（International Engineering Consortium）は、今月30日に受賞者が決定する「Design Vision Awards」のファイナリスト（最終選考者）を発表した。
プレスリリース：http://www.designcon.com/2007/press/jan_11_07.html（英文）
「Design Vision Awards」は、IECの主催によって開催されている設計関連のコンファレンス「DesginCon」の賞で、半導体・エレクトロニクス関連の優れた製品、サービス、アプリケーションに対して毎年授与されている。
今年も例年通り計9種のカテゴリに分けて受賞者が発表される予定で、各カテゴリのファイナリスト計29社が発表された。
EDAツールに関連するカテゴリのファイナリストは以下の通り。
◆ASIC and IC Design Tools 部門
?Cadence Design Systems「Cadence Space-Based Router」
?Novas Software「Siloti Visibility Enhancement (VE) family」
?Synopsys「PrimeTime VX」
◆Design Verification Tools 部門
?EVE「ZeBu-UF4」
?Liga Systems「NitroSIM」
?OneSpin Solutions「OneSpin 360 Module Verifier」
◆PCB Design Tools 部門
?ASSET InterTech「DFT Analyzer」
?Flomerics「FloPCB for Allegro」
?PCB Libraries「IPC-7351A LP Wizard」
◆Structured/Platform ASIC、FPGA、and PLD Design Tools 部門
?Altium Limited 「Altium Designer 6」
?CoWare「CoWare Virtual Platform Product Family」
?Xilinx「PlanAhead Design and Analysis Tool（Version 8.2)」
◆System-Level Design Tools 部門
?Bluespec「ESL Synthesis Extensions for SystemC」
?Synplicity「Open IP Encryption Methodology」
?Chip Estimate「InCyte Enterprise」
尚、受賞者は、1月30日にサンタクララ・コンベンションセンターで発表される予定。
※DesignCon2007公式ホームページ：
http://www.designcon.com/2007/index.html
2007.01.12
2007年1月10日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、OCP 2.2仕様のリリースを発表した。
プレスリリース：
http://www.ocpip.org/pressroom/releases/2007_press_releases/OCP_2_2_Release.pdf（英文）
発表によるとOCP 2.2仕様では、新たに「EnableClk」と呼ぶ、インタフェースのクロック周波数をダイナミックにコントロールする信号が追加されたほか、外部メモリ上のフレームバッファへのアクセスを最適化する「二次元ブロック バーストシーケンス」、同期設計のための「ノンブロッキングフローコントロール」などOCPインタフェースの構成や検証、機能カバレッジに役立ち、コンプライアンスを高める各種機能が追加された。
今回の仕様策定は、OCP-IPメンバーのMIPS、Nokia、Sonics、 Texas Instruments、東芝を含むOCP-IP Specification Working Groupによって行われたという。
※OCP-IPホームページ
http://www.ocpip.org
2007.01.12
2007年1月8日、Windowsベースのアナログ/ミックスドシグナル設計向けEDAツールを手掛ける、米Tanner EDAは、「TANNER TOOLS」の新バージョン12.2のリリースを発表した。
プレスリリース：http://www.tanner.jp/EDA/_PDF/PR_2007/tanner_tools_12_2_J.pdf
「TANNER TOOLS」は、回路図入力ツール「S-Edit」、回路シミュレータ「T-Spice」、レイアウトエディタ「L-Edit」、デザインルールチェッカ「HiPer Verify」の4製品で構成される、Windows版のアナログ/ミックスドシグナル設計向け統合環境。
発表によると、今回のバージョンアップでは各製品全てにおいて機能強化が施され、設計効率をより高める事が可能なタイトな統合環境が実現されているという。
各製品の主な機能強化内容は以下の通り。
◆回路図入力ツール「S-Edit」
・EDIFインポート/エクスポート、SPICEエクスポート、デザインの読み込み/保存の高速化
・ケイデンス社互換EDIFファイルのインポート/エクスポートをサポート
・プロパティに対するコールバック機能の強化
◆回路シミュレータ「T-Spice」
・処理性能の高速化
・擬似過渡解析
・新しいホモトピーを用いたオペレーティングポイントの収束性向上
◆レイアウトエディタ「L-Edit」
・レイア マネージャの最適化
・レイアウトをT-cellコードに自動変換する機能
・微細フィーチャーのサポート強化
・ビア、コンタクト、ガードリンクの自動配置を元に戻すUndo機能
◆デザインルールチェッカ「HiPer Verify」
・ルールチェック速度の高速化（従来バージョン比2倍?10倍）
※「TANNER TOOLS」バージョン12.2に関する詳細は、国内販売代理店タナーリサーチジャパン株式会社にお問い合わせ下さい。
http://www.tanner.jp
2007.01.11
2007年1月9日、メンター・グラフィックスは、インドにあるサムスンの子会社 Samsung Electronics India Software Operations (SISO)が、検証ツール「0-in verification suite」を採用した事を発表した。
プレスリリース：http://www.mentor.com/company/news/samsung_mentor.cfm
SISOは、バンガロールを本拠とする韓国サムスンエレクトロニクスの子会社で、従業員900名を抱えサムスン製品の研究開発を行っている。
今回SISOがハードウェア開発用に採用した「0-in verification suite」には、CDC検証環境「0-in CDC」やアサーション及びインタフェースプロトコルモニターのライブラリ「CheckerWare」が含まれており、CDCの問題を静的または動的な手法で効率的に発見可能。非同期クロックドメイン・クロッシングを検証する事もでき、他の検証ツールとの相互運用性も高い。
SISOは、これらを既に利用しているシミュレータ「ModelSim」や「0-in」フォーマル検証ツールと合わせて、テレコム、ワイヤレス、デジタルメディア、マルチメディアなど幅広い製品の検証に利用していくという。
※「0-in verification suite」に関する詳細は、メンター・グラフィックス・ジャパン株式会社までお問い合わせ下さい。
http://www.mentorg.co.jp
※Samsung India Software Operations
http://www.samsungindiasoft.com
2007.01.10
2007年1月8日、パワー・インテグリティ解析をはじめ各種物理設計ソリューションを手掛ける、米Apache Design Solutions社は、STMicroelectronics社が同社の技術を採用。45nmの物理設計に向けて共同プロジェクトを開始した事を発表した。
プレスリリース：http://www.apache-da.com/html/news_events/pr/2007-01-09.htm（英文）
発表によると、STマイクロとApacheの両社は、「STAP?45」と名付けられた45nmの物理設計に向けた共同プロジェクトを通じて、 低消費電力、ノイズ、タイミング、サーマル、信頼性、チップパッケージなど様々な分野にフォーカスし、最適な設計手法を追求。STはこのプロジェクトによって、リーク電流とパフォーマンスのトレードオフ、オンチップ・バリエーション(OCV)、タイミング収束といった問題と合わせて、コスト・マネンジメント、TAT短縮、歩留まり低下に対処していく計画を立てている。
Apacheは、この共同プロジェクトに向けて、自社の各種解析ツールと45nm設計に関する専門ノウハウを提供。具体的には以下のツールが使用される予定。
■RedHawk-EV with FAO（ダイナミック・パワー解析）
■RedHawk LP（低消費電力化、リーク電流対策）
■Sahara-PTE（パワー・サーマル解析）
■PsiWinder （ジッタ及びタイミング解析）
※Apache Design Solutions社の各製品に関する詳細は、アパッチデザインソリューションズ株式会社にお問い合わせ下さい。
http://www.apache-da.com
2007.01.10
2007年1月8日、PCB/LSIパッケージのシグナル及びパワー・インテグリティツールを手掛ける、米Sigrity社は、同社の主力製品の一つ「PowerSI」複数CPUによる分散コンピューティングをサポートした事を発表した。
プレスリリース：http://www.sigrity.com/company/press/20070108press_powersi.htm（英文）
Sigrityの「PowerSI」は、PCBやLSIパッケージの電源供給系や伝送路の周波数特性を解析する、高速かつ高精度なフルウェーブ・タイプの解析ツールで、高速ボード設計におけるパワーおよびシグナルインテグリティ解析を実現。主要なエレクトロニクス企業に広く採用されデファクト・スタンダードとなっている。
Sigrityによると、今回の分散コンピューティング対応により、「PowerSI」による解析処理時間は、CPU数に比例してリニアに短縮することができるという。
分散処理が可能な「PowerSI」は既に出荷中で、最高4CPU（ホストマシン）までであれば、既存のライセンスで利用することが可能。日本国内では、エー・ティー・イーサービス株式会社が代理店としてSigrity社製品を販売している。
※「PowerSI」に関する詳細は、エー・ティー・イーサービス株式会社にお問い合わせ下さい。
http://www.ate.co.jp
※Sigrity社
http://www.sigrity.com
2007.01.10
ESLD2007公式サイト：http://vlsi-india.org/vsi/activities/esld07_blr
ESLD2007は、インドの学術団体「VSI（VLSI Society of India）」が主催しIEEEが後援するもので、今回は、インドのITアウトソーシング企業Wipro社とARMがコーポレート・スポンサーとなっている。
2日間のワークショップで構成されるESLD2007は、文字通りESL設計に関する議論の場として、昨年スタートしたばかりのイベント。今年は、ARM社のZafar Ahmed K氏、UCアーヴァインのNikil Dutt氏（初日）、Poseidon Design Systems社のBrian Bailey（2日目）によるキーノートスピーチの他に、計17のセッションとパネルディスカッションが行われる予定。講演者としてEDAベンダから、Bluespec、Poseidon Design Systems、Synopsysが参加している。
2007.01.09
2006年1月8日、シノプシスは、ルネサステクノロジがSystemVerilogベースの検証環境の構築にあたり、シノプシスのシミュレーション環境「VCS」とVMMメソドロジを採用した事を発表した。
※VMM：Verification Methodology Manual for SystemVerilog
プレスリリース：http://www.synopsys.com/news/announce/press2007/snps_renesas_pr.html（英文）
発表によるとルネサスは、独自の高速オンチップ・バス「SuperHyway」を用いた先進のSoC検証環境の構築にあたり、SystemVerilog言語、「VCS」シミュレータ、「VMM」メソドロジを採用。エンジニアによるSystemVerilogの言語習得とVMMの学習から開始して、約9ヶ月間で新しい検証環境の構築を実現した。
新たな検証環境には、キー・コンポーネントとして、アサーションベースのプロトコルチェッカー、トランザクションチェッカー及びスコアボード、トランザクションレベルのイニシエーター及びターゲットモデル、カバレッジ記述、既存テスト資産とのインタフェースなどが含まれており、全てVMMメソドロジに則りSystemVerilogで作られているという。
ルネサスでは、拡大する新たなニーズについていくために、「SuperHyway」の検証環境の改善に着手。新たに構築したVMMベースの検証環境は、既存環境の3分の1程度のコード記述量で実現でき、その階層的なアーキテクチャによって、メンテナンスや拡張も容易。既にトランザクション・レベル・モデリング、カバレッジ・ドリブンの制約条件つきランダム検証など、VMMメソドロジによる数々のメリットを確認しているという。
※「VMM」および「VCS」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※VMMユーザサイト
http://vmmuser.org/wiki/index.php/Main_Page
※株式会社ルネサステクノロジ
http://japan.renesas.com
2007.01.09
2006年1月8日、ANSI-Cベースの動作合成ツールを手掛けるEDAベンチャー、米CebaTech社は、同社初のEDA製品「C2RTL Compiler」のリリースを発表した。
プレスリリース：http://www.cebatech.com/press.php?pid=14
CebaTech社は、ニュージャージーに本拠を置く2004年設立のベンチャー企業で、EDAツールの他にネットワーク＆コミュニケーション関連のIP開発も手掛けている。昨年開催された弟43回DACでは、初出展のEDAベンダとしてスイートスペースのみを借り、今回正式リリースされた「C2R Compiler」をひっそりと特定顧客のみに紹介していた。
※関連ニュース：「【DACレポート】米CebaTech、完全Cベースの「C2R Compiler」でESL市場に参入」
https://www.eda-express.com/news/?m=p&idno=593
CebaTechの「C2R Compiler」は、ANSI-Cベースの動作合成ツールで、ANSI-Cで記述されたコードから論理合成可能なVerilog-RTLを自動的に合成することが可能。合わせてサイクルアキュレートなCモデルも出力でき、それを利用する事でCの環境で合成結果を検証することができる。
ハードウェアを合成するにあたっての制約条件や指示は、構文を拡張する事無く元のCコードを直接手直しする形を取り、主なターゲットはシステムレベルのトレードオフを目的としたFPGAプロトタイピング。Cの環境で合成後の検証までを行う事で、RTL検証にかかる時間的コストを削減し、TAT短縮と同時にソフトウェア技術者によるハードウェア・インプリメンテーションの実現を目指す。
「C2R Compiler」は、ソフトウェア技術者をその利用ターゲットとして捉えており、ありがちな入力するCコードに対する制約条件は特に設けられておらず、ポインタやグローバル関数など、ソフトウェア開発者が書くネイティブなCコードを利用する事が可能。全てをC環境で行うというアプローチは、NECのC言語設計環境「CWB」の「ALL-in-C」という考え方に良く似ている。
※CWB：Cyber Work Bench
CebaTechによると、「C2R Compiler」は、元々自社製品（オーディオ・コーデック）のIP開発に利用されていたツールを製品化したもので、自社内で10Gアプリケーション向けのTCP/IPスタックを合成した実績もある。テープアウト実績は未だ無いが、一部情報によると、既にベータサイトとして3社が導入しているという。
尚、「C2R Compiler」の米国販売価格は14万5000ドルから。日本国内に向けたCebaTech社製品の販売チャネルは、未だ存在していない。
※CebaTech社：
http://www.cebatech.com
2007.01.09
2007年1月8日、シンプリシティは、FPGAを用いたASIC検証手法を改革する新技術「TotalRecall」を発表した。
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2007/SYNPJP_24BX.html
シンプリシティによると、発表した「TotalRecall」は、既に特許を取得したデバッグの効率化に向けた新技術で、高度に視覚化された効率的なデバッグ環境を実現し、FPGAを用いたASICプロトタイピングの実用性を劇的に向上させるもの。メモリの状態を含むデザインの全信号を追跡することが可能で、イベント発生後の信号と同様にイベント発生までの信号も完全に追跡。ユーザーの指定によって、エラー発生前までサイクル単位で戻って信号を追跡することができる。
この「TotalRecall」技術によって、設計者は、最初にバグを発生させた信号と同じ値を使ったシミュレーション環境で、バグ修正をテストすることができるようになり、稼働中の予測不可能なバグや稀にしか発生しないバグに対しても、本当にバグが修正されたかどうか、その修正結果を検証することが可能となる。
また、「TotalRecall」技術は、アサーションをFPGAに合成することによる、高速なアサーションテストにも対応しており、シミュレータでは時間を食うアサーションを「TotalRecall」を用いることによって、より積極的に活用可能になるという。
シンプリシティでは、今回発表した新技術「TotalRecall」を搭載した製品について、2007年半ばに発表を行う予定で、まずは、「TotalRecall」を用いたリファレンス・デザイン・フローを開発し、同社のPIPプログラムのメンバー企業を中心に、主要なシミュレーション環境と統合していく予定だとしている。
※「TotalRecall」に関する詳細は、シンプリシティ株式会社にお問い合わせ下さい。
2007.01.07
2007年1月3日、ケイデンスは、ローエンドのネットワークプロセッサを手掛けるファアブレス半導体ベンダ、米Ubicom社が社内の検証フローに「Incisive Formal Verifier」を採用した事を発表した。
プレスリリース：
http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=010307_ubicom&lid=cdn_pr
（英文）
発表によるとUbicomは、自社製品のネットワーク/デジタルメディア向けプロセッサの設計を効率化する目的でフォーマル検証ツールを導入。ケイデンスの「Incisive Formal Verifier」を社内のアサーションベース検証メソドロジの一部として活用している。
Ubicomは、「Incisive Formal Verifier」の採用を決定したポイントとして、パフォーマンス、キャパシティ、ユーザビリティの他に取り込み易い包括的なメソドロジとそのサポート体制を挙げ、ケイデンスの協力によって短期間で新しいアサーションベース検証フローを構築することが出来たとしている。今後は、シミュレーションの1週間?1ヶ月前にフォーマル検証を走らせ、検証における工数を削減することで、開発スケジュールの予測性向上と製品の早期市場投入を目指すという。
※「Incisive Formal Verifier」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※Ubicom社
http://www.ubicom.com
2007.01.06
2007年1月2日、カリフォルニア大学バークレー校電子工学部の学部長を務めていたEDA業界の重鎮、Richard Newton（リチャード ニュートン）教授が膵ガンにより享年55の若さで他界した。
関連ニュース：
http://www.edac.org/htmfiles/KaufmanAward/RichardNewton2.htm（EDAC：英文）
http://www.berkeley.edu/news/media/releases/2007/01/04_newton.shtml（UCB：英文）
ニュートン氏は、他界するまでUCバークレーにて、電子工学及びコンピューターサイエンスの教授として活躍。1998年?2002年までは、半導体及び半導体設計に関する研究所「GSRC」の創立ディレクターを務めていた。
※GSRC：MARCO/DARPA Gigascale Silicon Research Center
http://www.gigascale.org
ニュートン氏のEDA業界における功績として挙げられるのは、回路シミュレータのインタラクティブ・バージョンの開発、アナログ/デジタル混在シミュレーション技術やタイミング解析技術、統一データモデルや拡張言語など、EDAツールの統合を目指す「CADフレームワーク」の研究、ネットリストのフォーマット「EDIF」の開発など多数。2003年には、EDA業界で最も名誉ある賞「Phil Kaufman award」をEDA Consortiumより授与された。
また、ニュートン氏の研究や活動は、今日のEDA業界を形成する各企業の発展にも大きく影響を及ぼしており、同氏の研究した「CADフレームワーク」の技術基盤を受け継いだSDA Systems社は後のCadence社として大きく成長。その他にもSynopsys、 PIE Design Systems、Simplex SolutionsといったEDAベンダの創設に関与していたという。
心よりご冥福をお祈りします。
※UCバークレー
http://www.berkeley.edu
2007.01.05
2007年1月2日、シミュレータ、波形ビューワなどシミュレーション関連のEDAソリューションを手掛ける、米SynaptiCADは、新製品「VeriLogger Extreme」のリリースを発表した。
プレスリリース：
http://www.syncad.com/pr_vextreme_v11_2006.htm?SynaptiCADSessionID=2e4ce013f3642f70f5d96a476c839de2（英文）
「VeriLogger Extreme」は、SynaptiCADのVerilogシミュレータ「VeriLogger Pro」の上位製品にあたるもので、Verilogシミュレーション機能以外に、HDLスティミュラス生成機能、波形エディタ「WaveFormer Pro」が統合されている。
「VeriLogger Pro」との違いは、新たに「BugHunter Pro」と呼ばれるデバッグ環境が追加された点で、これによりソースレベルのデバッグやグラフィカルなテストベンチの自動生成も可能となった。また、シミュレーションエンジンも強化され、「VeriLogger Extreme」では、「VeriLogger Pro」よりもRTLで約8倍、ゲートレベルで約30倍高速にシミュレーションを実行できるという。
「VeriLogger Extreme」は、従来製品同様、Linux、Solarisの他にWindows環境もサポート。製品の販売価格はWindows版の永久ライセンスで4000米ドル。3月一杯までの90日間は、紹介割引として25％のディスカウント特典も用意されている。
※「VeriLogger Extreme」に関する詳細は、国内販売代理店の有限会社インターリンクにお問い合わせ下さい。
http://www.ilink.co.jp
※SynaptiCAD社
http://www.syncad.com
2007.01.05
2007年1月1日、システムレベル記述言語「SystemC」の普及・支援団体であるOSCI（Open SystemC Initiative）は、米Intel社がOSCIの コーポレートメンバーへとアップグレードした事を発表した。
OSCIホームページ：http://www.systemc.org
Intelは、これまでもOSCIの一般会員として、SystemC言語の仕様策定活動に加わっており、特に「TLMワーキング・グループ」には積極的に参加していた。
Intelでは、SystemCによるシステムレベルでのモデリングを重要な戦略の一つとして位置づけており、今回、OSCIにおける会員としての地位をコーポレートメンバーへとアップグレードする事で、より積極的にOSCIの活動（特にTLMの標準化）に関与していくと見られている。
OSCIのコーポレートメンバーは、OSCIの運営役員の派遣が可能な最も地位の高い会員資格で、年会費は25000ドル。今回アップグレードしたIntelの他に下記8社がコーポレートメンバーとして活動している。
-ARM
-Cadence Design Systems
-CoWare
-Forte Design Systems
-Mentor Graphics
-NXP
-STMicroelectronics
-Synopsys
※Intel社
http://www.intel.com
2007.01.05
2007年1月3日、ハードウェアベースの検証環境を手掛ける仏EVE社は、同業でハードウェア・アクセラレータ「Hammer」シリーズを手掛けていた米Tharas社を買収した事を発表した。
プレスリリース：http://www.eve-team.com/pr1_3_2007.html（英文）
Tharas社は、1998年に設立されたEDAベンチャーで、デザインを独自開発の専用プロセッサにマッピングする事でシミュレーションを高速化するというアプローチの「Hammer」を開発。大規模デザインを高速にコンパイルし、劇的にシミュレーション効率を高めることが可能な製品として提供していた。
EVE社による買収額は明らかにされていないが、Tharas社の従業員約20名の殆どがEVEの子会社EVE-USAに移る見通しで、当面の間「Hammer」もEVEによって継続販売される予定となっている。
Tharasの技術には、FPGAベースのEVEのソリューションには無かった「高速コンパイル」、「全ノード観測」といった特徴があり、EVEは将来的に、これら獲得した技術を従来ソリューションに融合させた新製品の開発を目指していくという。
※EVE社
http://www.eve-team.com
※Tharas社
http://www.tharas.com
