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2007.03.22
2007年3月19日、WindowsベースのPCBおよびFPGA設計環境を手掛ける、豪アルティウム リミテッド社は、同社製品「Altium Designer」のハイスピード・デザイン機能を拡充した事を発表した。
プレスリリース：http://www.altium.com/files/corp/media/pdfs/20070319AltiumDesignerDemystifiesHigh-speedDesignPR_JP.pdf
Altiumによると、今回「Altiumu Designer」に新機能となるインタラクティブな配線長チューニング機能を追加し、配線長のチューニングおよび管理の効率化を実現。また、PCBレイヤのナビゲーション機能が強化されたほか、ポリゴン領域フィル配置モードが追加されポリゴンの配置・編集がより簡素化された。
これらの機能拡充は、いずれも最新のFPGAを搭載する高速・高密度ボード設計をより効率的に行うためのもので、「Altiumu Designer 6」のユーザーはAltiumのWebサイトから無料で新機能をアップデートする事ができるという。
※「Altiumu Designer」に関する詳細は、アルティウムジャパン株式会社にお問い合わせ下さい。
http://www.altium.com/Home
2007.03.21
2007年3月20日、歩留まりの向上に向けたテスト設計ツールを手掛ける米LogicVision社は、株式会社ノアが同社製品の販売代理店となった事を発表した。
プレスリリース：http://www.logicvision.com/News_Events/Press_Release_280.htm（英文）
株式会社ノアは、半導体製造装置の販売と各種半導体解析サービスを手掛けるベンチャー企業で、設立は2001年、本社は渋谷区恵比寿に置き、現在社員65名を抱えている。
LogicVisionは、独自のテスト技術を核とした各種歩留まり向上ソリューションを提供しており、製品としては、メモリ、カスタムロジック、I/Oインタフェースなどをターゲットとするテスト設計ツール「ETMemory」、「ETLogic」、「ETSerdes」、故障診断用ツール「diagnosis」、「ETProduction」、故障診断装置「Validator」など多数のラインナップがある。
今回、LogicVisionは、日本でのビジネス拡大に向けて既存のLogicVision Japanの販売体制を補う形でノアと代理店契約を締結。半導体装置分野で培ってきたノアの販売力に期待を寄せている。
※LogicVision社
http://www.logicvision.com
※株式会社ノア
http://www.noah-corp.com
2007.03.20
2007年3月19日、アルテラは、業界初となる65nm低コストFPGA 「Cyclone IIIファミリ」を出荷開始したことを発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-cycloneiii.html
「Cyclone III」は、低コストの量産向けFPGAとしては業界初となる65nmプロセスを使用した製品で、90nmプロセス製品である「Cyclone II」と比較すると、ロジック数は最大1.7倍の12万個、メモリは最大3.5倍の4Mビット、DSP向け乗算器は最大2倍の288個。ロジック・エレメント当たりのコストは20％、消費電力は50％も抑えられ、その適用範囲を大きく拡大する製品仕様となっている。
TSMCの65nmローパワー・プロセスの利用によって、競合製品よりも75％も低い消費電力（XilinxのSpartan3は90nm製品）とチップ単価4ドルから（50万個購入時の米国価格）という低コストを実現している「Cyclone III」は、現在既に250社以上の早期アクセス顧客が採用。その低電力性、多機能性、低コスト性から、従来よりも幅広い用途・分野で活用されており、H264エンコーダなら20ドル以下、HDビデオ・アップスケーリングなら5ドル以下で製造可能。ワイヤレス、ソフトウェア無線といったアプリケーションにも対応できるほか、1080pフルHDTVの性能用件を満たす事も可能だという。
尚、「Cyclone IIIファミリ」8種類の製品のうち現在ミドルクラス製品の「EP3C25」が出荷中で、量産デバイスは今年8月から出荷開始の予定。その後、年末までに全ての「Cyclone IIIファミリ」製品が出荷される計画となっている。チップ単価は最も低コストな「EP3C5E144C8」デバイスで4ドルから。（50万個購入時の米国内販売価格）その他、LE数25Kの「Cyclone III」を搭載した「スタータ開発キット（FPGAボード）」がプロモーション価格￥19000で販売されている。
※「Cyclone IIIファミリ」に関する詳細は、日本アルテラ株式会社にお問い合わせ下さい。
http://www.altera.co.jp
2007.03.19
2007年3月14日、マグマは、台湾のSoCデザインサービスファウンドリーGlobal Unichip社が、同社のフィジカル・ベリフィケーションツール「Quartz DRC Litho」を用いて65nmデザインをテープアウトしたことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2007031401.htm
マグマの「Quartz DRC Litho」は、精度の高さと分散処理による高速性がウリの「Quartz DRC」にリソグラフィ・チェック機能を拡張した、DFM考慮のフィジカル・ベリフィケーションツールでホットスポットの特定、検証時間の短縮に効果を発揮する。
発表によるとGlobal Unichipは、台湾の設計会社としては初となる65ナノメータ・デザインのホットスポット特定に、マグマの「Quartz DRC Litho」を適用しテープアウトに成功した。
同社は、既にマグマのICインプリメンテーション・システムと「Sign-off in the Loop」テクノロジを利用して、数件の90nmデザインをテープアウトした実績があり、歩留まり向上とTAT短縮を実現している。
※「Quartz DRC Litho」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※Global Unichip社
http://www.unichip.com.tw
2007.03.15
2007年3月14日、シーケンシャル等価性検証ツール「SLEC」を手掛ける、米Calypto Design Systems社は、プロセッサーベンダーの大手米AMD社が社内の設計フローに同社の等価性検証ツール「SLEC」を採用した事を発表した。
AMDは最先端プロセッサのパフォーマンス検証と電力最適化の検証にCalyptの「SLEC」を採用。リタイミングやクロック・ゲーティングなど最適化したRTLと最適化前のRTLとの機能等価性の確認に適用した。
「SLEC」は、異なる2つのコードの機能等価性をチェックする事が可能で、クロック・ゲーティングにも対応可能な点が大きな特徴の一つ。これにより、クロック・ゲーティング前後のコーナーケス・バグを容易に検出できるようになり、回路の品質アップと検証・デバッグ工数の削減を同時に実現する事ができる。
また、「SLEC」は動作合成前後の各種CモデルとRTLの等価性チェックにも対応しているほか、Cと手設計のRTLの機能等価性を検証する事も可能で、そのために必要なCモデルのコーディングや検証テクニックなど、ESL手法にも適用可能な独自の方法論を提唱している。
※「SLEC」に関する詳細は、カリプト・デザイン・システムズ株式会社にお問い合わせ下さい。
http://www.calypto.com
※AMD社
http://www.amd.com/jp-ja/
2007.03.14
2007年3月12日、デザインのデバッグにフォーカスしたソリューションを提供する米Novas Software社は、デバッグ効率化ツール「Siloti」のアドオン・モジュール「Replay」をリリースした。
プレスリリース：http://www.novas.com/.docs/_sid/ea4328820ff7ff55cddf337c5a84c1dd/rid/10148/pg/10328（英文）
Novasによると新しい「Replay」モジュールは、タイミング・エラーのデバッグを効率化するための「Siloti」用オプション機能で、シミュレーションでタイミング・エラーが検出された際に適用すると、自動的に信号のダンプをエラー解析に必要なものだけに制限してくれるというもの。
これにより、時間のかかるゲートレベル・シミュレーションを短縮し、タイミング・エラーの正確かつ効率的なデバッグを実現すできるという。
この「Replay」モジュールは、「Siloti SimVE」のオプション機能として提供され、年間ライセンスは米国販売価格で15000ドル。「Siloti SimVE」は25000ドルからとなっている。
※関連ニュース：
米EDN誌の「2006 INNOVATION AWARDS」のオンライン投票が始まる?話題のEDAツール7製品がノミネート
https://www.eda-express.com/news/?m=p&idno=866
※「Siloti」ほかNovas社製品に関する詳細は、国内販売代理店ノバフロー株式会社にお問い合わせ下さい。
http://www.novaflow.co.jp
※Novas社
http://www.novas.com
2007.03.13
2007年3月12日、検証コンサルティングおよび検証系EDAツールを手掛ける、米Certess社は、EDAベンダとしての活動計画を亜発表した。
プレスリリース：http://www.certess.com/docs/CertessPressReleaseMarch2007.pdf（英文）
Certessは、2003年に設立された会社で現在社員は18名。（2007年1末時点の情報）本社はカリフォルニア州キャンプベルに置き、フランスにもR&D拠点を持っている。
同社は元々検証に関するコンサルティングサービスを中心に活動していた会社で、未だ詳細は明らかにされていないが、最初のEDA製品となる「Certitude」は顧客の製品開発プロジェクトを通じて社内開発されたもので、「ミューテーション解析」と呼ばれるソフトウェアのテスト手法を用いて検証環境の信頼性を評価する事が可能。既に多数のASIC検証で利用された実績を持っている。
※関連ニュース：
【EDSFレポート】あなたの検証環境は信頼できますか？HDラボが新たに検証系EDAベンダ「Certess社」の製品を販売
https://www.eda-express.com/news/?m=p&idno=848
同社のボードメンバー3名はいずれもEDA業界で錚々たる経歴を持つ人物で、CEOのMichel Courtoy氏はインテルからケイデンスに移りレイアウト検証ツールのマーケティングを担当。その後、Quickturn Design Systems、Osprey Design Systems、Aptix Corporation、Frequency Technology、とEDAベンダの役員を歴任。ケイデンスに買収されたSilicon Perspectiveの副社長も勤め、Certesに加わる直前まではケイデンスの副社長だった。
チェアマンのJacques Benkoski氏は、コンピュータ工学の専門化で現在はUS Venture Partnersに所属し、動作合成ツールのSynfora社の役員も兼務。これまでST Microelectronics、Epic、Synopsys、EDA Consortiumの役員を歴任し、2004年にSynopsysに買収されたMonterey Design SystemsのCEOも勤めている。
もう一人のボードメンバーGiuseppe Zocco氏は、Certes社に投資しているベンチャーキャピタルIndex Ventures社のボードメンバーでもあり、現在はConexant、Telegent Systems、Artimi、Jalunaと複数企業の役員を兼務。過去にマッキンゼーのコンサルタントを5年間務めた経験も持っている。
Certessによると、同社の本格的なツール販売は今年のDAC以降から開始する予定で、そのツールの詳細は4月にフランスで開催されるDATEおよびDACにて明らかにされる予定。ちなみに日本国内では、株式会社エッチ・ディー・ラボが代理店として同社製品を扱う予定となっている。
※Certes社
http://www.certess.com
※株式会社エッチ・ディー・ラボ
http://www.hdlab.co.jp
2007.03.13
2007年3月12日、DFM分野での成長が注目されている新興EDAベンダ米Blaze DFMは、資金調達の第2ラウンドで1000万ドル（約12億円）の追加資金を確保した事を発表した。
プレスリリース：http://www.blaze-dfm.com/news/Press_releases/release12.html（英文）
今回BlazeDFMに出資したのは、1stラウンドでも投資したLightspeed Venture Partnersと新たに投資に加わったEl Dorado VenturesとMobius Venture Capitalの計3社。新たに出資したVC2社は、BlazeDFMが吸収合併したAprio Technologiesにも出資していた。
BlazeDFMは、ゲート長の最適化によってリーク電流を削減する「Blaze MO」、CMPルールに最適なダミーフィル挿入を行う「Blaze IF」の2製品によって、短期間でDFM市場での確固たる地位を築き上げる事に成功。更に旧Aprio社のOPCソリューションを取り込む事で、そのDFMソリューションの幅を広げようとしている。
ここ最近、第2ラウンドで1000万ドルもの資金調達を実現したEDAベンチャーは無く、今回の出資はベンチャーキャピタルが同社の実績と将来性を高く評価した結果と言える。
尚、Blaze DFM社の製品は、国内では伊藤忠テクノソリューションズが代理店として取り扱う予定となっている。
※関連ニュース：
米BlazeDFM社が米Aprio Technologies社を吸収合併?DFMソリューションを更に強化
https://www.eda-express.com/news/?m=p&idno=882
【EDSFレポート】CTCが話題のDFM系EDAベンダ「Blaze DFM」の製品を参考出品?間もなく代理店契約の見通し
https://www.eda-express.com/news/?m=p&idno=845
※Blaze DFM社
http://www.blaze-dfm.com
※伊藤忠テクノソリューションズ株式会社
http://www.ctc-g.co.jp
2007.03.12
2007年3月8日、ベルギーの研究機関IMECは、2007年から2011年に渡るフランダース州政府との新たな協定に合意した事を発表した。
プレスリリース：http://www.imec.be/wwwinter/mediacenter/en/beheer_2006.shtml（英文）
IMECはベルギーに本拠を置く独立した研究機関として、ベルギー・フランダース州政府とのフレーム協定の下、研究開発に向けた助成金を受けており、その額は2006年実績で年間約3500万ユーロ（約54億円）。今年が契約更新の年となっていた。
発表によると、IMECはこれまでの活動成果が高く評価され、フランダース州政府と2011年までの新たな5年間のフレーム協定に合意。その協定の一部として、昨年よりも11％UPの1年間約3890万ユーロ（約60億円）の補助金を受ける事になった。IMECはこの他にも別の補助金を受ける予定があり、それらを含めた年間の補助金総額は昨年比20％UPの4327万ユーロ（約66.8億円）に達する。
IMECの研究活動は、これまでサブ45nm世代のLSI製造技術がその中心となっていたが、昨年、研究開発活動をより多くの専門領域へと拡大していく戦略を発表。システムの機能向上を目指した（トランジスタ技術とは別の）アプリケーションに特化した新たな技術開発にフォーカスしつつある。尚、IMECの従業員数は昨年時点で1489名。今年は更に100名の増員を予定しているという。
※IMEC
http://www.imec.be
2007.03.12
2007年3月9日、シノプシスとTSMCは、TSMCの90nmおよび65nmプロセス・テクノロジで、シノプシスの「CCS（Composite Current Source）モデル」が使用可能になったことを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070306.html
シノプシスの「CCSモデル」は、精度の高さが特徴の電流ベースでモデル化されたタイミング、シグナルインテグリティ、パワーのモデルで、その精度は同社の高精度回路シミュレータ「HSPICE」による解析結果の誤差2%以内。業界初のオープンソース・モデルとして提供されている。
発表によるとシノプシスとTSMCは、協力してTSMC90/65nmプロセス向けのCCSベースのスタンダードセル・ライブラリ・モデルのキャラクタライズとその正当性の実証を実施。CCSベースのライブラリ・モデルがTSMCのパフォーマンスおよび低消費電力の要件を満たしたため、シノプシスのDesignWareライブラリの一部として提供する事にした。
尚、シノプシスの「CCSモデル」は、TSMC以外にもARM社、Virage Logic社、Library Technologies社などによってサポートされている。
※関連ニュース：
ARMのスタンダードセル・ライブラリがシノプシスのCCSノイズモデルをサポート
https://www.eda-express.com/news/?m=p&idno=682
※TSMCの90/65nmプロセス向けCCSベースライブラリに関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※TSMC社
http://www.tsmc.com
2007.03.10
2007年3月6日、アナログ／RFおよびミックスシグナル設計向けの解析ツールを手掛ける、米Berkeley Design Automation社は、ワイヤレス通信チップの大手米Atheros Communications社が、同社の回路シミュレータ「Analog FastSPICE」を採用したことを発表した。
プレスリリース：http://www.berkeley-da.com/news/news_pr/news01_pr_2007_03_06.html（英文）
Berkeleyの「Analog FastSPICE」は、現在のナノメータスケールの先端回路の解析を目的に開発された回路シミュレータで、一昔前の回路シミュレータとはそのターゲットが異なり、より高精度なDC解析/PSS解析を通常の5?10倍に当たるパフォーマンスで処理する事が出来る。
Atherosは、Mhz?Ghzに渡る周波数で動作する自社の携帯およびワイヤレス向けチップセット「XSPAN」と「ROCm」内部のトランシーバ回路のシミュレーションにBerkeleyの「Analog FastSPICE」を適用。これまで数日かけて行っていたシミュレーションをその数分の1に短縮することができた。
Berkeleyによると「Analog FastSPICE」はトランシーバ回路の他に、高速I/Oやパワーレギュレータ、sigma-delta ADC、メモリ・インタフェース、multi-GHz PLL/DLLなどにおいてもその高精度かつ高速なシミュレーション能力が証明されているという。
※関連ニュース：
米EDN誌の「2006 INNOVATION AWARDS」のオンライン投票が始まる?話題のEDAツール7製品がノミネート
https://www.eda-express.com/news/?m=p&idno=866
NTTがアナログ/RF向け解析ツールの米Berkeley Design Automation社に出資?松下電器に続き国内2社目
https://www.eda-express.com/news/?m=p&idno=821
米Berkeley Design Automation社が日本法人を設立?日本顧客のニーズに応え直販及び技術サポート体制を確立
https://www.eda-express.com/news/?m=p&idno=837
※「Analog FastSPICE」に関する詳細は、バークレー・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.berkeley-da.com
※Atheros Communications社
http://www.atheros.com
2007.03.09
2007年3月8日、シノプシスは、富士通株式会社が、同社の65nm ASICならびにCOT設計フローのタイミング・サインオフ・ソリューションとして、シノプシスの「PrimeTime」ならびに「Star-RCXT」を標準ツールとして採用したことを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070307.html
シノプシスのスタティックタイミング解析ツール「PrimeTime」と高精度RC抽出ツール「Star-RCXT」は、いずれも業界のデファクトツールとして多数の企業に導入されており、富士通も?90nmデザインの社内標準ツールとして長年利用してきた経緯がある。今回、富士通はその実績もふまえ、65nmデザインにもツールの適用を拡張していく事を決定した。
※「PrimeTime」、「Star-RCXT」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp/
※富士通株式会社
http://jp.fujitsu.com/
2007.03.09
2007年3月8日、メンター・グラフィックス社は、WindowsベースのPCB設計ソリューション「PADS」の最新バージョン「PADS2007」のリリースを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/070308.html
メンターによると、今回のバージョンアップでは、RFおよび高周波回路設計を高度に自動化させる「RF拡張編集機能」や設計工程の初期段階で基板製造用チェックする「DFF機能」を追加。これにより、RF回路およびEMI用のビア・シールドを自動で作成する事が可能となるほか、RF部品の作成/編集作業も軽減可能。その他にもレイアウト機能、ECO機能、SI解析/シミュレーション機能など細かな機能強化を多数実現しており、ユーザーニこれまで以上の設計生産性と設計品質を提供する事ができるという。
※「PADS2007」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp/news/2007/070308.html
2007.03.09
2007年3月8日、半導体装置メーカーの大手であるオランダのASML社は、最先端のOPCソリューションを提供する米Brion Technologies社の買収を完了した事を発表した。
プレスリリース：http://www.asml.co.jp/asmldotcom/show.do?ctx=10951&rid=29775
今回の買収は、昨年12月に発表された通りの内容で実行され、ASMLは2億7000万米ドルのキャッシュを支払う事でBrionを子会社化。Brionの業務はこれまで通り継続され、CEOのEric Chen氏もそのままの役職で事業を進めていく。
※関連ニュース：
ASML、Brion Technologiesを2億7000万ドルで買収?Brionの事業は引き続き継続
https://www.eda-express.com/news/?m=p&idno=790
米BrionとTOOL、両社製品の統合によってDFMソリューションを強化?大規模データの表示、リソグラフィ検証、編集をシームレスに実現
https://www.eda-express.com/news/?m=p&idno=826
※ASML社
http://www.asml.co.jp
※Brion Technologies社
http://www.brion.com
2007.03.09
2007年3月8日、EDA関連の標準化推進機関米Si2のLPC(Low Power Coalition)は、新たに5社がLPCに加わり企業メンバーが計17社になった事を発表した。
LowPowerフォーマット「CPF」の標準化を進めるLPCに新たに加わったのは、AMD、ARM、Freescale、IBM、そしてEDAベンダの Golden Gate Technologyで、AMDのエンジニアリング・マネージャーGill Watt氏がLPCのチェアマンに就任したという。
尚、LPCは先日 「CPF1.0」仕様を公開したばかりであるが、同日、対抗フォーマットの「UPF」陣営の中心となるマグマが、申請中の特許にCPFが触れる可能性が有る事を主張しはじめ、一気に混迷の様相を呈してきている。
※関連ニュース：
米Si2が標準化を進めているLowPowerフォーマット「CPF 1.0」仕様を公開
https://www.eda-express.com/news/?m=p&idno=893
Accellera、Unified Power Format (UPF)バージョン1.0仕様を公開?ケイデンスを除く上位3社が参画
https://www.eda-express.com/news/?m=p&idno=889
※Si2 LPC(Low Power Coalition）
http://www.si2.org/?page=751
2007.03.08
2007年3月7日、マグマは、業界初となる高速パラレルSPICEシミュレーション機能「FineSim Pro Parallel Manager」のリリースを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2007030601.htm
「FineSim Pro Parallel Manager」は、マグマ独自の「Native Parallel Technology」に構築された、SPICEシミュレータ「FineSim Pro」のオプション機能で、超大規模かつ複雑なミックスド・シグナルSoCの検証を実現できる。
数社の顧客が「FineSim Pro Parallel Manager」のテストを行ったところ、他社製品ではシミュレーション不可能であった超大規模デザインのシミュレーションに成功。そのスピードは圧倒的で、市販の高速SPICEシミュレータとは桁違いの速さを示したという。
※「FineSim Pro Parallel Manager」は、SPICEシミュレータ「FineSim Pro」と共に既にリリース中。製品に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※FineSim関連ニュース：
台湾Faraday社、マグマの回路シミュレータ「FineSim SPICE」を採用?1ヶ月要した回路シミュレーションを1日に短縮
https://www.eda-express.com/news/?m=p&idno=827
プログラマブル・デバイスのベンチャー米SiliconBlueがマグマの回路シミュレータ「FineSim Pro」を採用
https://www.eda-express.com/news/?m=p&idno=763
2007.03.07
2007年3月5日、EDA関連の標準化推進機関米Si2のLPC(Low Power Coalition)は、標準化活動を進めているLowPowerフォーマット「CPF 1.0」の仕様を公開した。
※Si2：Silicon Integration Initiative
※CPF：Common Power Format
プレスリリース：http://www.si2.org/?page=817（英文）
発表によると、「CPF1.0」は3月4日をもって特許申請に関連した法的確認期間が終了。それを受けて晴れて仕様の公開を行った。現在、下記URLより「CPF1.0」をダウンロードすることができる。
http://www.si2.org/?page=811
「CPF」は元々ケイデンスを中心とする「Power Forward Initiative」によって仕様策定が進められていたが、昨年末にその資産（ソースコード）はSi2のLPCに寄贈され、現在LPCの手によってその標準化活動が継続されている。
「CPF」の対抗馬となる、Accelleraのもう一つのフォーマット「UPF（Unified Power Format)」も、つい先日仕様が公開したばかりで、両フォーマットの統合化という噂も出てきているが、今のところ対抗姿勢は崩れていない。
※関連ニュース：
Accellera、Unified Power Format (UPF)バージョン1.0仕様を公開?ケイデンスを除く上位3社が参画
https://www.eda-express.com/news/?m=p&idno=889
ちなみに現在Si2のLPCのメンバー企業は以下の通り。
Advanced Micro Devices
Apache Design Solutions
ArchPro Design Automation Inc.
ARM
Atrenta
Azuro Inc
Cadence Design Systems
ChipVision Design Systems AG
Freescale Semiconductor
Golden Gate Technology
IBM Corporation
Intel Corporation
LSI Logic
NXP Semiconductors
Sequence Design Inc.
STMicroelectronics
Virage Logic
※Silicon Integration Initiative
http://www.si2.org
2007.03.07
2007年3月6日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、ネットワークオンチップ（NoC）のベンチマークに関する新たなイニシアティブを立ち上げた事を発表した。
同組織は、将来的にバスに変わる接続手段として普及が見込まれている「NoC」のベンチマーク手法の確立と、そのために必要なベンチマーク環境の構築を目指すもので、既に公開されているホワイトペーパーにはその重要性と技術的アウトラインが書かれている。
このホワイトパーパーは、NoCに関する研究を進めている下記の大学の協力の下にまとめられており、今後は、ベンチマーク環境の構築に向けてベンチマーク・フレームワークやベンチマーク・プログラムのインタフェース構文の定義といった詳細なベンチマーク方法に関する具体的な内容が、レポートに盛り込まれていく予定だという。
University of British Columbia
Carnegie Melon University
Royal Institute of Technology
Tampere University of Technology
Washington State University
※NoC WhitePaperダウンロードURL：
http://www.ocpip.org/socket/whitepapers/NoC-Benchmarks-WhitePaper-15.pdf
※OCP-IP：
http://www.ocpip.org
2007.03.07
2007年3月5日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、マルチ言語対応の論理シミュレータ「Riviera」の64ビット版をリリースした。
プレスリリース：http://www.aldec.com/news/news_03_05_2007.htm（英文）
「Riviera」は、Verilog、VHDL、SystemC、SystemVerilogに対応する論理シミュレータで性能は大手製品以上、価格は半分以下というのがセールストーク。実際に、低価格ながら高速･高精度なシミュレーションを実現できるツールとして、大手デザインセンターなどでも重宝されている。
今回Aldecは、顧客からのリクエストに応じる形で64ビットデザインのシミュレーションをサポート。その他にも最新バージョンの「Riviera 2007.02」では、RTLおよびゲートレベルシミュレーションの高速化（1.5?2倍）やカバレッジ（VHDL/Verilog）、PSLアサーション・サポート（VHDL/Verilogブロック）、グラフィカルなデバッグツールなど機能追加も施されているという。
尚、製品は既に出荷が開始されており、無償評価版のダウンロードサービスも行われている。日本国内では、ソリトンシステムズ株式会社が代理店として販売及び技術サポートを行っている。
※「Riviera」64ビット版に関する詳細は、ソリトンシステムズ株式会社までお問い合わせ下さい。
http://www.soliton.co.jp/products/riviera/index.html
※Aldec社
http://www.aldec.jp
2007.03.06
2007年3月5日、シノプシスは、SystemVerilogベースの検証手法「VMMメソドロジ」を拡張する3つの新たなソリューションを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070305.html
関連Q&A：http://www.synopsys.co.jp/pressrelease/2007/20070305qa.html
今回シノプシスが新たに開発したのは、「VMM Planner」、「VMM Application」、「VMM Automation」という3つのコンポーネントで、これらを利用する事で設計者は、VMM（Verification Methodology Manual）に基づいた機能検証の生産性を上げる事ができる。
「VMM Planner」は、これまで人手を中心に別プロセスで進められていた検証プランの作成やその管理作業をシステマティックに行う事ができるツールで、実行可能な検証プランをツールで作成できるほか、検証プランと実際の検証作業を連動させながら、順次検証結果をフィードバックさせ検証結果の予測性を高める事が可能。その場しのぎとなりがちな検証プランに一貫性を持たせ、明確な指標によって検証の進捗状況を把握することができるようになる。
「VMM Application」は、テストベンチの開発工数を削減するためのコンポーネントで、VMMで定義されている「VMM Standard Library」をベースとした言わばテストベンチ開発用の部品。大きく下記5種類のコンポーネントが用意されている。
◆Register Abstraction Layer:
レジスタの検証用のコンポーネント。自動テストパターン生成を迅速かつ容易に管理できる。
◆Hardware Abstraction Layer:
シミュレータ、アクセラレータ/エミュレータなど使用する検証環境向けのVMMテストベンチを作成するためのコンポーネント。
◆Memory Allocation Manager:メモリ・サブシステムの検証用コンポーネント。
◆Data Stream Scoreboard:
データストリームのセルフチェッキング用スコアボードを作成するためのコンポーネント。
◆Reusable Environment Composition:
ブロックレベルの検証環境をシステムレベル検証へ再利用するためのラッパー作成用コンポーネント。
「VMM Automation」は、検証用の自動化ツールや自動化のための機能の集合体で、構築した検証環境がVMMに則ったものかどうかその運用性をチェックする「VMM Checker」、VMMベースのテストベンチとSystemCベースのリファレンス・モデルを接続するインターフェイス「VMM- SystemC TLI」が既に用意されており、今後GUI作成用の機能やデバッグ用の機能も追加される予定となっている。
シノプシスによると、これら新たに用意された機能の全ては、論理シミュレータ「VCS」ならびにテストベンチ生成自動化ツール「Pioneer-NTB」の追加機能としてツールユーザーに無償提供される予定で、現在「VMM Automation」の一部機能以外は既にベータリリースされている。
聞くところによると、ワールドワイドで約20社近くが今回発表されたVMM拡張機能の使用を開始しており、中には「VMM Application」の「Register Abstraction Layer」を用いただけで、従来手法よりも検証期間を約2ヶ月短縮できた（米Cypress Semiconductor社）という実例も出てきているという。
尚、日本国内においてもSystemVerilog及びVMMユーザは増加傾向にあり、シノプシスが定期開催していた「SystemVerilog」セミナー（内容的には殆どトレーニング）には、この1年間で1500人もの設計者が参加。単一の環境でSystemVerilogを用いた検証を実行できる点、VMMとの親和性など「VCS」の評判は上々だと聞いた。
※発表された新機能に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2007.03.06
2007年3月6日、メンター・グラフィックスは、同社のミックスシグナル検証プラットフォーム「ADVance MS (ADMS)」を使用した2つのユーザー成功事例を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/070306.html
「ADMS」は、SPICEシミュレータ「Eldo」と論理シミュレータ「ModelSim」がシングルカーネル化された、ミックスシグナル検証のための統合プラットフォームで、Fast-SPICEシミュレータ「ADiT」や次世代検証環境「Questa」といった最新のシミュレーションツールも統合されている。
メンターによると、半導体ファウンドリの台湾UMC社は、130nmミックスシグナル・プロセスを使ったミックスシグナル・トランシーバ・チップ全体のリファレンス設計を「ADMS」を用いて検証することに成功。
メンターの協力によって実現した新たなミックスシグナル・チップの検証手法は、今年のDACからデモを開始し自社のミックスシグナル分野の顧客にアピールしていくとしている。
また、STMicroelectronics社は、携帯端末部門において低消費電力ワイヤレス・アプリケーションのトランジスタレベル・シミュレーションに「ADMS」に含まれているFast-SPICEシミュレータ「ADiT」を使用。従来のFast-SPICEでは困難なシミュレーションをほぼデフォルト設定のままで収束させたという。
※「ADVance MS (ADMS)」および発表された事例に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2007.03.05
2007年3月1日、設計言語などEDA関連の各種標準フォーマットの仕様策定及び推進団体である、米Accelleraは、Unified Power Format（UPF）のバージョン1.0を標準仕様として承認。その仕様を公開した。
ダウンロードページ：http://www.accellera.org/apps/group_public/documents.php?wg_abbrev=upf
UPFは、低消費電力化設計のための制約フォーマットとしてAccelleraが仕様策定を進めている新たなフォーマットで、タイミング制約におけるSDCフォーマットのような種類のもの。ツールや環境に依存する事無く設計に利用できるようフォーマットの共通化が求められているが、既にケイデンスを中心に策定された同種のフォーマット「CPF（Common Power Format）」が存在しており、2つのフォーマットによって業界の動きは大きく2分されている。
今回バージョン1.0仕様が公開された「UPF」は、シノプシス、メンター・グラフィックス、マグマ・デザイン・オートメーション、アトレンタのEDAベンダ4社の技術資産を中心に、昨年9月のキックオフから数えて約5ヶ月という短期間でまとめ上げられたもので、メンバーのマグマが早速「UPF1.0」をサポートしたツールをリリースしている。
※関連ニュース：
マグマ、低消費電力化を促進する2つの新製品をリリース?ナノメータICで最大25パーセント消費電力を削減
https://www.eda-express.com/news/?m=p&idno=886
仕様の中身以上に、標準化に向けての動向が注目される「UFP」であるが、対抗フォーマットの「CPF」と仕様を統合するといった動きも出始めてきているという情報もある。
尚、「CPF」はケイデンスを中心に一足早く仕様が策定され、現在「Si2（Silicon Integration Initiative）」に標準化作業が委ねられている。（ケイデンスは今年1月に検証環境のCPFサポートを発表）
※関連ニュース：
【EDSFレポート】ケイデンスの各ツールがLowPower設計フォーマット「CPF」に早くも対応?Incisiveによる機能検証も可能にhttps://www.eda-express.com/news/?m=p&idno=844
※Accellera
http://www.accellera.org
※Si2
http://www.si2.org
2007.03.05
2007年2月9日、ハンガリーDesignSoft社製の回路シミュレータ「TINA」の解説書?電子回路シミュレータTINA７で見てわかるデジタル回路の「しくみ」と「基本」?が技術評論社から出版された。
書籍紹介ページ：http://www.gihyo.co.jp/books/syoseki.php/978-4-7741-3030-9
発売された同書籍は、回路シミュレータ「TINA」のデジタル、ミックス回路のシミュレーション機能に焦点を当て、デジタル回路の基本原理を説明した本で、すぐに利用できる無償の「TINA7」日本語版（機能制限あり）や演習用のサンプル回路コード等がCD-ROMで付属している。
「TINA」は、TI社のアナログデバイスの標準シミュレータとして利用される実績と機能を持つ高水準な回路シミュレータで、回路図入力、Spice3F5/XSpiceをベースにした回路シミュレーション、PCB自動配置配線の3つの機能を統合。その低コスト性から大学などの教育機関でも世界的に利用されている。
今回出版された解説書では、「TINA7」の持つデジタル機能「PICシミュレーション」、「VHDLシミュレーション」については触れられていないが、将来的には続編としてそれら内容を盛り込んだ解説書が出版される計画。尚、同シリーズの「アナログ編」は既に6月の出版が決定しているという。
ちなみに書籍の価格は、2380円＋税（B5版 271ページ）。同書の主題となっている回路シミュレータ「TINA」はインターリンク社が昨年6月より代理店として販売している。
※「TINA」に関する詳細は、インターリンク社にお問い合わせ下さい。
http://www.ilink.co.jp
※DesignSoft社
http://www.designsoftware.com
2007.03.03
2007年2月22日、フォーマル検証ツールを手掛ける米Averant社は、北米およびアジア市場における販売チャネルの拡大を発表した。
プレスリリース：http://www.averant.com/news-tets1.html（英文）
Averantによると、同社のフラッグシップ製品である「Solidify」は既に日本市場で多くの販売実績を残しており、今回、日本に続く市場開拓に向けて、米Saphirus社およびインドのCMR Design Automation社と販売代理店契約を結んだ。
Saphirus社、CMR社の両社は、共に検証及びEDAツールに関する専門知識を持っており、Saphirus社はシリコンバレーに、CMR社はインドのニューデリー、バンガロールの他にシンガポールにも営業・サポート拠点を構えている。特にCMR社は豊富なEDAツールの販売実績を持ち、現在、Denalisoft、Fishtail、Novas、図研、SiliconCanvas、TenisonEDA、Radix、Eagleware-ElanixといったEDAベンダの製品をインド代理店として販売・サポートしている。
市場におけるフォーマル検証ニーズは増加傾向にあると言われており、今回のAverantの動きは、そうした市場動向を踏まえた「攻めの戦略」として見る事ができる。
ちなみに、日本国内では同社製品は株式会社ガイア・システム・ソリューションが代理店として販売している。
※Averant社
http://www.averant.com
※CMR社
http://www.cmrda.com/contactus.html
※株式会社ガイア・システム・ソリューション
http://www.gaiaweb.co.jp/index.html
2007.03.03
2007年3月1日、仮想プロトタイピング向けのソリューションを手掛ける米Carbon Design Systems社は、自社の仮想ハードモデルがコーウェア社のESL環境で利用可能になった事を発表した。
プレスリリース：http://www.carbondesignsystems.com/corpsite/company/index.html（英文）
Carbonによると、今回コーウェアのESL環境「Platform Architect」とのプラグ アンド プレイを実現したのは、「SOC-VSP」によってRTLから生成されるサイクル精度の各種ハードウェアモデルで、両社共通の顧客は、それらカーボンのモデルをドラッグ アンド ドロップでコーウェアの環境に取り込み、システムの仮想検証に役立てる事ができるようになる。
このプラグ アンド プレイ機能は、コーウェアが開発し無償公開しているSCML（SystemC Modeling Library）を利用する事で実現されたもので、今年1月には、Carbonの競合に当たる英Tenison Design Automation社も同じ手法で自社モデルのコーウェア環境対応を発表している。
コーウェアのSCMLは、元々コーウェア・ユーザに向けて用意されたものであったが、昨年7月にオープンソースとして公開された事もあり、今回のCarbon社のようにEDAベンダが活用するケースも出始めてきている。これは、SystemCベースのESLソリューションにおけるコーウェアのシェアの大きさを表していると言っても過言では無い。
※「SOC-VSP」に関する詳細は、カーボン・デザイン・システムズ・ジャパン株式会社にお問い合わせ下さい。
http://www.carbondesignsystems.co.jp
※「Platform Architect」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
2007.03.02
2007年3月1日、マグマは、ナノメータ設計における低消費電力化を実現する2種類の新製品「Talus Power」および「Quartz Rail」のリリースを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2007022801.htm
発表によると「Talus Power」は、自動的に消費電力の最適化を行うデザイン実装のためのツールで、クロックツリー・パワーの最適化を中心にMTCMOSスィッチのセル挿入、電力配分の最適化など、最先端のパワー最適化、パワー・マネジメント技術を提供。また、独自の「Gas Station methodology」によって、マルチ電圧システムの複雑なフロアプラン処理を簡易化することも可能で、設計の低消費電力化を合わせてTAT短縮にも大きく貢献する。
もう一方の「Quartz Rail」は、パワー・インテグリティ・サインオフを実現する解析ツールで、ツール内にSPICEエンジンを内蔵。ダイナミックIRドロップ解析、電圧降下による遅延解析、サーマル解析、レール・ワイヤとvia上のエレクトロマイグレーション解析など、各種パワー解析を高速・高精度に実行する事ができる。
マグマによると、これら両製品をテストした結果、25万ゲート、350MHz、90nmのコンシューマ・エレクトロニクス・デザインでクロックツリー・パワーを150mwから80mwへ、全体のパワーを435mwから301mwまで削減することに成功。「Quartz Rail」による解析結果は、パワー解析でSPICEの5％内、ダイナミックIRドロップ解析でSPICEの12％以内という結果を示したという。
尚、「Talus Power」、「Quartz Rail」共に既に製品の出荷は開始されており、いづれの製品もAccelleraの低消費電力設計向けの仕様フォーマット「UPF（Unified Power Format）」をサポートしている。
※「Talus Power」、「Quartz Rail」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
2007.03.01
2007年2月22日、業界標準ツール「SpyGlass」をはじめとしたRTL解析ソリューションを手掛ける、米Atrenta社は、新たにデザイン解析技術に関する5つの米国特許を取得したと発表した。
プレスリリース：http://www.atrenta.com/Links/Company_Atrenta_News_Details.aspx?strNAID=NA00000054（英文）
Atrentaによると取得した特許は全てRTL解析に関するもので、その内容は以下の通り。これら特許技術はRTL段階でのデザイン解析ソリューションを更に拡充するもので、時間的・費用的設計コストの削減に貢献するという。
■US patent 6.876.934「Method for Determining Fault Coverage from RTL Description」
RTL解析の最終的なカバレッジを正確に予測する技術
■US patent 6.993.733「An Apparatus and Method for Handling of Multi-Level Circuit Design Data」
抽象度の高いRTL記述を設計の早期段階で評価する技術
■US patent 7.076.748「Method for Efficient Identification and Implementation of Clock Gating of Integrated Circuits」低消費電力化のためのクロックゲーティング挿入技術
■US patent 7.073.146「Automatic Assertion Generation for Functional Validation of Integrated Circuits」
デザイン中の不安定なクロックドメインの交差を自動検出し安定化を図る技術
■US patent 7.152.216「Method&knm System&knm and Computer Program Product for Automatic Insertion and Correctness Verification of Level Shifters in Integrated Circuits with Multiple Voltage Domains」デザインにレベルシフターモジュールを自動挿入し検証する技術
※新たな特許技術に関する詳細は、アトレンタ株式会社にお問い合わせ下さい。
http://www.atrenta.com
2007.02.28
2007年2月26日、大日本印刷と米巧テクノロジー社は、フォトマスクの自動検査システムの共同開発を開始した事を発表した。
プレスリリース：http://www.dnp.co.jp/jis/news/2007/070226_1.html
発表によると両社が共同開発するのは、半導体メーカーの求める品質精度のレベルに応じてフォトマスクの検査および欠陥分類を自動的に行うシステムで、フォトマスクの歩留まり向上と検査コストの削減を狙ったもの。
これまでのフォトマスク検査は、品質を重視し全面検査・全面無欠陥が追求され、性能への影響に関わらず欠陥があれば全て欠陥品として扱われていた。しかし、欠陥によっては性能に影響を及ぼさないものもあるため、予め検査精度を決めておけば無駄な検査を省き、これまで欠陥品とされていたフォトマスクも利用できるようになる。
今回の両社が開発するシステムでは、半導体メーカーに無欠陥の品質が必要な部分、性能に影響が無いもしくは低い部分など、フォトマスクの部分ごとに精度要求のランク付けを行ってもらい、その情報と巧テクノロジーのフォトマスク検査ソフトウエア『design driven defect analyzer』の結果を重ね合わせることで、精度要求に合わせた検査を自動的に行う形をとる。
両社は、この自動検査システムを2008年3月までに開発する予定で、完成されたシステムはDNPによって半導体メーカーに無料で提供されるという。
※発表された検査システムに関する詳細は、大日本印刷株式会社にお問い合わせ下さい。
http://www.dnp.co.jp
※巧テクノロジー
http://www.takumi-tech.com
2007.02.27
2007年2月26日、コンフィギュラブル・プロセッサを中心としたプロセッサ・コアを手掛ける、米テンシリカ社は、独自の消費電力解析ツール、「Xenergy（ゼナジー）」を発表した。
プレスリリース：http://www.tensilica.co.jp/html/press/Xenergy-0226.html
「Xenergy」は、コンフィギュラブル・プロセッサ「Xtensa」ならびにダイヤモンド・スタンダード・プロセッサの両方に対応する消費電力解析ツールで、命令に対するサイクル毎の消費電力やある命令実行に対してアクティブとなるローカル・メモリの消費電力を見積る事が可能。アーキテクチャレベルで消費電力を意識した設計のトレードオフを実現し、大幅に消費電力を削減することができる。
特にカスタマイズが可能な「Xtensa」プロセッサの設計にあたっては、大きな消費電力削減効果を発揮し、テンシリカの行ったベンチマークでは、「Xenergy」の解析結果を元にプロセッサをカスタマイズする事で消費電力効率を2倍?最大83倍改善したという結果も出ているという。
また、「Xenergy」は、ソフトウェアの最適化にも有効で「Xtensa」またはダイヤモンド・スタンダード・プロセッサを含んだ完成されたチップに対しても適用可能。「Xenergy」を使ってCコードのチューニングを行う事で、プロセッサおよびメモリ・サブシステムによるエネルギー消費量を削減することも可能となる。
「Xenergy」は、テンシリカのソフトウェア開発キットライセンスの一部として既に出荷が開始されており、価格はダイヤモンド・スタンダード・シリーズ向けソフトウェア開発キットで年間1000ドル／シートから（ノードロック・ライセンス）、Xtensaプロセッサ向けソフトウェア開発キットで年間2000ドル／シートから（フローティング・ライセンス）となっている。
※「Xenergy」に関する詳細は、テンシリカ株式会社にお問い合わせ下さい。
http://www.tensilica.co.jp
2007.02.26
2007年2月21日、電気的なYelid最適化を行うDFMツール「Blaze MO」を手掛ける米Blaze DFMは、OPCツールを中心としたDFMソリューションを手がける米Aprio Technologiesとの合併合意を発表した。
プレスリリース：http://www.blaze-dfm.com/news/Press_releases/release11.html（英文）
BlazeDFMの発表によると、今回の合併は事実上BlazeDFMによるAprio Technologiesの吸収合併で、その財務的な合併条件は明らかにされていないが、合併後はBlazeDFMという社名がそのまま引き継がれ、Aprioの経営陣、社員、日本・台湾を含む営業拠点はBlazeDFMの体制化へと移行する。
Aprioは、2004年設立のEDAベンチャーで、OPCツール「Halo-OPC」、OPC効果の解析を行う「Halo-Quest」、OPC処理後のデータ最適化を行う「Halo-Fix」の3種類のEDAツールを提供しており、それら製品のコア技術となるリソグラフィー・シミュレーション・エンジンは、その精度の高さと高速な処理能力には定評があり、ウェハー検査装置の米KLA-TencorやNECエレクトロニクスと技術提携を結んだ実績もある。
BlazeDFMは、合併という形で手に入れるAprioのリソグラフィー・シミュレーション・エンジンを自社製品に統合する計画で、より包括的なDFMソリューションを実現するとしている。
※BlazeDFM社
http://www.blaze-dfm.com
※Aprio Technologies社
http://www.aprio.com
2007.02.21
2007年2月21日?23日の3日間、カルフォルニア州サンノゼでDVCon2007（Design&Verification
Conference&Exhibition）が開催される。
DVCon2007公式ページ：http://www.dvcon.org
今年で16回目の開催となる「DVCon」は、その名の通りLSIの設計・検証手法にフォーカスしたコンファレンスで、主催者はEDA技術の標準化団体である「Accellera」。ここ数年は「検証系イベント」としてのイメージが強く、今年も検証手法関連の発表が大半を占める「DVCon」だが、今回の「DVCon2007」ではOSCIによるSystemC TLMチュートリアルやAccelleraの推進する低消費電力設計フォーマット「Unified Power Format (UPF)」に関するチュートリアルなど、検証以外の注目話題もある。（※North American SystemC User Groupの第6回ミーティングも併設される）
今年は、3日間で計8つのチュートリアル、13のセッション、3つのパネルセッションが用意されており、キーノートスピーチはケイデンスのMoshe Gavrielov氏（元Verisity社のCEO）が「Taking An Enterprise-Wide Approach to Next-generation System-level Development」というタイトルで講演。毎年話題となる、John Cooley氏がモデレータを務めるパネルセッション「The Bigwigs Panel（業界お偉方パネル）」は、今年から「The Troublemakers Panel」というタイトルに変わり、昨年と同じ下記メンバーで22日に開催される予定。最終日の23日には、賞金2000ドルが用意されている「DVCon Best Paper」が発表される。
◆「The Troublemakers Panel」のパネリスト
Rajeev Madhavan - CEO of Magma
Antun Domic - GM of Implementation Synopsys
Joe Sawicki - GM of Design-to-Silicon Mentor Graphics
Ted Vucurevich - CTO of Cadence
Vic Kulkarni - CEO of Sequence Design
Atul Sharan - CEO of Clear Shape
Brett Cline - The SystemC Poster Boy
Gary Smith - Gary Smith EDA
尚、展示会には、昨年よりも少し増えた計29のEDA関連各社が参加。うち今回が初参加となるは、ArchPro Design Automation、GiDEL、Nascentric、OneSpin Solutions、Synplicity、XenoTech Software、の6社で、今年はSystemCの普及団体OSCIも出展する。
◆DVCon2007出展者一覧
Aldec http://www.aldec.com
ArchPro Design Automation http://www.archpro-da.com
Averant http://www.averant.com
Axiom Design Automation http://www.axiom-da.com
Cadence Design Systems http://www.cadence.com
Gary Stringham & Associate http://www.garystringham.com
Sunburst Design http://www.sunburst-design.com
Sutherland HDL http://www.sutherland-hdl.com
XtremeEDA http://www.xtreme-eda.com
Doulos http://www.doulos.com
eInfochips http://www.einfochips.com
EVE http://www.eve-usa.com
GiDEL http://www.gidel.com
HARDI Electronics http://www.hardi.com
Jasper Design Automation http://www.jasper-da.com
JEDA Technologies http://www.jedatechnologies.net
Mentor Graphics http://www.mentor.com
Nascentric http://www.nascentric.com
Novas Software http://www.novas.com
OneSpin Solutions http://www.onespin-solutions.com
Open SystemC Initiative http://www.systemc.org
ProDesign Electronics http://www.uchipit.com
Real Intent http://www.realintent.com
Springer http://www.springer.com
Synopsys http://www.synopsys.com
Synplicity http://www.synplicity.com
The Dini Group http://www.dinigroup.com
Veritools http://www.veritools.com
XenoTech Software http://www.xenotechsoftware.com
2007.02.20
2007年2月19日、SystemCの検証自動化ソリューションを手掛ける、米JEDA Technologies社は、SystemCの検証機能を拡張する新製品「NSCv」を正式発表した。
プレスリリース：
http://www.jedatechnologies.net/base/?q=node/173（JEDA社 英文）
「NSCv」は、オープンソースのSCV（SystemC Verification Library）をベースにJEDA社が開発した、SystemC検証用のクラスライブラリで、SystemCのネイティブ環境ではサポートされていないカバレッジ機能、ダイナミック・スレッディング（マルチスレッド）、ダイナミック・スレッディングをサポートするメモリマネージメント機能を提供するもの。「NSCv」を用いる事によってSystemCユーザーは、C++のコードカバレッジツールではカバーできないモデル内部の観測や、テストベンチの品質計測を行えるほか、スレッドやメモリ制御をシンプルに記述できるようになる。
同製品は、既に昨年から提供されているSystemCアサーション検証環境「NSCa」のサイクルレベル・アサーション、トランザクションレベル・アサーションに続く第三のSystemC検証自動化ソリューションとして昨年のDACにて初展示され、その後も各種イベントで紹介されていたが、製品リリースに関する正式なアナウンスは行われていなかった。
尚、JEDA社の製品は、「NSCa」、「NSCv」共に設計コンサルティング会社のエッチ・ディー・ラボが国内販売代理店として提供中。同社は、新たな検証系ツールの取り扱いも予定している。
※関連ニュース：
あなたの検証環境は信頼できますか？HDラボが新たに検証系EDAベンダ「Certess社」の製品を販売
https://www.eda-express.com/news/?m=p&idno=848
※「NSCv」に関する詳細は、株式会社エッチ・ディー・ラボ EDA事業部にお問い合わせ下さい。
http://www.hdlab.co.jp/web
※JEDA Technologies社
http://www.jedatechnologies.net
2007.02.19
2007年2月14日、カスタムIC設計用のレイアウト・エディタ「Laker」を手掛ける米Silicon Canvas社は、「Laker」にDFM機能を追加した事を発表した。
Silicon Canvasによると、「Laker」の新しいDFM機能は、条件付ルール、推奨ルール、ゲート間隔、ミニマムエリアなど複数のルールセットをサポートしており、「Laker」でレイアウト、配置・配線を行う際または自動デバイス生成機能を利用する際にそれらルールが自動的に適用され、DFMを考慮したレイアウトを生成できるという。
多くのDFMツールが、ホットスポットの発見やバラツキ解析による歩留まり向上を目指す中、推奨ルールの順守を自動化するというアプローチはユニークだが、ツールの利用者にとっては、各種プロセス/ファウンドリー等どれだけの種類のルールをサポートしてくれるかが気になるところ。
※「Laker」のDFM機能に関する詳細は、国内代理店ノバフロー株式会社にお問い合わせ下さい。
http://www.novaflow.co.jp
※Silicon Canvas社
http://www.sicanvas.com
2007.02.15
EDSF2007に出展していた、礎デザインオートメーション社のブースレポート。
礎DAは、昨年の10月に正式リリースしたばかりの自社開発の新製品「FP-Fixer」を展示していた。
同ツールは、昨年のEDSFairにて参考出品されていたESLツールで、Cアルゴリズムの中の浮動小数点を自動的に固定小数点化するというもの。これにより、Cコードをハードウェア化する際に必要となる、浮動小数点変数のビット幅を確定するという作業を自動化する事が可能で、工数を大幅に削減することができる。
話によると「FP-Fixer」は、東京都の助成プロジェクトの開発成果を元に製品化されたもので、シミュレーション機能によって各変数値を観測。その情報から動的に変数のビット幅を確定するという手法をとる。従来、人手によって行われていた作業を完全に自動化できるだけでなく、複数のマシンによる分割処理も可能との事で、デザインによってはマシン台数を増やす事でかなりの高速化を図れるという。
また、現在の動的な解析手法に加え、「FP-Fixer」に静的な解析機能を追加する計画があるほか、「Fixer」シリーズ製品として、消費電力の最適化ツールやアーキテクチャの最適化ツールなど、Cレベルでの各種解析および最適化ツールの開発も計画しているという話だった。
尚、EDSFairでは、近々「FP-Fixer」の販売代理店が決定する予定と聞いていたが、2007年2月14日に図研が同ツールの代理店になった事を発表。既に取り扱いを開始しているNECの動作合成ツール「Cyber」と共にC言語設計ソリューションの一つとして、「FP-Fixer」の販売を進めていくという。
プレスリリース：http://www.zuken.co.jp/soc/doc/news/news20070214.html
※写真は礎DAブースの風景
※「FP-Fixer」に関する詳細は、株式会社礎デザインオートメーションまたは株式会社図研にお問い合わせ下さい。
http://www.ishizue-da.co.jp （礎DA）
http://www.zuken.co.jp/soc （図研）
2007.02.15
2007年2月12日、ESLツールの大手コーウェアは、ARM社のソフトウェア開発環境「RealView Development Suite」とコーウェアの「Virtual Platform」製品群を統合したことを発表した。
プレスリリース：http://www.coware.co.jp/news/2007/2007.02.12.html
ARMの「RealView Development Suite」は全てのARMプロセッサに対応するARM専用のソフトウェア開発環境で、そのコンパイラの性能とデバッグ機能には定評があり、大半のARMユーザが利用している。
今回のコーウェアの「Virtual Platform」製品群とARMの「RealView Development Suite」の統合は、コーウェアの提唱するSystemCベースの仮想プラットフォームを用いたソフトウェア開発をより効率化するもので、具体的には、ARMベースのシステムを開発する際に、「RealView Development Suite」のデバッガを用いて「Virtual Platform」上で実行されるソフトウェアのデバッグを行う事ができるようになる。
ちなみにコーウェアは、ARM以外にも各社のデバッガ、SystemCシミュレータ、SystemCデバッガと同期を取るための仕組みを用意しており、様々なツールと連携しマルチコアSoC向けのソフトウェア開発環境を実現している。
※関連ニュース：
コーウェア、組み込みデバッグツールのNo1メーカー独Lauterbachと協業?両社SW開発ツールを統合
https://www.eda-express.com/news/?m=p&idno=820
※コーウェアの「Virtual Platform」製品群に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
※ARMの「RealView Development Suite」に関する詳細は、アーム株式会社にお問い合わせ下さい。
http://www.jp.arm.com
2007.02.13
2007年2月9日、メンター・グラフィックス社は、パナソニック モバイルコミュニケーションズ株式会社（PMC）が同社の動作合成ツール「Catapult SL Synthesis」を採用した事を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/070209.html
メンターの発表によるとPMCは、次世代通信インフラ装置向けチップの開発に「Catapult SL Synthesis」を採用。Catapult製品ファミリーの成熟度と、インタフェースと階層を定義するだけで純粋なC++記述からRTLを合成できる生産性の高さを評価し、「Catapult SL Synthesis」の採用を決定したという。
「Catapult SL Synthesis」は、昨年6月にリリースされたCatapult製品ファミリの最上位製品で、複雑な階層設計をサポートしており、信号処理アプリケーションのサブシステム全体を自動合成することが可能。各ブロックのパフォーマンスを要求仕様に合わせて最適化すると同時に、サブシステム内の複数のブロック間のチャネルやメモリ・バッファも自動的に合成することができる。
尚、同じパナソニック・グループでは、2005年6月にパナソニックコミュニケーションズ社が「Catapult」の採用を発表している。
※メンター社のプレスリリース：
http://www.mentorg.co.jp/news/2005/050610.html
※「Catapult SL Synthesis」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※パナソニック モバイルコミュニケーションズ株式会社
http://panasonic.co.jp/pmc/
2007.02.09
EDSF2007に出展していた、コーウェア社のブースレポート。
コーウェアは昨年よりも一回り大きくなった展示ブースで、一連のESLソリューションをはじめ、提携している各種サードパーティーのツールを展示していた。
サードパーティ製品で実際にブース内でデモを披露していたのは、先日連携が発表されたばかりのTensilica社製プロセッサベース・システム向けの開発環境、JEDA社のSystemCアサーション検証/カバレッジ環境「NSCa/NSCv」、Forte Design Systems社の動作合成ツール「Cynthesizer」、Tenison社の検証用Cモデル生成ツール「VTOC」の4製品。「VTOC」はつい最近、機能が強化されたばかりで、新たにRTLのIPからコーウェアのSCMLモデルが生成できるようになったと聞いた。
コーウェアはここのところ、ESLソリューションの中心となる「Platform Architect」、「Virtual Platform」を核に、サードパーティツールとの連携強化や各種OS・IPのサポートを積極的に進めており、ブース内で紹介していた上記4社との連携以外にも、ソフトウェア・デバッグ・ツールのLauterbach社、DSPも扱うVeriSilicon社、組み込みOSのMicrosoft社およびSymbian社、ネットワーク・オン・チップソリューションのArteris社、DSPコアを提供するCEVA社など、この半年間だけでも多数のパートナーシップを実現している。
コーウェアのスタッフに聞いたところ、ソリューションの拡大と合わせて顧客層もかなり広がってきたという話で、現在それに応じる形で社内のサポート体制も強化しているとの事。また、詳細は明かされなかったが、相当なスピードで各ツールのエンハンスと機能追加が進められているようで、ESLソリューション全体を通じて今年も驚くような新機能が次々とリリースされる計画だという。
尚、コーウェアは、2007年2月5日に、カスタムプロセッサの開発環境「Processor Designer」のバージョンアップを発表。高度な処理能力を実現する「VLIWアーキテクチャ」が新たにサポートされ、設計者は「Processor Designer」を使ってハイエンドアプリ向けのVLIWプロセッサをモデリングする事ができるようになった。
プレスリリース：http://www.coware.co.jp/news/2007/2007.02.05.html
ブースでは、ソフトウェア開発環境「Virtual Platform」でH.264をリアルタイムでデコードするというデモを行っていた。
※各製品に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
2007.02.08
EDSF2007に出展していた、アンソフト・ジャパンのブースレポート。
アンソフトは、昨年11月にバージョンアップされた回路シミュレータ「NEXXIM」に力を入れた展示を実施。ブース内のプレゼンスペースでは、LSI設計、RF設計、シグナル/パワーインテグリティ解析など様々な用途における「NEXXIM」の効果的な適用手法を紹介していた。
「NEXXIM」の最新バージョンv3.5では、従来の機能に加え、発振器解析、回路エンベロープ解析といった新たな解析機能が追加されたほか、Verilog-A言語もサポートされ、通信ICやRFICの解析用途が更に拡大されている。
その他、3D電磁界解析ツール「HFSS」の分散処理機能サポート、米Forbes誌の「The 200 Best Small Companies」へのランクイン（82位）などがここ最近の同社のホットな話題。また、この4月にはAnsoft Designerを中心に各製品の一斉バージョンアップを予定しているとの事。
※「NEXXIM」、「HFSS」に関する詳細は、アンソフト・ジャパン株式会社にお問い合わせ下さい。
http://www.ansoft.co.jp
2007.02.07
2007年2月5日、SystemVerilog/SystemC両言語対応のESL合成ツールを手掛ける、米BlueSpecは、ESL設計および検証を加速するIPライブラリ「AzureIP」を発表した。
プレスリリース：http://www.bluespec.com/news/IPDesignReuse.htm（英文）
発表によると「AzureIP」は、トランザクションレベルで記述されたシステムレベル設計用のIPで、高速検証を実現すると同時に同社のESL合成ツール「Bluespec Compiler」でRTLへと合成する事が可能。IPをデザインに取り込むための制御ロジックも自動合成できるため、RTL IPのように利用に当たってコード追加など設計者の手を煩わせるような事は無い。
また、「AzureIP」は、構造、機能、タイプによってパラメタライズ可能で、設計者が記述、編集、修正して利用できるため、設計資産としてシステムレベル設計の各フェーズで再利用する事が可能。モジュール、データ型、機能などカテゴリごとに様々なライブラリが用意されており、同社ESL合成ツールの一部として提供される。
※Bluespec社
http://www.bluespec.com
2007.02.07
EDSF2007に出展していた、日本シノプシス社のブースレポート。
シノプシスのブースは、統合されたインプリメンテーション環境「IC Compiler」を中心に、サインオフ、テスト設計、検証、DFMなど製品群ごとにツールを展示。例年何かしらの展示会企画を打ち出している同社だが、今年はブース内に「検証ヘルプデスク」を設け、事前にホームページで受け付けていたRTL/システムレベル検証に関する対面相談を行なっていた。
「検証ヘルプデスク」に対する反応を聞いたところ、20件程度の具体的な相談が寄せられ、内容的にはSystemVerilogを用いた検証手法やSystemVerilogの言語教育・トレーニングに関するものが多かったとの事。シノプシスではここ最近のSystemVerilogユーザの増加に対応するため、検証のプロによるVMMベースの検証コンサルティングに力を入れているという話だった。
※VMM：Verification Methodology Manual
一方、「使い方が全く違う」とされながら、とかくSystemVerilogと対比されるSystemCについては、買収したVirtio社の技術をベースとしたバーチャルプロトタイピングツール「Innovator」でサポートする計画があるようで、設計用/検証用の各IPやRTL検証ツールと合わせた包括的なESLソリューションの提供を目指しているとの事。ちなみに、TI社などのヘビーユーザーを中心に、40以上のバーチャル・プラットフォームが「Innovator」で作成され活用されているという。
「DesignCompiler」以降のフローを支える「IC Compiler」については、発売してから約2年が経ち、ツールのエンハンスも進み国内ユーザの間でも定着してきたとの事。当然と言えば当然の話だが、「PrimeTime」など業界標準となっているシノプシスのサインオフツールと「IC Compiler」を用いてコンカレントにフィジカル設計を進めると、タイミングの不一致などによる設計の出戻りは非常に少なくなると言われている。
シノプシスのここ最近の動きやスタッフの話、また、ブースに訪れていた設計者の話などを踏まえると、合成後のインプリメンテーションは一段落といった感じで、ESLソリューション、消費電力考慮のDFTソリューション、イールド解析/SSTA/スタティスティカルRC抽出/TCADなどのDFMソリューションといった、言わば「これからの分野」に向けた同社の強い意気込みが感じられた。
※シノプシスの各製品に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2007.02.06
2007年2月5日、マグマは、日本支社であるマグマ・デザイン・オートメーション株式会社の会長に橋本浩一氏が就任した事を発表した。
発表によると橋本氏は、NECグループ各社において半導体部門の業務に計38年間従事した経歴を持ち、2003年にNECエレクトロニクス社の副社長兼取締役として同社を退職していた。
橋本氏は、千葉大学工学部を卒業後、1966年にNECエレクトロニクス社に入社。NEC初の海外工場の設立に向けたNECアイルランドへの転任以降、NECのシステムLSI事業部上席副社長、NEC Electronics USAの社長兼CEO、NECのシステムASICグループ、ジェネラル・マネージャといった重要ポストを歴任。米国在任中には、NECのASIC開発業務の基盤作成に貢献したほか、NEC、半導体グループの副社長として、ソリューション・エンジニアリングとセールス・エンジニアリング部門、海外半導体ビジネス、PowerVR 3Dグラフィック・アクセラレータをはじめとするASICや特殊製品の管理に携わってきたという。
関連各者のコメントは以下の通り。
■マグマ社の社長兼COO、Roy E. Jewell氏のコメント
「マグマ社は、弊社の日本における経営に、素晴らしいIC業界経験者を迎えるという幸運に恵まれました。橋本氏と今後協力していけることを非常に喜んでおりますし、この困難な市場のマーケットシェアを獲得する上で、洞察力あふれたリーダーシップを発揮してくださることを期待しています。」
■橋本氏のコメント
「非常に短期間でEDAの技術リーダに成長したマグマ社に加わることができ、非常に喜んでいます。マグマ社のICインプリメンテーション・デザイン・プラットフォームは、最先端設計に対する画期的な技術、ならびに設計コストを削減し、生産性を向上させ、最高のQoRを実現できるという実績で、良く知られています。マグマ社は、広範囲にわたる技術で素晴らしい成功をおさめており、日本におけるマグマ社の経営に貢献できることを楽しみにしています。」
■マグマKK社長のMehrdad Shahabi氏のコメント
「日本はマグマ社にとって重要な市場であり、お客様の要求にお応えすべく営業、サポートをはじめとする価値向上に努めています。橋本氏がマグマKKに参加されることにより、この目的に対して新たに素晴らしい力を得ることができます。」
※発表に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
2007.02.06
EDSF2007に出展していた、丸紅ソリューション社のブースレポートその1。
丸紅ソリューションは、2006年に一新した同社のEDAラインナップを一挙に披露。参考出品の2社を含めた計15社の製品のうち、半数以上は新製品という力の入れようだった。（※同社の展示内容については、2回に分けてレポートします。）
まず、未だ正式な代理店契約には至っていないものの、取り扱い予定として参考出品されていた製品が2つ。
1つは、ドイツのMunEDA社のDFM/DFYツール「WiCkeD」。このツールは、アナログ及びミックスドシグナル回路をターゲットとした回路最適化ツールで、アナログ回路の回路構造を解析し最適な回路トポロジーを見つけトランジスタレベルの最適化を行う。
「WiCkeD」既にヨーロッパでは実績のあるツールとの事で、会社の設立は2001年。シリコンバレーの他、台湾、韓国などにも販売チャネルを持つ。同社は会場内の新興ベンダエリアにも個別のブースを構えていた。
もう1つの参考出品製品は、米Knowlent社の「GoldSpec」と「Opal」。両製品は、アナログインタフェース回路の仕様検証を行うツールで、HDMI、PCI Express、Serial ATA、LVDS、XAUIなど各種標準インタフェース用のテストベンチが「GoldSpec」として用意され、それを用いる事で「Opal」でテスト対象回路の仕様検証及び波形デバッグを行う事ができる。
その他、展示されていた新製品の中に、キャラクタライズ関連の製品が2社3種類。1つは、米Altos Design Automationの「Liberate」と「Variety」。この両製品は、昨年6月から同社で取り扱いを開始した主要EDAベンダの最新のセルライブラリを生成するキャラクタライズツールで、「Liberate」はタイミング、消費電力、ノイズ向け、「Variety」は、SSTA向けのライブラリを生成することができる。
「Liberate」は、HSPICE、Spectre、Eldo、SmartSpiceといった汎用回路シミュレータに対応している他、内部に自前の回路シミュレータを持っており、高精度かつ高速なライブラリ生成能力がウリ。「Variety」は、ケイデンス、シノプシスのSSTA用フォーマットを生成する。話によると某国内大手メーカーが既に両製品を導入済み。評価中のユーザも多数存在しているとの事。
もう1つは、昨年12月から販売を開始したばかりという米Stratosphere Solutions社の「StratoPro」。この製品は、チップ内のバラツキを正確にモデリングするための特性評価用TEG IPで、入出力測定パットを共有化する独自のTEG搭載技術によってTEGの搭載エリアを削減。このIPを用いる事によってチップ内のバラツキをより高精度に解析する事ができる。
聞く所によると、取り扱いを開始直後から多数の引き合いがあり、既に国内にて2社が導入済み。統計的なプロセスキャラクタライズを実現するIPとして、高い評価を得ているという。
※各製品に関する詳細は、丸紅ソリューション株式会社、半導体システム事業部、デザインソリューション部にお問い合わせ下さい。
http://www.msol.co.jp
※MunEDA社
http://www.muneda.com
※Knowlent社
http://www.knowlent.com
※Altos Design Automation
http://www.altos-da.com
※Stratosphere Solutions
http://www.stratosol.com
2007.02.06
EDSF2007に出展していた、丸紅ソリューション社のブースレポートその2。（※前回のレポートに続き、同社ブースで展示されていた新製品について紹介します。）
丸紅ソリューションが以前から取り扱っている米Incentia社は、新製品「Constraint Craft」をラインナップ。このツールは、フォルスパスの検証とSDCチェックを行うもので、STAからのタイミング結果を入力として、タイミングパスの真偽判定を検証。SDCを生成する。このSDCによってタイミング改善の工数を削減することが可能となる。Incentia社製品としてはその他に、主力製品のゲートレベルSTA「TimeCraft」やSDCデバッガ「TimeCraft-CDBG」、タイミング収束のイタレーションをアドバイスする「TimeCraft-ECO」といった製品も展示されていた。（TimeCraftは昨年NECエレによる採用が発表されている）
イスラエルTestInsight社の製品は、テスト設計とテストを繋ぐ橋渡し的なツールで、「WaveWizard」はシミュレータの出力ファイルから各種テスタ用のテストプログラムを生成。「VirtualWizard」は、「WaveWizard」で生成したテストプログラムを用いてシミュレータのテストベンチを生成するもので、シミュレータ側とテスタ側双方の検証を効率化できる。同ツールは既にワールドワイドで1000ライセンス以上出荷されているヒット商品で、日本ユーザも多数。テスタによる検証結果を設計側に返せるという利点もあり、テスタに内蔵する形で利用しているユーザもいるという。
昨年12月に取り扱いが開始されたばかりという、フランスedXact社の「Jivaro」は、RLCKネットリストのコンパクションツールで、遅延ベースのフィルタ処理は行わず数学的な処理によって、精度を維持したまま寄生素子数を削減することができる。これにより大規模データの回路シミュレーションを高速化することが可能で、実際にシミュレーション時間を1/10に短縮した実績もあるとの事。
EDAツールではないが、世界的なニーズを受けて日本にも上陸を果たした米CLIO社の「SOS」は、設計データのマネンジメントを行うプラットフォームで、設計に関わるデータ量の増大、設計拠点のグローバル化などによって高まってきたデータの共有ニーズに対応する製品。Cadence、Mentor、Silicon CanvasといったベンダのEDAツールに組み込んで使用する事が可能だが、基本的にデータの種類は問わず、クライアントは呼び出した各種データをEDAツールや設計プロセスにインテグレーションする事ができるという。尚、「SOS」は、既に欧米、アジア地域においても普及している製品だという事で、既に10年近く販売しているロングセラーで当然実績も多数。日本市場への進出が一番最後になったと聞いた。
その他、丸紅ソリューションブースでは、テスト系ツールのSyntest社、WinterLogic社、ホットスポット検出ツールのAnchor社、半導体向け3次元CADのCoventor社など、多数の製品を展示。商社の力が弱まったと言われる中、健在ぶりを充分にアピールしていた。
※各製品に関する詳細は、丸紅ソリューション株式会社、半導体システム事業部、デザインソリューション部にお問い合わせ下さい。
http://www.msol.co.jp
Incentia社
http://www.incentia.com
TestInsight社
http://www.testinsight.com
edXact社
http://www.edxact.com
CLIO社
http://www.cliosoft.com
2007.02.05
EDSF2007に出展していた、マグマ・デザイン・オートメーション社のブースレポート。
マグマは、「Talus」シリーズ/「Blast」シリーズを中心とした、RTL以下の各種インプリメンテーション・ツールを展示。中でも来場者の注目を集めていたのは、昨年のDACで発表したばかりの回路シミュレータ「FineSim Pro」と、昨年の「EDN Innovation Awards」にノミネートされたDRCツール「Quartz DRC」の2製品。
「FineSim Pro」は、回路分割によって処理を高速化するマルチスレッド方式と違い、ワンマトリクスの従来SPICEモードでの分散処理を業界で初めて実現した回路シミュレータで、高精度を保ちながら高速処理を実現。CPU数に応じて処理時間をリニアに向上する事ができる。
話によると、ユーザはここ最近シミュレーションの精度を重視し、TurboSPICEから従来SPICEへと方向を変えつつあるとの事で、「FineSim Pro」は、既に台湾のFaraday社、UMC社がそれぞれ設計用、ライブラリのキャラクタライズ用に導入。その他にも未公表のユーザが米国に限らず日本国内にも存在しているとの事。今後、「FineSim Pro」をマグマの設計フローにインプリメントする予定で、将来的にはTurboSPICEも分散処理化する計画があるという。
もう一方の「Quartz DRC」は、「In the Loop DRC」というキャッチフレーズの通り、マグマのインプリメンテーションフローの中に統合されたDRCツールとして、フローを通じてマグマのデータベース「volcano」にダイレクトにアクセスし、高精度なDRCを実現する事ができる。
説明によると「Quartz DRC」の最大の特徴は、「何よりもその速さ」という事で、先に挙げた「FineSim Pro」と同じく、分散処理によってCPU数に応じて処置時間を短縮することが可能。そもそも分散処理を前提に開発されたツールであるため、そのパフォーマンスには絶対的な自信があり、社内では100個のCPUを用いた評価事例もあるという話だった。
尚、「Quartz DRC」は当然ながら単品製品としても利用可能で、Tclでコーディング・ルールを記述できる点や、後発となるDRCツールならではの「共同開発の自由度」など、機能面に加えユーザにとっての使い易さや取り入れ易さも好評。2年前の発表以来、順調にユーザー数が増加中で日本顧客の視線も熱くなってきているという。
※「FineSim Pro」及び「Quartz DRC」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
2007.02.05
EDSF2007に出展していた、米シーケンスデザインのブースレポート。
シーケンスデザインは、低消費電力デザインにフォーカスした、EDAラインナップを展示。ブース内のプレゼンスペースにて、各製品を用いた設計手法・設計事例の紹介を行っていた。
今回の展示内容を含め最近の話題について聞いたところ、昨年12月に発表した、NECエレクトロニクスとのSSTA手法の共同開発について、「日本のユーザを中心に非常に大きな反応があった」との事で、NECエレの開発した統計アルゴリズムが移植されたというRC抽出ツール「Columbus-AMS」も展示されていた。
※関連ニュース：NECエレ、統計的設計手法を独自開発し米シーケンス社のRC抽出ツールに移植
https://www.eda-express.com/news/?m=p&idno=779
その他、最近の活動としては、NECの動作合成ツール「Cyber」との連携に向けてインタフェースの整備に着手しているとの事で、シーケンスのPower解析技術によって動作合成における消費電力のトレードオフも可能になる予定だという。
尚、傾向としては、低消費電力化のニーズ増加に伴い、日本国内での引き合いがかなり増えているという話で、ユーザの興味もレイアウト設計以降のPower最適化から、ESL（RTLレス）段階からのPower最適化へと移りつつあるとの事。また、実際のツール販売実績についても「PowerTheater」、「CoolTime」といった製品を中心に実績を伸ばしており、同社全体の売上に対する日本市場の割合は既に4割強にまで達しているという。
※シーケンス社製品に関する詳細は、シーケンスデザイン株式会社までお問い合わせ下さい。
http://www.sequencedesign.com
2007.02.05
2007年2月1日、今年で17回目の開催となる米EDN誌の「2006 INNOVATION AWARDS」のオンライン投票が開始された。
プレスリリース：http://www.edn.com/index.asp?layout=InnovationAward&year=2006
「EDN Innovation Awards」は、毎年エレクトロニクス業界における優れた製品および技術に贈られてる業界でも権威のある賞で、その候補はEDN誌の記者によって選出され、最終的にEDNの読者によるオンライン投票の結果によって受賞者が決定される。
今年は計16部門のカテゴリ別に候補者がノミネートされており、うちEDA関連部門は、「ESL、Pc-board and IC front-end design and verification」部門と「IC back-end/DFM/proprietary ASIC and
FPGA design flows」部門の2つで、以下7製品が候補に上がっている。
投票は今月一杯（2月28日）で締め切られ、受賞者は4月2日にサンノゼで発表される予定。
◆ESL、Pc-board and IC front-end design and verification部門ノミネート製品
?Analog FastSPICE and RF FastSPICE simulators (Berkeley Design Automation)
http://www.berkeley-da.com
?RioMagic IC and package co-design tool (Rio Design Automation)
http://www.rio-da.com
?Siloti on-the-fly RTL debugger (Novas Software)
http://www.novas.com
◆IC back-end/DFM/proprietary ASIC and
FPGA design flows部門ノミネート製品
?BlazeMO leakage-power-optimization tool (Blaze DFM)
http://www.blaze-dfm.com
?InShape model-based DFM tool (Clear Shape Technologies)
http://www.clearshape.com
?Talus RTL-to-GDSII suite (Magma Design Automation)
http://www.magma-da.co.jp
?Space-based router (Cadence)
http://www.cadence.co.jp
※米EDN誌：http://www.edn.com
2007.02.02
EDSF2007に出展していた、TOOL株式会社のブースレポート。
TOOLのブースでは、多目的表示プラットフォーム「LAVIS」の次期バージョンを参考出品。エンジンを載せ換え、データのロードスピードを更に高速化したという「新LAVIS」のデモを披露していた。
聞くところによると、「新LAVIS」では従来バージョンと比較してGDS-IIで約2倍、OASISで約5倍の高速ファイルオープンを実現しているとの話で、64bit座標系の対応も済ませ、今春には正式にリリースする予定との事。
ここ最近「LAVIS」は、ツールの進化に伴い、単なるレイアウトビューワとしてではなく、レイアウト設計以降の各フェーズで利用できる「多目的レイアウト表示プラットフォーム」として売り出し中で、今年に入り、Brion Technologies社のリソグラフィ検証システム「Tachyon」、マグマの物理検証ツール「Quartz DRC/LVS」とのインテグレーションを相次いで発表している。
同社の本垰（ほんたお）社長によると、Brionとマグマいずれの連携も以前から話は進めていたが、それをドライブしたのは「両社共通のユーザー」で、Brionとの連携は日本国内の複数ユーザ、マグマとの連携は海外ユーザからのリクエストがプロジェクトを加速させたとの事。また、既にEDAベンダをはじめ、測長装置メーカー等とも連携を進めており、その数は10社以上。（※写真のパネル参照）今後もユーザーニーズに応え、レイアウト設計以降の全てのフェーズで積極的にサードパーティーとのインテグレーションを進めていく予定と聞いた。
尚、TOOLは、EDSFair開催直前の1月23日に、富士通による「LAVIS」の標準採用を発表。高速表示機能に加え設計から製造まで一貫して利用できる柔軟性が高く評価され、富士通電子デバイスビジネスグループ内で、共通のレイアウトプラットフォームとして使用されることになるという。
プレスリリース：http://www.tool.co.jp/NewsItem/Lavis/News20070123Jp/view
※「LAVIS」に関する詳細は、TOOL株式会社にお問い合わせ下さい。
http://www.tool.co.jp
2007.02.02
2007年1月29日、フィジカル設計の最適化ツールを手掛けるEDAベンチャー、米Athena Design Systems社は、ベンチャーキャピタルから新たに400万ドルを調達。第2ラウンドの資金調達を完了したことを発表した。
今回Athenaへ出資したのは、既存の投資家であるThe Woodside Fund、Asset Management Company、Draper Richardsのほか、新たに投資に加わったPhillipCapitalとNTTファイナンスの計5社。今回の投資によって同社の調達総額は820万ドルとなった。
Athenaは、フィジカル設計における解析の専門家Dimitris Fotakis氏によって2003年に設立された会社で、カリフォルニア州サンタクララに本拠を置く。
同社は、昨年3月に配線ツールと一緒に動く、マルチプロセッシング・プラットフォームを利用したレイアウト最適化ツールを発表。未だ製品化には至っていないが、昨年7月のDACでも注目を集めていた。今回調達した資金は、製品の世界的なロールアウトに向けて使用される予定だという。
ちなみにNTTファイナンスは、先頃アナログ/RF向け解析ツールの米Berkeley Design Automation社にも投資したばかり。
※関連ニュース：
NTTがアナログ/RF向け解析ツールの米Berkeley Design Automation社に出資?松下電器に続き国内2社目
https://www.eda-express.com/news/?m=p&idno=821
※Athena Design Systems社
http://www.athenads.com
2007.02.02
EDSF2007に出展していた、DSMソリューションズ株式会社のブースレポート。
DSMソリューションズは、昨年に続き今回のEDSFairが2度目の出展となるベンチャー企業。代表取締役の伊予部氏は、国内におけるEDAのセールスで長年の経験を持ち、その経験を生かす形で海外EDAベンチャーの日本進出を手助けしている。
伊予部氏によると「日本進出でまず大変なのは、最初の1?2社の顧客を如何に獲得するか。当社はその部分に特化したサービスを提供している。」との事で、カテゴリとしてはバックエンド系ツールをメインに活動中。既に米Rio Design Automation社の日本進出に協力した実績を持つ。
ブースでは、Rio社のチップとパッケージの協調設計ツール「RioMagic」の説明パネルの他に、米Manhattan Routing社のレイアウト最適化ツール「Physical Window」と「Optimization Cockpit」（両製品を略して「PW/OC」)を展示していた。
Manhattan Routingは、その名の通りニューヨーク・マンハッタンに本拠を置くEDAベンチャーで、ケイデンスでデザインサービスに従事していたエンジニアが7年前にスピンアウトして設立。EDAツールの開発・販売と合わせてデザインサービスも提供している。
Manhattan Routingの「PW/OC」は、配置配線後のタイミングエラーを解析し自動的に最適化するツールで、バッファの挿入やサイズアップ、配線ルートの変更といった対処を解析データから判断し自動的に処理してくれる。伊予部氏曰く「決して新しくなく地味だが堅実」なツールで、スクリプトの組み直しを行う事無く、最後の最後のタイミング不一致を確実に収束できるとの事。最新バージョンでは、階層デザインもサポートしブロック間にまたがるタイミングの解析/最適化にも対応している。
尚、話によると「PW/OC」は、元々55nm/65nmのデザインサービスで使っていたManhattanの内製ツールを商用化したもので、既にUSで10社、日本国内でも2社の導入実績を持つという。
※Manhattan Routing社製品に関する詳細は、DSMソリューションズ株式会社にお問い合わせ下さい。
http://www.dsmint.com
※Manhattan Routing社
http://www.mri-nyc.com
2007.02.01
EDSF2007に出展していた、株式会社システム・ジェイディーのブースレポート。
システムJDは、九州を拠点に大学や公的研究機関と連携を図り、各種半導体設計やEDAツールの技術開発を行っている会社で、ビジネスの面ではLSIの検証やテスト関連のサービスと合わせてEDAツールの開発・販売を手掛けている。
社長の伊達氏は、九州大学の出身で卒業後、日立製作所にて設計ツールやLSIの研究開発に従事。その後、ISITでの研究活動を経て独立。平成14年に現株式会社システム・ジェイディーを立ち上げた。
※ISIT：財団法人九州システム情報技術研究所
今回が初出展となるシステムJDが展示していたのは、DFTツール「TestPowerOptimizer」。このツールは、キャプチャ時の消費電力を低減するようテストパターンを変換するというもので、これによりIRドロップの影響による誤テストを回避。チップの歩留まり向上を狙う。
具体的には、「Dont Care Identification」という技術を用いてATPGツールで使用したテストパターン内の「Dont care」を見つけ出し、信号値の遷移頻度を低減するようテストパターンを変換。故障検出率に影響を与える事無くテスト時の消費電力を落とし、低消費電力チップの誤テスト問題を回避する。
尚、このテストパターン変換に用いられているコア技術は、独立行政法人科学技術振興機構、九州工業大学、そしてシステムJDの共同開発によって生まれた特許技術で、DFTツールとしては新しいアプローチになるとの事。伊達氏の説明によると、低消費電力チップは、ノイズマージンが狭まりIRドロップに対する許容度が下がるため、電圧低下・信号遅延を引き起こし誤テストに繋がる事が多く、これまで誤テストを回避する有効な手立てが無かったという。
現在のところ「TestPowerOptimizer」は、ユーザーのテスト環境に合わせるカスタムツールとして提供されており、九州や関東の企業による製品評価が進行中。2007年5月には、ユーザ環境にアドオンして利用するツールとして正式に出荷される予定で、大手DFTツールよりもかなり手頃な価格で販売されるとの事。
※「TestPowerOptimizer」に関する詳細は、株式会社システム・ジェイディーにお問い合わせ下さい。
http://www.system-jd.co.jp
※独立行政法人科学技術振興機構
http://www.jst.go.jp
※九州工業大学
http://www.kyutech.ac.jp
