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2007.05.01
2007年4月25日、イールド解析ツールを手掛ける、米Ponte Solutions社は、資金調達の第二ラウンドでベンチャーキャピタルより新たに750万ドル（約9億円）を調達した事を発表した。
プレスリリース：http://www.pontesolutions.com/?p=press&id=17（英文）
今回Ponteに投資したのは、Mayfield FundとU.S. Venture Partnersの2社のベンチャーキャピタルと個人投資家で、今回の750万ドルを含めた同社の調達額の合計は1700万ドル（約20億円）となった。
また、Ponteは今回の増資と合わせて、技術顧問にMichael Smayling氏、マーケティングVPにMichael Buehler-Garciaの2名を迎え入れ体制を強化したという。
Ponteは、モデル・ベースのイールド解析ツール「Yield Analyzer」を核としたDFMソリューションを展開中で、設計フェーズでのイールド最適化により歩留まり向上を実現するというのがウリ。UMC、TSMC、東芝、Qualcommなど既に多数の大手顧客への導入実績を持つ。
※現在のところ、Ponte社製品の国内販売代理店は存在していない。
※Ponte Solutions社
http://www.pontesolutions.com
2007.04.27
2007年4月25日、ケイデンスは2007年Q1（1月?3月）の売上を報告した。
プレスリリース：http://www.cadence.com/company/newsroom/press_releases/（英文）
発表によると、ケイデンスの2007年Q1の売上は前年同時期より11％増の3億6500万ドル。（日本円にして約432億円）うち、純利益は4400万ドル（約52億円）で昨年同時期の2200万ドルに対して倍の結果を残した。
※金額は全てGAAP基準による会計結果
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2007.04.27
2007年4月25日、アルテラは2007年Q1（1月?3月）の売上を報告した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/financial/q107results.html
発表によると、アルテラの2007年Q1の売上は前年同時期より4％増の3億491万ドル。（日本円にして約361億円）うち、純利益は7506万ドル（約89億円）で昨年同時期の約27％増。
アルテラは、新製品「Cyclone III」ファミリ、「Stratix III」ファミリが好評で、市況の改善も含めて第2四半期には期待しているという。
※日本アルテラ株式会社
http://www.altera.co.jp
2007.04.27
2007年4月25日、シンプリシティは2007年Q1（1月?3月）の売上を報告した。
プレスリリース：http://www.synplicity.com/corporate/pressreleases/2007/Q107release.html（英文）
発表によると、シンプリシティの2007年Q1の売上は前年同時期より0.27％増の1490万ドル。（日本円にして約17.6億円）うち、純利益は65万4000ドル（約7752万円）で昨年同時期の約46％減。
※金額は全てGAAP基準による会計結果
この結果は、シンプリシテの予想を上回る数字で、今後は発表した新製品「Synplify DSP ASIC版」による売上効果に期待しているという。
※シンプリシティ株式会社
http://www.synplicity.jp
2007.04.27
2007年4月25日、ハードウェアベースの検証環境を手掛ける仏EVE社は、2006年度の売上合計が前年比115％に達した事を発表した。
売上額は明らかにされていないが、昨年実績から逆算するとその合計は約2000万ドル（約23.7億円）。Eveによると、SoCにおけるソフトウェア検証ニーズの増加などにより1年間で20の新規顧客を獲得し、合計顧客数は50に到達。合計製品出荷数は200システムを超えたという。
尚、新規顧客としては、LSI Logic、オリンパス、Qualcomm、Electronics and Telecommunications Research Institute (ETRI)といった企業名が発表されている。
※日本イヴ株式会社
http://www.eve-japan.co.jp/
2007.04.26
2007年4月24日、メモリIPをはじめ各種標準インタフェースの設計および検証ソリューションを提供する、米デナリ・ソフトウェアは、株式会社システム・ファブリケーション・テクノロジーズ（SFT）が開発したワイドバンド大容量メモリ「SISRAM」のシミュレーション・モデルを開発したことを発表した。
プレスリリース：http://www.denalisoft.co.jp/news_pr20070424.html
SFTの「SISRAM」は、独自のメモリ技術によって生み出された高いバンド幅を有する超多ビットDRAMで、ファンクションがシンプルで使い易く、低消費電力なところが特徴。このメモリを使用することで、SoCとのワンパッケージ化が容易となり、DDR使用時のI/Oパワーを大幅に削減（60%以上）できるほか、容量と転送レートの最適化が可能で、システムのコストダウン化を図れる。
今回デナリは、メモリ・インターフェースの検証IPとして実績の高い「MMAV」を「SISRAM」に対応させ、合わせて「SISRAM」の機能、タイミング、特長を記述したライブラリ「SOMA」を用意。設計者はこれらを用いる事によって、「SISRAM」とSoCの接続及び動作をシミュレーションできるようになる。
尚、SFTの「SISRAM」は現在、転送レート6.4GB/S、容量128Mビットの製品をリリース済みで、2008年には8.5GB/S、512Mビット版を投入する予定。「SISRAM」をサポートした「MMAV」及び「SOMA」に関する詳細は、デナリソフトウェア株式会社までお問い合わせ下さい。
http://www.denalisoft.co.jp
※株式会社システム・ファブリケーション・テクノロジーズ
http://www.s-f-t.co.jp
2007.04.26
2007年4月25日、アナログ/ミックスドシグナル、カスタムICおよびメモリICをターゲットに、トランジスタレベルの統計的設計/検証ソリューションを手掛けるカナダのSolido Design Automation社は、工学博士「Patrick Drennan」氏が同社のCTOに就任したことを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1177580585.pdf
発表によるとDrennan氏は、元フリースケール社のDistinguished Member of the Technical Staffであり、電子工学コミュニティにおいては、半導体プロセステクノロジのばらつきに関する研究でよく知られた存在との事で以下のような経歴を持つ。
■統計的キャラクタライゼーションに対するBPV手法の開発者の一人として、ローカルなばらつきモデルを開発。2002年IEEE Custom Integrated Circuit Conferenceにて、Best Regular Paper賞を受賞。
BPV:Backwards Propagation of Variance
■STIおよびWPEの設計に対する影響を説明し、WPEがグレーテッド形チャネルMOSFETを生成する事を実証。予測不能な現象が回路設計に及ぼす影響を示し、2006年IEEE Custom Integrated Circuit Conferenceにて、Best Invited Paper賞を受賞
Solidoは、Drennan氏のシリコンの統計的な技術の知識と、同社Chief Scientific Officer McConaghy氏の統計的アルゴリズムの開発経験が結びつく事で、同社の研究開発チームの専門能力はより完成されたものになり、統計的データモデル/統計的ツールセットの両分野でワールドクラスのソリューションを提供できるとしている。
※Solido社の製品に関する詳細は、日本代理店アイシス・コーポレーションにお問い合わせ下さい。
http://www.aisys.co.jp
※Solido Design Automation
http://www.solidodesign.com
2007.04.26
2007年4月25日、バーチャル・システム・プロトタイピング環境を手掛ける米VaST Systems Technology社は、同社の基幹製品である高速シミュレータ「CoMET」の最新版「CoMET6」を発表した。
プレスリリース：http://www.vastsystems.co.jp/comet6.html
発表によると最新の「CoMET6」は、組込み業界の標準開発プラットフォームとなりつつある「Eclipse」ベースとなり、Linuxにも対応。SystemCシミュレーションカーネルも搭載され、SystemCを直接読み込めるようになった。またOCP-IP対応も強化され、OCP-IP TL2を使用するモデルでは、バスとの通信性能が4倍に上昇したという。
VaSTは、Eclipseプラットフォームや各種標準規格対応によって、組み込みシステム開発におけるサプライチェーンへの浸透を進める一方、ハードウェアとの協調検証に関するサードパーティとの相互運用性の向上にも取り組んでおり、メンターのModelSimをはじめ、ケイデンスのIncisive、シノプシスのVCSといったデファクトシミュレータをサポートしていく予定との事。
尚、新しい「CoMET6」は、4月27日に一般リリースされる予定。製品に関する詳細は、VaST Systems Technology株式会社または販売代理店の株式会社ガイア・システム・ソリューションにお問い合わせ下さい。
※VaST Systems Technology株式会社
http://www.vastsystems.co.jp
※株式会社ガイア・システム・ソリューション
http://www.gaiaweb.co.jp
2007.04.25
2007年4月24日、最先端プロセス向けDFMソリューションを提供する米Takumi Technology社は、ルネサステクノロジがTakumiのレイアウト自動最適化ツールを65nmテクノロジ向けに量産展開した事を発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1177471027.pdf
発表によるとTakumiとルネサスは技術協力を通じ、ファブでの欠陥情報、ファブ特有のリソグラフィ設定、デザインルールを考慮した、物理レイアウトの自動最適化システムを開発。そのシステムを利用する事によって、歩留まりの改善されたセルレイアウトを自動生成するフローを構築した。
また、そのプロセスから得た知識を活用し、多大な時間とコストを要するセルライブラリの更新作業の自動化も実現しており、今回、90nmから65nmプロセスへと移行するにあたり開発したレイアウト自動最適化システムを展開。新たなセルライブラリの作成については、開発生産性にして3倍以上の改善を実現しているという。
TakumiのDFMソリューションは、実際の製造データを用いてGDSII上のレイアウト・ホットスポットを自動修復するというもので、設計時にその正しさが実証された、デザインルール違反の無い高品質なGDSIIデータを生成することができる。
※TakumiのDFMソリューションに関する詳細は、巧テクノロジー株式会社にお問い合わせ下さい。
http://www.takumi-tech.com
※株式会社ルネサステクノロジ
http://japan.renesas.com
2007.04.24
2007年4月23日、設計データの管理システムを手掛ける、米IC Manage社は、ワールドワイドなデータ管理を実現する新製品「GDP(Global Design Platform)」を発表した。
プレスリリース：http://www.icmanage.com/press_releases/IC_Manage_pr4-21-07.pdf（英文）
IC Manageは、2003年設立のベンチャーで本拠地はカリフォルニア州ロスガトス。創設者は、設計データ管理のスペシャリストであるShiv Sikand氏と、波形解析ツール「Signalscan」で有名な旧Design Accelerations社（1998年ケイデンスが買収）の創設者でもあるDean Drako氏の2名。
今回発表された新製品「GDP」はIT基盤ベースの設計データ・マネンジメントシステムで、各国に散らばる拠点間での迅速な設計データのやり取りとその管理を実現。データのバックアップ、高速な送受信、災害対策、ストレージ管理、スケーラビリティといった重要な要素を全て包含し、世界中を繋ぐデータ・マネンジメントシステムとして、ワールドワイドなチーム設計を効率化するという。
尚、「GDP」は、既にAMD、Cambridge Silicon Radio、National Semiconductor、NVIDIA、Rambus、SanDiskといった大手企業が採用済みとの事で、ライセンス価格は1シート当り$1800?$3000（米国販売価格）。Linux、Solaris、Windowsをサポートしており、Design Framework II、OpenAccess、Milkyway上で稼働する。
ちなみに、IC Manage社の製品は株式会社東洋テクニカが代理店として販売中。「GDP」に関する詳細は、株式会社東洋テクニカにお問い合わせ下さい。
http://www.toyo.co.jp
※IC Manage社
http://www.icmanage.com
2007.04.24
2007年4月23日、無線LANチップを手掛けるファブレスチップメーカー、キーストリームは、チップ設計におけるパワーの最適化に米Sequence Designの「PowerTheater」を活用している事を発表した。
「PowerTheater」は、RTLのレベルでパワー解析を行うツールで、解析結果を元にクロックゲーティング、パワーゲーティング、ボルテージアイランドといった最適化技術を用いて、パワー削減を実現する。
発表によるとキーストリームでは、新しいポータブル・アプリ向けの802.11a/b/g ワイヤレスLANチップセットの設計に「PowerTheater」を適用し、自動解析機能によってダイナミック・パワーを50％削減する事に成功。デバッグ面においても、RTLのレベルで対処するメリットを実感できたという。
※「PowerTheater」に関する詳細は、シーケンスデザイン株式会社にお問い合わせ下さい。
http://www.sequencedesign.com
※キーストリーム株式会社
http://www.keystream.co.jp
2007.04.23
2007年4月13日、ケイデンスは都内のホテルでプレス関係者向けのミーティングを開催。来日していた社長兼CEO Mike Fister氏が今年のビジネス展開について、その計画を明らかにした。
Mike Fister氏によると、あらゆる製品分野で益々複雑化していく設計事情に対応していくために、今年は「Holistic Approach」という考え方をキーワードに、各事業セグメントで全体的なアプローチを強化していく方針で、その具体例として以下の3つを示した。
1．Kit化戦略：
昨年から提供を開始した「Design Kit」を今年は更に強化。従来の汎用的なキットに加え、顧客の最終製品に合わせたキットの提供を目指す。
2．ローパワー・ソリューションの強化：
Si2の「CPF（Common Power Format）」をベースとした包括的な低消費電力ソリューションを提供。既に仕様から設計、検証、インプリメンテーションとCDSIIまでの各設計ツールで「CPF」サポートを完了しており、顧客の成功事例も出てきている。
3．Logic Design Team Solution：
ツールの特別なインテグレーションによって、論理設計、検証、テスト設計、物理設計など、専門家による個別の担当業務間のコミュニケーションを強化し、より予測性・生産性の高い設計マネンジメントを実現する。
尚、これら「Holistic」なアプローチは、既に大手各社との「コーポレート契約」の中でも実現されているとの事で、日本ケイデンス副社長の広瀬氏が先日発表された日立製作所との取り組みについて紹介した。
関連ニュース：
「日立、「モノ作り強化」の一環でケイデンスのEDAツールを全面採用?設計効率2倍化と設計期間40％短縮を実現」
https://www.eda-express.com/news/?m=p&idno=922
広瀬氏によると、「PICHASO」と名付けられた日立とのプロジェクトは、日立既存の設計ノウハウをケイデンスのツールと「Horistic」なアプローチでサポートするという事がベースとなっており、社内を横断する設計基盤の構築に向けて、新しい設計ツールの集中管理システムに加え、「VCAD」と呼ばれるケイデンス最新のサポートシステムも導入。高度なセキュリティ技術とインターネット技術を利用したこの「VCAD」を使うと、ワールドワイドで一番適切なエンジニアが問題をサポートしてくれるという。
※ケイデンスは今年も7月にDA SHOWを開催。今年はDA SHOWをユーザ会であるCDNLive!と統合し、その場で様々な最新のユーザー事例が紹介される予定。
※ケイデンスのソリューションに関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2007.04.20
2007年4月16日、シンプリシティは、DSP合成ツール「Synplify DSP」のASIC対応版「Synplify DSP ASIC Edition」を発表した。
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2007/SYNPJP_57B1.html
「Synplify DSP ASIC Edition」は、アルゴリズムレベルで記述されたDSPデザインからターゲットASICに最適なRTLコードを自動生成し、そのデザインをASICにインプリメントするためのツールで、FPGAをターゲットに既に実績のある「Synplify DSP」をASIC向けに特化させた新製品。今年1月にそのベータ版が発表されていた。
※関連ニュース：
シンプリシティ、ASIC設計向けのDSP合成ツール「Synplify DSP ASIC Edition」のβ版を発表
https://www.eda-express.com/news/?m=p&idno=828
設計者は「Synplify DSP ASIC Edition」を用いることで、既存のASIC設計フローを変える事無く、これまでの1/10?1/20の工数でDSPアルゴリズムをインプリメント出来るようになり、回路面積も改善可能。メモリ・モジュールの統合機能によって、サードパーティのメモリIPのインスタンスも容易に実行することができるという。
尚、FPGAターゲットの既存品「Synplify DSP」は、産業機器や宇宙航空分野を中心に市場で高い支持を受けており、その2006年度の売上げは前年比2倍以上に達しているとの事。今回発表された「Synplify DSP ASIC Edition」の日本国内の販売価格は、801万円（税抜き、タイムベースライセンス）からとなっている。
※「Synplify DSP ASIC Edition」に関する詳細は、シンプリシティ株式会社にお問い合わせ下さい。
http://www.synplicity.jp
2007.04.20
2007年4月17日、システムレベル記述言語「SystemC」の普及・支援団体であるOSCI（Open SystemC Initiative）は、仏ニースで開催中のDATE2007にて、SystemCの採用増加に関するレポートを発表した。
プレスリリース：http://date-conference.com/media/news/index.php?ID=90（英文）
発表されたレポートは、SystemCがIEEE標準となった2005年12月から2007年4月までのSystemCユーザー調査データを分析したもので、SystemCの世界的な成長を裏付ける幾つかのポイントを挙げている。
■2006年、IEEEのWebサイトからSystemCのLRMがダウンロード可能となってから、OSCIの会員数は30％増加。
■実際にSystemCを設計に利用しているユーザーは調査対象の53％以上で、2003年時と比較して40％以上増加。
■実際にSystemCを設計に利用しているユーザーの15％が10以上のプロジェクト経験を持つ。（2005年時より6％増加）
■ヨーロッパのSystemCユーザーグループのメンバー数は過去7年間で40人から1000人以上に増加。
レポートには、その他に北米、ラテンアメリカ、インドなど各地域におけるSystemCユーザーグループの活動状況が報告されており、世界的な標準設計言語としてSystemCの普及が進んでいる事を強調している。
※同レポートはOSCIホームページからダウンロードする事ができる。
OSCI：http://www.systemc.org
2007.04.19
2007年4月17日、マグマ・デザイン・オートメーション社とメンター・グラフィックス社は、現在仏ニースで開催中のDATE2007にて、米AccelleraのUPF（Unified Power Format）に準拠したインプリメンテーション及び検証フローの構築を共同発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/070417.html（メンター・グラフィックス社）
発表によると、両社はそれぞれインプリメンテーション環境「Talus」と検証環境「Questa」にて、米Accelleraの低消費電力設計仕様「UPF」をサポート。「UPF」を利用できる互換性のあるインプリメンテーションフローと検証フローを実現し、実際に最先端低消費電力ナノメータICで設計期間を短縮する事に成功した。
「UPF」は、これまで共通仕様が存在しなかった「消費電力に関する設計意図」を記述するためのフォーマットで、設計の効率化とツールの互換性の促進を狙ったもの。米Si2の「CPF」と合わせてここ最近何かと話題になっているが、「UPF」と「CPF」2つのフォーマットは今のところ統合の動きは無く、「UPF」陣営の中心であるマグマなどは、むしろ対抗姿勢をより露にしている。
※Si2：Silicon Integration Initiative
※CPF：Common Power Format
ちなみに、今回のような大手EDAベンダ同士の共同発表は極めて異例。
※関連ニュース：
Accellera、Unified Power Format (UPF)バージョン1.0仕様を公開?ケイデンスを除く上位3社が参画
https://www.eda-express.com/news/?m=p&idno=889
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
※Accellera
http://www.accellera.org
2007.04.19
2007年4月18日、シノプシスは、論理合成ツール「Design Compiler」と配置配線ツール「IC Compiler」の最新バージョンを発表した。
プレスリリース：
http://www.synopsys.co.jp/pressrelease/2007/20070417-2.html（Design Compiler)
http://www.synopsys.co.jp/pressrelease/2007/20070417.html（IC Compiler）
発表によると最新の「Design Compiler 2007」は、コア技術の「トポグラフィカル・テクノロジ」が拡張され、設計初期段階での結果予測性が向上。具体的には、合成中にチップの消費電力を高精度に予測することが可能となったほか、最新のテスト圧縮テクノロジにも対応し、テスト時間とテストデータ量を大幅に削減すると同時に高いテスト品質を達成できるようになった。
また、「Design Compiler 2007」には、アダプティブ・リタイミングやパワー・ドリブン・クロックゲーティングといった革新的な論理合成テクノロジが搭載されており、従来バージョンよりも平均してチップ性能は8%向上、チップ面積は4%、消費電力は5%削減できるという。
もう一方、最新の「IC Compilerの2007.03」は、ランタイムの高速化（35％UP）、取り扱い容量の拡大、マルチコーナー/マルチモード（MCMM）自動最適化機能の強化など、大幅な技術革新が施されており、その生産性は大幅に向上。16ギガのメモリしか搭載していないワークステーション上でも約1000万ゲートの回路を扱えるため、ユーザーはデザインをこれまでよりも大きな機能ブロック単位に分割して扱うことができる。
また、1億ゲート規模のデザインにも対応可能な階層デザイン・プランニング機能も活用可能で、フィジカル・デザイン前に複数のフロアプランを迅速に生成して解析できる機能もサポート。45nm以下の先端フィジカル・デザインにも対応している。
尚、シノプシスによると、「IC Compiler」は既に累計1億ドル以上の売り上げを記録し、約100種のSoCデザインに使用された実績を持っているという。
※「DesignCompiler」と「IC Compiler」両製品の最新バージョンは既に出荷中。製品に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2007.04.19
2007年4月、シミュレータなどシミュレーション関連のEDAソリューションを手掛ける、米SynaptiCADは、新製品「Transaction Tracker」を発売した。
関連ページ：http://www.syncad.com/Trans_Tracker_main.htm?SynaptiCADSessionID=d2dc623caa27d96eb8a6fd9093227b72（英文）
「Transaction Tracker」は、検証言語PSL/Sugerを使用して、シミュレーション結果の波形データの解析を行うツールで、大規模デザインの膨大な波形データの妥当性を検証するもの。
ユーザーは、Verilog/VHDLのシミュレーション結果（VCDファイル）を読み込み、「Transaction Tracker」に用意されている「PSL/Sugar言語簡易入力機構」でアサーションを定義すると、瞬間的にアサーションと一致または部分一致するトランザクション波形が時間軸対応にグラフィカル表示される。
独自の「PSL/Sugar言語簡易入力機構」によって、言語を一から習得する事無くPSLアサーションを活用できる点が「Transaction Tracker」の一つの特徴で、簡易的に入力したPSL言語の完全な表記を表示する機能もある。
尚、「Transaction Tracker」はスタンドアロン、またはSynaptiCAD社の他の波形編集ツール「WaveFormerPro」等と組み合わせた形で提供され、日本国内での製品価格は、スタンドアロン版で30万円、他のツールのオプションで15万円（共に永久ライセンス価格：保守費別途）となっている。
※「Transaction Tracker」ほか、SynaptiCAD社製品に関する詳細は、販売代理店インターリンク社にお問い合わせ下さい。
http://www.ilink.co.jp
2007.04.18
2007年4月17日、「Photomask Japan 2007」第14回ホトマスク技術展示会がパシフィコ横浜で開幕した。
「Photomask Japan 2007」公式ページ：http://www.photomask-japan.org
「Photomask Japan」は、ホトマスク及びNGLマスクに関する技術の国際会議で、今年は3日間で計15の技術セッションが行われる予定。中には、OPC、RET、MDP、SimulationなどEDAツールの関わる論文発表も含まれている。
併催する技術展示会には、加工・検査装置メーカーを中心に、EDAツールベンダや材料メーカー等、計48社が出展。EDAベンダとしては、ケイデンス、シノプシス、メンター・グラフィックスの大手3社に加え、ブライオンテクノロジーズ、Invarium、SoftJin、日本のTOOL株式会社、ジーダット株式会社が出展している。
尚、展示会初日に当たる17日付けで、出展していたシノプシスとマスク欠陥検査装置メーカーの株式会社ナノジオメトリ研究所（NGR）が両社のコラボレーションを発表。シノプシスのOPCツール「Proteus」とNGRのウエハー検査システム「NGR2100」を繋ぐインタフェースを開発している事を明らかにした。
シノプシスの「Proteus」に、NGRの「NGR2100」から2次元構造のウエハーパターンデータを自動的に取り込む事で、45nm以下のOPCモデルをより正確かつ短時間で作成する事ができるようになるという。
プレスリリース：http://www.synopsys.com/news/announce/press2007/snps_ngr_pr.html（英文）
来日していたシノプシスのDFM部門VP、Anantha Sethuraman氏は、今回の発表も含め同社のDFMソリューションについて次のように語った。
「OPCモデルの作成も含め、GDSII以下の製造フローにおいてはその精度と共にCoO（Cost of Ownership）がとても重要で、シノプシスは様々なDFMソリューションにおいて時間的なコスト削減にも力を注いでいる。」
「シノプシスのDFMソリューションは、テストツールとイールドマネジメントツール、CMPツールと寄生素子抽出ツール、TCADとSPICEシミュレータなど自社ツール間の豊富な連携によって、高い精度と運用性を実現している。それらDFMソリューションを含め、RTLからシリコンまで一貫した設計ソリューションを提供出来るのは当社だけだろう。」
※日本シノプシス株式会社
http://www.synopsys.co.jp
※株式会社ナノジオメトリ研究所
http://www.nanogeometry.com/jp/
2007.04.17
2007年4月16日、今回で10周年となる、DATE（Design Automation and Test in Europe）2007がフランスのニースで開幕した。
DATE2007公式サイト：http://www.date-conference.com
DATEは、EDA関連のヨーロッパ最大のカンファレンスで、DACやICCAD、日本のEDSFairの姉妹イベントと位置付けられている。これまでの9年間は、ミュンヘンまたはパリのいずれかで開催されていたが、今回初めて開催地をニースに移した。
20日までの計5日に渡って開催される今年のDATE2007では、計11のチュートリアル、計78のテクニカル・カンファレンス、計12のワークショップ、計3つのパネル・セッション（Executive Sessions）が行われる予定で、キーノートスピーチは、東芝の半導体研究開発センターの所長でありIEEE Fellowでもある「古山 透」氏と、米コーウェア社の社長兼CEOの「Alan Naumann」氏がそれぞれ下記タイトルで講演する。
「CHALLENGES OF DIGITAL CONSUMER AND MOBILE SoC's: MORE MOORE POSSIBLE?」古山 透氏
「WAS DARWIN WRONG? HAS DESIGN EVOLUTION STOPPED AT THE RTL LEVEL ... OR WILL SOFTWARE AND CUSTOM PROCESSORS (OR SYSTEM-LEVEL DESIGN) EXTEND MOORE'S LAW? 」Alan Naumann氏
ヨーロッパでは、システムレベル設計関連の研究が大学や各研究機関等で積極的に進められており、日本同様、大手電機メーカーを中心に実設計への適用も活発に行われている。そういった背景を映すように、DATEではシステムレベル設計がメインテーマとして掲げられており、今年もカンファレンス全体を通じて関連するセッションが非常に多い。
2007.04.16
2007年4月9日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社の「Active-HDL」が米Mathworks社の「Simulink Fixed Point」とのインタフェースをサポートしたことを発表した。
プレスリリース：http://www.aldec.com/news/news_04_09_2007.htm（英文）
マルチ言語対応の論理シミュレータ「Active-HDL」は、元々アルゴリズムの開発および検証環境「Simulink」との協調シミュレーション用インタフェースを備えていたが、今回、固定小数点演算を使用したシステムの設計、シミュレーションを実現する「Simulink Fixed Point」とのインタフェースを新たに用意。
これにより、「Simulink」で作成した抽象度の高い固定小数点システムのモデルと、HDLで記述されたハードウェアモデルとの協調シミュレーションが実現できるようになるという。
尚、発表された「Simulink Fixed Point」とのインタフェースは、既にリリースされており無償の評価バージョンも配布中。「Active-HDL (PEおよびEE)」の標準オプションとしてユーザーには無償提供されるほか、その他製品のアドオン・オプションとして販売されている。
※「Active-HDL」に関する詳細は、アルデック・ジャパン株式会社にお問い合わせ下さい。
http://www.aldec.co.jp
※「Simulink Fixed Point」に関する詳細は、Mathworks社製品の日本代理店サイバネットシステム株式会社にお問い合わせ下さい。
http://www.cybernet.co.jp/matlab/
2007.04.16
2007年4月19日より、NECシステムテクノロジーと図研がC言語ベースのLSI設計環境「CyberWorkBench」を用いた、C言語設計の教育コースをスタートする。
関連ページ：https://www.zuken-innovation.jp/c_based/
Webサイトの情報によると、教育コースは「入門コース」と「実習コース」の2つに分かれており、その概要は以下の通り。いずれも有償の教育コースで「入門コース」は毎月、「実習コース」は2ヶ月に1回のペースで開催される予定。
◆「入門コース」
目的：CyberWorkBenchの基本的な使用方法のトレーニング
対象：C言語ベース設計に興味を持つ人、CyberWorkBenchの導入を検討している人、またはユーザー。
内容：事前に教育用CD-ROMで1週間の自習を行い、その後2日間の集合研修を受ける。
◆「実習コース」
目的：実設計レベルでのC言語設計ノウハウの習得。
対象：入門コースを終了したCyberWorkBenchの評価担当者、または購入予定者。
内容：3日間の集合研修による講義と実習。
尚、「入門コース」の第１回開催は、今月4月19（木）?20日（金）で、その後の4月23（月）?25日（水）に「実習コース」も開催される予定。
今回、NECシステムテクノロジーと同教育コースを開催することになった図研では、「CyberWorkBench」の教育コースの他に、株式会社礎デザインオートメーションのESLツール「FP-Fixer」の紹介セミナーも定期的に開催している。
※「CyberWorkBench」を用いた、C言語設計の教育コースの詳細については、株式会社図研SoC事業部までお問い合わせ下さい。
http://www.zuken.co.jp/soc/doc/designh/cbased.html
※NECシステムテクノロジー株式会社
http://www.necst.co.jp
※株式会社礎デザインオートメーション
http://www.ishizue-da.co.jp
2007.04.15
2007年4月12日、ウェーハ検査装置の大手米KLA-Tencor社と、ばらつき解析を中心としたDFMツールを手掛ける、米Clear Shape Technologies社は、DFMソリューションにおける両社のコラボレーションを発表した。
プレスリリース：http://www.clearshape.com/news070411.htm（英文）
発表によると両社のコラボレーションは、高精度な45nm以下のマスク検査を実現し、イールドの改善を狙うもので、先日発表されたばかりのKLAの新製品「TeraScanHR」とClear Shapeの「InShape」および「OutPerform」が用いられる。
※関連ニュース：
米KLA-Tencor、45nm以降のフォトマスク量産に対応した検査装置「TeraScanHR」を発表
https://www.eda-express.com/news/?m=p&idno=913
KLAの「TeraScanHR」は、45nm以降のマスク量産に対応した検査装置で、高解像度のイメージング機能と正確なOPC処理が特徴。一方のClear Shapeの「InShape」は、独自のモデリング技法によってOPCTツールに依存せずにチップのシステマチックなばらつきを解析するツールで、「InShape」の解析結果を「TeraScanHR」におけるマスク検査のパラメータ設定に用いることで、高精度かつ設計とマスク製造のギャップを埋める「Design-Aware」なマスク検査を実現できるという。
尚、KLAとClear Shapeは、共にKT VentureというVCから出資を受けており、比較的近い関係にあった。
※両社のコラボレーションに関する詳細は、KLA-Tencorジャパンまたは、Clear Shape社の日本代理店株式会社ジーダットにお問い合わせ下さい。
※KLA-Tencorジャパン
http://www.kla-tencor.co.jp
※株式会社ジーダット
http://www.jedat.co.jp
2007.04.13
プレスリリース：http://www.ocpip.org/pressroom/releases/2007_press_releases/Synopsys_VIP.pdf（英文）
発表によるとOCP-IPは、シノプシスのOCP用の「DesignWare VIP（Verification IP）」をOCPの検証用IPとして標準化。同検証IPはシノプシスからOCP-IPへ提供され、OCP-IPのメンバーはこれを利用できるようになる。
OCP-IPはこれまで、OCP準拠のI/Fブロックを作成・検証するためのツール「CoreCreator」と合わせて、検証用の「OCP Bus Functional Models (BFM)」を提供していたが、将来的には今回標準採用されたシノプシスの「DesignWare VIP for OCP」がこれに取って代わられる事になる。
当然ながら、シノプシスの「DesignWare VIP for OCP」は、OCP-IP コンプライアンス・チェックの機能を100％カバーしており、Verilog、VHDLそしてSystemVerilogのテストベンチをサポート。SystemVerilogの「VMM（Verification Methodology Manual）」にも準拠しているという。
OCP-IPは、今回のシノプシスとのコラボレーションによって、より確実性の高い検証環境とインターオペラビリティをOCP-IPメンバーに提供できるとしている。
※OCP-IP
http://www.ocpip.org
※日本シノプシス株式会社
http://www.synopsys.co.jp
2007.04.12
2007年4月10日、バーチャル・システム・プロトタイピング環境を手掛ける、米VaST Systems Technology社は、「Power.org」に加盟し、IBMとのエコシステムパートナー契約に署名したと発表した。
プレスリリース：http://www.vastsystems.co.jp/power_org.html
「Power.org」は、IBMのPower Architectureテクノロジをベースとしたデバイスやシステムの推進を狙うオープンな組織で、2004年にIBMを中心に計15の企業で設立。ケイデンスやシノプシスもその設立メンバーに名を連ねている。
今回VaSTは、「Power.org」への加盟と合わせてIBMとのエコシステムパートナー契約にも署名し、IBMの組込みプロセッサコア、SystemCモデル、Instruction Set SimulatorおよびRiscWatchコードなどのソースコードにアクセスできる立場を獲得。これを受けて今後は、Power Architectureプロセッサを使用した組込みシステムの、バーチャルプロトタイプ環境も提供していく予定だという。
尚、VaSTは、Power Architectureに対応する製品の提供では既に豊富な経験を持っており、最近、Freescale e200z6プロセッサコアのバーチャルプロセッサモデルも開発。2007年下期には今回の「Power.org」加盟やIBMエコシステムパートナー契約を生かした、新製品を発表する予定となっている。
※VaST Systems Technology社
http://www.vastsystems.co.jp
※Power.org
http://www.power.org/home
2007.04.11
2007年4月10日、レイアウト表示プラットフォーム「LAVIS」を手掛けるTOOL社と半導体検査・計測装置を手掛ける独Vistec社は、Vistecのフォトマスク対応SEM式CD測長装置「LWM9000 SEM」とTOOLの「LAVIS」のインテグレーションを発表した。
プレスリリース：http://www.tool.co.jp/NewsItem/Lavis/News20070410Jp/view
今回発表された両社製品のインテグレーションは、CD測長装置を用いてフォトマスク上の微細パターンを測長する際に必要となる「測長指示ファイル＝レシピ」の作成工数の削減を目的としたもので、両社は独自の方式によって、測長対象となる設計データを「LAVIS」で表示しながら、簡単なマウス操作で視覚的にレシピを作成することを可能にした。
作成されたレシピは、直接「LWM9000 SEM」で読み込むことができるため、ユーザはレシピの書式を気にせず、高品質な測長指示ファイルを短期間で作成でき、マスク製造工程をより効率化することが可能。実際に両社共通の顧客は、このインテグレーションによって、レシピ作成工数を手作業で作成する場合と比べ、1/10以下に削減することができたという。
尚、今回発表された両社のインテグレーションの詳細については、来週パシフィコ横浜で開催される「Photomask Japan」にてTOOL社ブースで展示される予定となっている。
※「LAVIS」に関する詳細は、TOOL株式会社にお問い合わせ下さい。http://www.tool.co.jp
※「LWM9000 SEM」に関する詳細は、Vistec Semiconductor Systems社にお問い合わせ下さい。
http://www.vistec-semi.com
※Photomask Japan
http://www.photomask-japan.org
2007.04.11
2007年4月10日、EDAツールの開発サービスを手掛けるインドのSoftJin社は、日本市場における営業活動の推進に向けて、株式会社セルコン・テクノロジーと提携した事を発表した。
SoftJinは、主にLSI設計のバックエンド工程を中心に、EDAツール用の機能ブロックとカスタムツール開発サービスを提供する会社で、顧客のニーズに応じてシステム設計からポストレイアウトツールまで様々なツールの開発に対応。現在、以下の機能ブロックをラインナップしている。
-「Nirmaan」- ポストレイアウトEDA・DFMツールの開発用のツールキット
-「MEBESZIP」- MEBESのファイルの圧縮ツール
-「GDSIIZIP」- GDSIIのファイルの圧縮ツール
-「Anuvad GDSII OASIS」- GDSIIからOASISへのトランスレータ
-「OA-OASIS Translator」- OpenAccessとOASISの双方向トランスレータ
-「PSE」- プログラムブルプラットホーム向け合成エンジン
-「N2S」- ネットリストから回路図へのコンバーター
-「VFE」- Verilogのパーサー
SoftJinは、同社は2000年の設立時より日本市場にフォーカスしたサービスを展開しておきており、既に日本の半導体企業数社に対する実績を持つ。今後、更に日本市場へ注力していくために、今回セルコン・テクノロジー社との提携に至ったという。
セルコン・テクノロジーはSoftJin社と同じく2000年設立。半導体テスト工程におけるエンジニアリングサービスを中心に、ATE分野の製造装置やデバイス試験装置の機構部品などの販売も手掛けている。
※ATE:Automatic Test Equipment
※SoftJin社
http://www.softjin.com
※株式会社セルコン・テクノロジー
http://www.selcontech.com
2007.04.10
2007年4月10日、シーケンシャル等価性検証ツール「SLEC」を手掛ける、米Calypto Design Systems社は、先頃発表したばかりの新製品「PowerPro CG」がCommon Power Format 1.0 (CPF)をサポートする事を発表した。
現在、Si2が標準化を進めている「CPF」は、デザインの低消費電力化のための共通記述フォーマットで、タイミング設計における「SDCフォーマット」のようなもの。元々はケイデンスを中心とした「Power Forward Initiative」が仕様の策定を進めてきたもので、現在はCalyptoも参画しているSi2の「Low-Power Coalition (LPC)」がその活動を引き継いでいる。
※SDC：Synopsys Design Constraints
※Si2：Silicon Integration Initiative
「PowerPro CG」は、Calypto独自のシーケンシャル・アナリシス技術を用いてRTLコードを自動的に最適化するツールで、面積・タイミングに影響を与える事無く最大60％の消費電力を削減することが可能。今回、新たに「CPF」をサポートすることによってPowerフォーマットに対する間口を広げ、サードパーティ・ツールとのより柔軟なインターオペラビリティを実現する事を目指すという。
※関連ニュース：
米Calypto社、業界初の手法でRTLのPower最適化を行う「PowerPro CG」を発表?顧客設計データで最大60％の消費電力を削減
https://www.eda-express.com/news/?m=p&idno=915
※「PowerPro CG」に関する詳細については、カリプト・デザイン・システムズ株式会社にお問い合わせ下さい。
http://www.calypto.com
※Si2
http://www.si2.org
2007.04.10
2007年4月10日、米EDA Consortiumは、2006年度第3四半期の世界EDA売上報告を発表した。
プレスリリース：http://www.edac.org/downloads/pressreleases/07-04-9_MSS_Q4_2007_ReleaseFINAL.pdf（英文）
発表によると、2006年Q4（10月?12月）の世界のEDA売上総額は14億9300万ドルで、昨年の同時期と比較すると約19％の売上増。2006年度の売上合計は52億7400万ドル（約6272億円）に達し、前年比15％増の結果に終わった。この結果は、コンシューマ・エレクトロニクス市場の活況、プロセスの微細化に伴うEDAニーズの拡大、市場調査対象企業数の増加などが要因となっている。
地域別売上で最も大きな伸びを示したのは北米市場で、2006年Q4の売上は前年比39％増の7億8800万ドル（約937億円）。2006年度の売上合計は前年比22％増の25億8900万ドル（約3079億円）で世界市場の53％に達した。
また、市場の伸びに伴いEDA企業の従業員数も増加。2006年Q4の従業員数は前年同時期より10％増の計25390人に達した。
2006年Q4の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 6億3400万ドル 17％UP
■PCB/MCM分野 1億2300万ドル 41％UP
■IC Physical Design & Verification 分野 3億8500万ドル 11％UP
■IP分野 2億7400万ドル 31％UP
■サービス分野 7700万ドル 12％UP
2006年の分野別売上合計と前年比比較は以下の通り。
■CAE分野 21億9000万ドル 14％UP
■PCB/MCM分野 3億9100万ドル 14％UP
■IC Physical Design & Verification 分野 13億9600万ドル 16％UP
■SIP分野 9億8900万ドル 21％UP
■サービス分野 3億800万ドル 9％UP
2006年Q4地域別の売上と昨年同時期との比較は以下の通り。
■北米 7億8800万ドル 39％UP
■ヨーロッパ 2億8700万ドル 6％UP
■日本 2億3000万ドル 10％UP
■アジアその他地域 売上1億8800万ドル 19％UP
2006年の地域別売上合計と前年比比較は以下の通り。
■北米 25億8900万ドル 22％UP
■ヨーロッパ 9億7700万ドル 12％UP
■日本 10億5100万ドル 15％UP
■アジアその他地域 売上6億5700万ドル 13％UP
※EDAC（EDA Consortium）http://www.edac.org
2007.04.09
2007年4月3日、フォーマル検証を中心とした検証ツールを手掛ける、米Real Intent社は、タイミング例外の自動チェックツール「PureTime」の新バージョン2.0のリリースを発表した。
Real Intentの「PureTime」は、SDCのフォルスパスやマルチサイクル・パスのタイミング例外の正当性を検証するツールで、人手による確認作業を自動処理する事でタイミング・エラーを取り除くと同時にデザインのTAT短縮を図るというもの。※SDC：Synopsys Design Constraint
発表によると今回のバージョンアップでは、新たに拡張SDCのエクスポート機能が追加されたほか、内部処理のアルゴリズムが強化されパフォーマンスが向上。シーケンシャル解析機能も完全なものへとエンハンスされたという。
※Real Intent社製品は、CTC（伊藤忠テクノソリューションズ社）が国内代理店として提供中。
※伊藤忠テクノソリューションズ
http://www.ctc-g.co.jp/~EDA/edsf2007
※Real Intent社
http://www.realintent.com
2007.04.07
2007年4月5日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、日本法人アルデック・ジャパン株式会社の設立を発表した。
プレスリリース：http://www.aldec.com/news/news_04_05_2007.htm（英文）
代表者など詳細は明らかにされていないが、アルデック・ジャパンは、これまでソリトン・システムズが代理店として行っていたAldec社製品の販売及びサポートを直接行う見通し。
アルデック・ジャパン本社オフィスの所在地は以下の通り。
■東京都新宿区新宿2-4-3 フォーシーズンビル8F
URL:http://www.aldec.co.jp
2007.04.06
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070404.html
発表された「Liberty NCX」は、最適化されたモデル・キャラクタライズ・エンジンに加え、品質保証/コンパクト化/統合/スケーリング/モデル変換の各ツール群が統合された最上位のライブラリ・キャラクタライズ・ソリューションで、電流ベースでモデル化された精度の高い「CCSモデル」ベースのライブラリを効率的に生成すると同時に、その検証や最適を単一の環境内で実行することができる。
シノプシスによると、これまでのライブラリ・キャラクタライズ・エンジンは、固有の遅延値やスルー値を前提に開発されており、「CCSモデル」を検証するための電流波形を効率的にセグメントし検証する技術基盤を持っていなかったという。
またシノプシスは同日、既存のキャラクタライズ・ツール「Library Compiler」の大幅な機能向上も発表。
「Liberty NCX」と同様に、「CCSモデリング・テクノロジ」に対応する新機能が追加され、キャラクタライズにかかるコストを削減しつつCurrent sourceライブラリの品質を向上する事が可能になったとしている。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070404-2.html
尚、「Liberty NCX」および「Library Compiler」の最新バージョンは、共に限定顧客向けの製品提供が開始されており、一般顧客向けリリースは2007年6月を予定しているとの事。
※「Liberty NCX」および「Library Compiler」に関する詳細は、日本シノプシス株式会社までお問い合わせ下さい。
http://www.synopsys.co.jp
2007.04.06
2007年4月2日、ESLツールの大手コーウェアは、マルチコア向けプラットフォーム・ベース設計に対応する、「Virtual Platformプロダクト・ファミリ」の新バージョンを発表した。
プレスリリース：http://www.coware.co.jp/news/2007/2007.04.02.html
コーウェアによると、「Virtual Platformプロダクト・ファミリ」の新バージョンは、マルチコア・ソフトウェアの統合と検証によって増加するビジネス上の問題に焦点をあてたもので、マルチコア・システムにおけるソフトウェアの統合やテストにかかる時間を短縮し、開発コストを削減。製品の早期市場投入を実現する。
「Virtual Platformプロダクト・ファミリ」は、仮想ハードウェア・プラットフォームによってソフトウェアの開発を大きく効率化するソリューションで、自動パッケージングとライセンシングというユニークな機構によって、生成した仮想プラットフォームを社内外に展開することも可能。実機検証に変わるESLソリューションとして、組み込みソフトウェアの開発で活用されている。
コーウェアは、より複雑となるマルチコア・システム設計への対応を強化する事によって、ソフトウェア開発現場のニーズと企業のニーズ（ビジネスモデル/サプライ・チェーンの強化）の両方に応えていくとしている。
※「Virtual Platformプロダクト・ファミリ」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
2007.04.04
発表された合意内容は以下の通り。
■カリフォルニア州とデラウエア州で起こしている２件の訴訟を取り下げ、問題の特許についてクロスライセンス契約を結ぶ。
■特定の条件が合えば、2年間は両者間で特許訴訟を起こさない。（条件は公開されず）
■マグマは和解金1250万ドル（約14.7億円）をシノプシスに支払う。
シノプシスの「Design Compiler」と「Physical Compiler」を中心に、複数製品における特許技術について争われていた両社の裁判は、今年に入り一部の訴訟で協定を結ぶといった動きもあったが、審査が繰り返され更なる長期化の様相を見せていた。
今回の和解を受け、シノプシスのCEO Aart de Geus氏は「シノプシスの技術とIPを守った」とコメント。一方のマグマのCEO Rajeev Madhavan氏は「この不幸な出来事によって、互いに多額の出費をもたらした」とコメントした。
尚、今回の発表を受けて両社の株価は上昇。特にマグマの株価は30日の終値で約17％アップを達成したという。
※日本シノプシス株式会社
http://www.synopsys.co.jp
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2007.04.04
2007年4月2日、第17回（2006年）EDN Innovation Awardsの受賞者が発表された。
関連サイト：http://www.edn.com/article/CA6430228.html（英文）
「EDN Innovation Awards」は、エレクトロニクス業界の専門誌である米EDN誌が主催する権威ある賞で、EDNの記者とEDNの読者のオンライン投票によって、その年で最も優れていた製品および技術を決定している。
今年の最優秀賞「INNOVATOR OF THE YEAR」を受賞したのは、Xilinxの65nmハイエンドFPGA「Virtex-5 LXT」を開発したチーム。
EDAツール部門では「ESL、pc-board、and IC front-end design and verification」カテゴリで米Berkeley Design Automationの「Analog FastSPICE」と「RF FastSPICE」の両製品が受賞。「IC Back-End and DFM Tools」カテゴリでは、ケイデンスの「Space-Based Router」が受賞した。
※その他、部門別の各受賞者はEDN誌のサイト（http://www.edn.com）をご参照下さい。
※関連ニュース：
米EDN誌の「2006 INNOVATION AWARDS」のオンライン投票が始まる?話題のEDAツール7製品がノミネート
https://www.eda-express.com/news/?m=p&idno=866
※ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
※Berkeley Design Automation
http://www.berkeley-da.com
2007.04.03
2007年4月2日、シノプシスは、アナログ・ミックスドシグナル・シミュレータ「Discovery AMS」の最新バージョン「Discovery AMS 2007」のリリースを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070403.html
「Discovery AMS 2007」は、Fast SPICEシミュレータ「NanoSim」と「HSIM」をベースに、新たなシミュレーション・エンジンが追加されたアナログ・ミックスドシグナル・シミュレータで、SPICEレベルの高精度シミュレーションをFast SPICEを上回る速さで実現するというもの。検証容量もFast SPICEレベルを維持しており、高精度ながら容量の少ないSPICEと高速・大容量ながら精度の低いFast SPICEとのギャップを埋める事ができる。
「Discovery AMS 2007」の最大の特徴と言えるのは、新たなトランジスタレベル・シミュレーション・エンジン「XAシミュレーション・テクノロジ」の採用で、この新エンジンは、既存の「Discovery AMS」ユーザーの要望に応えるために、数年前から開発が進められていたもの。これまでFast SPICEを利用する際に必要だった各種「チューニング」をシミュレータに予め組み込むというアプローチで、シミュレーションのランタイムだけでなくセットアップタイムも大きく削減。これによりツールのユーザビリティも高まり、エキスパートに限らず誰もが扱うことができる。
また、論理シミュレータ「VCS」との連携やデバッグ環境も強化され、デバッグ用のビューワでデジタル/アナログの両方の波形を同時に見る事ができるようになり、そのクロスプロービングも可能となった。
シノプシスが既存顧客6社の協力を得て行ったベンチマーク結果によると、「Discovery AMS 2007」は、SPICEで45日かけても終了しなかったPLLのシミュレーションを僅か2.5日で、Fast SPICEで4時間以上かかったスイッチング・レギュレーターのシミュレーションを48分で終了。ルネサス・テクノロジにおいても、幾つかの中?大規模デザインを用いて「Discovery AMS 2007」試用した結果、SPICEレベルの検証精度を維持しつつ、検証時間を平均してFast SPICEの1/5、SPICEの1/50以下に短縮する事ができたという。
尚、「Discovery AMS 2007」は4月より製品の出荷が開始されており、既存の「NanoSim」および「HSIM」ユーザーは、「XAシミュレーション・テクノロジ」をオプション機能として追加購入することができる。
※「Discovery AMS 2007」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2007.04.03
2007年4月2日、アナログ/ミックスドシグナル向けのノイズ解析ツールとFastSPICEを手掛ける米Berkeley Design Automation社は、コンシューマエレクトロニクス向けのファブレス半導体メーカー新潟精密株式会社が同社の「Analog FastSPICE」、「RF FastSPICE」、「PLL Noise Analyzer」の3製品を導入した事を発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1175564020.pdf
発表によると新潟精密は、コンシューマ向けTVチューナー用ICの設計にBerkeleyのツールを適用。従来のツールでは精度と時間の両面で問題となっていた、アナログおよびRF回路のシミュレーションを高精度かつ短時間で実行できるようになった。
Berlkeleyの「Analog FastSPICE」は、SPICE精度のシミュレーションをSPICEより5倍?10倍高速に実行可能。「RF FastSPICE」もRF回路を対象にSPICEより5倍?10倍高速なシミュレーションをPSS収束性を実現。「PLL Noise Analyzer」は、業界で唯一整数NタイプのPLLに対応した非近似の位相ノイズ解析を実現できる。
ちなみに、「Analog FastSPICE」、「RF FastSPICE」の両製品は、間もなく受賞者が発表される「2006 INNOVATION AWARDS」のESL、Pc-board and IC front-end design and verification部門製品としてノミネートされている。
※関連ニュース：
米EDN誌の「2006 INNOVATION AWARDS」のオンライン投票が始まる?話題のEDAツール7製品がノミネート
https://www.eda-express.com/news/?m=p&idno=866
米Berkeley Design Automation社が日本法人を設立?日本顧客のニーズに応え直販及び技術サポート体制を確立
https://www.eda-express.com/news/?m=p&idno=837
※Berkeley社製品に関する詳細は、バークレー・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.berkeley-da.com
※新潟精密株式会社
http://www.niigata-s.co.jp
2007.04.03
2007年4月3日、バックエンド設計向けの多目的表示プラットフォームを手掛ける、日本のEDAベンダTOOL社は、フラクチャリングシステム「MaskStudio Ver.6」のリリースを発表した。
プレスリリース：http://www.tool.co.jp/NewsItem/Lavis/News20070403Jp/
TOOLの「MaskStudio」は、レイアウト設計データを各種マスク描画装置フォーマットに変換するフラクチャリング・ツールで、国内のマスクショップなどを主なターゲットに提供されている製品。
今回のバージョンアップでは、内部の処理エンジンが新しいものへと作り変えられ、ほぼ新製品として大幅な機能アップを実現。図形のリサイズ処理を加えた変換処理は、従来のバージョンの1/5の時間で実行でき、出力されるファイルサイズも2/3程度に縮小することが可能となった。
また、over 32-bit integerを含む「OASISフォーマット」の入出力に完全に対応したほか、compressやgzip、bzip2、7zipといった圧縮ファイルをそのまま入力し、指定した形式で圧縮出力できる機能も追加。更に、OPC処理後のレイアウトデータをMask Rule Checkする「MRC機能」も用意され、これまで以上にMDP工程におけるTAT短縮と品質向上に貢献するという。
尚、「MaskStudio Ver.6」は、4月17日からパシフィコ横浜で開催されるPhotomask Japanにて、出展される予定。製品に関する詳細は、TOOL株式会社にお問い合わせ下さい。
※TOOL株式会社
http://www.tool.co.jp
※Photomask Japan
http://www.photomask-japan.org
2007.04.02
2007年3月30日、ハードウェアベースの検証ソリューション「Accverinos」を手掛ける、エスケーエレクトロニクスは、新製品となるFPGAボード「Accverinos NVSシリーズ」のリリースを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1175465161.pdf
「Accverinos NVSシリーズ」は、これまでエスケーエレクトロニクスが提供していた、Altera社のStratixおよびXilinx社のVirtex-?用の試作評価用ボード「VS-Board」に、「Accverinos」の高機能がプラスされた製品で、小規模な検証環境を低価格で実現するもの。既存製品を改良した「New VS-Board」という意味で「NVS」と命名されている。
【Accverinos NVSシリーズの主な特徴】
・低価格、使い勝手の良さで高い評価を頂いたVS-Boardに、Accverinosの高性能をプラスし、リニューアル
・66MHzでの動作保証（回路のソースコードを添付）
・FPGAは、Xilinx社製Virtex-II -8000、Spartan-3 -5000などを選択可能
・SO-DIMM、USBなどのインタフェースを搭載した機種を選択可能
・ユーザI/Oピンの最大引き出し本数は657本
尚、「Accverinos NVSシリーズ」は、計6種類の製品がラインナップされており既に出荷中。製品の価格など詳細は、株式会社エスケーエレクトロニクス検証システム事業部にお問い合わせ下さい。
※株式会社エスケーエレクトロニクス
http://www.accverinos.jp
2007.04.02
2007年4月2日、組込みソフト開発向けCASEツール「ZIPC」を手掛ける、キャッツ株式会社は、福岡市の福岡知的クラスター研究所内に、「CATS組込みソフトウェア研究所 （CATS Embedded Software Lab、通称CESL）」を開設した事を発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1175492359.pdf
キャッツによると「CESL」は、システム開発の上流工程(仕様・設計)で重要な、モデルベース開発プロセス、手法の構築、モデル検査、形式検証の研究を進める部門で、同社のCASEツール「ZIPC」などを使用した、モデルベース開発における、状態遷移経路の自動検証／状態遷移表モデル検査サービス（形式仕様）や、ソフトウェアの時間制約についてのモデル上での数値証明や形式検証を行う「リソース・スケジューリング」の研究を進めていく予定となっている。
キャッツは、2005年6月から九州大学と福岡知的クラスター研究所の3者で次世代モデルベース開発における「状態遷移モデル検査技術」の共同研究を進めており、既にその成果として、組み込みソフトの設計ミスを自動探知する「ZIPC」ベースの状態遷移モデルの形式検証ツール「Garakabu」を2006年に発表している。
「CESL」では、引き続きこの共同研究を推進していくと共に、九州大学大学院のシステム情報科学研究院 情報工学部門（福田晃教授）との連携も進めて行く計画で、同社の副社長である渡辺政彦氏を所長に、車載機器向け組込みソフトウェアの開発コンサルティング拠点として活動を進めて行く予定だという。
※CATS組込みソフトウェア研究所に関する詳細は、キャッツ株式会社にお問い合わせ下さい。
http://www.zipc.com
※福岡知的クラスター研究所
http://www.fleets.jp
2007.03.30
2007年3月30日、日立製作所は、モノづくり強化の一環としてケイデンスのEDAツールを全面採用し、新たな設計システムを構築した事を発表した。
プレスリリース：http://www.hitachi.co.jp/New/cnews/month/2007/03/0330.html
日立の発表によると、新しい設計システムは新設された設計センターによる集中管理の下、社内各製品設計事業部および日立グループ会社が、社内ネットワークを介して利用。4月2日から稼働を開始し、まず情報・通信グループのサーバ、ストレージ、ネットワーク機器といった主要製品開発に全面適用。設計効率2倍化と設計期間40％短縮を実現する。
日立は、日立グループ内を横断するモノづくり基盤の整備を目指し、ハードウェア部門におけるモノづくり改革を推進。2年前から社内の専門チームがケイデンスと共に次世代設計システムの構築・評価検討を実施してきていた。
今回構築した新たな設計システムは、日立のブレードサーバ「BladeSymphony BS1000/BS320」およびPCサーバ「HA8000」をプラットフォームとして構築されており、EDAツールはケイデンスの製品群を全面的に採用。高位論理記述言語、ハードウェアアクセラレータの導入による高速論理検証、LSI全体の動作速度を考慮した高品質論理合成、マルチスレッドを利用した分散高速レイアウト処理などが特長となっているという。
※本件に関する詳細は、株式会社日立製作所にお問い合わせ下さい。
http://www.hitachi.co.jp
※ケイデンス社製品に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2007.03.30
2007年3月30日、シノプシスは、Accellera標準のローパワー設計フォーマット「Unified Power Format（UPF）1.0」に準拠した設計フローを確立するため、ローパワー・デザイン向けのソリューションをエンハンスしていく計画であることを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070329.html
発表によるとシノプシスは、UPF準拠のローパワー設計フローの確立に向けて、インプリメンテーション環境「Galaxy」と、ベリフィケーション環境「Discovery」、両方のエンハンスを進める計画で、システムレベルでのHW/SWパワー・トレードオフから、検証、インプリメンテーションに渡る一連のフローでUPFをサポートする予定。更に、「DesignWare」のローパワーIP郡も組み合わせる事で包括的なローパワー・ソリューションの提供を目指す。
尚、シノプシスは、UPFに対応した新しいソリューションを2007年の後半にリリースする予定である事を明らかにしている。
ちなみにUPF準拠のEDAツールとしては、マグマが先陣を切って先頃2種類の新製品を発表。対立するCPF（Common Power Format）の方では、一足早く今年1月にケイデンスが各種ツールのCPFサポートを発表している。
※関連ニュース
マグマ、低消費電力化を促進する2つの新製品をリリース?ナノメータICで最大25パーセント消費電力を削減
https://www.eda-express.com/news/?m=p&idno=886
※シノプシス社のUPF対応に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2007.03.29
6月4日からサンディエゴで開催される、第44回DAC（Design Automation Conference）Exhibitor情報。
2007年3月28日時点で今年のDACへ出展登録している企業・団体意の数は計224で、昨年と比較して若干減少傾向にある。（昨年は計256社が出展） その内、今年のDACが初出展となる出展者は計19社で、昨年の44社から半減した。内訳は以下の通り。
・Achronix Semiconductor 2Ghz動作の高速FPGA
・Atoptech インプリメントツール
・AutoESL Design Technologies 動作合成ツール
・CLK Design Automation DFM系ツール
・Coverity ソフトウェア コード解析ツール
・Envision Technology Power最適化IP
・GateRocket FPGA検証
・Get2Spec アナログ/RF設計ツール
・Micrologic Design Automation DFM系ツール
・Mixel アナログIP
・MOSAID メモリIP、テストサービス
・Novelics エンベデッド・メモリ
・Plurality マルチコア・プロセッサ
・Silicon Frontline Technology ？
・Silicon Hive プロセッサ・コア
・TechForce デザインサービス
・Temento Systems ハードウェアベース検証
・TSSI - Test Systems Strategies DFTツール
・Vector Cantech コンサルティング
※第44回DAC公式Webサイト：
http://www.dac.com/44th
2007.03.28
2007年3月27日、シノプシスは、ルネサステクノロジが社内のSoC設計フローに配置配線ツール「IC Compiler」を採用した事を発表した。
プレスリリース：http://www.synopsys.com/news/announce/press2007/renesas_ic_pr.html（英文）
発表によるとルネサスは、0.13μｍ、350万ゲート以上、5つの機能モードを持つコンシューマ・デザインを用いて「IC Compiler」のあらゆるオプション機能を評価。
その結果、「XPSテクノロジ」を核とした優れたマルチモード最適化機能が、異なる機能モードの全てのタイミングをコンカレントに最適化し、クロックスピードを向上すると同時に回路面積も削減できる事を確認。
複数モードにおけるタイミングの最適化というニーズを満たし、設計時間を短縮できる最適な製品として「IC Compiler」の採用を決定した。 ※XPS：Extended Physical Synthesis
尚、ルネサスは、主流製品となるコンシューマ・デザインを最適化（＝高性能化）できる「IC Compiler」の能力とその価値を高く評価。その統合された配置配線環境が、複数モードのデザインに限らず単一モードのデザインにおいても有効である事を確認したという。
※「IC Compiler」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※ルネサステクノロジ
http://japan.renesas.com
2007.03.27
2007年3月26日、マグマとSTARCは、マグマの回路シミュレータ「FineSim SPICE」がSTARCの「HiSIM」モデルをサポートしたことを発表した。※STARC:株式会社半導体理工学研究センター
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2007032601.htm
発表によると、STARCは既に「HiSIM」モデルをサポートした「FineSim SPICE」を用いて90nmアナログIPの回路シミュレーション実施。その結果、高い精度を維持しながらシミュレーションを並列処理できる「FineSim SPICE」の「Native Parallel Technology」によって、シミュレーション速度を20倍高速化。STARCの90nm STAR Shuttleにおいてシリコン精度の回路シミュレーションが可能な事を実証したという。
「HiSIM」モデルは、STARCと広島大学が共同開発した次世代トランジスタモデルで、精度が高くシミュレーションも早い事で知られている。STARCはこの「HiSIM」モデルをチップ試作サービス「STAR Shuttle」で採用しているため、「FineSim SPICE」が「HiSIM」モデルをサポートすることによって、同サービスの顧客はより高速・高精度な回路シミュレーションを実現できるようになる。
※関連ニュース：
STARCと米Simucad社、LSI試作サービス用デザイン・キットに「HiSIM」モデルを追加
https://www.eda-express.com/news/?m=p&idno=840
台湾Faraday社、マグマの回路シミュレータ「FineSim SPICE」を採用?1ヶ月要した回路シミュレーションを1日に短縮
https://www.eda-express.com/news/?m=p&idno=827
※「FineSim SPICE」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※「HiSIM」モデルおよび「STAR Shuttle」に関する詳細は、株式会社半導体理工学研究センターにお問い合わせ下さい。
http://www.starc.jp
2007.03.27
2007年3月23日、6月4日からサンディエゴで開催される第44回DAC（Design Automation Conference）のプログラムが発表された。
プレスリリース：http://www.dac.com/44th/PDFs/highlights032307.pdf（英文）
今年のテクニカル・プログラムは、選出された161の技術論文（提出数は713）の発表の他に、8つのスペシャル・セッション、7つのfull-dayチュートリアル、18のパビリオンパネル、7つのhands-onチュートリアルで構成され、今回のDACのテーマとなっている「車載エレクトロニクス」に関連するセッションが多数含まれている。
尚、技術論文は10種類のトラックに分かれ計53のセッションとして発表されるが、今年はそのうちの40％以上は、ESL、低消費電力設計、検証、DFM関連のものとなっている。
DAC事務局が注目のセッションとして取り上げているのは、NEW AND EMERGING TECHNOLOGIESと題された「新たな技術アイデア」8種類をベースに議論を行う「WACI (Wild and Crazy Ideas) session」（6/5 4:30?）、ハイテク技術のマーケティング理論「キャズム」で有名なジェフリー・ムーア氏も参加するマネジメント関連のセッション「Innovation or Extinction - the choice is yours」（6/5 10:30）など。
尚、基調講演は以下の3つが予定されている。
■6月4日 ゼネラルモーターズ 研究開発及び戦略立案部門バイスプレジデント Lawrence D. Burns博士
「Designing a New Automotive DNA」
■6月5日 サムスンセミコンダクター LSI事業部門プレジデント Oh-hyun Kwon博士
「Perspective of the Future Semiconductor Industry: Challenges and Solutions」
■6月7日 GSRCディレクター兼UCバークレー教授 Jan M. Rabaey博士
「Design without Borders -- A Tribute to the Legacy of A. Richard Newton」
※第44回DAC公式Webサイト：
http://www.dac.com/44th
2007.03.27
2007年3月27日、ケイデンスは、PCB設計環境「Allegro PCB design」向けの革新的な新技術「Global Route Environment テクノロジ」を発表した。
プレスリリース：http://www.cadence.co.jp/news/print/h19-03-27.html
「Global Route Environment テクノロジ」は、グローバル配線エンジンと階層的なプランニングのアーキテクチャを組み合わせた業界初のPCB設計ソリューションで、従来人手で行なわれてきた作業をインテリジェントな形で自動化し、設計工数を削減するというもの。
これまでのPCB設計では、複雑な配線作業を人手に頼るしかなかったため、多大な工数が必要となる上その予測性も低く、設計者からプロジェクトを予定通り進めるための自動化ソリューションが求められていた。
今回ケイデンスが発表した「Global Route Environmentテクノロジ」は、そのような現場のニーズに応えるべく顧客との共同開発によって生み出された技術で、グラフィカルな環境でクリティカルなインターフェースの高度な抽象概念を構築、定義することが可能で、設計者自らの知識と設計の意図を、階層的な設計のビューと組み合わせ、最適なインターコネクト・ソリューションを計画することができるという。
※「Global Route Environmentテクノロジ」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2007.03.26
2007年3月26日、シーケンシャル等価性検証ツール「SLEC」を手掛ける、米Calypto Design Systems社は、RTLコードでPower最適化を行う新製品「PowerPro CG」を発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1174948850.pdf
「PowerPro CG」は、これまで検証ツールを提供してきたCalypto社にとって新たな製品分野となる、RTLコードの最適化ツールで、独自のシーケンシャル・アナリシス技術を用いてRTLを自動的に最適化。面積・タイミングに影響を与える事無く消費電力を削減することができる。
「PowerPro CG」は、Calyptoがこれから展開していく、「PowerPro製品ファミリ」の第一弾としてリリースされた製品で、「CG」はクロックゲーティングの略。その名の通り、クロックゲーティングを駆使する事によってRTLのPower最適化を図る。
「PowerPro CG」のユニークな点は、組み合わせ回路のみを対象に、パターン解析によってクロックゲーティングに置き換えるという従来のアプローチに加え（これにも当然対応できる）、動作シーケンスを解析しクロックゲーティングによって動的に消費電力を削減できる箇所を特定するという点で、その解析結果に応じてコードを最適化することができる。（クロックゲーティングのために必要な回路を自動挿入する）
コードの最適化に当たっては、クロックゲーティングによって消費電力、回路面積、タイミングにどのような影響を及ぼすかを解析しトレードオフできるため、極端な面積の拡大やタイミングの不一致などを引き起こす心配は無く、最適化に制約を与えたりユーザが任意で最適化を指示する事も可能。設計者が手書きでクロックゲーティングを挿入したコードに対しても、「より多くの不要な演算をより長く止める」という目的に向かって更なる最適化を追求しに行く。
尚、Calyptoの発表によると、既に日本企業を含む早期顧客3社の実データを用いて「PowerPro CG」をベンチマーク。3Dグラフィック・エンジン、ネットワーク制御、プロセッサと3種類の設計データ（RTL）を「PowerPro CG」で最適化し論理合成したところ、人手による最適化を駆使していたプロセッサの設計データにおいても20％以上の消費電力削減を実現。グラフィック・エンジンでは最大61％の消費電力削減に成功し、最適化したデータの製品利用を求められたという。
カリプト・ジャパンの山本氏のコメント：
「PowerPro CGは、従来、設計者の手によって当たり前に行われてきていた最適化処理を自動化するツールで、最適化前後の結果を検証できるSLECが有るからこそ活用できる製品。」、「PowerPro CGは、消費電力の削減効果もさることながら、忘れられかけていた最適化技術を伝承するという意味でも大きな価値がある。」
※カリプト・デザイン・システムズでは、SLEC/PowerPro向けのFAEおよび営業スタッフを募集中。「PowerPro CG」に関する詳細および求人募集については、カリプト・デザイン・システムズ株式会社にお問い合わせ下さい。
http://www.calypto.com
TEL:045-470-2070
2007.03.24
2007年3月22日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、SystemC Transaction Level Monitor (TLM) Channel version 2.2をリリースした。
プレスリリース：http://www.ocpip.org/pressroom/releases/2007_press_releases/SystemC_2.2.pdf（英文）
発表によると、新しい「OCP SystemC TLM Channel Version 2.2」は、新たな2Dバースト、パイプラインスレッドなどをサポートするOCP 2.2をフルサポートしており、これまでのTLM Channel 2.1.3.を上回るモデルの相互運用性を実現。また、チャネル用のモニーターインタフェースやドキュメンテーションもエンハンスされている。
尚、「OCP SystemC TLM Channel Version 2.2」の開発は、前バージョン同様、OCP-IP System Level Design Working Groupのメンバーである、CoWare、 GreenSocs、 Sonics、Texas Instrumentsによって行われ、台湾SoC ConsortiumのESL Working Groupから寄贈されたリグレッション スイートを用いてテストされたという。
※OCP-IP
http://www.ocpip.org
2007.03.23
2007年3月15日、ウェーハ検査装置の大手米KLA-Tencor社は、45nm以降のフォトマスク量産に対応した検査装置の新製品「TeraScanHR」を発表した。
プレスリリース：http://www.kla-tencor.co.jp/news/pdf/070322.pdf
既に多数のシステムを出荷し、45nmの試作/32nmの開発用途でも受注を獲得しているという「TeraScanHR」の最大の特徴は、45nm以降の微細な欠陥に対応する高解像度のイメージング機能とOPC形状の処理を正確に行う新たなデータベースモデリング・アルゴリズムの2点で、これら新機能に最新のスーパーコンピュータテクノロジを組み合わせる事によって、高品質なフォトマスク検査と高いスループットを実現することができる。
また「TeraScanHR」は、複数のピクセルサイズ中から目的に合ったコンフィギュレーションを選択することによって、あらゆる世代のチップに対応可能。従来よりも検査コストを低減・最適化できるというメリットも持ち合わせているという。
※「TeraScanHR」に関する詳細は、KLA-Tencor社にお問い合わせ下さい。
http://www.kla-tencor.co.jp
2007.03.23
2007年3月21日、バーチャル・システム・プロトタイピング環境を手掛ける米VaST Systems Technology社は、同社のパートナープログラムにSystemCサービス・プロバイダの米ESLX社が加わった事を発表した。
プレスリリース：http://www.vastsystems.com/ESLX.html（英文）
ESLXは、テキサス州オースチンに本拠を置くSystemCを中心としたESLメソドロジのコンサルティング会社で、設立は2003年。設立当初の社名は「EklectICally Inc」であったが、2005年に現在の「ESLX」に社名変更している。現在ESLソリューションを手掛ける計17社とパートナーシップを結んでおり、SystemC関連のコンサルティングやトレーニングを展開中。2004年には同社の創業者2名がSystemC関連書籍「SystemC: From the Ground Up」を出版している。⇒日本語版「基礎から学ぶSystemC」丸善
今回ESLXが加わったのは、「Galaxy network of SystemC service providers」と呼ばれるVaSTのパートナー・プログラムで、SystemCベースのESL設計に取り組む顧客に向けて言語トレーニングや各種サービスを提供するというもの。
VaSTによると、SystemCのトレーニングやコンサルティングなど、高まる顧客のニーズに対応していくために、実績のあるESLXと組む事にしたという。
ちなみにVaSTは、一般的なサードパーティとの連携プログラムの他に、「Universe Program」と呼ぶバーチャル・プロセッサモデルの開発に向けた半導体サプライヤとのパートナー・プログラムも積極的に進めている。
※VaST Systems Technology社
http://www.vastsystems.co.jp
※ESLX社
http://www.eslx.com
