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2007.06.02
2007年6月1日、ARMとシノプシスは、最先端のパワー・マネージメント手法を解り易く解説した書籍、「ローパワー・メソドロジ・マニュアル for System-on-Chip Design（LPMM）」が米Springer Science+Business Media社より発刊される事を発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070529-3.html
「LPMM」は、高度なパワー・マネージメント・テクニックを容易に活用する方法について述べた実践的ガイドラインで、ARMおよびシノプシスの複数の技術者によって執筆されたもの。執筆者のとりまとめを行ったのは、シノプシスのMichael Keating氏とARMのDavid Flynn氏で、Michael Keating氏は、シノプシス フェローとして業界のベストセラー技術書「リユース・メソドロジ・マニュアル for System-on-Chip Design」の大半を執筆した事で有名。もう一方のDavid Flynn氏は、ARMのR&Dフェローであり、ARMの論理合成可能なCPUコア・ファミリーならびに業界標準オンチップバス AMBAの開発を支える初代アーキテクトとして活躍している。
「LPMM」は、ローパワー設計の背景説明や基本的な手法の解説を始め、ローパワー設計に関する様々なトピックを幅広く網羅。クロックゲーティングやマルチ・スレッショルド電圧（マルチVt）手法、論理レベルの消費電力削減手法、多電源設計ならびにアーキテクチャについても紹介しており、その内容はSoC開発のためのRTLやアーキテクチャ開発に関する考察だけでなく、シリコンIPについてもカバーしている。
尚、この「LPMM」は、ローパワー設計分野の指導者として有名なマサチューセッツ工科大学のAnantha Chandrakasan教授が編纂している、「Integrated Circuits and Systems」関連のSpringerシリーズの一環として2007年8月に出版される予定。書籍に関する詳細な情報は、下記URLより入手できる。
http://www.lpmm-book.org
また、ARM、シノプシス、Springerの3社は、6月4日からサンディエゴで開催される第44回DACにて、「LPMM」のプロモーションを実施する予定。各社のブースでLPMM暫定版のコピーが公開されるほか、6月6日の11:30amに開始されるARM - Synopsysローパワー・ランチョン・ミーティングでLPMMの解説が行われるという。
※Springer社
http://www.springer.com
2007.06.01
2007年5月29日、シノプシスは、東芝が、配置配線ソリューション「IC Compiler」を始めとするシノプシスのインプリメンテーション・ツール・セットをベースにしたデザイン・キット 「Orion V1.0」をリリースしたことを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070529.html
東芝は、2006年8月に「IC Compiler」を用いた最初のテープアウトを完了。以来、数多くの130nm/90nmデザイン、そして65nmテスト・デザインを成功裏に進め、最新の例では、携帯向けの高性能・低消費電力メディア･プロセッサの設計を2007年4月に完了している。
東芝のSoCはデジタル・コンシューマー向けが中心で、多電源対応・複数動作モードによって低消費電力化を追求するデザインが多く、「IC Compiler」のコンカレントなマルチ・コーナー、マルチ・モード最適化機能の活用効果は非常に大きい。
また、「IC Compiler」を用いることで、サインオフツール「PrimeTime SI」やRC抽出ツール「Star-RCXT」といったシノプシスの他のテクノロジと緊密な相関性を保ちつつ、高度に自動化された多電源設計最適化フローも活用できるため、東芝は既存の設計環境、社内ニーズをベースとした自然な流れとして、「IC Compiler」の標準採用に至っている。
尚、シノプシスは同5月30日、NECエレクトロニクスによる「IC Compiler」の適用事例も合わせて発表。
NECエレは、「IC Compiler」を用いてハイエンド・コンピュータ・インフラ・マーケットをターゲットとした、ギガヘルツ動作、複数プロセッサ・コア構成の最新型プロセッサの設計をテープアウト。1ゲートあたりの電力浪費を数マイクロワットレベルに抑えつつ、従来比2倍にあたるギガヘルツの動作スピードを実現したという。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070529-2.html
※「IC Compiler」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※東芝セミコンダクター社
http://www.semicon.toshiba.co.jp
※NECエレクトロニクス株式会社
http://www.necel.com
2007.06.01
2007年5月31日、図研とシノプシスは、両社の製品を組み合わせた、PCB設計および検証の統合ソリューションを共同開発する事を発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070531.html
発表されたソリューションは、相互補完的な製品であるシノプシスのシミュレーター「Saber」と図研の「CR-5000 System Designer」の組み合わせで構築されるもので、両社は、シノプシスのFramewayテクノロジを活用し、「Saber」と「CR-5000 System Designer」を緊密に統合するインターフェイスを開発する。
両製品が統合されることでPCB設計者は、「CR-5000 System Designer」を用いてデザインを作成し、同じCR-5000環境上で「Saber」を起動して、作成したデザインのシミュレーションを実行できるようになる。これによって、インプリメント/シミュレーション/結果解析を共通インターフェイスを通じて相互参照する場合に発生しうるエラーを排除可能。結果は、シノプシスの波形解析ビューワ「CosmosScope」で解析できる。
発表によると、この統合インターフェイスは、2007年後半に提供される予定だという。
※「Saber」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※「CR-5000 System Designer」に関する詳細は、株式会社図研にお問い合わせ下さい。
http://www.zuken.co.jp
2007.06.01
2007年5月31日、フォーマル検証ツールを手掛ける、米Averant社は、「Solidify」のバージョンアップを発表した。
最新バージョン「Solidify 5.0」の目玉となるのは、ツールに搭載される検証サポート機能「GPS（Guided Proof System）」のバージョンアップと新たなカバレッジ・エンジンの追加で、新しい「GPS 2.0」によって無駄な再検証を省略する検証管理が可能となり、プロパティの証明をより厳格なものとする「Automated hierarchical verification」という新機能も追加された。
その他、SVA、PSL、HPLの「$isunknown」がサポートされたほか（プロパティをチェックするツールとしては業界初）、複数CPUによる分散処理にも対応し、リニアに処理速度を向上できるようになった。
※「Solidify」に関する詳細は、ガイア・システム・ソリューション株式会社にお問い合わせ下さい。
http://www.gaiaweb.co.jp
※アベラント社 http://www.averant.com
2007.05.31
2007年5月29日、分散処理による大規模・高速SPICEソリューションを手掛ける、米Xoomsys社は、ベンチャーキャピタルから新たに800万ドルを調達。増資の第2ラウンドを完了したことを発表した。
プレスリリース：http://www.xoomsys.com/news/index.htm（英文）
発表によると今回出資したのは、同社既存の株主Benchmark Capital、Morgenthaler Venturesの2社と、今回新たに出資に加わり同ラウンドをリードしたDuff Ackerman & Goodrich Venturesの計3社で、出資額は計800万ドル（約9.7億円）。今回の調達で同社の調達総額は1500万ドル（約18.2億円）となった。
Xoomsysは、2003年に設立された新興EDAベンダで、本拠地はカリフォルニア州クパティーノ。元シノプシスで学会でも著名なRaul Camposano氏がCEOを務めている。
同社のソリューションは、独自技術「SPEED(Scalable Performance using Enhanced Effective Decoupling)」によるSPICEシミュレーションの分散処理化というユニークなもので、デザイン（ネットリスト）を効果的に自動分割し、大規模デザインの高速シミュレーションを実現。ユーザーは既存のSPICEシミュレータを利用可能で、10個のCPUを使い通常の20倍の速さでSPICEシミュレーションを終えた例もある。
今回調達した資金は、開発、営業、サポートの拡大に充てられる予定。ちなみに、出資を継続したBenchmark Capitalは、クロックゲーティング解析ツールを手掛ける、米AZURO社にも投資している。
※Xoomsys社
http://www.xoomsys.com
2007.05.31
2007年5月29日、バーチャル・システム・プロトタイピング環境を手掛ける、米VaST Systems Technology社は、ルネサステクノロジの自動車事業部とのグローバルパートナーシップを発表した。
プレスリリース：http://www.vastsystems.com/Renesas.html（英文）
発表によると両社は、VaSTのバーチャルプロトタイプ環境で利用するルネサスのプロセッサ・プラットフォームを開発し、各国における両社の顧客に提供。各種車載システムのソフトウェア開発やアーキテクチャ解析、システム検証などに役立てる。
ルネサスは、既にVaSTのバーチャルプロトタイプ環境「CoMET」のユーザーとして、バーチャルプロトタイプによるソフトウェア開発の効率化を実証済みで、まず「SH2A」と「R32C」にフォーカスしてプラットフォームの開発を進めていくという。
尚、開発するプラットフォームは、2007年10月には顧客に向けてリリースされる予定となっている。
※「CoMET」に関する詳細は、VaST Systems Technology株式会社、または株式会社ガイア・システム・ソリューションにお問い合わせ下さい。
※VaST Systems Technology株式会社
http://www.vastsystems.co.jp
※株式会社ガイア・システム・ソリューション
http://www.gaiaweb.co.jp
※株式会社ルネサステクノロジ
http://japan.renesas.com
2007.05.30
2007年5月24日、最先端のリソグラフィ・ソリューションを提供するASMLの子会社Brion Technologies社は、STARCと協力して65nm向けのDFMフローの構築に取り組むことを発表した。
プレスリリース：http://www.briontech.com/pressPR_Details.asp?id=84（英文）
発表によると、両社の取り組む65nm向けDFMフローは、Brionのリソグラフィ検証システム「Tachyon」及びBrionのパートナー製EDAツールをベースに構築される予定で、STARCの株主11社のうち7社がプロジェクトに参加する事になっている。
発表に寄せられたSTARC開発第1部 西口信行氏のコメントによると、STARCの加盟各社の殆どが既に「Tachyon」のユーザーで、各社共に全てのプロセスフローで「Tachyon」の生み出す高精度なリソグラフィモデルの使用を希望しているとの事。西口氏は「STARCとBrionの協業は自然なステップである」としている。
※「Tachyon」に関する詳細は、ブライオンテクノロジーズ株式会社にお問い合わせ下さい。
http://www.brion.com
※STARC（?半導体理工学研究センター）
http://www.starc.jp
2007.05.30
2007年5月29日、メンター・グラフィックス社は、富士通が同社のDFMツール「Calibre LFD」を採用した事を発表した。
プレスリリース： http://www.mentorg.co.jp/news/2007/070529.html
メンターの発表によると富士通は、社内の製品開発におけるDFMの強化と、社外ファブレス顧客に向けたDFMソリューションの強化、2つの目的を視野に「Calibre LFD」を採用。更に「Calibre LFD」を使った正確な露光プロセスのモデリングを可能にするため、メンターと共同で自社65nmプロセス向けの「LFDキット」を開発し、DRCキットと同じように提供している。
この「LFDキット」により、「DRCクリーン」なサインオフと同様に「LFDクリーン」なサインオフを達成することが可能となり、社内の設計者に限らず外部のファブレス顧客もデザインにホットスポットが含まれていないことを確認できるようになる。
「Calibre LFD」は、プロセスの変動をとらえてレイアウトの確実性を高めることができるツールで、レイアウト設計者が設計の早い段階で、特定のリソグラフィック・プロセス・ウィンドウ下でどのようにレイアウトが描画されるかを確認することが可能。
具体的には、ファウンドリやファブから提供される「LFD」キットを用いたシミュレーションと、プロセス変動に対する設計の耐性計算によって描画の可能性を判別する仕組みで、異なるレイアウトを比較し、プロセス変動の影響を受けにくい設計のトレードオフを判断することができる。
※「Calibre LFD」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※※富士通株式会社
http://jp.fujitsu.com
2007.05.30
2007年5月29日、ケイデンスは、富士通九州ネットワークテクノロジーズ株式会社が「Cadence Incisive Plan-to-Closure Methodology」を採用したことを発表した。
プレスリリース：http://www.cadence.co.jp/news/print/h19-05-30.html
同メソドロジは、SystemVerilogをベースとしたRTL検証のためのもので、富士通九州ネットワークテクノロジーズは、最新のMPEGデコーダモジュールの検証に適用。個々のモジュールからシステム全体にまで及ぶ検証能力によって、バグの早期発見に成功した。
「Plan-to-Closure Methodology」には、自動化されたFunctionalカバレッジ解析機能も備えられており、SystemVelirogをベースとしているため、既存のVerilog資産との融和性・再利用性も高く、検証プロセス全体の工数を半減できるという。
※「Cadence Incisive Plan-to-Closure Methodology」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※富士通九州ネットワークテクノロジーズ株式会社
http://jp.fujitsu.com/group/qnet/
2007.05.30
2007年5月28日、最先端のリソグラフィ・ソリューションを提供するASMLの子会社Brion Technologies社は、「Tachyon」を拡張した新製品「Tachyon LAD」を発表した。
プレスリリース：http://www.brion.com/pressPR_Details.asp?id=85（英文）
新製品「Tachyon LAD」の「LAD」は、「Lithography Aware Design」の略で、先進の45nm/32nmプロセスに対応する精度の高いOPC及びOPC検証能力を提供する製品。GDS-IIデータを読み込み、シリコンの輪郭やホットスポットを正確に予測し、テープアウト前にその対処法を設計者に示す。
「Tachyon LAD」は、実際に製造したフォトマスクの回路モデルを利用してシミュレーションを実施。既存の設計フロー/製造プロセス上で稼動可能なため、新たなプロセスをドライブする上での時間的コスト性も高い。
また、Brionによると「Tachyon LAD」は、Brionとパートナー関係にあるサードパーティー製EDAツールと共に提供される予定で、パートナーベンダとして、ケイデンス、マグマ、そして日本のTOOL社の名前が挙がっている。
※関連ニュース：
米BrionとTOOL、両社製品の統合によってDFMソリューションを強化?大規模データの表示、リソグラフィ検証、編集をシームレスに実現
https://www.eda-express.com/news/?m=p&idno=826
ケイデンス、米Brion社と米Clear Shape社との協業によりリソグラフィ考慮の設計フローを構築
https://www.eda-express.com/news/?m=p&idno=674
尚、「Tachyon LAD」は7月にベータリリースされる予定で、5月24日に発表されたSTARCとの共同開発のベースとなるのは、今回発表された「Tachyon LAD」だという。
※関連ニュース：
STARCとBRIONが65nmDFMフローの構築で協力?STARC株主11のうち7社が参加
https://www.eda-express.com/news/?m=p&idno=1007
※「Tachyon」に関する詳細は、ブライオンテクノロジーズ株式会社にお問い合わせ下さい。
http://www.brion.com
※TOOL株式会社
http://www.tool.co.jp
※マグマ・デザイン・オートメーション株式会社http://www.magma-da.co.jp
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
※STARC（?半導体理工学研究センター）
http://www.starc.jp
2007.05.29
2007年5月24日、メンター・グラフィックスは、2007年Q1（2月?4月）の売上を報告した。
プレスリリース：http://www.mentor.com/company/news/upload/q1_fy_2008_earnings.pdf（英文）
発表によると、メンターの2007年Q2の売上は前年同時期より8％増の1億9050万ドル。（日本円にして約231億円）うち、純利益は29万ドル（約3520万円）で昨年同時期の590万ドルの損益と比較して大きく巻き返した。
製品部門別では、検証系製品で20％の売り上げ増、ESL、Automotive、組み込みソフト分野で約45％の売り上げ増となっており、先頃投入したエミュレータ「Veloce」によって、来期は2億ドルを目指すという。
※数字は全てGAAP基準による会計結果
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2007.05.28
2007年5月24日、日本ケイデンスは、新横浜本社のセミナールームで「Low-Powerソリューション・セミナー2007」を開催。10時?17時までのセミナーに100名近くの参加者が集まった。
セミナー内容：http://www.cadence.co.jp/lowpower
セミナーは、前半が標準化活動、活用事例紹介など、「CPF」を取り巻く最新状況の紹介。後半は、「CPF」の概要説明及びケイデンスのLowPowerソリューションの詳細説明という形で進められた。
オープニングの講演を担当したケイデンスの米国本社、Industrial AlliancesJan、Senior Vice PresidentのJan Willis氏は、「LowPowerは重要な課題であると同時にチャンスでもある」と語り、それに向けたケイデンスならびにPFI(Power Forward Initiative)の活動とPowerフォーマット「CPF」の有用性を紹介。「CPF」を用いた各社の事例発表へと繋いだ。
今回、セミナーで事例として紹介されたのは、Freescale、ARC、NXP、ARM、NECエレクトロニクス、富士通、STARCの計7社の活動で、各内容はコンパクトながらもPowerフォーマット関連でこれだけ多様な事例紹介は恐らく国内初。中でも「CPFをサポートする各社からのメッセージ」と題された国内ユーザー3社の発表は、国内における「CPF」の先行性を印象付けるものであった。
NECエレクトロニクス、基盤技術開発事業本部の齋藤 敏幸氏によると、同社はHigh-Kを採用した55nmプロセスをベースにした低消費電力ソリューションに注力しており、現在、CPFベースの低電力設計環境の実現に取り組んでいる最中。齋藤氏は、CPFの利点として、電源制御系の記述の容易さ、インプリメントの効率アップの2点を挙げる一方、「Power関連の記述が出来てもそのアイデアを出すのは設計者」とし、現時点で低電力LSIの自動合成や高精度のPower見積りなどを期待すべきではないと語った。
STARC（?半導体理工学研究センター）、開発第1部の西口 信行氏は、先日発表した低消費電力設計向けリファレンスフロー「PRIDE」バージョン1.5における、CPFの評価結果を紹介。CPFを用いる事によって、低消費電力化の可能性を容易に探索可能となり、その結果、RTL設計?フロアプラン完了までの作業工数を27％削減する事に成功（従来手法での予想工数との比較）。同リファレンスフローをリリースする10月までには、工数50％減を目指しているという。
富士通は、コストダウン効果の高いローパワーASICの提供を目指し、早い段階からPFI(Power Forward
Initiative)に参加。電子デバイス事業本部の山口 悟氏によると、同社は既にCPFに対応するRTL?GDS-IIまでの一貫したソリューションを実現しており、2007年7月より顧客向けサービスの提供を開始する予定。具体的には、コンサルティング、設計サポートという形で顧客と一緒になって、RTL修正を行わないCPFベースの低消費電力設計を進めていく予定だという。
※ケイデンスのLowPowerソリューションに関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※Power Forward Initiative
http://www.cadence.com/partners/power_forward/index.aspx
※Si2
http://www.si2.org
※NECエレクトロニクス株式会社
http://www.necel.com
※STARC（?半導体理工学研究センター）
http://www.starc.jp
※富士通株式会社 電子デバイス事業部
http://jp.fujitsu.com/microelectronics
2007.05.28
2007年5月28日、レイアウト表示プラットフォームを手掛ける日本のEDAベンダTOOL株式会社は、フラッグシップ製品「LAVIS」の最新版「LAVIS Ver.7」のリリースを発表した。
プレスリリース：http://www.tool.co.jp/NewsItem/Lavis/News20070528Jp/view
発表によると、今回のバージョンアップでは、超高速データ表示がウリの「LAVIS」のデータハンドリング機能に大きく手が加えられ、データの「オンメモリ化」によって、ファイルの読み込み速度がGDSIIで約2倍、OASISで約5倍と大幅に高速化された。（従来バージョン比）
通常、「オンメモリ化」による高速処理はメモリを食う結果となるが、「LAVIS Ver.7」ではその問題を解消し、「オンメモリ」と「省メモリ」を同時に実現しているという。
その他の大きなバージョンアップ項目は以下の通り。
■表示品質の向上：
従来の高速表示アルゴリズムに、チップ全体の概略をより把握し易くする表示方法を追加。マクロブロックなどの配置状態を容易に確認することが可能。
■OASIS対応機能を拡張：
従来のバージョンではサポートしていなかったほぼ全ての機能でOASISフォーマットをサポート。
■JOBDECK対応機能を向上：
表示のOn/Offをレイヤやパターン単位で切り替え可能に。数千パターンにおよぶ大規模なJOBDECKを高速に読み込むことが可能。
尚、「LAVIS Ver.7」では、このほかにも、指定範囲内におけるセルやテキスト、図形の検索、等電位追跡機能の強化やGUIの改良などツールの細部にわたって機能強化・改善が施されており、その詳細については、来週から開催される第44回DACにて紹介する予定。
※「LAVIS Ver.7」に関する詳細は、TOOL株式会社にお問い合わせ下さい。
http://www.tool.co.jp
2007.05.25
2007年5月23日、アンソフトは2007年Q4（2月?4月）の売上を報告した。
プレスリリース：http://www.ansoft.com/news/press_release/070523ybx.cfm（英文）
発表によると、アンソフトの2007年Q4の売上は前年同時期より16％増の2860万ドル（日本円にして約34.8億円）で同社の期間売上記録を更新。うち、純利益は790万ドル（約9.6億円）で昨年同時期の830万ドルと比較して若干下がった。
尚、同社2007会計年度の決算によると、年間売上高の合計は8910万ドル（約108億円）で前年比15％UPの好結果。純利益は2020万ドル（約24.5億円）で前年比11％UPを達成した。
※数字は全てGAAP基準による会計結果
同社CEOのNicholas Csendes氏は、2008会計年度も10?15％の成長を見込んでいるとコメントしている。
※アンソフト・ジャパン株式会社
http://www.ansoft.co.jp
2007.05.25
2007年5月23日、シノプシスは2007年Q2（2月?4月）の売上を報告した。
プレスリリース：http://www.synopsys.com/news/announce/press2007/earnings/earnings_q207.pdf（英文）
発表によると、シノプシスの2007年Q2の売上は前年同時期より7％増の2億9290万ドル。（日本円にして約356億円）うち、純利益は4130万ドル（約50億円）で昨年同時期の540万ドルと比較して大幅な伸びを示した。これは増収に加えて営業経費が減少したためで、収入にはマグマから支払われた和解金1250万ドル（約15億円）も含まれている。
※数字は全てGAAP基準による会計結果
※日本シノプシス株式会社
http://www.synopsys.co.jp
2007.05.25
2007年5月24日、シノプシスとシンプリシティは、ASIC設計向けの検証ソリューションに関する共同マーケティングの開始を発表した。
プレスリリース：http://synopsys.mediaroom.com/index.php?s=43&item=453（英文）
発表によると両社は、FPGAベースのプロトタイピング環境をターゲットに、シノプシスのシミュレーション環境「VCS」とシンプリシティの新しいデバッグ環境「Identify Pro」をシームレスに繋げる計画で、再来週に迫った第44回DACで両社製品の統合フローのデモを予定。既に半年前からツールのインテグレーション作業が進められていたという。
シンプリシティの「Identify Pro」は同日24日に発表されたばかりの新製品で、注目を集めている同社の新技術「TotalRecall」が組み込まれている。
「TotalRecall」は、FPGAをベースとした新しいデザインの検証技術で、FPGA上に対象デザインのコピー回路を書き込み、それを用いて検証を行うというもの。利点としては、FPGAの内部動作の観測性の高さや、実ハードレベルの動作速度、高速アサーション検証の実現などが挙げられている。
シンプリシティによると、この「Identify Pro」は、今年の第3四半期（7月?9月）に正式リリースされる予定で、価格は年間ライセンスで34500米ドル（約420万円）、永久ライセンスで69000米ドル（約840万円）からとなっている。
※シンプリシティ社「Identify Pro」に関するプレスリリース：
http://www.synplicity.com/corporate/pressreleases/2007/synpr_070524_synasicverification.html（英文）
両製品のインテグレーションに関する詳細は未だ明らかにされていないが、ここ最近、RTL検証のトレンドとなっている、アサーション検証とハードウェアベース検証の組み合わせ。しかもシノプシスとシンプリシティが連携。今回のDACで注目を集めるのは間違いない。
※「VCS」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※「Identify Pro」に関する詳細は、シンプリシティ株式会社にお問い合わせ下さい。
http://www.synplicity.jp
2007.05.24
2007年5月23日、PCB開発環境を中心にEDA及びCAEソリューションを提供している図研は、マルチ言語対応の論理シミュレータを手掛ける米Aldec社とのパートナーシップを発表した。
プレスリリース：http://www.zuken.com/news/press0705-Aldec.asp（英文）
発表を行った図研USAによると、PCBとFPGAの設計及び検証プロセスの融合を目指し、Aldecと協力しPCB設計ツール「CR5000」にHDLシミュレータをインテグレーション。「CR-5000 System Designer」からHDLシミュレータを起動できる形にした。
これにより設計者は、FPGAのタイミングシミュレーションと、更新されたデザインデータに応じたピン交換を単一の環境下でシームレスに実行できるようになるという。
尚、この両社製品のインテグレーションは、6月4日から開催される第44回DACにて、デモンストレーションされる予定。
※図研USA
http://www.zuken.com
※Aldec社
http://www.aldec.co.jp
2007.05.24
2007年5月22日、EDAツールの開発用IP及び開発サービスを手掛けるインドのSoftJin社は、新製品「NXCompare」のリリースを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1179994979.pdf
「NXCompare」は、異なる2種類のレイアウトデータ、マスクデータを比較するツールで、フォーマットや階層構成に関わらずデータ比較が可能。GDSII、OASIS、MEBES、OASIS、VSB、OpenAccessといった標準フォーマット/データベースをサポートしている。
「NXCompare」は、同社の提供するポストレイアウトツールの開発用キット「Nirmaan」をベースに開発されたもので、エンドユーザーに向けた「ツール」としては同社初の製品。「NXCompare」の開発にあたり、「Nirmaan」もバージョンアップされている。
Softjinによると、「NXCompare」の特徴は大きく下記5つ。
1．複数データフォーマットのサポート（今後も拡張予定）
2．分散コンピューティングによる高速処理
3．無制限のデータ処理能力（数百ギガバイトのGDS-IIも対応可能）
4．ユーザー定義可能な不要データのフィルタリング機能
5．コストパフォーマンスの高さ（市販DRCツールよりも低価格）
尚、分散コンピューティング機能は、「Nirmaan」のバージョンアップによって実現されているもので、今回のバージョンアップではその他に、処理速度の高速化（従来比10倍以上）、メモリ使用量の削減、出力ファイルサイズの削減、OpenAccess 2.2用ネイティブI/Fのサポートといった改善・機能追加が施されているという。
「NXCompare」の価格は1万ドル、「Nirmaan」の価格は10万ドルから（年間ライセンス）となっており、製品に関する詳細は、6月4日から開催される第44回で紹介される予定。日本国内での販売については、代理店となっている株式会社セルコン・テクノロジーにお問い合わせ下さい。
http://www.selcontech.com
※SoftJin社
http://www.softjin.com
2007.05.23
2007年5月21日、Multi-Voltage RTLシミュレータ「MVSIM」を手掛ける、米ArchPro Design Automation社は、新製品となるマルチ電圧デザインの検証環境「MaVeric」を発表した。
プレスリリース：http://www.archpro-da.com/uploads/DAC_MAVERIC_PRESS_REL_VER_MAY_18.pdf（英文）
「MaVeric」は、同社の既存製品「MVSIM」と静的なマルチ電圧ルールチェッカー「MVRC」の機能を全てカバーする、マルチ電圧デザインの統合検証環境で、デザインのアーキテクチャから電圧状態をプロファイリングする機能と精度の高い検証機能によって、インプリメンテーション前にRTLおよびネットリストのレベルでマルチ電圧問題を発見。早期問題解決を実現する。
ツールの入力はRTLまたはネットリストで、アサーションの自動生成機能やアサーションカバレッジ機能なども用意されるほか、デバッグ環境も装備。標準化の進む2種類のパワーフォーマット「CPF」、「UPF」もサポートしているという。
尚、翌22日に行われた発表によると、ルネサステクノロジが最新の90nm、モバイルプロセッサの開発で同社のソリューションを活用。ビデオや電話通信、3D Javaゲームといった複数のアプリケーションに加え、WCDMA、GSM/GPRSといった標準規格にも対応する複雑なチップ構成の最適なパワーマネンジメントを実現。RTLレベルでのPower Scheme検証に加え、デバッグにおいてもArchProのソリューションが役立ったとしている。
※新製品「MaVeric」第44回DACにて初披露の予定。ArchPro社製品に関する詳細は、アーチプロ デザイン オートメーション インクまでお問い合わせ下さい。
http://www.archpro-da.com/jp
2007.05.23
2007年5月21日、マグマと製造面での歩留まり改善ソリューションを手掛ける米PDF Solutions社は、新製品の歩留まりシミュレータ「Quartz Yield」を共同発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2007052102.htm
「Quartz Yield」は、マグマのフィジカル・ベリフィケーション・ツール「Quartz DRC」と、PDF Solutionsの歩留まりモデリング環境「pDfx」の組み合わせによって生まれた両社の共同開発製品で、シミュレーションによってレイアウト特性の歩留まりの影響を正確に予測。歩留まりを最適化するためのインプリメンテーション環境向けの数値化されたガイダンスを生成することができる。
マグマは以前からPDF Solutionsとの強力なパートナー関係があり、「pDfx」の扱う歩留まりデータを「Blast Fusion」に組み込んだ、DFY考慮のインプリメンテーションフローを実現していた。同ソリューションは、マグマの「Blast Fusion」ユーザーに限定されたものであったが、今回発表された「Quartz Yield」のシミュレーション結果は、他社のインプリメント環境でも利用可能なため、環境を選ばずツールを利用することができる。
また、マグマは同日、フィジカル・ベリフィケーションツール「Quartz DRC」と「Quartz LVS」の新機能についても発表。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2007052103.htm
両ツールの新機能として以下の5つを追加。自動インクリメンタル・チェッキングは、レイアウトデータの変更箇所自動検出し、変更部分だけをインクリメンタルにチェックするという機能で、顧客ベンチマークではTATを7倍改善。ダイレクト・ストリーミングは、マルチコア・プロセッサの長所を活用する技術で、ハードウェア・コストを大幅に削減できるという。
■自動インクリメンタル・チェッキング
■ダイレクト・ストリーミング
■DFMホットスポット解析
■電子DFM解析
■自動DFM修正
尚、今回発表された新機能のうち、既にリリースされている機能は自動インクリメンタル・チェッキング機能のみ。その他の機能は限定リリース中で、先に挙げた新製品「Quartz Yield」も現在のところ特定顧客のみに提供されている。
※いずれの製品も第44回DACにて展示される予定。製品に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
2007.05.22
2007年5月21日、フォーマル検証を中心とした検証ソリューションを手掛ける、米Real Intent社は、新製品「EnVision TCV」を発表した。
「EnVision TCV」は、今年4月に発表したCDC検証ツール「Meridian」と、SDC検証ツール「PureTime」の両製品をベースとしたツールで、従来の検証手法ではカバーできていない検証の「穴」を同時に埋めることを目的としている。※CDC:Clock Domain Crossing
具体的には、シミュレーション、エミュレーション、プロトタイピングではチェックできない、「クロックドメインを横切る信号」と、「SDCタイミング例外の正当性」の双方を一つの環境で検証することができるという。
尚、「EnVision TCV」の米国販売価格は9万7000ドル（約1176万円）。日本国内では、CTC（伊藤忠テクノソリューションズ株式会社）が国内販売代理店として同社製品を提供している。
※Real Intent社
http://www.realintent.com
※伊藤忠テクノソリューションズ株式会社
http://www.ctc-g.co.jp/~product/category_jp/1_3_ElectronicsLSIDesignSystem_jp.html
2007.05.22
2007年5月21日、ケイデンスは、STARCが開発中の低消費電力設計向けリファレンス・フロー「PRIDE」に、Si2のCommon Power Format (CPF)を採用したことを発表した。※STRAC：株式会社半導体理工学研究センター
プレスリリース：http://www.cadence.co.jp/news/h19-05-22.html
発表によると、STARCはケイデンスのCadence Logic Design Team Solution、Incisive、Encounterをベースとした低消費電力設計向けリファレンスフロー「PRIDE」バージョン1.5を開発中で、同フローにてSi2が標準化を進めているローパワーフォーマット「CPF」を採用。評価用設計データを使用してCPFベースの低消費電力フローの実現可能性の調査を行い、フィジカル・プロトタイピングの結果によって、CPFベースの低消費電力設計フローが、CPFを使用しないフローよりも大幅に優れていることを確認した。※CPF:Common Power Format
STARCは、この「PRIDE」を2007年10月にメンバー企業に対して公開する予定で、同フローを用いることで初期段階で低消費電力アーキテクチャのトレードオフ解析をい、設計の再利用性を大幅に向上させ、設計期間を50％短縮できるようになると期待している。
※株式会社半導体理工学研究センター
http://www.starc.jp
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
※Si2
http://www.si2.org
2007.05.22
2007年5月21日、マグマは、6月4日からサンディエゴで開催される第44回DACにて、サードパーティーベンダとの連携によるデザイン・エコシステムをユーザー事例を交えて紹介する事を発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2007052101.htm
今回マグマが紹介するエコシステムでまず目を引くのが、ESL系ベンダ各社との連携で、動作合成ツールを中心に話題の各社がそのパートナーリストに名を連ねている。
また、紹介されるエコシステムには、タイミング制約をチェックするソリューションも含まれており、システムレベルからGDS-IIのインプリメンテーションフローに加え、マグマがこれまで注力していなかったSDCチェックもカバーされる。
■パートナーセッションを行うサードパーティーベンダ一覧
ESL設計
?AutoESL Design Technologies社
?Bluespec社
?DeFacTo Technologies社
?Forte Design Systems社
?Mentor Graphics社
?Silistix社
タイミング制約
?Atrenta社
?Blue Pearl Software社
デザイン・ケーススタディ
?Fastrack Design社
?LSI社
?MIPS Technologies社
※パートナープレゼンテーションにおける詳細はこちら
http://www.magma-da.co.jp/newsandevent/dac2007.htm
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2007.05.21
2007年5月15日、マグマは、仮申請中の低消費電力設計関連の特許について、ロイヤルティフリー・ライセンスを提供する事を発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2007051501.htm
マグマの申請している特許とは、複数の電圧領域を持つデザインの自動設計手法を含む低消費電力設計関連のもので、Si2が標準化を進めているパワー・フォーマット「CPF」を用いた手法がこの特許技術に触れる可能性があるとして、物議をかもした問題の特許。
マグマは、この特許をロイヤルティ・フリーかつ代償不要のライセンスとして、EDA開発者、また同開発者のエンドユーザに対し提供することに決定。「CPF」と「UPF」、2つのパワー・フォーマットの覇権争いに新たな火種として浮上したマグマの特許に関する問題は、今回の発表によってひとまず沈静化され、「CPF」が利用できなくなるという最悪のパターンは回避された。
※「CPF」：Common Power Format
※「UPF」：Unified Power Format
※マグマの提供するロイヤルティフリー・ライセンスの契約及びFAQについては、マグマのウェブサイトで確認可能。
http://www.magma-da.com/LPLicense
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2007.05.21
2007年5月14日、システムレベルの消費電力解析/最適化ツール「 ORINOCO 」を手掛ける、独ChipVision Design Systems社は、デザインの低消費電力化を実現する新たなESL合成技術を発表した。
プレスリリース：http://www.chipvision.com/press/2007-05-14.php（英文）
ChipVisionによると、発表した新技術は既に特許取得済みのESL技術で、SystemCまたはANSI-Cコードから、消費電力が最適化されたRTLを自動合成するという、いわゆる動作合成関連の新技術。これまでの動作合成技術ではタイミングと面積ベースに合成エンジンが構築されていたが、ChipVisionはそこにパワーも取り込み、システムレベルで消費電力の最適化を行う事で、より多くのパワー削減効果を実現する。
パワーの最適化は、入力コードから生成されるダイナミック・パワーの解析結果「pre-implementation activity profile」をベースに実行され、ビジュアル表現で面積・タイミングとのトレードオフも可能。最終的に論理合成可能なVerilog-RTLを出力するほか、CPFおよびUPF、2種類のパワー制約ファイルも出力することができる。
ChipVisionによると、この新たな技術を用いたESL合成を利用する事で、ダイナミック・パワーを最大75％削減。ゲートレベルよりも60倍早く消費電力を最適化でき、そのコード量は9分の1程度に抑えることができるという。
同技術を搭載したChipVisonの新製品は、6月4日からサンディエゴで開催される第44回DACにて披露される予定。
※ChipVison社製品に関する詳細は、販売代理店イノテック株式会社にお問い合わせ下さい。
http://www.innotech.co.jp
※ChipVision社
http://www.chipvision.com
2007.05.19
2007年5月18日、アサーションベース検証にも対応するシミュレーション環境を提供する、米Axiom Design Automation社は、インドのEDAツールベンダSysChip Design Technologies社を買収した事を発表した。
プレスリリース：http://www.axiom-da.com/pdf/press_releases/Press_release_AXIOM_SysChip_Final.pdf（英文）
買収金額については明らかにされていないが、Axiomの狙いは、SysChipの開発した「Protometer」と呼ばれる技術の獲得で、この技術を自社製品「MPSim」に取り込み、そのカバレッジ機能を強化する計画。
「Protometer」は、SysChipが独自開発した一般的なプロトコルを対象とした、プロトコル検証のカバレッジゴールを判断する技術で、この技術によってAxiomの「MPSim」は、コードカバレッジ、機能カバレッジに加え、プロトコルカバレッジにも対応できるようになるという。
ちなみにAxiomの「MPSim」は、アサーションベース検証、テストベンチ自動生成、デバッグ、カバレッジといった検証機能が統合されたシミュレーターで、SystemVerilog、Verilog、PSL、 SystemCをサポート。マルチCPUデザインにも対応している。
現在、日本国内向けの製品供給は丸紅ソリューションが代理店となっており、来月サンディエゴで開催される第44回DACでは、早くも「Protometer」技術を取り込んだ「MPSim」を展示する予定だという。
※Axiom社製品に関する詳細は、丸紅ソリューション株式会社にお問い合わせ下さい。
http://www.msol.co.jp
※Axiom Design Automation社
http://www.axiom-da.com
2007.05.19
プレスリリース：http://www.synopsys.com/news/announce/press2007/casio_pr.html（英文）
発表によると、次世代「EXILIM」の画像処理チップの開発にあたり、カシオのデザインチームは当初、デザインクロージャを確実なものにするため、緩めのタイミングパラメータを設定。その結果、チップ面積の増大をまねいた。しかし、Design Compilerのトポグラフィカル・テクノロジによって、最適なタイミングパラメータを設定し、チップ面積を約17％削減することに成功した。
Design Compilerのトポグラフィカル・テクノロジは、設計の早期段階で、レイアウト後のタイミング、消費電力、面積を正確に予測できる技術で、論理合成の段階でチップ性能に及ぼす問題箇所を特定し修正することが可能。チップの品質を高めるだけでなく、物理設計とのイタレーションを減らし、開発コストを削減することもできる。
発表にコメントを寄せた、カシオ計算機株式会社、開発本部の黒沢和幸氏は、トポグラフィカル・テクノロジのコスト削減効果を高く評価している。
※Design Compilerトポグラフィカル・テクノロジに関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※カシオ計算機株式会社
http://www.casio.co.jp
2007.05.18
2007年5月17日、ESLソリューションを提供する数少ない国内企業の1社、インターデザインテクノロジーは、新製品「VisualSpec for Embedded」を発表。組み込みソフト事業への参入を表明した。
関連ページ：http://www.interdesigntech.co.jp/modules/news/article.php?storyid=70
発表された新製品「VisualSpec for Embedded（VSE）」は、ハードウェア設計向けのモデリング環境「VisualSpec」をベースに開発されたもので、組み込みソフトの仮想検証用モデルのモデリングがターゲットとなっている。
「VSE」の中核をなすのは、モデルエディタとモデルデバッガで、これを用いる事でブロック図、状態遷移図などのグラフィカル表現によってハードウェアをモデリングする事が可能。この部分に既存の「Visual Spec」の機能が生かされている。
その他には、外部のボード、ISS、OSエミュレータ等と連携させるためのブリッジモデルを用意。既に米Mathworks社の「MATLAB/Simulink」、アドバンスドデータコントロールズ社の「ASVP」、米Green Hills Software社の「MULTI」との連携は既に実証済みで、顧客のニーズに合わせて各種ブリッジモデルが提供される。
また、外部アプリケーションと連携させるためのI/Oドライバも用意されているほか、ユーザーの要望に応じて、効果アセスメントサービス、外部シミュレーション環境との連携サービス、HWモデル開発サービス、導入支援サービスといったソリューションサービスも提供されるという。
尚、同社は昨年8月に東芝ソリューション株式会社と資本提携を行っており、組込みソフト事業分野については東芝ソリューションと密接に連携しているとの事。
※「VisualSpec for Embedded」に関する詳細は、株式会社インターデザイン・テクノロジーにお問い合わせ下さい。
http://www.interdesigntech.co.jp
※東芝ソリューション株式会社
http://www.toshiba-sol.co.jp
2007.05.18
2007年5月16日、ケイデンスは、カスタムIC設計フロー全体をカバーする検証ソリューション「Virtuoso Multi-Mode Simulation バージョン6.2」を発表した。
プレスリリース：http://www.cadence.co.jp/news/h19-05-15-2.html
「Virtuoso MMSIM バージョン6.2」は、カスタムIC設計フローで行われる各種シミュレーションを統合する検証ソリューションで、共通化されたネットリストやシミュレーション・モデル、統合データベースによって、ケイデンスの提供する5種類のシミュレータを互換性や変換の影響を懸念することなく、切り替えて使用する事が可能。下記のシミュレータが含まれている。
■Cadence Virtuoso Spectre Circuit Simulator L
■Virtuoso Spectre Circuit Simulator XL
■Virtuoso UltraSim Full-Chip Simulator L
■Virtuoso UltraSim Full-Chip Simulator XL
■Virtuoso AMS Designer
また、「Virtuoso MMSIM バージョン6.2」は、コスト効率のよいトークン・ベースのライセンス・モデルが採用されているため、設計者は異なるシミュレーション・テクノロジを用途に応じて選択することが可能。異なるベンダーから提供される様々なシミュレーション・テクノロジを使用するよりも、導入およびサポート・コストを大幅に削減できるという。
※「Virtuoso MMSIM バージョン6.2」は、ケイデンスのRFキット、AMSキット。低消費電力設計キットにも対応。製品に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2007.05.18
2007年5月16日、ケイデンスは、PCB向けの設計環境「Allegro system interconnect design platform」のバージョンアップを発表した。
プレスリリース：http://www.cadence.co.jp/news/h19-05-15-2.html
今回の「Allegro Platform」のバージョンアップは、ケイデンスのマーケティング担当者が「過去数年間において我々のPCB設計関連製品の中で最も重要なリリース」と表現するように、ユーザーニーズに基づいた様々な新機能が追加された大掛かりなもの。
今年3月に発表された新技術「Global Route Environmentテクノロジ」の追加をはじめ、以下のような機能追加・強化が実施されている。
・設計管理システム「Constraint Management System」の導入によるコンストレイント・ドリブンな設計の実現
・先端のシリアル・リンク設計向けのアルゴリズム・ベースのI/Oモデリングのサポート
・回路シミュレーションの改善
・OrCAD製品群との新しいユーザ・インターフェース
・シグナル・インテグリティおよびパワー・インテグリティ向けの新機能オプション
・新たなライセンスモデル
尚、発表された「Allegro platform」の最新版は、今年6月から販売される予定で、一番の目玉機能となる「Global Route Environment」は、「Allegro PCB Design GXL」製品群の中に含まれている。
※関連ニュース：ケイデンス、PCB設計における革新的な技術「Global Route Environmentテクノロジ」を発表 https://www.eda-express.com/news/?m=p&idno=919
※「Allegro platform」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2007.05.17
2007年5月16日、東京ビッグサイトで第10回組込みシステム開発技術展（ESEC）が開幕した。
ESEC公式サイト：http://www.reedexpo.co.jp/ESEC
今年のESECは過去最高となる計544の企業・団体が出展。同時開催の展示会も含め3日間で10万人以上の来場者が見込まれている。
ここ数年、SoC設計におけるソフトウェア開発の比重が高まる中で、組み込みソフトウェアの開発ツールとハードウェア設計向けのEDAツールとの垣根は無くなりつつあり、今回のESECでもESL分野のEDAツールを中心にEDA関連のソリューションを提供する企業の出展が増加している。
尚、ESECの恒例となっている今年の「LSI・オブ・ザ・イヤー」では、設計環境・開発ツール部門で5製品がノミネート。委員による選考の結果は以下の通り。
■グランプリ NECシステムテクノロジー「CyberWorkBench」
■準グランプリ ケイデンス
「業界標準Common Power Format (CPF)をサポートするLow Power設計ソリューション」
■優秀賞
・礎デザインオートメーション「FP-Fixer」
・コーウェア「CoWare Virtual Platform」
・TSMCジャパン「65nm設計対応DFM準拠デザイン・エコシステム」
◆ESECに出展しているEDAソリューション関連の出展者一覧
・英Criticalblue http://www.criticalblue.com
・株式会社アイヴィス http://www.i-vis.co.jp
・アルティウム・ジャパン株式会社 http://www.altium.com/home
・イノテック株式会社 http://innotech.co.jp
・株式会社インターデザインテクノロジー http://www.interdesigntech.co.jp
・有限会社インターリンク http://www.ilink.co.jp
・NECシステムテクノロジー http://www.necst.co.jp
・株式会社沖ネットワークエルエスアイ http://www.okinetlsi.com
・株式会社ガイア・システム・ソリューション http://www.gaiaweb.co.jp
・ガイオ・テクノロジー株式会社 http://www.gaio.co.jp
・キャッツ株式会社 http://www.zipc.com
・コーウェア株式会社 http://www.coware.co.jp
・サイバネットシステム株式会社 http://www.cybernet.co.jp/matlab
・ザイリンクス株式会社 http://japan.xilinx.com
・株式会社図研 http://www.zuken.co.jp/soc
・インベンチュア株式会社 http://www.inventure.co.jp
・ソリトンシステムズ株式会社 http://www.inventure.co.jp
・立野電脳株式会社 http://www.dsp-tdi.com
・テンシリカ株式会社 http://www.dsp-tdi.com
・デナリソフトウェア株式会社 http://www.denalisoft.co.jp
・日本アルテラ株式会社 http://www.altera.co.jp
・日本イヴ株式会社 http://www.eve-japan.co.jp
・日本ノーベル株式会社 http://a-qual.com
・ファラデーテクノロジー日本株式会社http://www.faraday-tech.com
・株式会社システム・ジェイディー
・富士通LSIテクノロジ http://jp.fujitsu.com/group/flt
・株式会社プライムゲート http://www.prime-gate.com
・プロトタイピング・ジャパン株式会社 http://www.prototyping-japan.com
・マインドロジック株式会社 http://www.mindlogic.jp
・株式会社ミッシュ・インターナショナル
・VaST Systems Technology株式会社 http://www.vastsystems.co.jp
2007.05.17
2007年5月17日、メンター・グラフィックス社は、新たなハードウェア支援検証プラットフォーム「Veloce」ファミリの発売を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/070517.html
「Veloce」ファミリは、メンターのハードウェアベース検証環境としては第5世代にあたる製品で、新しく開発された Emulation-on-Chipアーキテクチャをベースに業界最高速の検証速度を自負する。
製品はマルチユーザー対応で組み込みシステム検証にも利用できる「Veloce Trio」、シングルユーザー向けの「Veloce Solo」、マルチユーザー対応で大規模デザイン向けの「Veloce Quattro」の3種類で構成されており、「Veloce Trio」、「Veloce Solo」は1600万ASICゲート、「Veloce Quattro」は、最大1億2800万ASICゲートまでのデザインに対応する。
いずれの製品も、Accelleraの第3世代Standard「Co-Emulation Modeling Interface (SCE-MI 2.0)」に準拠した、SystemVerilog DPI（Direct Programming Interface）に基づいて構築されており、最速のシミュレーターの最大1000倍、メガヘルツ・クラスの検証速度を実現。新しいEmulation-on-Chipアーキテクチャは、1時間に1500万RTLゲート規模相当の高速なコンパイル能力を持つという。
メンターは、高性能トランザクションベース・アクセラレーション分野における「Veloce」の先進性を強調。発表では既に「Veloce」で実績を上げている先行ユーザーからの高い評価も紹介されている。
また、メンターは「Veloce」の発表と前後して、「0-In」製品群と機能検証プラットフォーム「Questa」のバージョンを発表。
プレスリリース：http://www.mentorg.co.jp/news/2007/070516.html（0-in）プレスリリース：http://www.mentorg.co.jp/news/2007/070516_2.html（Questa）
「0-In」製品では、「0-In CDC（Clock Domain Crossing）」のパフォーマンス、キャパシティ、GUI機能が強化・改善されたほか、フォーマル検証ツールが複数の非同期クロックデザインに対応。そのキャパシティが2?10倍拡張された。
機能検証環境「Questa」の方は、低消費電力設計対応と検証管理機能、デバッグ機能が強化され、低消費電力設計対応ではAccelleraのUPF（Unified Power Format）サポートによって、低消費電力化の設計意図をRTLを書き換えることなく指定し、消費電力制御ロジックをRTLで検証する事が可能となった。
メンターは、その他にも各種検証ツールのデータを統合する「Unified Coverage Database (UCDB) 」の構築や、オープンソースの検証メソドロジ「Advanced Verification Methodology（AVM）」の拡張など、検証ソリューションの強化を積極的に進めており、論理シミュレータ「ModelSim」を中心とした旧来の検証ソリューションから次のステージへと完全に移行している。
※「Veloce」、「0-in」、「Questa」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2007.05.17
2007年5月14日、マグマは、インプリメンテーションツール「Talus Vortex」と「Blast Fusion」をRio Design Automation社の「RioMagic」と統合し、フリップチップ設計のサポートが可能になったことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2007051401.htm
今回発表された統合は、両社製品の密接なリンクを指すもので、ツール間のインタフェースが効率化されたというもの。Rio Designの「RioMagic」は、LSIパッケージのエスケープ・ルーティングや寄生を考慮しながら、チップ内部のI/O配置などを最適化する、フリップチップ設計向けのツールで、マグマのインプリメンテーションツールと「RioMagic」が繋がる事で両社共通の顧客は、デザインフローを通じてタイミング、面積、消費電力、シグナル・インテグリティ、歩留まり、パッケージング条件に同時に対応することができるようになる。
尚、マグマとRio Designは、元々製品のOEM契約を結んでおり、マグマが「RioMagic」の販売・サポートを実施。両者間には資本関係もある。ちなみにケイデンスと図研も同社に出資しており、日本国内では図研がRio Designの販売代理店となっている。
※両社製品の統合に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※Rio Design Automation社
http://www.rio-da.com
※株式会社図研
http://www.rio-da.com
2007.05.16
2007年5月14日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、アクテル社の放射耐性FPGA向けの「RTAX-Sプロトタイピングボード」のリリースを発表した。
プレスリリース：http://www.aldec.com/news/news_05_14_2007.htm（英文）
「RTAX-Sプロトタイピングボード」は、航空宇宙プロジェクトで幅広く活用されている、アクテルのアンチヒューズFPGA「RTAX-S」向けデザインのプロトタイピングをターゲットとしたアダプタボードで、これを用いる事により、アンチヒューズベースのデザインを素早くかつ容易にフラッシュデバイスでプロトタイピングする事ができる。
仕組みとしては、アンチヒューズベースのデザインをフラッシュデバイス向けに変換し、ボードに搭載されているアクテルのフラッシュベースFPGA「ProASIC3」に落とし込むというもので、そのための機能として、ライブラリプリミティブを自動的に変換できるユーティリティを用意。これまで手間を余儀なくされていた置き換え作業を大幅に簡略化できると同時に、ボードを再利用する事で設計変更などにも柔軟に対応できるようになるという。
製品は、プロトタイピングアダプタボード単品の他に「プロトタイピングパッケージ」というパッケージも用意されており、その中には、アルデックのVHDL/Verilog混在シミュレータ「Active-HDL」、Active-HDL内蔵ライブラリプリミティブ変換ユーティリティ、アクテル社Libero、プロトタイピングアダプタ、およびFlashPro3 プログラマが含まれている。
尚、プロトタイピングアダプタボードは買取形式、他のソフトウェアは1年間ライセンスという形で提供される。日本国内での製品価格については、アルデック・ジャパン株式会社にお問い合わせ下さい。http://www.aldec.co.jp
2007.05.16
2007年5月16日、第三者検証としてLSI開発における検証アウトソーシングサービスを手掛ける、ベリフィケーションテクノロジー株式会社は、独自開発した検証用IP「VARON」の発売を発表した。
「VARON」は、AMBA・AHBバスの性能検証を行うためのパフォーマンスモニターで、Verilog/VHDL、SystemC、SystemVerilogに対応。シミュレーション用モデルの他にFPGAにマッピング可能なモデルも用意されており、専用GUIを使用してシミュレーション・実機環境の双方でバスのパフォーマンスを確認することが可能。性能検証に関わる工数を約50％削減することができる。
FPGAモデルの利用環境としては、同社のこれまでの利用経験から、日立情報通信エンジニアリングのプロトタイピングプラットフォーム「LogicBench」を推奨。その他、「VARON」をASICへ組み込むソリューションも用意しており、デバイスドライバを含めた利用環境を提供することも可能だという。
ベリフィケーションテクノロジーは、今後も検証用IPを中心とした様々な検証環境を開発、販売していく予定で、検証IPの第二弾として、OCP、AXIバス対応のパフォーマンスモニターとHDMI TX/RXの検証IPを2007年度中にリリースする計画。また、パートナーとして日立情報通信エンジニアリングと協力し、「LogicBench」シリーズ向けにも検証IPを開発・販売していく予定だという。
尚、「VARON」のライセンスは、1シミュレーションライセンスとFPGAライセンスが用意されており、それぞれ1プロジェクト単位での購入か買い取りかを選択可能。価格は300万円からとなっている。
※「VARON」に関する詳細は、ベリフィケーションテクノロジー株式会社にお問い合わせ下さい。
http://www.vtech-inc.co.jp
※「LogicBench」に関する詳細は、日立情報通信エンジニアリング株式会社にお問い合わせ下さい。
http://www.hitachi-jten.co.jp
2007.05.16
2007年5月14日。ケイデンスは、最適な低消費電力設計の実現を目的とした新らしいキット「Cadence Low-Power Methodology Kit」を発表した。
プレスリリース：http://www.cadence.co.jp/news/h19-05-15.html
「Cadence Low-Power Methodology Kit」は、既にリリースされているRFキット、AMSキットに続く第3のキットで、ワイヤレス向け低消費電力設計のための各種ツール、リファレンスデザイン、サンプルIP、スクリプト、ライブラリ、コンサルティング・サービスがパッケージ化されたもの。
具体的には、機能シミュレーション、論理合成、DFTおよびATPG、フィジカル設計、フォーマル検証、パワー・グリッド・サインオフ、計6つのモジュール化された低消費電力向けのフローが用意されており、設計チームはこれらモジュールを個別にまたは統合的に利用することが可能。各モジュールには、必要なコマンド・スクリプトやテクノロジ・ファイルが含まれているほか、ARM社のプロセッサやバス、Wipro社のWiFi、ChipIdea社のUSB 2.0、Virage Logic社の65ナノメーター超低消費電力メモリ、TSMC社の65ナノメーター・テクノロジ・ライブラリなどのサンプルIPも提供される。
尚、このキットでは、Si2が標準化を進めているPowerフォーマット「CPF（であるCommon Power Format）」が使われており、設計フローを通じて低消費電力設計の意図を明確に統一。キットを活用する上でのキーとなっている。
発表には既に同キットを利用して成果を上げている先行ユーザーのコメントが寄せられており、ケイデンスは、この「Cadence Low-Power Methodology Kit」を利用する事によって、これまで低消費電力設計の経験のない設計チームでも、迅速に低消費電力設計環境を最適化し、低消費電力でより競争力の高い製品設計を実現できるとしている。
※Cadence Low-Power Methodology Kit」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2007.05.16
2007年5月16日、カスタム設計環境「α?SX」を中心としたEDAソリューションを手掛ける、国内のEDAベンダ株式会社ジーダットは、米Takumi Technology社との間で業務および資本提携の契約を行う事を発表した。
プレスリリース：http://www.jedat.co.jp/NewsRelease070516.html
発表によるとジーダットは、昨年から力を入れているDFM系EDAツールの製品ラインアップを更に強化するという目的で、Takumiと販売代理店契約を締結。更にTakumiに約1億2千万円の株式投資を行うことで、将来的な技術交流を視野に入れた強固な関係構築を目指す。
今回のTakumiとの業務提携により、ジーダットの取り扱うDFMツールのラインナップは、自社開発製品を含め下記計8種類となる。
・CMP-Designer(自社開発のCMPシミュレータ)
・HOTSCOPE(大日本印刷株式会社製DFMビューワ)
・EYES/PEYE(英国Predictions Software Ltd.社製歩留まり解析ツール)
・InShape/OutPerform(米国Clear Shape Technologies社製ホットスポット解析と物理的・電気的DFMツール)
・Takumi Enhance（Takumi社製ライブラリを対象としたホットスポット自動解消ツール）
・Takumi HSF (Takumi社製大規模フルチップを対象としたホットスポット自動解消ツール）
・Takumi Defect Analyzer（Takumi社製マスク欠陥解析ツール）
尚、ジーダットは今回ラインナップに加わったTakumi社製ツール3製品で今後3年間に総額5?10億円の売上を見込んでいる。
※今回の発表およびTakumi社製品に関する詳細は、株式会社ジーダットにお問い合わせ下さい。
http://www.jedat.co.jp
2007.05.15
2007年5月14日、消費電力関連をはじめ各種解析・最適化ツールを手掛ける、米シーケンスデザインは、三洋半導体株式会社がRLC抽出ツール「Columbus-AMS」を採用したことを発表した。
プレスリリース：http://www.sequencedesign.com/newsevents/051407.php（英文）
発表によると、今回の採用は単なる製品導入ではなく、長期に渡る製品の利用契約となっており、三洋半導体は今後複数年に渡って「Columbus-AMS」をアナログ/ミックスドシグナル設計の抽出エンジンとして利用する。
三洋半導体は、高周波デザインにおけるインダクタンス抽出など、「Columbus-AMS」の正確なRLC抽出能力を高く評価しているという。
ここ最近、シーケンスデザインは、「PowerTheater」などローパワーに向けた解析・最適化ツールを前面に押し出しているが、「Columbus-AMS」は同社のブレイクの原動力となった人気商品で、NEC、東芝、ルネサスをはじめ国内ユーザーも非常に多い。
昨年2月のバージョンアップでは、高性能なリダクション・コントロール機能、ミックス・モード・モデリング機能などが追加され、シミュレーション時間を短縮すると同時に無線や高周波デザインの処理を単純化できるように機能強化されている。
※「Columbus-AMS」に関する詳細は、シーケンスデザイン株式会社にお問い合わせ下さい。
http://www.sequencedesign.com
※三洋半導体株式会社
http://www.semic.sanyo.co.jp
2007.05.15
2007年5月15日、米国メディアの発表によると、ケイデンスが、UCバークレー発のDFMベンチャーCommandCAD社を買収したという事実が確実なもとなった。
今回の買収話は、ジョン・クーリー氏のWebサイト「DeepChip」上のコラムで公になったもので、その内容をケイデンス側が認めたとされている。
CommandCADは、2006年に設立されたUCバークレー発のEDAスタートアップで、独自のパターンマッチング技術によって高速にOPCの最適化処理を行う、「Eclair」というIC解析プラットフォームを提供。CEOはCadabra Design Automation社（Numerical Technologies社に買収され、現在はシノプシスの1部門となっている）の元CEO Martin Lefebvre氏が務め、現UCバークレー教授で元シノプシスCTOのKurt Keutzer氏が顧問となっている。
尚、ケイデンスは、戦略的な理由からか今回の買収に関する詳細を明らかにしていない。
※CommandCAD社
http://www.commandcad.com
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2007.05.15
2007年5月14日、ESLツール大手のコーウェアは、富士通株式会社が、次世代SoC設計フロー向けに「CoWare Virtual Platformプロダクトファミリ」を採用したことを発表した。
プレスリリース：http://www.coware.co.jp/news/2007/2007.05.14.html
発表によると富士通は、従来よりもソフトウェアの重要性が高まる、次世代のASIC/SoC設計フローの最適化に向けてコーウェアのESLソリューションの導入を決定。
具体的には、ソフトウェア開発のための「CoWare Virtual Platform」、SystemCベースのモデリング環境「CoWare Model Designer」、プロセッサ・バスなど設計用のSystemC IP「CoWare Model Library」といったコーウェアのツール・ライブラリ群を自社のESLフローに統合していくという。
尚、発表には富士通の長谷川隆氏が次のようにコメント。
「ハードウェアとソフトウェアのコンカレントな設計フローを可能にするESL設計メソドロジは、次世代SoCを設計する上で重要であると富士通は考えています。ESL設計にOSCI TLM2のような標準規格を使用することにより、さらに必要性が唱えられている業界全体の互換性を実現することも可能です。コーウェアのVirtual Platformプロダクトファミリは、弊社の構想や目標に適していることがわかりました。」
同氏は、OSCIのVice-Chairmanを務め、現在、JEITA SystemCタスクグループの主査として活躍している。
ちなみにコーウェアは、明日から開催されるESEC（組込みシステム開発技術展）に出展。展示予定の「CoWare Virtual Platform」は、同展示会恒例の「LSI・オブ・ザ・イヤー」の設計環境・開発ツール部門でノミネートされているという。
※「CoWare Virtual Platformプロダクトファミリ」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
※ESEC（組込みシステム開発技術展）
http://www.esec.jp
2007.05.14
2007年5月11日、メンター・グラフィックス・ジャパンは、同社品川のセミナールームにて「フォーマル検証セミナー」を開催。業界の有名人である、検証の大御所ハリー・フォスター氏の講演が行われるという事もあり、会場はほぼ満席。70名以上の参加者を集めた。
セミナー関連ページ：http://www.mentorg.co.jp/event/seminar2007/formal/
セミナーは、?メンターの検証プラットフォームの概要説明、?フォーマル検証の利用法と「0-in」ツールの特徴、?「0-in」ツールのデモ、?検証におけるカバレッジ手法、の大きく４つのパートに分かれ、??をハリー・フォスター氏が講演、?はシノプシスの検証セクションからメンターに移ったという、プロダクト・マーケティング・マネージャーのRindert Schutten氏が講演し、?はメンターUS本社のアプリケーション・エンジニア朽木氏が担当した。
ハリー・フォスター氏は、前半の講演「Using Formal Verification to Improve Quality」にて、フォーマル検証の向き不向き、成功の秘訣などを解説。ヒーロー（検証エキスパート）に頼らず組織全体で検証スキルを上げていく事が重要であるとし、特に仕様の文書化から進めていく検証プランニングのステップがキーになると語った。ちなみにハリー・フォスター氏によると、MPEGなど数学的なデータ変換を行うデザインは、フォーマル検証に向かず、メモリコントローラやバス/バスインタフェースなど、データストリーミングレイヤの検証にフォーマル検証が適しているという。
後半のカバレッジ手法に関する講演では、人の力によって創造される・左右されるという反科学的な意味でカバレッジを「ART」と表現。やり方次第で検証効率を大きく改善できるとし、具体的にはラインカバレッジよりも機能カバレッジを重要視するカバレッジ手法を推奨。コードカバレッジが100％でも機能カバレッジが低ければ検証の意味が無く、逆に機能カバレッジが高くてもコードカバレッジが低い（コードを充分に活性化できていない）というケースは、カバレッジの取り方に問題がある。そのような問題を回避するには、仕様をダイレクトにカバレッジにマッピングする手法が有効であると語った。
また、フォスター氏は、カバレッジの話と絡めて、メンターの構築したUCDB（Unified CoverageDatabase）の概要や、自ら活動に参加しているAccellera「UCIS」のカバレッジデータの相互運用に関する標準化活動についても紹介していた。
尚、セミナー終了後にハリー・フォスター氏およびRindert Schutten氏にインタビューを実施。
まず初めに、ハリー・フォスター氏にメンターに移って約１年半の成果を聞いたところ、AVM（Advanced Verification Methodology）のリリースに貢献できた事を上げ、アサーションベース検証に関するノウハウの多くをメンターの検証メソドロジの構築に役立てる事が出来たと回答。Rindert Schutten氏は、ビッグネームであるフォスター氏がメンターに移ったという事自体が大きな成果だと冗談交じりに語った。
次にフォーマル検証の利用方法について、ダイナミックシミュレーションの前と後、どのようなタイミングで使うのが最も効果的なのか？という質問を投げたところ、「それはデザインに応じて使い分けが必要な為、どのような順序が良いかは一概には言えない。」、「肝心なのはフォーマル検証を使うためのプランニングで、シミュレーションで要求を満たすデザインに無理やりフォーマル検証を使う必要は無い」と回答。続いて日本と北米の検証文化の違いについて尋ねたところ、「企業によって多少の差はあるが、さほど大きな違いは無い。」、「日本でも北米と同等にフォーマル検証の利用が進んでいると思う。」とした。
また、メンターのカバレッジデータベース「UCDB」とAccelleraの「UCIS」の活動の関係性について聞いたところ、メンターはハリー・フォスター氏を含め、「UCIS」の標準化活動に積極的に貢献しているとの事で、既に用意している「UCIS」のAPIを標準インタフェースとして提供する事で、業界におけるカバレッジデータの相互運用性を高めていくという形を目指しているとの事であった。
最後に日本の設計者に向けた一言を求めると、「ユーザーコミニュティをより活発化させて様々な設計者の意見をEDAベンダに聞かせて欲しい」と両者は口を揃えて語った。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2007.05.11
2007年5月8日、FPGA検証ソリューションを手掛けるGateRocket社は、先頃発表したばかりの「RocketDrive」にVerific社のHDLコンポーネントを組み込んでいる事を明らかにした。
GateRocket社HP：http://www.gaterocket.com
GateRocketは、先進のFPGAに特化した検証ソリューションを提供する新興EDAベンダで、設立は2005年、マサチューセッツ州Bedfordに本拠を置く。
GateRocketの「RocketDrive」は、速さと精度の高さをウリに従来のエミュレーション環境の置き換えを狙う検証ツールで、合成ツール、シミュレーターなど既存のFPGA設計環境と融合し、FPGAデザインの検証・デバッグを補完する。
発表によるとGateRocketは、「RocketDrive」のフロントエンドにVerifocのHDLコンポーネントを採用。具体的には、RTL読み込み部にSystemVerilog、Verilog、VHDL各言語のパーサー、アナライザ、エラボレーター（最適化エンジン）を利用しているという。
尚、GateRocketの「RocketDrive」は、現在のところ、ケイデンス、メンター・グラッフィックス、シノプシス、シンプリシティ、アルテラ、ザイリンクスのFPGA開発ツールとのインテグレーションをサポート。デバイスは、アルテラの「Stratix II」とザイリンクスの「Virtex 4」に対応している。その他、詳細については、初出展となる今年の第44回DACにて明らかにされる見通し。ちなみに現在のところ、日本国内への販売ルートは存在していない。
※GateRocket社
http://www.gaterocket.com
※Verific社
http://www.verific.com
※Verific社製品販売代理店 株式会社スピナカーシステムズ
http://www.spinnaker.co.jp
2007.05.10
2007年5月10日、メンター・グラッフィクス社は、STARCと共同でSDQMを使った微小遅延故障の検出を実現した事を発表した。※SDQM：Statistical Delay Quality Model
プレスリリース：http://www.mentorg.co.jp/news/2007/070510.html
発表によるとSTARCは、90nm以降のテクノロジ・ノードでより大きな問題となる微小遅延故障をスキャンベースのATPGで検出することを可能にするためSDQMを開発。その後、メンターとの共同開発によってSDQM技術をメンターのATPGツール「TestKompress」と組み合わせて利用できるようにした。これにより、テスト品質の向上とテストコストの削減を合わせて実現できるようになるという。
「TestKompress」は、最小遅延「スラック」を持つ経路をテスト対象とすることによりSDQMを使った微小遅延故障を実行。デザインのSDF（Standard Delay Format）ファイルにアクセスすることで、最も影響の大きいSDQMパスを判定し、テスト対象とされた経路と最も長い経路を比較した統計的指標を示すレポートによって、テストパターン セットの有効性を調べることができる。
※「TestKompress」に関する詳細は、メンター・グラフィックス・ジャパン株式会社までお問い合わせ下さい。
http://www.mentorg.co.jp
※STARC：株式会社半導体理工学研究センター
http://www.starc.jp
2007.05.10
2007年5月7日、検証コンサルティングも手掛けるEDAベンチャー、米Certess社は、同社初のEDA製品「Certitude」の正式リリースを発表した。
プレスリリース：http://www.certess.com/docs/Certess_Launches_Certitude.pdf（英文）
「Certitude」は、ミューテーション手法と呼ばれるソフトウエアのテスト技術を応用した、検証環境の信頼性をチェックするツールで、VerilogまたはVHDLで記述されたRTLに意図的にバグを混入しその検証結果を確認する。
Certessによると、既に「Certitude」のユーザー数はワールドワイドで50以上。STマイクロもそのユーザーの1社で全社的に「Certitude」を利用しているという。
尚、Certessは、今年のEDSフェア2007にてHDラボ社のブースで製品を展示。HDラボが国内代理店になる事を暗に匂わせていたが、未だ契約に関する正式なアナウンスは行っていない。
※関連ニュース：【EDSFレポート】あなたの検証環境は信頼できますか？HDラボが新たに検証系EDAベンダ「Certess社」の製品を販売
https://www.eda-express.com/news/?m=p&idno=848
※Certess社
http://www.certess.com
2007.05.09
2007年5月8日、ダイナミック・リコンフィギュラブル・プロセッサを手掛ける、アイピーフレックスは、第三者割当増資により新たに5.2億円を調達意した事を発表した。
発表によると、今回調達した資金は、すでに画像検査装置やネットワーク機器などの商用システムで採用が進んでいる、ダイナミック・リコンフィギュラブル・プロセッサ「DAPDNA-2」の運用環境の整備に充てられ、開発ツールやアプリケーションソフトウェアなどソフトウェア面の更なる充実を図る予定。
「DAPDNA-2」は、既に7社の商用システムに採用された実績があり、現在、OA機器、ワイヤレス機器、自動車、情報家電といった製品用途で採用に向けた評価が進んでいるとの事で、アイピーフレックスは、今回の調達資金でチップを導入し易い環境を整え、様々な市場における新規採用の獲得を狙う。
尚、公表されている同社の第三者割当増資は、今回を含めて計5回。調達した資金の合計は20億を超えている。
※「DAPDNA-2」に関する詳細は、アイピーフレックス株式会社にお問い合わせ下さい。
http://www.ipflex.com
2007.05.09
2007年5月8日、アルテラは、トランシーバを内蔵した新たな低コストFPGA「Arria GX ファミリ」を発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-arriagx.html
「Arria GX ファミリ」は、様々なアプリケーションの主要プロトコルとして普及の進む、PCI Express、ギガビット・イーサネット、Serial RapidIO、に最適化された低コストFPGAで、TSMCの90nmプロセスで製造。その技術は実績のある「Stratix II GX」を継承しており、開発ツール「Quartus II 7.1」を用いる事ですぐにデザインを開始できる。
製品のバリエーションとしては、ロジック・エレメント換算で 21580個から90220個までの5種類のデバイスが用意されており、メモリは最大4.5Mビット、最大176個の18x18ビット・エンベデッド乗算器と、最大12個の全二重トランシーバ・チャネルを備えている。
また、「Arria GX ファミリ」は、フリップチップ・パッケージを採用しており、これにより複数のトランシーバとの組み合わせなどにおいて、ワイヤボンド・パッケージより優れたシグナル･インテグリティを実現。様々なIPやプロトコルに特化した開発キットも利用することが可能で、低コストかつ高品質なな単一チップ・プロトコル・ソリューションを実現することが出来るという。
尚、「Arria GX ファミリ」は、今年6月から量産出荷が開始される予定で、今年9月には全ラインナップが出荷される。量産価格は、EP1AGX50CF484C6デバイスの25000個購入時の米国内販売価格が50ドルから。「Arria GX 開発キット」は既にアルテラの販売代理店にて受注が開始されている。
※「Arria GX ファミリ」に関する詳細は、日本アルテラ株式会社までお問い合わせ下さい。
http://www.altera.co.jp
2007.05.08
2007年5月3日、メンター・グラフィックス社は、無償配布しているビット精度のC++データ型「Algorithmic Cデータタイプ」のダウンロード数が企業・団体数で500以上に達している事を発表した。
プレスリリース：http://www.mentor.com/company/news/500companies_acd.cfm
昨年6月に発表されたメンターの「Algorithmic Cデータタイプ」は、C++/SystemCベースのESL設計フローの効率化を目的に用意されたC++の高速データタイプで、これを用いる事によって、ビット精度の動作を正確にモデリングする事が可能となり、シミュレーション速度も他のデータ型（SystemC等）より10倍から200倍高速化することができる。
メンターによるとこの約1年間で、「Algorithmic Cデータタイプ」をダウンロードしたのは、エレクトロニクス企業、EDAベンダ、研究開発組織、学術団体、公共機関など計500以上。同データタイプは、簡潔な構文もその特徴の一つで、C++ユーザであればすぐに習得可能。SystemCよりも使い易いという。
※「Algorithmic Cデータタイプ」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※「Algorithmic Cデータタイプ」ダウンロードページ
http://www.mentor.com/products/esl/high_level_synthesis/ac_datatypes.cfm
2007.05.08
2007年5月7日、ESL合成ツールを手掛ける米BlueSpecとハードウェアベースの検証環境を手掛ける仏EVE社は、両社の製品をインテグレーションした新たなESLソリューションを発表した。
プレスリリース：http://www.bluespec.com/news/BluespecEVE050707.htm（英文）
発表によると今回BlueSpecは、トランザクションレベルのシステムレベル設計用IP「AzureIP」をEVEのハードウェアベース検証環境「Zebu」向けに最適化。「AzureIP」をESL合成ツール「Bluespec Compiler」でRTLに合成し、それをダイレクトに「Zebu」上で検証するというフローを構築した。
従来、「Zebu」のようなハードウェアベースの検証環境は、ある程度バグの取り除かれた高品質なRTLコードを高速検証する手段として、設計の終盤で利用される事が多かったが、今回両社の発表したソリューションを利用すれば、高精度なトランザクションレベルのモデルを設計の早期段階で合成・マッピングし、ハードウェアベースの検証環境を用いて高速に検証する事ができるようになる。
尚、今回の発表と合わせてBluespecは、システムレベル設計用IP「AzureIP」にARM社のAMBA AXIおよびAHB、OCP-IPなどを含む新たなブロックが追加された事も発表している。
プレスリリース：http://www.bluespec.com/news/AzureIPFabric050707.htm（英文）
※両社のインテグレーション・ソリューションに関する詳細は、日本イブ株式会社にお問い合わせ下さい。（Bluespecは今のところ国内販売ルート無し）
http://www.eve-japan.co.jp
※Bluespec社
http://www.bluespec.com
2007.05.07
2007年5月1日、EDA関連の標準化推進機関である米Si2は、OpenAccessのアナログ・シンボルセットとデバッグツールのリリースを発表した。※Si2：Silicon Integration Initiative
プレスリリース：http://www.si2.org/?page=853（英文）
発表によると今回リリースされたアナログ・シンボルセットは、米AccelleraのOpenKit initiativeが開発を進めていた「OpenKit」の資産を引き継いで開発されたもので、コンデンサ、レジスタ、インダクタ、ダイオードなどアナログデザイン向けの計66種類のシンボルが含まれ、OpenAccess2.2に対応している。
もう一つのデバッグツール「Si2oaDebug tool」は、Si2の技術スタッフが独自に開発したもので、全てのOpenAccessオブジェクトに対応。バッチモードとGUIモードが用意されている。
これらシンボルセットとツールは、Si2のWebサイトからダウンロードする事が可能で無償利用できるという。
※OpenAccessダウンロードページ：http://www.si2.org/?page=477
※Si2：http://www.si2.org
2007.05.02
2007年4月30日、SystemCからの動作合成ツールを手掛ける米Forte Design Systems社は、「Cynthesizer」の最新バージョン「Cynthesizer 3.3」をリリースした。
リリース前にフォルテが明らかにした情報によると、今回のバージョンアップで追加された主な新機能は、
■Integrated User I/F (Control flow & Data Flow Views)のサポート
■New Output Port Directives
■Register reduction
■Memory scheduling improvement、など。
また、今回のバージョンアップと合わせて、EDSFair2007で紹介していた動作合成用のIP「CynWare IP」の正式販売を開始。その第一弾として、「AHB Bus Model」と「Floating Point Lib」をリリースする。
尚、フォルテの発表によると、今年のDAC(Design Automation Conference)では、Suiteにて日本の大手キャリアエンジニアによる設計事例の発表を行う予定だという。
※動作合成ツール「Cynthesizer」に関する詳細は、フォルテ・デザイン・システムズ株式会社にお問い合わせ下さい。
http://www.forteds.com
※Cynthesizer Technicalトレーニングの日程はこちら↓
http://www.forteds.com/japan/training.asp
