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2007.07.03
第44回DACに出展していた、Sequence Design社のブースレポート。
シーケンスは、今回のDACにて消費電力解析ツール「Power Theater」の新たなオプション機能「Power Theater Explorer」を発表。この新機能は、デザインのビジュアル化によるデバッグ効率の向上を目的としたもので、RTLコードからスケマティックを生成し、ビジュアルな環境下で「Power Theater」の解析結果を元にしたデバッグを行うことが可能。OpenAccesを利用したデータインタフェースや波形ビューワも備えられているという。
また、シーケンスは、スタティックおよびダイナミックなIRドロップ解析を行う「COOL Time」にも2種類の新機能を追加。一つはパワーゲーティングを詳細に解析する「COOL Time PGA」。こちらは、既にSTARCでの評価が完了しており、STARCのデザインフロー「STARCAD-CEL」への採用が決定している。
もう一つの新機能は、スイッチング ノイズを解析する「COOL Time SSN」。こちらは出力バッファの同時スイッチング ノイズを解析可能で、既に評価を終了し導入を決定した日本顧客もいるという。
話によると、いずれの新機能も今年のQ3に正式リリースされる予定との事で、現在各社で製品評価が進行中。ここ最近の日本での実績については、「Power Theater」を中心にかなり順調との事で、昨年度はワールドワイドで売り上げ18％アップを達成したと聞いた。
※シーケンスデザイン株式会社
http://www.sequencedesign.com
2007.07.03
第44回DACに出展していた、FishTail Design Automation社のブースレポート。
FishTailは、今年1月にリリースした新製品「Confirm」を展示していた。
「Confirm」はRTL（またはネットリスト）とSDCファイルを読み込み、タイミング例外の正当性を形式検証するツールで、アサーション生成機能も備え、アサーションベースの検証手法でタイミング例外を検証する事もできる。
同社は、もともと「Focus」というタイミング例外の検出ツールを販売しており、新製品「Confirm」と組み合わせる事で、最適なタイミング制約を作りその正当性を検証するという流れをサポートできるという。
話によると、「Focus」については既にワールドワイドで20社ほど顧客がついており、日本ではSTARCや東芝情報などが利用中。新しい「Confirm」についても、「Focus」とセットで用いる形で導入が進んでいるという。
同種のツールとしては、先頃Real Intent社が新製品「EnVision TCV」を発表したほか、以前からケイデンスの「Conformal Constraint Designer」、アトレンタの「SpyGlass Constraints」といった製品があるが、完全にデファクトと言えるツールは未だ存在しておらず、設計現場での必要性が叫ばれているが依然混沌としている。
※FishTail社製品に関する詳細は、販売代理店である株式会社キーブリッジにお問い合わせ下さい。
http://www.keybridge.co.jp
※FishTail社
http://www.fishtail-da.com
2007.07.03
第44回DACに出展していた、Incentia Design Systems社のブースレポート。
Incentiaは、今回のDACでスタティック・タイミング・アナライザ「TimeCraft」の新機能を発表。リーク電流の最適化による消費電力の削減を実現するという新たな「ECO機能」は、既に製品に実装されておりテープアウト実績も有ると言う話。この機能を用いることで、STAを使いながらデザインのLowPower化が可能になるという。
話によるとIncentiaは、現在SSTAの開発を進めているとの事で、現在のところSTAからSSTAへの移行に向けて現フローでもすぐに利用できるOCV緩和機能「TimeCraft-LOCV」を提供中。この機能はNECでも採用されているもので、ワーストケースをベースとしたばらつきの悲観的な見積もりを緩和。ロジック段数や配線距離の情報からばらつき考慮の解析を実行できるという。※OCV：オンチップバリエーション
Incentiaは、台湾人のIhao Chen氏が社長を務め、開発メンバーを含む社員の多くが台湾人という事で、台湾ではメジャーな存在として多数の顧客を抱えているとの事。日本ではNECをはじめ6?7社が「TimeCraft」を導入していると聞いた。
※Incentia社製品に関する詳細は、日本代理店の丸紅ソリューション株式会社にお問い合わせ下さい。
http://www.msol.co.jp
※Incentia Design Systems社
http://www.incentia.com
2007.07.02
2007年6月29日、メンター・グラフィックス・ジャパンは、新しく同社の社長に就任したSean Murphy（ショーン・マーフィー）氏の記者会見を行った。
新社長のSean Murphy氏は1990年にメンターに入社、ICおよびASIC設計分野を中心に、AEやアカウントメネージャー、テクニカル・アカウントマネージャー等の職を歴任し、今回の社長就任前まではUS中部地区のセールスマネージャーを務めていた人物。
Sean Murphy氏は、新任の挨拶の中で「顧客との接点」を強化していく事を強調。大手の製品顧客に対し専任のサポートスタッフを配置し、より密接な形で顧客の問題解決や投資の回収に協力。そのためにエンジニアの育成と採用にも力を入れていくと語った。
大きな目標としては、メンター・ジャパンの売り上げを現在の150?200％まで押し上げたいとし、すぐに売り上げには反映されないがとしながらも、先頃買収したSierra社の配置配線ツールの効果には期待を寄せている様子であった。
※写真は新社長のSean Murphy氏
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2007.07.02
2007年6月28日、パワー・インテグリティ解析をはじめとした各種解析ソリューションを手掛ける、米Apache Design Solutions社は、同社の製品がTSMC社の最新のリファレンスフロー8.0に取り込まれた事を発表した。
プレスリリース：http://www.apache-da.com/apache-da/Home/NewsandEvents/PressReleases/06.28.07.html（英文）
Apacheによると、今回45nmプロセス向けのリファレンスフローに採用されたのは、パワーゲーティングのランプアップ解析にも対応する消費電力解析ツール「RedHawk-ALP」、温度変化がリーク電流やタイミング、IRドロップに与える影響を解析する「Sahara-PTE」、チップパッケージのパワーインテグリティを解析する「Sentinel-CPM」の3製品。
このうち「Sentinel-CPM」は、DAC前に製品リリースがアナウンスされたばかりの新製品で、「Sentinel」シリーズの製品としてI/O SSO解析を行う「Sentinel-SSO」、パッケージのパワーノイズ解析モデルをモデリングする「Sentinel-EMI」といった製品もラインナップされている。
DACでの展示ブースで聞いたところ、低消費電力/リーク電流削減のためのパワー解析ツール「RedHawk LP」を中心に同社の顧客は既に40社以上。日本ユーザーの名前を尋ねたところ、ソニー、NEC、東芝、富士通、松下電器、川崎マイクロ、STARCなどが同社ツールを利用しているという話で、売り上げの約3分の1は日本ではないかとの事だった。
※Apache Design Solutions社の各製品に関する詳細は、アパッチデザインソリューションズ株式会社にお問い合わせ下さい。
http://www.apache-da.com
2007.07.02
第44回DACに出展していた、マグマ・デザイン・オートメーション社のブースレポート。
マグマは今年もデモスイートを多数用意した大規模ブースで製品を展示していた。
やはり、マグマの展示のメインとなるのは、「Blast」の後を継ぐ次期フラッグシップ製品「Talus」。こちらはいよいよDAC後にリリースされる予定で、既に先行ユーザーは環境の移行準備に入っているという話。「Talus」には、DFM考慮のインプリメントを行う「Talus DFM」、インプリメントをしながらパワーリダクションも行う「Talus Power」、自動的なRTLtoGDSを実現する「Talus ACC（Automatic Chip Creation)」と3つのオプションが用意されており、今後はルーティングなど処理の重い部分を分散処理によって高速化する計画もあるという。
展示内容を説明してくれたマグマ・ジャパンの右高氏によると、マグマは新製品「Talus」に合わせて、「Talus」以下の解析ツール「Quartz」シリーズの機能強化を進めているという話で、今回のDACでは新製品「Quartz RC-TRX」のβ版を参考出品。「TRX」とは、トランザクション エクストラクションの略で、アナログ回路にも適用できるより高精度な3D寄生抽出を実現。既に先行ユーザーによる評価が進められており、今年9月には正式リリースされる予定と聞いた。
その他マグマのブースでは、高速SPICEとしては業界初となる分散処理に対応した「FineSim Pro」のデモが行われていたほか、複雑なI/Oセルやメモリモデルにも対応したキャラクタライズ ツール「Silicon Smart」シリーズも展示。アナログ/デジタル混在回路の設計に向けた新製品を開発しているという新ネタも耳にした。
※マグマ社製品に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
2007.06.28
2007年6月27日、アナログ／RFおよびミックスシグナル設計向けの解析ツールを手掛ける、米Berkeley Design Automation社は、東芝が同社の回路シミュレータ「Analog FastSPICE」を採用したことを発表した。
プレスリリース：http://www.berkeley-da.com/news/news_pr/news01_pr_2007_06_27.html（英文）
Berkeleyの回路シミュレータ「Analog FastSPICE」は、独自のソルバー技術と「multi-rate」シミュレーションエンジンによって、SPICE精度の回路シミュレーションを高速SPICE以上の速さで実現するという、ナノメータスケールの先端回路をターゲットとした次世代の回路シミュレータで、高精度なDCおよびPSS解析を高速SPICEの5?10倍に当たるパフォーマンスで処理する事ができる。
「Analog FastSPICE」は、正式リリースから未だ1年に満たないツールだが、既にワールドワイドで大手各社に採用された実績を持ち、EDN Innovation Awards2006を受賞。Berkeleyには松下電器とNTTが出資しており、今年1月には日本法人も設立されている。
■株式会社東芝 セミコンダクター社 システム LSI 第一事業部システム LSI 設計技術部 システム LSI 設計企画・管理担当部長 樋渡 有氏のコメント：
「Analog FastSPICEは、アナログ及びRF回路の解析において、SPICE以上の精度と高速SPICEを上回るパフォーマンスを提供してくれます。これにより我々は、これまで不可能だった検証を行うことができるようになります。」
※写真はDACでの展示ブースの様子。ブースの壁には各社の採用をPRするパネルが多数掲げられていた。
※Berkeley社製品に関する詳細は、バークレー・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.berkeley-da.com
2007.06.28
2007年6月27日、独自のOPC技術をベースとしたばらつき解析ツールを手掛ける、米Clear Shape Technologies社は、同社のツール「In Shape」がTSMC社45nmプロセスのリファレンスツールとして認定された事を発表した。
プレスリリース：http://www.clearshape.com/news070627.htm（英文）
発表によるとTSMCは、「litho-aware routing」即ちリソグラフィ考慮の配線手法を顧客に提供するために、Clear Shapeの「In Shape」を同社リファレンスフローの設計ツールとして認定。65nm、55nmプロセスに続き、新しい45nmプロセスのリファレンスフロー8.0に「In Shape」を取り込んだ。
Clear Shapeの「In Shape」は、OPC/RETツールに依存せず独自のモデルを用いてチップのばらつきを短時間で解析する事が可能で、ルーティング中にホットスポットを特定し、テープアウト前にデザインを最適化する事ができる。
「In Shape」は、今回発表されたTSMCフローの他にUMCのリファレンスフローでも利用されている。
※Clear Shape社製品に関する詳細は、販売代理店の株式会社ジーダットにお問い合わせ下さい。
http://www.jedat.co.jp
※Clear Shape Technologies社
http://www.clearshape.com
2007.06.27
第44回DACに出展していた、Silicon Frontline Technology社のブースレポート。
Silicon Frontline Technologyは、今年がDAC初出展の新興EDAベンダで、デモスイートのみの出展。今回DACで紹介していた同社初の製品は、ここ数年、新製品が出てこなかったRC抽出ツールで、精度の高さと大規模デザイン対応をウリにしたもの。
「C=寄生容量」の抽出ではその精度に定評のあるマグマの「Quick Cap」と同等の精度を持ち、かつ大規模デザインにも対応、更に「R＝寄生抵抗」も抽出できるという同社のRC抽出ツールは大きく2種類。
一つは、ミックスドシグナルデザインをブロック単位で扱う中規模デザイン対応のフラット抽出ツール「F3D」。こちらは既に製品を開発済でこれからユーザー評価を開始予定。
もう一つは、メモリのフルチップ抽出を実現する「H3D」。これはRC抽出としては困難とされている階層抽出を行うもので、今年秋口にはリリースされる予定。階層抽出の実現によって、従来のRC抽出ツールよりも100倍は高速になるとの事。
また、2008年には、セル間のインターコネクトのばらつきを抽出するツールや、SoCのフルチップ抽出を可能とするツールを投入する予定であるという。
尚、同社は既に丸紅ソリューション株式会社と代理店契約を結んでおり、今回発表した製品は丸紅ソリューションによって日本国内に供給される。
※Silicon Frontline Technology社
http://www.siliconfrontline.com
※丸紅ソリューション株式会社
http://www.msol.co.jp
2007.06.26
2007年6月26日、メンター・グラフィックス社は、アナログ・ミックスシグナルSoCに向けた、新たなリファレンス・フローをUMC社と共同開発したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/070626.html
発表によると、新たなリファレンス設計フローには、メンターのミックスドシグナル シミュレータ「ADVance MS」、高速SPICEシミュレータ「ADiT」、ならびに回路図設計環境「Design Architect-IC」が含まれており、メンターとUMCの両社は既にこの設計フローを実デザインで実証済み。
具体的には、UMCの自社製品である130nmミックスシグナル・プロセスを用いたUWB（Ultra-Wide-Band）トランシーバのフルチップ・リファレンス設計に適用。システム・シミュレーションに成功しているという。
※発表されたアナログ・ミックスシグナル・リファレンス・フローに関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※UMC社
http://www.umc.co.jp第44回DACに出展していた、Silicon Frontline Technology社のブースレポート。
Silicon Frontline Technologyは、今年がDAC初出展の新興EDAベンダで、デモスイートのみの出展。今回DACで紹介していた同社初の製品は、ここ数年、新製品が出てこなかったRC抽出ツールで、精度の高さと大規模デザイン対応をウリにしたもの。
「C=寄生容量」の抽出ではその精度に定評のあるマグマの「Quick Cap」と同等の精度を持ち、かつ大規模デザインにも対応、更に「R＝寄生抵抗」も抽出できるという同社のRC抽出ツールは大きく2種類。
一つは、ミックスドシグナルデザインをブロック単位で扱う中規模デザイン対応のフラット抽出ツール「F3D」。こちらは既に製品を開発済でこれからユーザー評価を開始予定。
もう一つは、メモリのフルチップ抽出を実現する「H3D」。これはRC抽出としては困難とされている階層抽出を行うもので、今年秋口にはリリースされる予定。階層抽出の実現によって、従来のRC抽出ツールよりも100倍は高速になるとの事。
また、2008年には、セル間のインターコネクトのばらつきを抽出するツールや、SoCのフルチップ抽出を可能とするツールを投入する予定であるという。
尚、同社は既に丸紅ソリューション株式会社と代理店契約を結んでおり、今回発表した製品は丸紅ソリューションによって日本国内に供給される。
※Silicon Frontline Technology社
http://www.siliconfrontline.com
※丸紅ソリューション株式会社
http://www.msol.co.jp
2007.06.25
2007年6月20日、コンフィギュラブルプロセッサを手掛ける英ARCは、先頃買収したTenison社の技術を取り込んだ新たな開発環境のリリースを発表した。
プレスリリース：http://www.arc.com/news/PressRelease.html?id=324（英文）
発表によるとARCは、RTLから検証用モデルを生成する「xCAM」と、既存のISSより100倍高速なISS「xISS」と「xISS Turbo」をリリース。 「xCAM」は、先頃買収したTenisonの「VTOC」の技術が流用されたもので、生成するモデルは100％のサイクル精度を持つ。「xISS」は「state-of-the-art compiler technology」によって、200MIPS以上のシミュレーション パフォーマンスを実現するという。
ARCはこれら新たな開発環境による、早期及び短期ソフトウェア開発の実現を目指しており、自社プロセッサをベースとしたシステムを開発する全ての顧客に同環境を提供する。
※ARC International
http://www.arc.com
2007.06.25
第44回DACに出展していた、Mirabilis Design社のブースレポート。
Mirabilis Designは、昨年に引き続きシステムパフォーマンスの評価ツール「Visual Sim」を展示。コンパクトなブースながら常に来客が訪れ、皆熱心にデモに見入っていた。
「Visual Sim」は、グラフィカルな環境でモデリングされたプロセッサやバス、メモリ、メモリコントローラ、I/Oコントローラなどのシステム構成要素を繋ぎ、主に各コンポーネントの通信部分を評価してシステム全体のパフォーマンスを見積もるというツールで、実システム相当の高精度な解析結果は得られないが、プロセッサを中心としたアプリケーション・プラットフォームをごく短時間で構築でき、設計以前の仕様検討段階でざっくりとしたシステムのパフォーマンスやボトルネックを解析できる。
性能評価で利用するプロセッサモデルは、予め用意されたライブラリにパラメータを設定するだけで簡単に作成でき、各種ペリフェラルモデルはUMLライクなブロック図を用いてモデリングすることも可能。SystemCで記述されたモデルも利用可能で、各モデルに電力情報を与えシステムのダイナミックパワー解析を行うこともできる。
CEOのDeepak Shankar氏に、「Visual Sim」のアピールポイントを聞いたところ、「他社ソリューションでは数ヶ月を要するプラットフォーム構築を僅か数日で完了できる」との事で、モデリングの容易性を強調。「プロジェクト開始後、最初の1?2週間でシステムの性能を把握できるという事は、なかり大きなアドヴァンテージとなる」と語っていた。
また、ここ最近の製品の販売実績について尋ねたところ、昨年8社と聞いていた顧客数はこの1年で倍増し、現在は計20社。AMCCやXilinxなどビッグユーザーも獲得し、調子は上々という話だった。ちなみに、このDACでは日本企業5社とのミーティングを予定しているとの事であった。
※Mirabilis Design社
http://www.mirabilisdesign.com/
2007.06.25
2007年6月25日、マグマは、TSMC社の65nmプロセス用に調整された、スタティスティカル・スタティック・タイミング解析（SSTA）メソドロジを拡張したことを発表した。
プレスリリース：http://www.magma-da.com/c/@bXAOFRQa_sTB6/Pages/TSMCQSSTA.html（英文）
発表によると、拡張されたSSTAメソドロジは、これまでTSMC Reference Flow7.0で提供されていた「Quartz SSTA」をベースにしたもので、新たにグローバル（ダイ間）、ランダム（セル内）のプロセスのばらつき、混合電源（CCS）モデル、スタティスティカル・リーケイジ解析、統計的最適化をサポート。既にTSMC Reference Flow 8.0で認定されている。
TSMC社とマグマは約2年間の共同開発によって今回の拡張SSTAメソドロジを開発。TSMCはマグマに、統計的抽出、ワースト・シナリオRC解析が可能なルールを提供しており、この拡張メソドロジを利用することで、TSMCの顧客はリスクの軽減、結果品質（QoR）の向上、より堅固な設計、高速TAT、サインオフ
・フローの大幅な簡易化といったメリットを享受できるという。
※「Quartz SSTA」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※TSMC社
http://www.tsmc.co.jp
2007.06.23
第44回DACに出展していた、Atrenta社のブースレポート。
Atrentaは、例年同様にデモスイート主体のブースで出展。「RTLのインプリメント工数を30％削減」というキャッチコピーの下、今回のDACで新機能が公開されたLowPower設計向けの「SpyGlass-Power」、CDC（clock domain crossing）チェック用の「SpyGlass-CDC」、テストカバレッジをチェックする「SpyGlass-DFT」など、デザイン解析を中心とする「SpyGlass」シリーズの製品や、デザインの早期インプリメントを目指す「1team」シリーズ製品の各種デモを行っていた。
話によると、ツールの内部でRTLコードを論理合成し、更にプレースメントした結果をRTLにフィードバックするというプロトタイピングツール「1Team Implement」が好調との事で、この半年だけでも複数の企業が導入。STARC（半導体理工学研究センター）も評価対象としているという話。
また、詳細については明らかにされなかったが、デモスイート内では既にプロトタイプが完成している新製品が密かに発表されていた様子。製品化は少し先のようだが、デザイン全体のブロック間接続を確認するといった類のツールであるらしい。
※Atrenta社
http://www.atrenta.com/
2007.06.23
第44回DACに出展していた、Certess社のブースレポート。
Certess社は、今年がDAC初出展の新興EDAベンダで、同社初となるEDA製品「Certitude」を展示していた。
Certessは、元々検証を中心とした設計コンサルティングを行っていた会社で、EDAベンダとしての活動は今年3月より本格的にスタート。検証品質の向上を目指すという、検証環境のチェックツール「Certitude」は、正式な製品リリースは今年5月だが、既に同社のコンサルティングサービスを通じて各社で使用されている実績があり、その数は50を超えるという話。
ここ最近の様子を聞いたところ、「とにかく引き合いが多く大変」との事で、製品リリースを発表してから僅か1ヶ月間で十数社から評価依頼を受けたという。
尚、今年5月にエッチ・ディー・ラボ社と正式に代理店契約を交わし、日本国内では既に製品の供給体制が整い、先行ユーザーへの対応が進められていると聞いた。
※Certess社
http://www.certess.com/
※株式会社エッチ・ディー・ラボ
http://www.hdlab.co.jp
2007.06.22
2007年6月19日、ネットワーク・オン・チップ ソリューションを手掛ける、仏Arteris社は、資金調達の第二ラウンドでベンチャーキャピタルより新たに810万ドル（約10億円）を調達した事を発表した。
プレスリリース：http://www.arteris.com/release1_061907.html（英文）
発表によると今回の投資ラウンドは、新たに投資に加わったシノプシスがリード。最終的に、既存のベンチャーキャピタル、Crescendo、 TVM Capital、VentechArterisを加えた計4社が出資したとの事で、シノプシスは今回の出資によってArtteris社の「Board Observer」としてのポジションを獲得する。
Arterisは、従来のバスに変わる技術として注目される、SoC内のIP相互接続技術「ネットワーク・オン・チップ(NoC)」を手掛ける会社で、現在NoC-IPと合わせてNoCのモデリングツールやインプリメントツール（RTL生成ツール）を提供している。
同社のソリューションを利用すれば、従来のサーキット･スイッチ型バスのボトルネックを解消した、小面積、高速、低消費電力なチップ内通信を実現することが可能。ArterisのNoCは、ARM AMBA 3 AXI、ARM AMBA 2 AHB、OCPなど、標準的なプロトコルを幅広くサポートしているため、既存資産を修正する事無くそのまま接続できるという。
尚、同社はベルギーの研究機関IMECの「multi-mode multi-media (M4) 」プロジェクトに参加しているほか、ESLツールのコーウェアと密に連携。マグマのパートナープログラムにも参加している。
※Arteris社製品に関する詳細は、日本代理店イノテック株式会社にお問い合わせ下さい。
http://www.innotech.co.jp
※Arteris社
http://www.arteris.com
2007.06.22
2007年6月19日、シノプシスは、NECエレクトロニクスが同社の先進のSoCデザインに、シノプシスの「PrimeTime」の最先端オンチップ・バリエーション解析テクノロジを採用していることを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070619.html
シノプシスによると、「PrimeTime」のオンチップ・バリエーション解析テクノロジは、NECエレクトロニクスをはじめとする半導体業界の大手企業との協業によって生まれた新技術で、90nm/65nmのプロセス・ノードで増加するランダムあるいはシステマティックなプロセスばらつきを高精度にモデリングする事が可能。ばらつきを考慮した統計的タイミング解析を実行するための中間ステップにもなる技術で、その精度の高さは、セルのロケーションやパスのロジック段数に応じて個別のばらつき係数を計算する事によって実現される。
技術開発にも協力してきたNECエレクトロニクスは、「PrimeTime」のオンチップ・バリエーション解析テクノロジの高度な「ばらつきモデリング」を高く評価。過剰な設計マージンを無くしチップ品質を向上できるだけでなく、設計のイタレーションを減らし開発TATを短縮することもできる技術として採用を決定したという。
※「PrimeTime」のオンチップ・バリエーション解析テクノロジに関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※NECエレクトロニクス株式会社
http://www.necel.com
2007.06.22
第44回DACに出展していた、ExtremeDA社のブースレポート。
ExtremeDAは、DAC直前に発表した新たなツールSuite「GoldTime」を出品。展示ブース背後に構えられたデモスイートで密かに製品デモを行っていた。
「GoldTime」は、スタティックタイミング解析（STA）、シグナルインテグリティ解析（SI）、統計的タイミング解析（SSTA）を統合したツールで、これまで同社をイメージ付けていたSSTAよりもむしろ「STA」にフォーカスされた、既存の「STAソリューションの置き換え」を狙うもの。「ThreadWave」と呼ばれるマルチスレッド技術によって、従来のSTAよりも5倍は速いという高速処理を実現し、大規模デザインでもメモリ消費量を抑えフルチップ解析することができる。
スタッフに聞いたところ、「GoldTime」を「古いSTA技術を刷新し、最新のSTAそしてSSTAを統合したソリューション」と表現し、「設計者がSTAからSSTAへとスムーズにフローを移行できる環境を用意した」とコメント。やはり意識しているのは、シノプシスのデファクトツール「PrimeTime」で、その精度とパフォーマンスは、「是非評価して比べて見て欲しい」との事だった。
話によると「GoldTime」は、既にSTARCが評価を開始。その他にも日本のIDM系企業で既に評価が進められているとの事。日本国内に販売代理店は持たず直接製品を供給しているが、独立系ベンチャーキャピタルのアイティーファームが様々な形で事業活動をサポートしているという。
※Extreme DA社
http://extreme-da.com/index.sjis.html
※株式会社アイティファーム
http://www.it-farm.com/
2007.06.21
第44回DACに出展していた、コーウェア社のブースレポート。
今年のコーウェアのブースは、プレゼンステージとデモスイートを主体とした作り。ステージでは芸人風のプレゼンターがデジタルカメラを題材に、仮想開発環境「Virtual Platform」を用いたHWとSW協調デバッグ手法を面白おかしく紹介。「Virtual Platform」は実機と異なり、メールに添付して配布する事ができるため、異なるロケーションで働いているHW設計者とSW開発者が協調して開発作業を進める事も可能。サプライ・チェーン全体に大きな効果をもたらすという話は説得力があった。
また、スイート内ではアーキテクチャ探求、ソフトウェア開発、カスタムプロセッサ開発の3種類のセミナが連日開催され、DAC初日に発表された、アックス社及びビート・クラフト社との協業に関するデモも披露。コーウェアの「Virtual Platform」上でアックスの組み込みLinux「axLinux」を動かし、更にそのLinux上でビート・クラフト社の動画開発ソリューション「Jaker」を走らせ、実ソフトウェアの動的評価を行うという最新のデモに集まったエンジニアは驚いていた。
聞くところによると、この3社のソリューションの組み合わせで、実機では困難なソフトウェアデバッグ（例えば、動画のスロー再生など）やソフトウェア完成後のハードウェアチューニングなど容易に実現できるという。
更に、詳細は明らかにされなかったが、今年の年末に「Platform Architect」の新バージョン（Ver.2007.1)をリリースするという情報もキャッチ。仮想プラットフォーム開発の操作性が大幅に向上された製品のようで、デモを見た人からは非常に高い評価が得られたと聞いた。
※コーウェア社
http://www.coware.co.jp
※アックス社
http://www.axe-inc.co.jp
※ビートクラフト社
http://www.beatcraft.com
2007.06.21
第44回DACに出展していた、Denali Software社のブースレポート。
Denaliのブースでは、DDR、PCI Express、フラッシュメモリ向けの設計用IP「Databahn」、メモリ検証用のIP「MMAV」、各種インタフェース検証用のIP「PureSpec」、制御レジスタの管理・生成ツール「Blueprint」と一連のソリューションを一通り展示。
ブース中央では、設計用IP「Databahn」のPCI Express Gen2コントローラをインプリメントしたFPGAボードをAMDプロセッサが搭載された最新のPC用マザーボードに接続したデモを展示。PCI Express Gen2コアは5ギガビット/秒の転送レートをサポートしており、自動的に転送レートの速度調整を行う事が可能だという。
その他、Denaliはここのところ検証IP「PureSpec」を活用したSystemVerilogベースの検証ソリューションの提供に力を注いでおり、AccelleraのSystemVerilogをテーマとした「Breakfast and Panel Discussion」のスポンサーとなっていた。同パネルでは、モデレータにかのGary Smith氏を迎え、「SystemVerilogを検証だけでなく設計で使うには？」について、熱い議論が交わされていた。
尚、Denaliは、DACの名物イベントとなっているパーティーを今年もクラブを借り切って大々的に開催。アメリカの人気オーディション番組「American Idol」を真似て行われた「EDA Idol」コンテストでは、PLX Technology、IBM、Cadence、BroadCom、Mentor Graphics、Atrenta、Intelから参加者が登場し、各自持ち歌を熱唱。審査員は、Dennis Brophy（Mentor）、Karen Bartleson（Synopsys）、Simon Davidmann（Imperas）と業界の有名所が顔を連ね、早い時間（22時前）にも関わらずかなり盛り上がっていた。
ちなみに優勝したのは、ジェームス・ブラウンに扮したPLX TechnologyのGeorge Apostolさん
※デナリソフトウェア株式会社
http://www.denalisoft.co.jp/
2007.06.21
第44回DACに出展していた、VaST Systems Technology社のブースレポート。
VaSTは、これまで表に出していなかった「CoMET6」をDACにて初公開。ブースでは、マルチメディア向け組み込みシステムの開発用途に加え、車載システムの開発におけるバーチャル・プロトタイピングの活用例を紹介していた。
「CoMET6」についてその特徴を聞いたところ、Eclipse対応によりLinux環境での利用が可能となった点、グラフィカルベースの作業を可能とするスケマティック・エディタが用意された点、SystemC TLMの自動インポート機能が追加された点などを挙げ、ビッグユーザーのリクエストを一通り反映した結果が最新の「CoMET6」の姿であるという事だった。
ここ最近の販売実績について尋ねたところ、独Infineon社との大口契約が決まったという話で、その話を裏付けるように、6月19日付にて下記プレスリリースが発表された。
プレスリリース：http://www.vastsystems.com/Infineon.html（英文）
発表によると、Infineonはワイヤレス事業部における成功を踏まえ、VaSTソリューションの導入をオートモーティブ部門とコミュニケーション部門にも拡大。今後は契約の拡大により、社内における活用に限らず、顧客に向けでも仮想化されたハードウェアプラットフォームを配布していくという。
※VaST Systems Technology社
http://www.vastsystems.com/
2007.06.21
第44回DACに出展していた、EVE社のブースレポート。
EVEは、新製品のマルチメディアボード「ZeBu-MMB」を発表。ミドルクラスデザインのエミュレーション環境「ZeBu-UF」と接続したデモを行っていた。
「ZeBu-MMB」は、Audio、Video、USB、IEEE1394、ギガビットイーサなど、マルチメディア アプリケーション向けの標準的なフィジカルインタフェースを備えたボードで、HDMIやCCDセンサーなどのドーターボードモジュールで拡張する事も可能。搭載されるFPGA（Xilinx Virtex4）の内部に各種インタフェースの高速PHYを実装しており、このボードをエミュレーション環境「ZeBu」に接続するだけで、設計者はリアルなペリフェラルと接続したデザインの実機検証を実現できる。
話によると、現在のところ「ZeBu-MMB」は、6Mゲートまでのデザインに対応する「ZeBu-UF」しかサポートしていないが、今年秋口には1000Mゲート対応の「ZeBu-XXL」にも対応する予定との事。尚、「ZeBu-MMB」には、IPブロックのフォーマットコンバーター、ソフトウェアドライバ、MMBインタフェース用トランザクターなどがセットになった「Audio/Video」開発ツールキットも用意されており、誰でも容易にボードを活用できるという。
その他、4月にリリースしたばかりの買収したTharas社の製品「Hammer」の後継製品、「ZeBu-AX」も早速展示されていた。こちらは独自の専用プロセッサをベースとした、高速コンパイルがウリ。
ちなみにEVE社のブースは、スタッフ全員が黄色いサイクリングジャージを着ていて、バーチャルサイクリングマシンも置いてあったりと、全体的にサイクリング色の強いデザインだった。その狙い・意図について聞いてみたところ、イエロージャージは、有名なツーリングの大会ツール・ド・フランスにおいて、区間賞を獲得した「最も速い者」だけが着用を許されるとの事で、「ZeBuこそ最速」、そんな意味が込められているという話だった。
※EVE社
http://www.eve-japan.co.jp/
2007.06.20
第44回DACに出展していた、CLK Design Automation社のブースレポート。
CLKは今回がDAC初出展となる新興EDAベンダで、設立は2004年、CEOはフォーマル検証ツール「Design VERIFYer」で知られていたChrysalis Symbolic Design社の元CEOIsadore Katz氏。（同社は後にAvant!に買収された）
今回のDACで出展していた製品「Amber」は、マルチコア/マルチプロセッサによる分散処理をベースとしたスタティック解析ツールで、タイミング解析、シグナルインテグリティ解析、統計的タイミング解析の他に、統計的リーク電流解析も行うことができる。
当然ながら分散処理によって、既存のSTAツールよりも高速なタイミング解析を実現しており、聞くところによると、シノプシスのデファクトツール「PrimeTime」よりも少なくとも10倍は高速との事で、シグナルインティグリティ解析においては、1000万ゲートのデザインの解析を4CPU（8コア）で僅か2時間、8CPU（16コア）で1時間で処理する事ができるという。
尚、日本への販売ルートは未だ確立されていないとの事だったが、今回のDACでは多数の日本企業とミーティングの予定があるという話。具体名は聞けなかったが、既に北米では大手数社に導入実績があるという事だった。
※CLK社はデモスイートのみの出展で展示ブースは無し。
※CLK Design Automation社
http://www.clkda.com
2007.06.20
第44回DACに出展していた、JEDA Technologies社のブースレポート。
SystemCというキーワードですっかり日本でもお馴染みとなったJEDA。シンプルな作りのブースでは、SystemCの検証環境「NSCv」と「NSCa」を展示していた。
ブースで対応してくれた日本代理店エッチ・ディー・ラボの齋藤氏によると、今回のDACでは、「NSCv」の新機能として、コードカバレッジ機能とランダム検証機能を発表。ラインカバレッジ、ディシジョンカバレッジ、コンディションカバレッジと3種類のアプローチでコードの活性を確認できるようになったほか、SCV（SystemC Verification Library）の大幅拡張によって、制約付きランダムと重み付けランダムの同時制約によるランダムテスト生成が可能になったとの事。既に日本国内では、先行ユーザーによる新機能評価が進められているという。
ここ最近のJEDA社製品の販売実績について聞いたところ、日本国内よりも北米市場での調子が良く、既に北米にはビッグカスタマーも抱えているという話。各種機能追加やサードパーティ環境との連携など、ツール全体としてかなり充実した検証環境を提供できるので、SystemCのネイティブ環境に満足できない方は、是非JEDA社製品を試して欲しいとの事だった。
※JEDA社製品に関する詳細は、代理店エッチ・ディー・ラボ社にお問い合わせ下さい。
http://www.hdlab.co.jp/
※JEDA Technologies
http://www.jedatechnologies.net
2007.06.19
2007年6月18日、シノプシスは、Multi-Voltage RTLシミュレータを手掛ける、米ArchPro Design Automation社の買収を発表した。
プレスリリース：http://synopsys.mediaroom.com/index.php?s=43&item=468（英文）
今回の買収について、買収価格や獲得条件などの詳細は一切明らかにされていないが、買収に関する噂はDAC前から囁かれていた。
ArchProは、Multi-Voltageデザインの検証をRTLレベルで実現するシミュレータ「MVSIM」で足場を固めたEDAベンチャーで、設立は2004。社員数は約40名でカリフォルニア州ミルピタスに本拠を置き、インドのバンガロールにR&Dセンター、日本にも販売支店を持っていた。
昨年5月には資金調達第二ラウンドで450万ドルを調達し、今回のDACでは、「MVSIM」の機能を拡張した発表間もない新製品「MaVeric」を展示。聞くところによると、既にワールドワイドで10社以上の顧客を獲得しており、うち日本企業はルネサスを含め5社。「MVSIM」を用いたテープアウト実績は既に30を数えていたという。
シノプシスは、既存のSystemVerilogベースの検証ソリューションにArchProのパワー検証技術を取り込む事で、検証ソリューションとしての枠組みを更に強化する狙いで、ローパワー設計という側面でも大きな武器を手に入れた事になる。
※シノプシス社
http://www.synopsys.co.jp
※Archpro Design Automation
http://www.archpro-da.com/jp
2007.06.19
第44回DACに出展していた、Calypto Design Systems社のブースレポート。
Calyotoのブースでは、従来からの製品シーケンシャル等価性検証ツール「SLEC」と合わせて、今年3月に発表したばかりのPower最適化ツール「PowerPro CG」を展示していた。
「PowerPro CG」は、クロックゲーティング手法を駆使することで不要な回路動作を減らし、消費電力を削減するというRTLコードのPower最適化ツールで、「SLEC」で利用されている独自のシーケンシャル・アナリシスと同じ考え方を取り入れた最適化エンジンがベースとなっている。対応してくれたスタッフに「PowerPro CG」に顧客がついたかどうか確認したところ、現時点で名前は明かせないが「間もなく某大手が導入する予定」との事で、新製品の滑り出しは上々の様子。その他、日本ユーザーも含め複数の企業において本格的なツール評価が進められていると聞いた。
また、もう一方の「SLEC」については、導入済みユーザーにおける横展開が進んでいるようで、ニーズとしては、システムレベル記述対RTL検証の「SLEC SYSTEM」よりも、RTL対RTLの等価性を検証する「SLEC RTL」の方が若干多いのではないかという事だった。
ちなみに同社ブースへは複数回訪れたが、常にスイートルームは満室。日本からのお客さんも多い様子であった。
※Calypto Design Systems社
http://www.calypto.com/
2007.06.19
第44回DACに出展していた、Jasper Design Automation社のブースレポート。
Jasperのブースは、展示会場中央入り口の目の前という好立地で、定期的に行われていたフォーマル検証のプレゼン＆デモはかなり盛況。ブースでは、間もなく7月にリリースされる予定の「JasperGold 4.5」が紹介されていた。
マーケティングVPのCraig Cochran氏によると、「JasperGold 4.5」では新たに並列処理に対応。この並列処理とは、一般的なマルチスレッドとは違い、「JasperGold」内部の複数エンジンをパラレルに動かして処理を軽くするというもの。更に、これまで未対応だったSystemVerilogのローカル変数もサポートされ、より複雑なプロパティも扱えるようになったほか、ARMのAMBA AXI、OCP、PCI Expressといった標準プロトコルのプロパティも検証用IPとして備えられたという。
また、「JasperGold 4.5」と合わせて、Web上で無償配布されている検証戦略のプランニングツール「GamePlan」もバージョンアップされる予定で、新バージョン1.2では何とEDAツールとしては珍しく日本語がサポートされるとの事。日本国内の大手ビッグユーザーのリクエストを反映しての対応だという。
尚、Craig Cochran氏にここ最近のJasperの実績を聞いたところ、昨年はワールドワイドで前年比200％の製品販売を達成し、ツールの売れ行きは非常に好調との事。北米に限らず、日本やヨーロッパにもヘビーユーザーが存在していると聞いた。また、傾向としては、全体的にPSLからSystemVerilogへとシフトする動きが目立ってきており、SystemVerilogベースの検証はいよいよこれからが本番。ツールも成熟度が高まり、未だフォーマルを利用していない設計者は、「これからが使い時」との事だった。
※Jasper社製品に関する詳細は、サイバーテック社にお問い合わせ下さい。
http://www.cyber-tec.co.jp/
※Jasper Design Automations社
http://www.jasper-da.com/
2007.06.19
第44回DACに出展していた、Forte Design Systems社のブースレポート。
Forteは、リリースしたばかりの動作合成ツール「Cynthesizer バージョン3.3」を展示。ブース内のデモスイートでは、新バージョンの詳細説明やデモ、顧客設計事例の紹介、「Cynthesizer」による設計チュートリアルが行われていた。
「Cynthesizer バージョン3.3」について聞いたところ、機能的な面では、グラフィカルなデザインの解析環境が用意され、合成におけるトレードオフが容易になったほか、出力ポートのタイミング制御も容易化、また、メモリアクセスの処理などに対するスケジューリング アルゴリズムが改善され、合成品質がかなり良くなったとの事だった。
その他、ホットな話題としては、「Cynthesizer」がマグマの「Blast Create」と繋がり、「Cynthesizer」の合成したVerilog-RTLを「Blast Create」でNetlistに合成し、配置配線ツール「Blast Fusion」へ繋ぐという、SystemCからGDS-IIまでの一貫したデザインフローが完成。「Blast Fusion」からのフィードバックを受けて、動作合成時のパラメータを変更する事で、コードを書き換える事無く最適な回路アーキテクチャを追求可能になるという。
また、動作合成用のSystemCモデルのIPも正式出荷が開始されたとの事で、現在、浮動小数点データタイプ、固定小数点データタイプ、メモリインタフェースやAMBA AHB向けのバスインタフェースなどが用意されているという話だった。
※Forte Design Systems社
http://www.forteds.com/japan
2007.06.18
2007年6月15日、コンフィギュラブルプロセッサを手掛ける英ARCは、ESL系のEDAツールベンダ英Tenison Technology EDA社を買収した事を発表した。
プレスリリース：http://www.tenison.com/images/pressreleases/tenison acquisition 15jun07.pdf（英文）
発表によるとARCは、現金100万ポンド（約2億4400万円）でTenisonを買収。製品として提供されていた「VTOC」、サービスとして提供されていた「IP eXchange」技術、特許、エンジニアリングチーム15名を獲得した。
「VTOC」は、RTLからC++およびSystemCモデルを自動生成するツールで、既存のRTL資産やサードパーティ製IPの高速検証モデルを作成するツールとして、システムレベルの検証ニーズ対応。STMicroelectronics、Freescale、Broadcom、TI、ATMEL、Samsung、ARC、ARM、Rambus、ルネサス、リコーなど複数の大手顧客に利用されており、日本国内ではコーウェア・ジャパンが代理店として製品を提供していた。
ARCは今後、買収によって得た「VTOC」を中心とするTensionの技術を自社のプロセッサ開発環境に融合させ、プロセッサ モデルやマルチメディア サブシステム モデルの提供に利用していく予定。TenisonのCTOを勤めていたDr. David Greavesは、ARCが設立を進めているケンブリッジ エンジニアリング センターのCTOに就任するという。
※ARC International
http://www.arc.com
※Tenison Technology EDA社
http://www.tenison.com
※コーウェア株式会社
http://www.coware.co.jp
2007.06.18
第44回DACに出展していた、Breker Verification Systems社のブースレポート。
Brekerは、2003年設立のEDAスタートアップで、製品の公開は今回のDACが初。ブースでは「Trek」というRTLの機能検証用テスト生成ツールを展示していた。
「Trek」は、検証対象回路のシーケンス図をグラフィカル入力する事で、その回路の検証プランを自動生成する事が可能。更に生成した検証プランからテストケースを生成できる。このテストケースを用いた検証は、自動生成した検証プランに対して100％のカバレッジを保証。手作業による検証環境の構築および検証作業を大幅に削減し、検証品質も向上できる。
実際にあるプロセッサ開発プロジェクトに「Trek」を用いたところ、SystemVerilogベースの環境で6ヶ月要した検証を僅か2週間で完了。コード量にして1/10以下のテストケースで、はるかに早くバグを発見する事が出来たと言う。
尚、「Trek」で生成されるテストケースは、Verilog、SystemVerilog、Vera、e、SystemCの環境で実行可能。基本的には、既存の検証環境の置き換えを狙うものではなく、既存の環境と組み合わせることで検証効率の改善を目指すというアプローチであるとの事。
日本に未だ代理店は存在していないが、既にワールドワイドで５?６社の顧客を獲得しているという。
※Breker Verification Systems社
http://www.brekersystems.com
2007.06.18
第44回DACに出展していた、シノプシス社のブースレポート。
シノプシスは、例年通り巨大なブース内に多数のデモスイートを設置するというスタイルで、ESLからインプリメント、検証、DFM/DFY、PCBと一連のソリューションを個別にPR。ブース内のプレゼンスペースでは、「Synopsys Technology Experts Theater」と題された、各分野のエキスパートによる講演が計10種のローテーションで実施されていた。
中でもJanick Bergeron氏によるVMM関連（RTL検証関連）の講演と、LPMMの著者であるARMのRobert Aitken氏及びシノプシスのAlan Gibbons氏によるLowPower関連の講演は、立ち見が溢れるほど盛況で、同社の「メソドロジ戦略」に対する設計者の興味と期待が見て取れた。
※VMM：Verification Methodology Manual（VMMは先頃、中国語版も発売されたという）
※LPMM：Low Power Methodology Manual
シノプシスのローパワーソリューションならび話題の「LPMM」について、RTL Synthesis及びLow Power部門のシニア マーケティング ディレクターGal Hasson氏と戦略的アライアンス部門ディレクターのPhil Dworsky氏に聞いたところ、「ローパワーは設計フロー全体で考慮されるべき事である」（Gal Hasson氏）とした上で、シノプシスはEnd to end のソリューションを提供している事を強調。システム設計、RTL検証、テスト容易化設計、論理合成、配置配線、サインオフ検証と全てのツールで既にパワー考慮の設計が可能で、年内にはシノプシス独自のパワーフォーマットからUPFへの移行が完了するとの事。他社ソリューションとの違いについては、「テープアウト実績の多さが何よりも大きな違い」と語り、シノプシスのツールで既に30種近くのマルチボルテージ チップのテープアウトが完了しており、今回のDACでもNXP Semiconductorがシノプシスのローパワーソリューションを用いた設計事例を発表したと聞いた。
DAC直前に発表された「LPMM」については、予想以上の大反響でその中身（ドラフト版）を見たいという設計者が非常に多く、内容を抜粋したPDFファイルを限定的に配布する予定との事。内容的としては、ARM、シノプシス、両社の持つ、実設計から得たローパワー設計ノウハウを体系的にまとめたもので、ARMのリファレンスメソドロジーを構築する過程で培った実践的なテクニックが随所に取り込まれているという話。Phil Dworsky氏に「LPMM」の目指すところについて聞くと、特定のツールや環境に依存しないジェネリックな方法論の提供を目指しているという事で、「LPMMは、全ての設計者に効果的かつ実践的なローパワー設計の方法論を提供するもの」とし、「決してシノプシスの推奨するパワーフォーマットUPFをPRするものではない」と語った。
尚、シノプシスのブース正面には、「LPMM」やARMのリファレンスメソドロジーなど、シノプシスとARMのローパワーソリューションをPRする専用ブースが設けられ、「LPMM」の紹介や最新のARMコアのデモなどが行われていた。
※Synopsys社
http://www.synopsys.co.jp
2007.06.15
第44回DACに出展していた、Semifore社のブースレポート。
Semiforeは、昨年1月に設立されたばかりのスタートアップ。ブースでは「CSRCompiler」という制御レジスタの生成ツールを展示していた。
「CSRCompiler」は、同社の開発した専用のレジスタ仕様言語「CSRSpec」で記述されたアドレスマップから、ハードウェア開発向けの合成可能なRTL、ソフトウェア開発向けのC/Perlのヘッダ、検証用のC、Vera、Verilog、デザインチーム向けのHTMLページやドキュメントを出力する事ができるツールで、ハード/ソフト異なるチームにおけるレジスタ回りの設計を一元管理・効率化するもの。
デナリが提供している「Blueprint」に良く似ているが、違いを聞いたところ、デナリのレジスタ記述言語「SystemRDL」よりも「CSRSpec」の方が遥かに書き易く再利用性も高いという事だった。入力としては、デナリの「SystemRDL」もサポートしているほか、IP利用向けに「Spirit IP-XACT XML」にも対応。ユーザー既存のアドレスマップをインポートするサービスも提供しているらしい。
CEOのRichard Weber氏に聞いたところ、既に北米で数社の顧客がいるが日本での実績は無し。未だ日本向けの販売ルートは無いが日本市場には注目しており、間もなく日本語をサポートする予定との事だった。
尚、同社は、6月14付で英Cambridge Display Technologyが「CSR」製品を導入した事を発表している。
※Semifore社
http://www.semifore.com
2007.06.15
第44回DAC会場内にて販売されていたSpringer社の新刊レポート。
「Hardware Verification with SystemVerilog」
著者 Mike Mintz 、Robert Ekendahl 2007年7月発売 米国定価129ドル
http://www.springer.com/west/home/generic/search/results?SGWID=4-40109-22-173733667-0
アマゾンでも購入可能（￥18075?）
「Verilog and SystemVerilog Gotchas」
?101 Common Coding Errors and How to Avoid Them
著者 Stuart Sutherland 、Don Mills 2007年7月発売 米国定価99ドル
http://www.springer.com/west/home/generic/search/results?SGWID=4-40109-22-173733697-0
アマゾンでも購入可能（￥12611?）
※Springer社
http://www.springer.com
2007.06.14
第44回DACに出展していた、AutoESL社のブースレポート。
AutoESLは、デモスイートのみの出展で一般来場者に向けた情報公開は無し。完全予約制の個室で密かに動作合成ツール「AutoPilot」の紹介を行っていた。
セールスディレクターのDoug Johnson氏によると、同社はUCLAのESL研究チームが立ち上げたEDAベンチャーで設立は2006年1月。本社はカリフォルニア州ロスアンゼルスに置き、中国の上海にR&D拠点を持つとの事。
同社初の製品「AutoPilot」は、C/C++/SystemCを入力とする動作合成ツールで、アンタイムドなモデル以下、各抽象レベルに応じたRTL合成が可能。入力モデルからRTLのテストベンチを自動生成できるほか、合成結果のRTL(Verilog/VHDL）と合わせてインプリメント用の制約ファイル（タイミング、パワー、レイアウト制約など）を出力するという。
ツールに関する詳細は聞くことが出来なかったが、今回のDACでも日本企業とのミーティングを複数件予定しており、評価に向けて話をしている企業もあるとの事。既に日本市場への進出を計画しているようで、2?3ヶ月以内に日本に代理店を作る予定であると聞いた。
尚、開発はUCLA出身の中国人エンジニアを中心に進められているとの事で、スイートルーム内にはアジア系スタッフの姿が多かった。
※AutoESL社
http://www.autoesl.com
2007.06.14
第44回DACに出展していた、Mimosys社のブースレポート。
Mimosys社は、今年のDACが初出展のスイスのEDAベンダ。昨年設立されたばかりのスタートアップで、製品「Clarity」は、Swiss Federal Institute of Technology Lausanneおよび the Università della Svizzera Italiana での研究成果がベースとなっている。
「Clarity」は、組み込みプロセッサのカスタマイズを目的としたツールで、アプリケーションコード（C/C++）のボトルネックを解析し、負荷の高い処理をハード化することでパフォーマンスアップを狙うもの。具体的には、C/C++コードのプロファイリング結果をベースに、プロセッサのカスタムインストラクション、アクセラレータのHDLコード、アクセラレータとプロセッサのインタフェースコード、HDL検証用のテストベンチを自動生成することができる。
同種のアプローチは、以前からEDAベンダ及びプロセッサメーカーで進められていたが、Mimosysのツールは、ARC、MIPS、Xilinx MicroBlaze、Altera NIOS、Tensilica Xtensa、IBM PowerPC 405、ARMx、CoWare、Toshiba MePなど、様々なプロセッサのデザインフローとシームレスに繋がり、最適なプロセッサのカスタマイズを実現できるという。
尚、日本顧客及び日本への販売ルートは未だ存在していないという事であったが、DACでの評判は上々で多数の日本人エンジニアがブースを訪れているとの事。ヨーロッパでは既に何社か顧客がついているという話だった。
※Mimosys社
http://www.mimosys.com
2007.06.13
2007年6月12日、メンター・グラフィックス社は、配置配線ツールを手掛ける米Sierra Design Automationを9000万ドル（約109.5億円）で買収したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/070612.html
Sierraは、DFM考慮の自動配置配線ツール「Olympus-SOC」を手掛けるベンチャーで、Magmaの次を狙うレイアウト系EDAベンダとして、そのソリューションが高く評価されていた企業。
既に日本国内の大手6社を含め、世界各国の名だたる大手に多数の導入実績を持つ「Olympus-SOC」は、リソグラフィを考慮した配置配線が可能で、マルチコーナー/マルチモードSI解析機能は、解析エンジンを複数回まわす事無くワンショットで全てのコーナー/モードを解析することができる。
先頃サンディエゴで開催された第44回DACでは、Sierraは「Olympus-SOC」の新機能マルチモード/マルチコーナー対応のクロックツリーシンセシスを発表。ワーストコーナーをベースとした他社アプローチと異なる最適化されたクロックツリーシンセシスによって、PowerおよびAreaの削減効果をアピールしていた。
尚、「Olympus-SOC」には、メンターの「Calibre LFD」と連携して、配線後にリソグラフィ・ホットスポットを修復するという機能もあり、Sierraとメンターの間には以前からパートナーとしての協力関係が存在。今回の買収については、DAC前から大きな買収話の一つとして噂になっていた。
メンターは、Sierraの買収によってこれまで無かった配置配線ソリューションという大きな武器（しかも最先端の技術）を獲得。既存のレイアウト検証ツール群やDFMツールと組み合せた、統合環境の提供を目指すという事で、これまでケイデンス、シノプシス、マグマの3社で固められていたレイアウト分野の勢力図を大きく変えることは必至。今後の動きに注目が集まる。
ちなみにDACでは、今回のメンターの買収以外にも、ケイデンス、シノプシス、マグマ、それぞれの買収話が噂としてあちらこちら飛び交っていた。
※メンター・グラフィックス社
http://www.mentorg.co.jp
※旧Sierra Design Automation社
http://www.sierra-da.com
2007.06.13
第44回DACに出展していた、Aldec社のブースレポート。
Aldecは、主力製品となるHDLシミュレータ「Active-HDL」と「Riviera」を中心にハードウェアアクセラレータ「HES」及び関連ボードなどを展示していた。
DAC初公開の新情報としては、同社のHDLシミュレータ「Riviera」にSTARCのRTLスタイルガイドに準拠したLint機能「ALINT」を追加。Riviera上で入力したRTLコードのコーディングチェックを行う事が可能となったとの事。間もなく正式発表予定と聞いた。
6月11日付プレスリリース：http://www.aldec.com/news/news_06_11_2007.htm（英文）
「Riviera」は、主にASICユーザーを対象としたHDLシミュレーターで、Verilog、VHDL、SystemC、SystemVerilogとマルチ言語対応でアサーション（SVA、PSL、OVL）もサポートしている。
もう一方の「Active-HDL」は、FPGAユーザー向けのHDLシミュレーターで動作環境はWindowsのみ。マルチ言語対応の他、ドキュメンテーション機能なども用意されているが、アサーション機能はサポートされていない。
いずれのシミュレーターも、大手各社のシミュレーターに引けをとらない性能を持ちながらコストパフォーマンスが高く、日本国内でも100サイト以上の導入実績を持つ。（ルネサスがベトナムのデザインセンター向けに1万ライセンスを導入したのは有名な話。）
今回のLint機能の追加は、当然ながら日本国内のユーザーを意識したもので、同種の別アプローチとしては、図研のPCB設計環境「CR-5000」とのインテグレーションも先日発表されている。アルデックジャパンの藤永氏によると、「HDLシミュレーターの販売はワールドワイドで非常に好調。昨年は売上25％UPを達成した。」という事で、日本国内でのユーザー拡大に向けて、設計者のリクエストには出来る限り応えて行きたいとの事だった。
※Aldec社製品に関する詳細は、アルデック・ジャパン株式会社にお問い合わせ下さい。
http://www.aldec.co.jp
2007.06.13
第44回DACに出展していた、Bluespec社のブースレポート。
Bluespecは、DAC用に用意した「数独ゲーム」のハード化のデモ「BuluDACu」を披露していたほか、ESL合成用のIP「AzureIP」の「ARM AXIバスブロック」を用いたESL合成用のH.264デザインをEVE社のエミュレーション環境「Zebu」に落とし込んで高速に検証するという、EVE社とのインテグレーション環境についてもデモを行っていた。勿論、「Zebu」で検証していたデザインはBluespecの合成ツールでRTLに合成可能。工数の削減効果は50％は下らないという事だった。
また、Bluespec社長のShiv Tasker氏に日本市場への展開予定について尋ねたところ、「これまではセールスコストの高さから日本での製品販売は敬遠していたが、近いうちに代理店が出来るだろう」との回答で、さすがに代理店となる企業名は明かさなかったが、日本進出が近いという事は明言していた。
ちなみに、6月12日付のプレスリリースで同社CEOの交代が発表され、新たなCEOに同社のエンジニアリング副社長だったCharlie Hauck氏が就任。 Shiv Tasker氏は、同社のチェアマンというポジションに納まった。Charlie Hauck氏は、元Faraday Technology USのゼネラル・マネージャー。
プレスリリース：http://www.bluespec.com/news/CHauck061207.htm（英文）
尚、DACでのデモ「BuluDACu」のソースコードとホワイトペーパーは、Bluespecのホームページ上で無償公開されている。http://www.bluespec.com/products/sudoku_bsv.tar.gz
※Bluespec社
http://www.bluespec.com
2007.06.12
第44回DACに出展していた、メンター・グラフィックス社のブースレポート。
メンターは例年通り巨大なブースを構え、ESLからFPGA合成、レイアウト検証、DFM、PCB設計と一通りのソリューションを展示。中でもやはり注目されていたのはメンターの主力製品郡である「Calibre」シリーズで、レイアウト検証のデファクトツール「Calibre nmDRC」と「Calibre LVS」を中心に、「Calibre YieldAnalyzer」、「Calibre YieldEnhancer」、「Calibre nmOPC」、「Calibre LFD」、「Calibre RET」といったDFM/MDP関連の展示に人が集まっていた。
メンター・ジャパンのCalibre部門AEマネージャーの青木氏に聞いたところ、昨年満を持してリリースした「Calibre nmDRC」と「Calibre nmOPC」の評価が非常に高く、米マーキュリー社のCellプロセッサベースのマシンを用いた超高速な分散処理というアプローチは、顧客サイドでも桁違いのTAT短縮効果を生み出しているとの事で、Cellプロセッサ20?30個でPentium400?500個相当の処理が可能。専用マシンを用いる他社のアプローチと違い汎用性も高く、現状はメンター独自のアプローチとなっているが、「いずれは他社も追随してくるだろう」という事だった。
また、DFMツール2製品の実績について尋ねたところ、「Calibre YieldAnalyzer」は既に既に殆どの大手に導入済み。「Calibre YieldEnhancer」についても国内大手の約半分は導入済みで、残りの半分の企業も評価を進行中との事で、顧客のニーズはエラー箇所の発見からエラー箇所の修復へとシフト。「Calibre」のコアテクノロジーである、図形の操作・加工技術を用いた「Calibre YieldAnalyzer」を使ってクリティカル・エリアを解析し、次に「Calibre YieldEnhancer」を使ってエラー箇所を修復するという流れが顧客にも浸透しつつあるという。
更に、レイアウトの特徴だけでは判別できないエラーについては、「Calibre LFD」を使ってリソグラフィ・シミュレーションによってエラーを見つけ出すというソリューションもあり、昨年のDACで発表された「Calibre LFD」は現在まさに各社が評価中。先頃、一足先に標準採用を決めた富士通は、開発前から「Calibre LFD」のようなツールを欲しがっており、ツール開発にもかなり協力してくれたとの事。青木氏は、これまでのようにただ「OPCで頑張る」ことでHotspot発生を回避するのか、それともリソグラフィシミュレーション結果をレイアウト設計段階にフィードバックすることでトータルTATを考慮にOPCを使うか「トレードオフを考える世代になって来た」と語っていた。
その他、メンターのブースでは、今年3月のDATEで発表した新エミュレータ「Veloce」を展示していたほか、旧サミット社製品「Vista」や動作合成ツール「Catapult」の新たな事例発表などを実施。デモスイートでは、NDAを条件とした次世代の検証ソリューション「Algorithmic Testbench Synthesis」の紹介も密かに行われていた。こちらは、制約付きランダム検証の次を狙う新たな検証アプローチで、年内には何かしらの製品をリリースする予定だという。
※メンター・グラフィックス社製品に関する詳細は、メンター・グラフィックス・ジャパンL株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2007.06.11
第44回DACに出展していた、TOOL社のブースレポート。
DACにおける日本企業の出展社数は年々減る一方で、遂に今年は、TOOLとNECシステムテクノロジー、NEC情報システムズの計3社のみ。そんな中、今年が5回連続5度目のDAC出展と依然元気の良い、TOOL社の本垰（ほんたお）社長に最新の情報を聞いた。
TOOLの今年の出展の目玉は、先頃バージョンアップしたばかりの「LAVIS Ver.7」。
新しい「LAVIS Ver.7」の特徴について聞いたところ、ツール内部のデータ構造を作り変え、従来バージョンと比較してファイルの読み込み速度をGDSIIで約2倍、OASISで約5倍と大幅に高速化。更にキャッシュファイル機能によって、2回目以降のファイルオープンの更なる高速化を実現。何と10GBのレイアウトデータを僅か5秒で開く事が出来るとの事だった。
また、データの表示品質が向上されたほか、OASISフォーマットのサポート範囲も拡張、MPWサービス向けにJOBDEC対応機能も強化され、一つのマスク上の数千にも及ぶデザインを1分足らずで高速表示できるようになったという。※MPW：Multi-Project Wafer
TOOLはここ最近、DFM系ベンダを中心にサードパーティとの連携を強化。既にBrion Technologiesの「Tachyon」やマグマ、メンター、シノプシスのレイアウトツールとインタフェースを持つ他、BlazeDFMに吸収されたAprioともインテグレーションを進めていたとの事で、ブースに飾られていたパートナーの紹介パネルには、BlazeDFMのロゴも新たに追加されていた。
また、本垰社長によると「具体名は明かせないが、レイアウト検証ツールや測長装置との新たなコラボレーションも進めている」という話で、今回のDACでもパートナー関連の打ち合わせが多かったとの事。最近のツールの販売実績について尋ねたところ、富士通の正式採用と合わせて海外市場における成果を語り、明言はしていないが、北米、アジアに加えてヨーロッパ市場への展開も計画している様子だった。
※「LAVIS Ver.7」に関する詳細は、TOOL株式会社にお問い合わせ下さい。
http://www.tool.co.jp
2007.06.11
第44回DACに出展していた、Softjin社のブースレポート。
Softjinは、今年5月に発表したばかりのEDAツール「NXCompare」を今回のDACにて初披露。これまでEDAツール開発用のフロントエンド及びバックエンド コンポーネントを手掛けてきた同社にとってはこの「NXCompare」が初の汎用EDA製品となる。
「NXCompare」は、異なる2種類のレイアウトデータ、マスクデータを比較するツールで、様々な標準フォーマットをサポートしデータサイズは制限無し。分散コンピューティングによって数百GBクラスのデータも高速に比較する事が可能。同社の提供するポストレイアウトツールの開発用キット「Nirmaan」をベースに開発されている。
スタッフに聞いたところ、「NXCompare」についてはリリース間もなく、さすがに未だ導入したユーザーはいないとの事であったが、ベースとなっている「Nirmaan」は既にDFM系スタートアップ2社が採用。現在、大手を含む複数のEDAベンダが製品を評価している最中だという。
尚、新製品「NXCompare」は、間もなく日本代理店のセルコンテクノロジー社より販売される予定。
株式会社セルコン・テクノロジー
http://www.selcontech.com
※SoftJin社
http://www.softjin.com
2007.06.09
第44回DACに出展していた、Brion Technologies社のブースレポート。
Brionは、DAC直前に公式にアナウンスしたばかりの新製品「Tachyon LAD」をデモ。残念ながらデモスイートのみの公開であったが、話を聞いたところ、新製品に対する既存ユーザー各社の反応は上々との事。「Tachyon LAD」は、リソグラフィの影響がよりクリティカルになる、45nm/32nmといったプロセスをターゲットに、専用ハードウェアで高速にOPC処理を実行する。
Brionは、昨年からサードパーティ製レイアウト系ツールとのインテグレーションに取り組んでおり、既にケイデンス、マグマ、TOOLの製品とのインタフェースを備えている。
尚、世界半導体上位20社では、同社の製品を導入してないところの方が少ないという事で、誰もが認めるようにDFMにおける同社の基盤は盤石なものとなっている。
ブースでは、スマートボール風のゲーム台が置かれていた。
※「Tachyon LAD」に関する詳細は、ブライオンテクノロジーズ株式会社にお問い合わせ下さい。
http://www.brion.com
2007.06.09
第44回DACに出展していた、BlazeDFM社のブースレポート。
BlazeDFMは、今回が2度目のDAC出展となるが、その急成長ぶりはSTARCの採用など日本でも周知の事実。今回は今年2月に吸収合併したAprio Technologies社の製品をベースとした、新製品をデモスイートで披露していた。
新製品は、リソグラフィ考慮のOPC解析ツールで、リリースは今のところ「Late Summer」を予定しているとの事。その他にもAprioは、OPCツール、OPC後のデータ最適化ツールを手掛けていたため、これら技術をベースとした製品がいずれはBlazeDFMからリリースされる見通し。
話によると現在顧客数はワールドワイドで計10社、今年3月には約12億円の資金調達も済ませ、その勢いは更に増しているといった感じ。ちなみに日本ではCTC（伊藤忠テクノソリューションズ）が代理店となっている。
※Blaze DFM社
http://www.blaze-dfm.com
※伊藤忠テクノソリューションズ株式会社
http://www.ctc-g.co.jp
2007.06.09
第44回DACに出展していた、Clear Shape社のブースレポート。
Clear Shapeは、この1年間で更に実績を増やした、ばらつき解析ツール「InShape」と、今年4月に開発チームが米EE Times誌の「ACE Award for Design Team of the Year」を受賞した、ばらつき考慮のデザイン最適化ツール「OutPerform」を展示。両製品は、先頃STマイクロにも採用されており、ブース内で行なわれていた同社の「DFM User Seminar」では、STマイクロの他にTI、TSMC、UMC、Qualcomm、そしてSTARCが事例を発表した。
また展示会2日目には、業界のご意見番「Gary Smith」氏がClear Shapeのブースで「Gary Smith Unplugged」と題した講演を実施。業界動向に関する特別ブリーフィングを披露した。
ちなみにClear Shapeの製品は、株式会社ジーダットが代理店として提供中。正式発表されている情報では、NECエレクトロニクスもClear Shapeのユーザーだという。
※Clear Shape社製品に関する詳細は、株式会社ジーダットにお問い合わせ下さい。
http://www.jedat.co.jp
※Clear Shape Technologies社
http://www.clearshape.com
※写真はClear Shapeのブースの様子
2007.06.09
第44回DACに出展していた、Ponte Solutions社のブースレポート。
Ponte Solutionsは、設計フェーズでのイールド最適化によって歩留まりの向上を実現するという、モデル・ベースのイールド解析ツール「Yield Analyzer」を展示。このツールは、ロジック部分に限らず、メモリやライブラリ、階層化されたチップ全体のイールド解析を行う事ができる。
ブースでは、DAC特別企画の「Bridge Club」という（設計と製造を繋ぐという意味）ディスカッションを連日実施しており、Qualcomm、Applied Material、IBM、Si2、Chartered、Brion、Clearshape、PDF Solutionsなど関連各社からコメンテーターを招き、日ごとに違ったテーマで行われるディスカッションには多数の人々が集まっていた。
また、詳細は明らかにされなかったが、デモスイートではNDAを条件とした特別な発表が行われていたとの事で、同社のロードマップと合わせて新たなDFM技術とプロセスモデルの開発が紹介されたという。
尚、日本における同社の実績について聞いたところ、「名前は公表できないが評価も含めて現在使っている会社が東芝以外にも数社ある」という事で、代理店契約など日本向けの販売戦略については、「まだ公表できないが計画中」との回答だった。
※Ponte Solutions社
http://www.pontesolutions.com
2007.06.08
2007年6月7日、第44回DACは「Best Peper」が発表され展示会が終了。残すは最終日のチュートリアルのみとなった。
今年のベストペーパー、フロントエンド部門は、UCバークレー、Cadence Lab、GM Resarchグループの発表した「Period Synthesis for Hard Real-time Distributed Automotive Systems」。バックエンド部門は、ミネソタ大学グループの発表した「Interdependent Latch Setup/Hold Time Characterization via Euler-Newton Curve Tracing on State-Transition Equations」という論文だった。
今年のDACは、オープニングのキーノート・スピーチが米ゼネラルモーターズのLawrence D. Burns博士、カンファレンスや展示会場内でも「Automotive」関連のセッションやパネル・ディスカッションが多数行なわれ、ベストペーパーも「Automotive」関連（フロントエンド部門は）と、車載エレクトロニクス市場の拡大に対する期待や課題、求められる技術が随所で語られていたが、展示会で「Automotive」市場を意識した展示を行なっていた企業はごく僅か。ここ数年の大きな波となっていた「DFM」関連も一段落といった雰囲気で、DFM系の話題となると大手以外は「BBC」＝Brion、BlazeDFM、ClearShape、の3社に集中していた。
また、「DFM」と並ぶもう一つの波「ESL」については、新興ベンダが多数存在するも、ブレイクスルーを感じさせる目立つ動きは無く、依然混沌とした状態。じわりじわりと実績を積み上げているベンダも複数あるが、CoWare、Vast、Forteといった老舗ESLベンダに追いつくには、まだ時間が掛かりそうな様子。
一方、検証ソリューション関連では、Aldec、ArchPro、Atrenta、Averant、Axiom、Breker、Certess、CLK、EVE、GateRocket、Incentia、Jasper、JEDA、Liga、OneSpin、ProDesign、Sequence、Synplicityなど、論理検証、ハードウェアベース検証、タイミング検証、その他、各分野において新製品・新機能の発表が多数あり、マルチCPU対応による処理の高速化を実現しているツールが多かった。
その他、アナログ関連の新興ベンダや各種設計/検証IPを取り扱うメーカーが以前よりも増えた印象が強く、Power関連では、各種セッション、ミーティングが多数行なわれており、DAC直前に発表されたシノプシス＆ARMの「ローパワー・メソドロジ・マニュアル」が注目を集めいた。
尚、6月7日に行なわれた、今回のDACの最後を飾るキーノートスピーチでは、GSRC Director兼BWRC Scientific Co-Directorの「Jan M.Rabaey」氏が、「Design without Borders -- A Tribute to the Legacy of A. Richard Newton」と題した講演を実施。
今年1月2日に他界した業界の重鎮「Richard Newton」氏の「EDAの未来はBDA（Bio Design Automation）にある」という考え方を紹介し、Nano/Bio分野におけるデザインの現状を解説した上で、「現在は異なるデザイン領域を対象とする、Nano/Bio分野のデザインとマイクロエレクトロニクスのデザインは、いずれ境が無くなる」、「我々のデザインメソドロジの真の成功は、スケーラブルなデザイン・プラットフォームを築き上げる事で、EDAの遺産は、ムーアの法則が停止した後もNano/Bio分野において残っていくだろう。」と語り、EDA技術の進むであろう未来像を示唆。亡き盟友Richard Newtonの功績に感謝の意を述べ、「Exiting Time Again・・・」と締め括った。
※GSRC：Gigascale Systems Research Center
※BWRC：Berkeley Wireless Research Center
2007.06.05
2007年6月4日、プロセスばらつきを考慮した統計的タイミング解析ツールを手掛ける、株式会社アノーバ・ソリューションズは、富士通株式会社がアノーバの「Anova Suite」および「ChronoVA」を90nmおよび65nmプロセスの設計フローに全面採用したことを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1181017103.pdf
アノーバの「Anova Suite」および「ChronoVA」は、プロセスばらつきを考慮したSAPモデルをベースに、ライブラリキャラクタライゼーション、遅延計算、STA、SSTA、更にはウェハ上のデータ測定・キャリブレーションサービスを提供する、トータル的な統計的タイミング解析ソリューションで、プロセスのばらつきに起因する歩留り低下の問題を解決するもの。※SAP: Stochastic Analysis Process
富士通は2年前から同ソリューションの採用に向け、アノーバとの共同開発を進め、この程、同社の90/65nmプロセスの標準設計フローに「Anova Suite」と「ChronoVA」を正式採用する事に決定した。
アノーバ・ソリューションズは、2005年設立のEDAスタートアップ米Anova Solutions社（本社はサンタクララ）の日本法人で、設立は2007年1月30日、STARCに在籍していた元東芝システムLSI設計技術部 グループ長 札抜 宣夫氏が取締役兼ジェネラルマネージャを務めている。
大手EDA各社が積極的に取り組むものの、まだ発展途上と言われているSSTA分野において、大手半導体ベンダの正式採用を実現した今回のアノーバの実績はある意味快挙。同分野における大手のアドバンテージは微小で、ベンチャーながらも今後の活躍が期待される。
※「Anova Suite」および「ChronoVA」に関する詳細は、株式会社アノーバ・ソリューションズにお問い合わせ下さい。
http://www.anova-solutions.com
※富士通株式会社
http://jp.fujitsu.com
2007.06.05
DAC公式Webサイト：http://www2.dac.com/data2/44th/
今年のテクニカル・プログラムは、ESL、DFM、Power関連を中心に161の技術論文（提出数は713）が発表される予定で、その他、スペシャルセッション、パネルセッション、チュートリアルなど、今回のDACのテーマとなっている「車載エレクトロニクス」に関連するセッションが多数。初日の基調講演では、ゼネラルモーターズ 研究開発及び戦略立案部門バイスプレジデント Lawrence D. Burns博士が「Designing a New Automotive DNA」と題した講演を行なった。
展示会の方では、今年は計249社が出展（昨年は252社）。やはり話題に事欠かないのは、ESLおよびDFM系ベンダで、ESL系ではバーチャル・プラットフォームのコーウェア、VaSTやCarbon、Mirabilis、Target Compiler Systems、Mimosysなどがそれぞれ新たなソリューションを展示。再び盛り上がりつつある動作合成関連では、NECが今年も「Cyber Work Bench」を展示するほか、マグマのインプリメントツールと繋がったForteの「Cynthesizer」、動作合成用のIP展開を進めるBluespec、消費電力考慮の動作合成を打ち出すChipVision、実績ナンバー1と言われるメンターの「Catapult」、新興動作合成ベンダのMimosys、AutoESLなど多数のEDAベンダが出展する。
DFM関連では、BlazeDFM、Brion、Cadence、Clear Shape、Magma、Mentor、Ponte、Silicon Canvas、Synopsys、TOOLなど各社が最新のソリューションを展示。Power関連では、Calyotoの新製品「PowerPro CG」やSequenceの新製品「Cool Time SSN」、ArchProの「Maveric」などが見逃せない。
注目のPowerフォーマット関連では、CPFおよびUPF、両陣営が積極的に最新のPowerフローをPRする予定で、DAC直前に発表されたARMとシノプシスが取りまとめた「LPMM（ローパワー・メソドロジ・マニュアル）」の暫定版が公開されるほか、Powerフォーマット関連の特別セッションやミーティングも複数開催される。
その他、検証関連では、シンプリシティの新製品「Identify Pro」とシノプシス「VCS」のコラボレーションが注目されるほか、新興ベンダのBreker Verification System、Certess、Gate Rocketなどが話題となっている。
ちなみにDACの恒例行事となっている、デナリのパーティーは、今年はFull Disclosure Blues、The Chad Tuckersを迎えて5日に開催。「EDA Idol Contest」なるイベントも企画されている。パーティでは、DAC前に本格化してきたDFM/バックエンド系の複数の買収話などがあちこちで囁かれる事だろう。
2007.06.03
2007年6月1日、シンプリシティは、FPGAベースのASICプロトタイピング環境を手掛ける、スウェーデンのHARDI社を買収することを発表した。
プレスリリース：http://www.synplicity.com/corporate/pressreleases/2007/synpr_070531_synplicityandhardi.html（英文）
HARDIは、いわゆる「プロトタイピングボード」の老舗メーカーで、「HAPS」という名のXilinx社製大規模FPGAをベースとしたASICプロトタイピング用のFPGAボードをシリーズ展開。その導入実績は大手を中心に多岐に渡り、日本国内では、プロトタイピング・ジャパン株式会社が代理店として製品を提供している。
発表によると、シンプリシティとHARDIの両社は、シンプリシティが現金2420万ドル（約29.5億円）を支払うことでHARDI社の全発行株式を取得する事に合意。間もなく買収が実行される。
今回の買収は、昨年からFPGAベースの「ASIC検証ソリューションの強化」を打ち出しているシンプリシティの戦略に則ったもので、製品としてプロトタイピングボードを獲得する事は、「トータルな検証ソリューション」を実現する上で非常に大きな意味がある。
シンプリシティは、先日発表したばかりの「ASIC検証」におけるシノプシスとのコラボレーション、新技術「Total Recall」の製品化と合わせて、今回のHARDI社買収を含めた新たな事業戦略を間もなく開催される第44回DACで発表するとしている。
※関連ニュース：
シノプシスとシンプリシティがFPGAプロトタイピング検証で協業?シンプリシティの新技術「TotalRecall」が製品として登場
https://www.eda-express.com/news/?m=p&idno=1003
※シンプリシティとHARDIは以前からパートナー関係にあり、「Certify」、「Synplify Premier」、「Identify」、「Identify Pro」など、既存のFPGA設計用ツールをすぐに「HAPS」に利用する事が可能。
※今回の発表およびシンプリシティ社製品に関する詳細は、シンプリシティ株式会社にお問い合わせ下さい。
http://www.synplicity.jp
※HARDI社
http://www.hardi.com
※プロトタイピングジャパン株式会社
http://www.prototyping-japan.com
2007.06.02
2007年5月31日、デナリとメンター・グラフィックスは、デナリの検証IP「PureSpec」とメンターの検証メソドロジ「AVM」のインテグレーションを発表した。※AVM：Advanced Verification Methodology
デナリの検証IP「PureSpec」は、PCI Express、USB、Ethernet、Serial ATAなど、標準的なインタフェース・プロトコルの検証をターゲットとしたIPで、設計対象とターゲット・インタフェースとの相互作用をシミュレーションするためのもの。
この「PureSpec」がメンターの提供する検証メソドロジ「AVM」環境にインテグレーションされる事によって、「PureSpec」ユーザーと「AVM」ユーザーの双方が、よりSystemVerilogベースのデザイン検証を効率化できるようになる。
今回のインテグレーションは、顧客のSystemVerilog導入に対して進めてきた両社のコラボレーションの結果で、両社は以前から検証ソリューション面で協力。昨年11月には、両社による米AMCC社の成功事例（SystemVerilog導入）も発表されている。
※関連ニュース：
米AMCC、社内の検証環境をeからSystemVerilogへ移行?メンター、デナリの製品を導入
https://eda-express.com/news/?m=p&idno=727
また、デナリは、「Databahn DDR memory controller IP」に、新たにDDR3対応製品が加わった事を発表。同時に、同DDRメモリコントローラIPソリューションが、DDRメモリシステムの開発用にFreescale社に採用された事も発表している。
プレスリリース：
http://www.denali.com/news_pr20070529.html（DDR3リリース：英文）
http://www.denali.com/news_pr20070529b.html（Freescale採用：英文）
更に、デナリはケイデンスと協力して、「DDR PHY」のインプリメント・メソドロジーを構築した事を発表。デナリが標準規格化を狙う、メモリコントローラとPHYインタフェースとのインタフェース・プロトコルを定義する「DDR PHY Interface（DFI）」仕様に準拠した「Databahn DDR controller」と「PHY IP」をケイデンスのインプリメント環境「Encounter」上で利用する事で、65nm、動作速度400Mhz以上のDDRメモリシステムをインプリメント出来るという。
※「PureSpec」、「Databahn」、「DDR PHY Interface（DFI）」に関する詳細は、デナリソフトウェア株式会社にお問い合わせ下さい。
http://www.denalisoft.co.jp
※「AVM」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※「Encounter」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※Freescale Semiconductor
http://www.freescale.co.jp
