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2007.08.23
2007年8月22日、インターコネクトIPの大手サプライヤ米ソニックスは、同社のインターコネクトIPをメンター・グラフィックスのESLツール「Vista」および「Visual Elite」がサポートした事を発表した。
メンターの「Vista」および「Visual Elite」は、SystemCをベースとしたシステムレベル設計をサポートする旧サミットデザイン社の開発したESLツールで、SystemCによるシステムのモデリング、デバッグ、解析の他に、連携するファミリ製品と組み合わせることで、システムアーキテクチャのパフォーマンス解析などにも利用する事ができる。
発表によると、今回メンターはこれら旧サミット製品のライブラリの一つとして、ソニックスのインターコネクトIP「SMART Interconnects」のモデルをツールユーザーに提供。両社の顧客は、メンターのSystemCベースESL環境を用いる事で、ソニックス製インターコネクトを用いたシステムの開発を効率化できるようになるという。
ソニックスの提供する「SMART Interconnects」は、通信プロトコルを備えたインターコネクトIPで、OCPをはじめ、AHB、AXIベースのIPコアをシームレスに接続することが可能。SoCのオンチップ・バスとして様々なチップで利用されており、「SMART Interconnects」を搭載したSoCは、既にワールドワイドで2億個以上出荷されているという。
※「SMART Interconnects」に関する詳細は、ソニックス日本窓口にお問い合わせ下さい。
http://www.sonicsinc.com/sonics/japan
※「Vista」および「Visual Elite」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2007.08.22
2007年8月20日、DFTソリューションを手掛ける米LogicVisionは、同社の主力製品ファミリ「ETCreate」の機能強化を発表した。
発表によると、今回の機能強化によって「ETCreate」ファミリの各製品がVerilog2001をフルサポート。ゲートレベルに加えRTLが完全にサポートされることによって、設計者はメモリ、ロジック、ミックスドシグナルに向けたBIST挿入をより広範囲に実行できるようになる。
「ETCreate」ファミリには、メモリ向けのBIST及びBISR（Built-In Self-Repair）を実現する「ETMemory」やメンター・グラフィックスのATPGツール「TestKompress」や「FastScan」を補完し、ATPGのランタイムを3?5倍高速化する「ScanBurst」といった製品が含まれている。
※LogicVision製品に関する詳細は、国内代理店の株式会社ノアにお問い合わせ下さい。
http://www.noah-corp.com/japanese/business/a_pro06.html
※LogicVision社
http://www.logicvision.com
2007.08.21
2007年8月9日、ダイナミック・リコンフィギュラブル・プロセッサ（DRP）を手掛ける、アイピーフレックスは、画像処理に最適化したDRPの新製品「DAPDNA-IMX」のサンプル出荷の開始を発表した。
プレスリリース：http://www.ipflex.com/jp/4-corporate_profile/pr_070809.html
「DAPDNA-IMX」は、約1年前に発表された画像処理向けDRP「DAPDNA-IMS」の後継製品で、アプリケーションに応じてシステム動作中でも最適なハードウェア回路を動的に再構成できる同社の「DAPDNA-2」を画像処理用途向けに特化したもの。ラインバッファなど画像処理を効果的に実現するための機能が搭載されている。
「DAPDNA-IMX」の最大の特徴は、RISC部のデュアル化でDAPと呼ばれる高性能32ビットRISCコアを2個搭載。DNAと呼ばれる955個の演算要素との組み合わせによって、「DAPDNA-IMS」以上のシステムパフォーマンスとスケーラビリティを実現する。
アイピーフレックスは、今回の「DAPDNA-IMX」のサンプル出荷と合わせて、専用の開発環境もバージョンアップ。英Celoxca社と共同開発したコンパイラを搭載する統合開発環境「DAPDNA-FW II v3.2」は、拡張C言語「DFC」で記述したデザインを自動処理によってチップにマッピングする事が可能。デザインの容易なインプリメントを実現している。
尚、「DAPDNA-IMX」のベースとなる「DAPDNA-2」は既に民生機器などにおける商用利用も進んでおり、2007年7月にはリコーがデジタルカラー複合機に採用。特定処理のアクセラレータとして大幅な性能改善を実現している。
※「DAPDNA-IMX」に関する詳細は、アイピーフレックス株式会社までお問い合わせ下さい。
http://www.ipflex.com
2007.08.17
2007年8月16日、ケイデンスは、DFMベンチャー米Clear Shape Technologies社を買収した事を発表した。
プレスリリース：http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=081607_dfm&lid=cdn_pr（英文）
ケイデンスは、今回のClear Shape買収に関する条件など詳細は明らかにしていないが、買収そのものは8月15日付けにて完了しているとの事。ケイデンスによるClear Shapeの買収は以前から噂されており、その買収額は1億ドル（約114億円）とも言われていた。
Clear ShapeのDFMソリューションは、独自のモデリング技術によって、デバイスや配線に対するRET、OPC、エッチングなどの影響を簡約化したモデルを作り、そのモデルを用いてチップ形状のシステマチックなばらつきを解析するというもので、従来のリソグラフィ解析ツールと違い数時間で高速にばらつきを解析する事が可能。インプリメンテーション設計のフェーズでDFMに対処することができる。
Clear Shapeは、ASMLに買収されたBrion Technology、BlazeDFMと並びDFM有力3社と称されていた実績の高いDFMベンチャーで、米Intel Capital社や米KLA-Tencor社の投資会社である米KT Venture社も出資。同社の製品「InShape」/「OutPerform」は、既にTSMCのフローで正式採用されているほか、STマイクロ、TI、TSMC、UMC、Qualcomm、NECエレ、STARCなどワールドワイドで多数の導入実績を誇っていた。
ちなみにケイデンスは、先月7月にもOPCおよびマスクパターン合成技術を手掛ける、米Invarium社を買収している。
※関連ニュース：ケイデンス、OPCおよびマスクパターン合成の米Invarium社を買収
https://www.eda-express.com/news/?m=p&idno=1083
※Clear Shape Technologies社
http://www.clearshape.com
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2007.08.17
2007年8月16日、ケイデンスとメンターは、両社のコラボレーションによって構築したSystemVerilogの検証メソドロジ「OVM：Open Verification Methodology」を発表した。
プレスリリース：
http://www.cadence.co.jp/news/h19-8-17.html（ケイデンス発表）
http://www.mentorg.co.jp/news/2007/070817.html（メンター発表）
発表によると、「OVM：Open Verification Methodology」は、ケイデンス、メンター両社の技術と資産をベースに作られたEDAツールに依存しない検証メソドロジで、両社が既に提供している検証メソドロジ「URM：Universal Reuse Methodology」及び「AVM：Advanced Verification Methodology」と同様にドキュメントとクラスライブラリで構成される。
SystemVerilogによる検証メソドロジは、シノプシスが初めに「VMM：Verification Methodology Manual」をリリースし、それを後追いする形でメンターが「AVM」をリリース。そしてケイデンスが「URM」で追随するという形となっていたが、今回発表された「OVM：Open Verification Methodology」は、事実上「AVM」と「URM」のマージを意味するもので、ケイデンスとメンターは協力して「OVM」を担ぎ上げる事で、「OVM」を業界の標準メソドロジとして定着させる狙い。
今日のSystemVerilogの普及は、単なるツールの提供だけに留まらずその運用方法論も提供するという、シノプシスの「VMM」によるメソドロジー戦略が成功した事によるところも大きく、どのツールが使い易いかという事よりも、どの方法論が使い易いかという点に検証エンジニアの注目が集まっている。ケイデンスもメンターもシミュレーターを提供するベンダとして、ユーザー確保に向けて「VMM」に対抗する強力な検証メソドロジを必要としていた。
尚、今回発表された「OVM」は2007年Q3に特定ユーザ（恐らくはincisive及びQuestaユーザ）に限定公開され、2007年Q4に正式リリースされる予定。メソドロジとクラスライブラリは、Apacheライセンスとしてオープンソースで公開される。
※「OVM」に関する詳細は、日本ケイデンス・デザイン・システムズ社またはメンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2007.08.16
2007年8月14日、アンソフトは2008会計年度第1四半期（2007年5月?7月）の売上を報告した。
プレスリリース：http://www.ansoft.com/news/press_release/070814bqh.cfm（英文）
発表によると、アンソフトの2007年5?7月の売上は前年同時期より15％増の1990万ドル。（日本円にして約23.5億円）純利益が390万ドル（約4.6億円）で昨年同時期より69％増という好結果に終わった。※GAAP基準による会計結果
アンソフトは、次の四半期も継続して前年比10?15％の売り上げ増を見込んでいるという。
※アンソフト・ジャパン株式会社
http://www.ansoft.co.jp
2007.08.16
IPの標準インタフェース規格として、IPのプラグランドプレイを実現する「OCP（Open Core Protocol」。SoC開発におけるその多大なメリットに加え、普及団体「OCP-IP」の積極的な活動やEDAベンダのサポートによって、日本国内でも実用化が進んできている。
さる5月末に新横浜で開催された「OCP Technology Forum 2007」では、OCP-IP及びOCPをサポートするIP/EDAベンダの講演と合わせて、OCPを実際にチップ設計に活用した事例が日本テキサスインスツルメンツ、リコー、東芝、川崎マイクロエレクトロニクスの4社から発表された。
日本TIの発表は、同社におけるOCP利用ガイドラインに関する話と、携帯向けプロセッサ「OMAP」用のOCP2AHBブリッジ設計の紹介。同社ワイヤレス・ターミナルズ製品事業部では「OCP」をIP開発の標準プロトコルとして採用しており、独自にカスタム機能を追加するなどしてOCPを拡張利用している。そのため、カスタム機能の乱用防止や複数開発拠点における設計スタイルの統一を目的に、独自の「OCPデザイン・ガイドライン」を策定する事で設計の複雑さを制御しているという。ちなみに「OMAP」では早くからのOCP準拠のソニックス社製インターコネクトIPを採用している。
リコーの行った発表は、多機能プリンタ向けLSIにおけるOCPの適用例で、派生品から派生品へと展開される製品開発の過程で必ず発生する、「バス変更」という設計のネックを解消するために、ソニックスのインターコネクトとOCPを採用。後の派生品展開を効率化する再利用性の高い製品開発を実現した。また、設計に当たっては、OCP及びソニックスの提供するツールを利用することで従来よりも工数を大きく削減。例えば機能コアとインターコネクトの接続に関しては、従来の1?2週間という工数を半日に短縮できたという。
東芝、川崎マイクロが発表した内容もやはりOCPとソニックスのインターコネクトを組み合わせた事例で、東芝は、Cellの性能を引き出すために使う「SCC（Super Companion Chip）」の開発でOCPとソニックスのインターコネクトを利用。OCPによってIPコアの再利用性を高めると同時に検証の容易化も実現。更に、ソニックスのインターコネクトによって、マルチ・バス・マスタにおけるQoSを実現した。
一方の川崎マイクロは、ASICベンダとして多様化する顧客ニーズに対応するために、MIPSコア/OCPベースの基本回路を埋め込んだテストチップを試作。同社もこのテストチップにソニックスのインターコネクトを採用しており、チップの性能を大きく左右し、設計ターゲットに依存して構成が変更されるバスをOCP準拠のインターコネクトIPに置き換える事で、設計・検証工数を削減すると同時に多様なニーズに対応可能なテストチップの実現を目指した。同社はこのテストチップをOCPを介してFPGAボードに接続し、顧客ロジックをFPGAに焼きこむ形で実機レベルのプロトタピングを実現する計画だが、RTL・評価ボードで対応できないケースについては、別途ESL環境を構築する事でカバー。具体的にはコーウェア社のESLツール「Platform Architect」を導入し、システムレベルで性能見積り・アーキテクチャ検討を行うためのSystemCモデルの準備を進めており、将来的にはVirtual Platformによるプロトタイピングを目指しているという。
以上、各社のOCP活用事例を通じて共通していたのは、OCPによってIP利用の効率化を図ると同時にソニックスのインターコネクトを組み合わせる事によって、デザイン自体の柔軟性を高め、その設計の効率化を実現しているという点。
フォーラム最後の東芝、TI、ノキアの3社による講演では、カスタマイズの自由度が高いOCP仕様の弊害（各社個別のOCP最適化）を指摘した上で、業界におけるより横断的なOCP利用に向けて「統一プロファイル」の利用が提言されたが、少なくとも現段階で各企業単位ではOCPによってIPの利用/再利用性は確実に高まっており、更なるOCPの共通利用は、システムハウス、EDAベンダ、IPベンダが共同して取り組むべき次の課題となっている。ちなみに、東芝、TI、ノキアの3社は、協同して策定した「統一プロファイル」を2007年度中に公開する予定で、時期OCP仕様（3.0）への取り込みを目指している。
※OCP-IP日本語サイト
http://www.ocpip.org/japanese
※「OCP Technology Forum 2007」共催企業
株式会社エッチ・ディー・ラボ http://www.hdlab.co.jp
コーウェア株式会社 http://www.coware.co.jp
ソニックス http://www.sonicsinc.com/sonics/japan
ミップス・テクノロジーズ http://www.mips.jp
2007.08.15
2007年7月25日、ソリトンシステムズと日立情報通信エンジニアリングによる「C言語からのFPGAプロトタイプ実装セミナー」が開催され、動作合成ツール「eXCite」と検証プラットフォーム「LogicBench」による最新の設計ソリューションが紹介された。
ソリトンシステムズの取り扱う米YXI社の動作合成ツール「eXCite」は、市販動作合成ツールの中でも古い歴史を持つツールで、UCアーバインのGajski教授の研究成果を起源としている。元々はVerilogのビヘイビア入力で開発された合成エンジンであったが、その後のエンハンスによりSpecC入力を経て、現在はANSI-Cを入力とした動作合成ツールとして提供されている。
「eXCite」の大きな特徴として挙げられるのは、組み込みソフトウェア開発との親和性が高いASCI-C入力であるという点と独自のチャネル記述の採用により、各種インタフェースへの割り付けが容易な点。同期/同期共有バス、FIFO、WIREの他にAlteraの内部バスAvalonなど計10種類のインタフェースが予め用意されている。
また「eXCite」には、「LogicBench」用のライブラリとして、デバイスドライバとPCIインタフェースも用意されているため、動作合成対象のハードウェア部も対象外のソフトウェア部もダイレクトに「LogicBench」にマッピングする事が可能。Cアルゴリズムの合成及び実機検証をシームレスなフローで実現する事ができるという。
「LogicBench」は、1999年のリリース以降、既に8年を数えるいわば老舗のプロトタイピング環境。日立グループ内に限らず導入実績も豊富なようで、セミナーで発表された最新の適用事例は計8つでその用途は下記の通り多種多様。
・日立の「BladeSymphony」の論理シミュレーション（工数2ヶ月を1週間に短縮）
・CRC32計算IPのSystemCとの連動検証（SystemCシミュレータ単独と比較して40倍高速化）
・プリンタコントローラのハード/ソフト連動デバッグ（検証期間を半減）
・グラフィックIPコア及びARM搭載グラフィックSoCのプロセッサ連動プロトタイピング（開発期間を30％?40％削減）
・各種産業・科学分野におけるアプリケーションのアクセラレーション（5倍から100倍以上の高速化）
「LogicBench」は、元々汎用プロトタイピングボードというイメージが強く、大規模デザイン対応、自動分割マッピング、拡張性及び再利用性の高さが目立っていたが、SystemCにも対応したPCと連動する検証機能やプロセッサ開発ボードと連動したSoCプロトタイピング機能、更には「eXCite」からのダイレクトなCモデルプロトタイピングなど、現在はESL手法と直結した検証環境として、以前にも増してその利用範囲を拡大。
また、遺伝アルゴリズム、金融工学、金型設計など幅広い分野にてアプリケーションの高速化を実現。アクセラレータとして利用されるケースも増えてきているという。
ちなみに、この「LogicBench」は短期間の時間貸しライセンスも用意されており、必要な時にスポットで利用可能というメリットもある。
※「eXCite」に関する詳細は、株式会社ソリトンシステムズにお問い合わせ下さい。
http://www.soliton.co.jp
※「LogicBench」に関する詳細は、日立情報通信エンジニアリング株式会社にお問い合わせ下さい。
http://www.hitachi-jten.co.jp
2007.08.14
2007年8月14日、ザイリンクスは、最新の65nmFPGAの新たな検証手法・検証環境の確立に向けた、EDAベンダ大手3社とのコラボレーションを発表した。
プレスリリース：http://press.xilinx.com/phoenix.zhtml?c=212763&p=irol-newsArticle&ID=1040065&highlight=
発表によるとザイリンクスは、チップの集積度が増大し、益々複雑化する高密度FPGAデザインの検証手法を改善するために、ケイデンス、シノプシス、メンター・グラフィックスの3社と共同して新しい検証ツール、検証メソドロジーの開発に取り組む事を決定。
詳細は明らかにされていないが、従来手法よりもシミュレーションのランタイムを改善し、カバレッジを拡大する新たなソリューションを2008年前半を目処にメジャーリリースする予定だという。
ザイリンクスは、2006年5月に業界初の65nmFPGA「Virtex-5」を市場に投入。「Virtex-5」は、最大330000ロジックセル（約250万ゲート）、1200ユーザ I/O、36Kビット ブロックから成る10MビットのRAM、3.2Mビットの分散RAM、ハード化された多数のIPブロックで構成されており、高集積・ハイパフォーマンスを実現することができるが、当然ながら大規模・複雑化するデザインの検証はFPGA設計フローにおいて大きな負担となりつつある。
現在ザイリンクスは、専用の開発環境ISEと合わせて無償利用可能なメンターのシミュレータ「ModelSim」を提供しているが、ケイデンスやシノプシスも含めた新たなコラボレーションによって、どのような検証ソリューションが提供されるのか期待は大きい。
※ザイリンクス株式会社
http://japan.xilinx.com
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
※日本シノプシス株式会社
http://www.synopsys.co.jp
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2007.08.13
2007年8月8日、ケイデンスは、同社の「Verification Alliance Program」に日本国内の5社が参加した事を発表した。
プレスリリース：http://www.cadence.co.jp/news/h19-8-8.html
ケイデンスの「Verification Alliance Program」は、顧客の検証環境の構築を支援するための協業プログラムとして展開されているもので、ケイデンスの「Incisive Plan-to-Closure Methodology」に基づいた高度な検証ノウハウを持つ特定のサードパーティーがアライアンスメンバーとして参加している。
今回の発表によると、日本国内で同プログラムに参加したのは下記5社。いずれも既に国内で検証関連のソリューションを提供している企業で、今後はケイデンスと協力して、カバレッジ・ドリブン検証やアサーション・ベース検証を実現するシステム・レベルの検証環境の構築を支援していくという。
■Plan-to-Closure Methodology Qualified Verification Alliance Member
・アクティブテクノロジー株式会社
・株式会社エッチ・ディー・ラボ http://www.hdlab.co.jp
・株式会社沖ネットワークエルエスアイ http://www.okinetlsi.com
・匠ソリューションズ株式会社 http://www.takumi-solutions.com
・ベリフィケーションテクノロジー株式会社 http://www.vtech-inc.co.jp
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2007.08.13
2007年8月8日、メモリIPをはじめ各種標準インタフェースの設計および検証ソリューションを提供する、米デナリ・ソフトウェアは、韓国サムスン電子との新たなコラボレーションによって、サムスン製メモリのシミュレーションモデルを独占提供する事を発表した。
プレスリリース：http://www.denali.com/news_pr20070808.html（英文）
発表によると、デナリとサムスンの両社は旧来からの協業関係を拡張し、デナリがサムスン製メモリのシミュレーションモデルを独占的に提供する事に合意。合わせてサムスンは、デナリの「Memory Vendor Program」への参加を延長する事に決定した。
デナリの提供するシミュレーションモデルは、サムスン製のDRAMおよびNANDフラッシュを用いたシステムを開発する際に利用できるもので、同モデルを使うことで開発工数を大幅に削減する事が可能。サムスンではデナリのシミュレーションモデルを利用する事で、平均6?8週間の工数削減を実現可能を見積もっているという。
デナリはメモリ検証用のIP「MMAV（Memory Modeler - Advanced Verification）」を提供する傍ら、各メモリベンダとの協業プログラム「Memory Vendor Program」を展開中で、設計者のための包括的なサポートエコシステムの構築に注力している。
※サムスン製メモリのシミュレーションモデルに関する詳細は、デナリソフトウェア株式会社にお問い合わせ下さい。
http://www.denalisoft.co.jp
※サムスン電子
http://www.samsung.com/jp
2007.08.03
2007年8月2日、電気的なYelid最適化を行うDFMツール「Blaze MO」を手掛ける米Blaze DFMは、同社の新製品「Blaze Halo」がSTARCのリファレンスデザインフローSTARCAD-CELに採用された事を発表した。
プレスリリース：http://www.blaze-dfm.com/news/Press_releases/release17.html（英文）
「Blaze Halo」は、リソグラフィシミュレーションとホットスポット解析を行うDFMツールで、今年2月に吸収合併したAprio Technologies社の技術をベースとした新製品。「Halo」というネーミングはAprio Technologies社が提供していた製品名から受け継がれている。
3発表によるとSTARCは、3種類の65nmデザインを用いて「Blaze Halo」を3ヶ月間評価。複数のルールセットとプロセスウィンドウでリソグラフィエラーのチェックとホットスポットの解析を行ったほか、最大27個のCPUを用いて処理能力のスケーラビリティについても評価し、「Blaze Halo」の高速・高精度なリソグラフィ解析能力を確認したという。
尚、「Blaze Halo」は、今年のDACで参考出品されていた製品で正式リリースは8月後半の予定。現時点では未だ正式な製品リリースはアナウンスされておらず、その機能詳細は明らかにされていない。
※関連ニュース：
STARC、「STARCAD-CEL」メソドロジに米Blaze社のDFMツール「Blaze MO」を導入へ
https://www.eda-express.com/news/?m=p&idno=841
米BlazeDFM社が米Aprio Technologies社を吸収合併?DFMソリューションを更に強化
https://www.eda-express.com/news/?m=p&idno=882
米BlazeDFM、第2ラウンドの資金調達で1000万ドルを確保?Aprio Technologies.との合併も完了
https://www.eda-express.com/news/?m=p&idno=905
【DACレポート】BlazeDFM、Aprio合併による新製品を参考出展?リソグラフィ考慮のOPC解析ツールを夏にリリース予定
https://www.eda-express.com/news/?m=p&idno=1023
※Blaze DFM社
http://www.blaze-dfm.com
※伊藤忠テクノソリューションズ株式会社（Blaze社日本代理店）
http://www.ctc-g.co.jp
2007.08.03
2007年8月2日、検証環境の品質を評価するためのツール「Certitude」を手掛ける、米Certessは、ネットワーク関連ソリューションの世界的大手Juniper Networksが「Certitude」を導入した事を発表した。
プレスリリース：http://www.certess.com/docs/Certitude_Juniper_Networks.pdf（英文）
発表によるとJuniper Networksは、自社ASICの客観的な品質評価を目的に「Certitude」の導入を検討。僅か1週間足らずの評価で「Certitude」の適用効果を確認し採用を決定したという。
「Certitude」は、ミューテーション手法と呼ばれるソフトウエアのテスト技術を応用した、検証環境の信頼性をチェックするツールで、RTL設計のフェーズでデザインを解析し意図的にバグを混入することでその検証環境・テストベンチの品質を定量化する。これにより、検証工数の削減と回路品質の向上を同時に実現。設計費用の低コスト化にも貢献する。
Certessは、元々検証コンサルティングサービスを手掛けていた会社で、数々の顧客デザインの検証プロジェクトを通じて内製したツールを製品化。製品の正式なリリースは今年5月であったが、過去のサービスを通じて既にワールドワイドで50社以上の顧客を抱えているという。
日本では設計コンサルティング会社のエッチ・ディー・ラボが代理店として製品を販売している。
※Certess社
http://www.certess.com
※Juniper Networks社
http://juniper.co.jp
※株式会社エッチ・ディー・ラボ
http://www.hdlab.co.jp
2007.08.01
2007年8月1日、米EDA Consortiumは、2007年度第1四半期（1月?3月）の世界EDA売上報告を発表した。
プレスリリース：http://www.edac.org/downloads/pressreleases/07-07-31_MSS_Q1_2007_Release_Final3.pdf（英文）
発表によると、2007年Q1（1月?3月）の世界のEDA売上総額は13億4500万ドルで、昨年の同時期と比較すると約10％の売上増となった。EDA市場は、売上合計が前年比15％増となった昨年（2006年度）の勢いを継続する形で成長中。コンシューマ エレクトロニクスの活況とプロセスの微細化がEDAのニーズを高めている。
尚、地域別の売上で見るとアジアその他の地域が大きな伸びを示しており、前年比31％UPを達成。分野別の売上で見ると、PCB/MCM（Multi-Chip Module）分野の売上が昨年の40％増に続きQ1も59％UPと急激に伸びているのが目立つ。また、市場の好況と合わせてEDA企業の従業員数も増加。前年同時期より11％増の計25820人に達した。
2007年Q1の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 5億2100万ドル（約617億円）17％UP
■PCB/MCM分野 1億3300万ドル（約157億円）59％UP
■IC Physical Design & Verification 分野 3億5700万ドル（約421億円）14％UP
■IP分野 2億4500万ドル（約289億円）5％UP
■サービス分野 8900万ドル（約105億円）11％UP
2007年Q1地域別の売上と昨年同時期との比較は以下の通り。
■北米 6億1900万ドル（約730億円）8％UP
■ヨーロッパ 2億3200万ドル（約273億円）6％UP
■日本 3億1400万ドル（約370億円）8％UP
■アジアその他地域 売上1億8100万ドル（約213億円）31％UP
※EDAC（EDA Consortium）http://www.edac.org
2007.08.01
2007年8月1日、CQ出版から「ARM組み込みソフトウェア入門」が発売された。
関連ページ：http://www.cqpub.co.jp/hanbai/books/36/36181.htm
今回発売されたARM社監修の「ARM組み込みソフトウェア入門」は、ARMコアの開発者であるAndrew N. Sloss他2名の著書「ARM System Developers Guide」の日本語版で、ARMベースの組み込み機器設計をする人のための解説書。内容的には、システム開発とソフトウェア開発の両方に直接対応しており、ソフトウェア記述を多数紹介しながらARMコアの動作を解説しているという。
書籍は、B5変型判 592ページで定価は4620円(税込)。
内容に関する詳細および購入方法については、CQ出版のWebサイトをご覧下さい。
http://www.cqpub.co.jp/hanbai/books/36/36181.htm
※CQ出版社
http://www.cqpub.co.jp
※アーム株式会社
http://www.jp.arm.com
2007.07.31
2007年7月24日、マグマは、東芝が回路シミュレーター「FineSim Pro」と「FineSim SPICE」を採用したことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2007072401.htm
「FineSim Pro」と「FineSim SPICE」は、マグマ独自の分散処理技術「Native Parallel Technology」をベースとした単一エンジンの回路シミュレータで、買収したACAD社の回路シミュレータ「FineSim」をベースにマグマが機能拡張を施した製品。回路分割によって処理を高速化する従来のマルチスレッド方式と違い、SPICEモードの精度を維持した分散処理を実現している。
「FineSim Pro」は、SPICE、アナログ、ターボSPICEと3種類のモードを用途に応じて選択可能で、オプション機能「FineSim Pro Parallel Manager」を使えば、市販製品ではシミュレーションできないレベルの超大規模デザインもシミュレーションする事が可能。もう一方の「FineSim SPICE」は、完全なSPICE精度の回路シミュレータで、複数CPUによる並列処理に加え、同社のライブラリ・キャラクライゼーションツール「SiliconSmart」の技術を統合する事によって処理時間を向上。STARCと広島大学が共同開発した次世代トランジスタモデル「HiSIM」もサポートしている。
両製品の単一エンジン機能は、従来のマルチプル・シミュレータやシミュレーション・バックプレーンでは見落としがちなミックスド・シグナルの問題点を簡単に検出することができるというメリットがあり、東芝はこれまでのマルチプル・シミュレータから単一エンジンの「FineSim Pro」と「FineSim SPICE」に乗り換え。両製品の分散処理機能を活用することで、既にシミュレーション時間の削減に既に成功しているという。
※「FineSim Pro」および「FineSim SPICE」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※東芝セミコンダクター社
http://www.semicon.toshiba.co.jp
2007.07.31
2007年7月26日、マグマは2008会計年度第1四半期（2007年4月?6月）の売上を報告した。
プレスリリース：http://www.magma-da.com/articles/Earnings/PR_1QFY08_Earnings_FINAL.pdf（英文）
発表によると、マグマの2007年4?6月の売上は前年同時期より22％増の5020万ドル。（日本円にして約60億円）純損益が1130万ドル（約13億円）で昨年同時期より損益が若干増えるという結果に終わった。※GAAP基準による会計結果
マグマは、売上的には好調を維持しており、次の四半期も5000万ドル以上の売り上げを見込んでおり、今年度の総売り上げを2億ドル以上と予測している。
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2007.07.31
2007年7月30日、C言語設計に向けたEDAツール開発と設計/コンサルティングサービスを手掛ける、礎デザインオートメーションは、C言語設計ツール「FP-Fixer」のバージョンアップを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1185852433.pdf
「FP-Fixer」は、Cアルゴリズムの浮動小数点演算を固定小数点演算に置き換える際に利用するツールで、Cコードを入力すると浮動小数点変数を見つけ出し、演算に必要なビット幅を自動的に解析。これまで人手で行なわれていた、固定小数点化を短時間で自動処理することができる。
礎DAは、これまで動作合成ツールの開発に関わってきた経緯もあり、Cアルゴリズムをハード化する際に問題となる浮動小数点の扱いに着目。「時間のかかる人手の固定小数点化作業を自動化したい」、「経験と勘に頼らず最適なビット精度を追求したい」といった設計者のニーズに応えるために、「FP-Fixer」の開発に着手した。
昨年10月にリリースした「FP-Fixer」の最初のバージョンは、LSI設計者を中心としたアルゴリズムのハード化ニーズに応えるものであったが、DSP向けのコード出力を求める設計者が予想以上に多く、当初の予定を前倒しする形で今回のバージョンアップを行なった。
最新バージョンの「FP-Fixer 2.0」では、汎用DSP（ソフトウェア）向けのANCI-C出力のほかに、処理の高速化も実現されており、これまで一部制限のあったポインタ記述についてもコードを書き換えることなくツールに入力できるようになった。
礎DAによると、今回のバージョンアップによってツールの処理速度は約5倍向上。新たに追加されたDSP向けコード出力については、社内でベンチマークを行なったところ、全てのケースで手作業と同等またはそれ以上の速度を実現したという。
尚、「FP-Fixer」は、8月より出荷が開始される予定でライセンスは1セット350万円（永久ライセンス）。既に国内大手セットメーカー1社に導入された実績があり、礎DAでは、「FP-Fixer」を用いた固定小数点化作業のアウトソーシングにも対応している。
※「FP-Fixer」に関する詳細は、株式会社礎デザインオートメーションまたは販売代理店である株式会社図研にお問い合わせ下さい。
http://www.ishizue-da.co.jp （礎DA)
http://www.zuken.co.jp（図研）
※礎DAと図研は「FP-Fixer」ご紹介セミナーを定期開催中で次回開催は9月5日。
セミナーに関する詳細及びお申込みは下記URLをご参照下さい。
https://www.zuken-innovation.jp/c_based/
2007.07.30
2007年7月24日、ザイリンクスは2008会計年度第1四半期（2007年4月?6月）の売上を報告した。
プレスリリース：http://japan.xilinx.com/japan/j_prs_rls/2007/ireye/0724_q1fy08financial_results_j.htm
発表によると、ザイリンクスの2007年4?6月の売上は、前年同時期より7％減の4億4950万ドル（約530億円）。うち、純利益は8430万ドル（約100億円）で昨年同時期の8250万ドルに対して2％UPという結果を残した。
北米、日本、欧州、各地域で売上を落とす中、アジア地域の売上は好調で、ザイリンクス総売上の29％に達した。尚、新製品（Virtex-5、Virtex-4、Spartan-3、および CoolRunner-II）の売上は前四半期より17％UPで、Virtex-5が最も売上を伸ばしたという。
※ザイリンクス株式会社
http://japan.xilinx.com/japan
2007.07.30
2007年7月26日、アルテラは2007年Q2（4月?6月）の売上を報告した。
プレスリリース：
http://www.altera.co.jp/corporate/news_room/releases/financial/q207results.html?f=hp&k=wn1
発表によると、アルテラの2007年4?6月の売上は、前年同時期より4％減の3億1968万ドル（約380億円）。
うち、純利益は8053万ドル（約95.7億円）で昨年同時期の7726万ドルに対して4％UPという結果を残した。
2007年Q2の売上は2007年Q1（1月?3月）と比べると5％UP。中でも新製品（Stratix II/GX、 Arria GX、Cyclone II/ III、MAX II、HardCopy、HardCopy II）の売上が好調で、2007年Q1よりも26％UPした。ちなみに、地域別売上ではアジア地域を除く、北米、欧州、日本は軒並みダウン。
アルテラは、次期Q3（7月?9月）にハイエンドFPGA「Stratix III」の量産開始を予定しており、更なる売り上げ増を期待しているという。
※日本アルテラ株式会社
http://www.altera.co.jp
2007.07.30
2007年7月26日、仮想プロトタイピング向けのソリューションを手掛ける米Carbon Design Systems社は、先頃ARC社による買収が発表された、英Tenison Design Automation社のユーザーに向けた製品の移行プログラムを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1185753460.pdf
カーボンの発表した「Free Tenison Migration Program」は、Tenisonの提供していた高速検証モデルの生成ツール「VTOC」のユーザーがカーボン社のモデル生成ソリューションへ簡単に移行できるようサポートするもので、契約した顧客に対し移行のためのテクニカルサービスを無償にて提供。ARCの買収によって不都合が生じるVTOCユーザーを救済すると同時に、自社製品の拡販を目指す。
カーボンはTenisonのVTOC同様、RTLモデルからバーチャルプロトタイピング用（高速検証用）のCモデルを自動生成するツール「VSP」および「SOC-VSP」を提供しており、Tenisonを上回る製品の出荷実績を持っている。カーボンの生成するモデルは、Tenisonがコラボレーションしていたコーウェアの仮想検証環境をはじめ、ARMのReal View環境でも利用可能であるため、機能・環境面でもカーボンへの移行メリットは大きい。
尚、発表されたプログラムは2007年10月31日まで実施される予定。詳細については、カーボン・デザインシステムズ・ジャパン株式会社にお問い合わせ下さい。
※http://www.carbondesignsystems.co.jp
関連情報：http://carbondesignsystems.com/corpsite/company/tenison-migration.html
2007.07.27
2007年7月27日、各種LSI開発用IPコアを手掛ける、インベンチュア株式会社は、PCI ExpressスイッチにPCI ブリッジ機能を統合したPCI Expressスイッチチップ「ZTRITON iVT-PE632SB」の開発を発表した。
プレスリリース：http://www.inventure.co.jp/news/triton
「ZTRITON iVT-PE632SB」は、PCI Express Rev1.1 準拠のPCI Express最大6ポート／32レーンのインタフェースを完備した国内唯一のスイッチチップで、PCI 規格の標準化団体PCI-SIG によるコンプライアンステストにも合格している。
エンドポイントの切り分けやタイミングの切り替えなど、デバイス間を容易に繋ぐことができる「ZTRITON iVT-PE632SB」は、PCIインタフェースに代わる標準規格として急速に普及しているPCI Expressを利用するユーザーニーズから生まれた製品で、スイッチング機能に加えPCIへのブリッジ機能を持つという点が最大の特徴。このブリッジ機能によって、ユーザーは既存のPCIシステム/デバイスを残しながら高性能なPCI Expressシステムを低コストで構築することが可能となる。
尚、PCI Expressのスイッチチップは、北米メーカー1社が提供しているだけで非常に専門性の高い市場を狙った製品。PCIブリッジ機能を持つPCI Expressスイッチチップは、今回インベンチュアが発表した「ZTRITON iVT-PE632SB」が世界初の製品となる。
インベンチュアは今回の「iVT-PE632SB」の他、ミドルレンジを対象とした5 ポート/12 から17 レーン間「iVT-PE632SB」の低コスト版スイッチチップ「iVT-PE517SB」(仮称)の製品化にも着手しており、今後更にPCI Express GEN2／MR-IOV に対応したスーパーハイエンドスイッチチップの開発も計画中。「iVT-PE632SB」と「iVT-PE517SB」は、2007年10月よりサンプル出荷を開始し、2008年2月より量産予定。
iVT-PE632SB サンプル価格：@16000- 量産価格：@5000-/10K 個オーダ時
iVT-PE517SB サンプル価格：@10000- 量産価格：@3000-/10K 個オーダ時
※PCI Expressスイッチチップ「ZTRITON iVT-PE632SB」に関する詳細は、インベンチュア株式会社にお問い合わせ下さい。
http://www.inventure.co.jp
2007.07.26
2007年7月25日、ケイデンスは2007年Q2（4月?6月）の売上を報告した。
プレスリリース：http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=072507_Q207earnings&lid=cdn_pr（英文）
発表によると、ケイデンスの2007年Q2の売上は前年同時期より9％増の3億9100万ドル。（日本円にして約472億円）うち、純利益は6000万ドル（約72億円）で昨年同時期の3000万ドルに対して倍の結果を残した。※金額は全てGAAP基準による会計結果
ケイデンスは、Q1に続きQ2も順調に売り上げを伸ばしており業績は好調。
Q3は、3億9500万?4億500万ドルの売り上げを予測している。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2007.07.26
2007年7月25日、LogicVisionは2007年Q2（4月?6月）の売上を報告した。
プレスリリース：http://www.logicvision.com/News_Events/Press_Release_288.htm（英文）
発表によると、LogicVisionの2007年Q2の売上は前年同時期より17％増の310万ドル（日本円にして約3.7億円）で、純損益が110万ドル（約1.3億円）という結果に終わった。※金額は全てGAAP基準による会計結果
同社は損益を計上しながらも売上総利益は伸びを示しており、今回Q2の損益額は2001年以降、最小の金額。Q3は、300万?320万ドルの売り上げを予測している。
ちなみに同社は銀行負債を持たない無借金経営。2007年6月末の時点で700万ドル（約8.4億円）のキャッシュを保有している。
※LogicVision社
http://www.logicvision.com
2007.07.25
2007年7月23日、メンター・グラフィックス社は、エミュレーションベースのIP製品「iSolve」のARMプロセッサ向けサポートを拡張した事を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/070723.html
今回「iSolve」で新たにサポートされたのは、ワイヤレスやマルチメディア・アプリケーションで幅広く利用されている「ARM11 MPCore」及び「ARM1176JZF-S」の2種類のプロセッサで、これにより設計者はメンターの最新のエミュレーター「Veloce」を用いて、同プロセッサベースのデザインをシミュレーターの10000倍の速さ（最大）で検証できるようになる。
「iSolve」は、専用のトランザクション・インタフェースによって検証を高速化するハードウェア・エミュレーター用のIPで、マルチメディア、ネットワーク、デジタル家電といった特に短納期を要求されるデザインに向けて、エミュレーションを効率化するためのソリューションとして提供されている。
※「iSolve」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※アーム株式会社
http://www.jp.arm.com
2007.07.25
2007年7月24日、国内EDAベンダ大手のジーダットは、アナログIP の開発、販売、サポートを行なう子会社「株式会社Ａ?ソリューション」を設立することを発表した。
プレスリリース：http://www.jedat.co.jp/NewsRelease070724.html
発表によると、「株式会社Ａ?ソリューション」はジーダット出資の100％子会社として、資本金1500万円、従業員4名という体制で7月25日より始動。無線データ通信向けのアナログIPなど、供給の少ない高性能アナログIPにフォーカスしたビジネスを展開する事で、2?3年後には売り上げ1?2億円を目指すという。
※本件に関する詳細は、株式会社ジーダットにお問い合わせ下さい。
http://www.jedat.co.jp
2007.07.25
2007年7月24日、バーチャル・システム・プロトタイピング環境を手掛ける、米VaST Systems Technology社は、ベンチャーキャピタルから新たに1200万ドル（約14.5億円）を調達。第4ラウンドの資金調達を完了したことを発表した。
VaSTによると、今回の出資をリードしたのは日本との関わりの深い新興ベンチャーキャピタル「ZenShin Capital」で、旧来からの投資家Allen Buckeridge、Foundation Capital、Mohr Davidow Venturesも出資。調達した資金は、更なる製品開発と市場開拓に充てられる予定だという。
※本件に関する詳細は、VaST Systems Technology社にお問い合わせ下さい。
http://www.vastsystems.co.jp
※ZenShin Capital
http://www.zenshincp.com
2007.07.25
2007年7月24日、メンター・グラフィックス社は、インドの学術研究機関「RV-VLSI Design Center」とのコラボレーションを発表。同組織に2000万ドル相当のEDAツールを寄贈した事を明らかにした。
「RV-VLSI Design Center」は、インド国内で計24の教育機関を運営する「Rashtriya Sikshana Samithi Trust (RSST)」が設立したバンガロールの人材育成機関で、LSI設計に関する教育と研究にフォーカスした活動を進めている。
今回メンターは、1985年から進めている各国の大学との教育支援プログラム「Higher Education Program」の一環として、「RV-VLSI Design Center」とのコラボレーションを開始。同センターの学生に向けた教育用ツールとして、2000万ドル（約24億円）相当のEDAツールを提供した。
ちなみに、同社の「Higher Education Program」には、既に世界49カ国、計1100以上の大学が加盟しているという。
※本件に関する詳細は、メンター・グラフィックス・ジャパン株式会社までお問い合わせ下さい。
http://www.mentorg.co.jp
2007.07.23
2007年7月20日、レイアウト設計の最適化ツールを手掛けるEDAベンチャー、米Athena Design Systems社は、DSMソリューションズ株式会社と販売代理店契約を締結した事を発表した。
DSMソリューションズは、海外EDAベンチャーの日本進出に特化したサービスを展開する会社で、市場攻略の第一歩となる「アーリーアドプター」の獲得を様々な形でバックアップ。旧伊藤忠テクノサイエンス社でセールス・マネージャーを務めていた業界20年以上のベテラン、伊予部信二氏が代表を務めている。
Athena Design Systemsは、マルチプロセッシング環境を用いてデザインのマルチコーナー/マルチモードのタイミング解析を高速に並列処理し、配線プランを最適化することができる「Milos」および「AIM」という2種類の製品を提供中。今年1月には、第2ラウンドの資金調達でNTTファイナンスら5社から計400万ドルを調達し、製品の世界的ロールアウトに向けた準備を進めていた。
尚、具体名は明かされていないが、同社は既にある日本企業に製品を販売した実績を持っているという。
※Athena Design Systems社の製品に関する詳細は、DSMソリューションズ株式会社にお問い合わせ下さい。
http://www.dsmint.com
※Athena Design Systems社
http://www.athenads.com
2007.07.23
2007年7月23日、HDL設計の「デザインスタイルガイド」で有名な設計コンサルティング会社、エッチ・ディー・ラボは、新たな設計ノウハウ集「SystemC 動作合成スタイルガイド」の発売を発表した。
プレスリリース
発表によると、エッチ・ディー・ラボが作った「SystemC 動作合成スタイルガイド」は、JEITA SystemC ワーキンググループがまとめた「動作合成スタイルガイド構成要件」を参考に、同社が業務を通じて培ってきた生のSystemC設計ノウハウを体系的にドキュメント化したもので、動作合成用SystemC記述のスタイル定義と合わせて、SystemC検証環境の構築方法などSystemCを用いた設計手法に関する解説も盛り込まれている。
「SystemC 動作合成スタイルガイド」に含まれている動作合成用サンプル記述は、SystemCを入力とするForte Design Systems社の動作合成ツール「Cynthesizer」 によって実際にチェックされているという事で、同スタイルガイドは、既にエッチ・ディー・ラボの各種サービスを通じて複数の国内設計プロジェクトで運用中。今後も動作合成技術の進化、商用SystemC動作合成ツールの進歩に併せて随時内容をアップグレードする予定で、2008 年度中には英語版をリリースし「SystemC 動作合成スタイルガイド」の世界標準として普及を目指していくという。
尚、「SystemC 動作合成スタイルガイド」は2007年8月1日から発売開始の予定で、価格は法人向けライセンスで一式300万円から。エッチ・ディー・ラボは初年度10件の受注を見込んでいるという。
※「SystemC 動作合成スタイルガイド」に関する詳細は、株式会社エッチ・ディー・ラボにお問い合わせ下さい。
※JEITA：（社）電子情報技術産業協会
※Forte Design Systems社
2007.07.19
2007年7月10日、NEC情報システムズは、プリント基板上のノイズ対策に特化したルールチェッカー「DEMITASNX」のバージョンアップを発表した。
プレスリリース：http://www.nis.co.jp/topics/news_070712.html
「DEMITASNX」は、プリント基板上のノイズを抑制するため設計支援ツールで、独自のノウハウに基づくデザインチェックを設計の段階で行う事により、ノイズ（EMI）の原因を試作前に除去。従来のEMIシミュレーションとは違い、CADデータさえあれば簡単かつ高速にデザインをチェックできるため、設計の出戻り無くし時間的･費用的な設計コストを削減することが可能。ボードの品質アップにも貢献する。
今回発売された「DEMITASNX」の最新バージョン3.8では、ルールチェック機能が強化されており、新たに「クロストーク（信号混信）チェック機能」を追加。これまで計12項目用意されていたルールが計13に増え、既存の「基板端チェックルール機能」も改良された。これらルールチェックの項目は、NECグループ内の設計実績をベースに選定されており、各チェック項目に設定するしきい値は、理論・実測検証により予め最適な値が設定されているという。
また、ルールチェックと合わせて行われるプレーン共振解析機能も強化されたほか、多頂点プレーンを使ったデータの処理速度も向上し、ケインデンスのAllegro、図研のBoardDesignerといったサードパティー製ツールとの連携がよりスムーズとなった。
「DEMITASNX」は、2001年の製品リリース以降、NECグループ内各部門をはじめ国内大手各社に対し、既に200セット以上の販売実績を持ち、現在は北米・台湾・アジア各国へも拡販中。今年も既にDATE、DAC、IEEE International Symposium on EMCといった国際的なカンファレンスに参加し、プロモーション活動を進めている。
尚、「DEMITASNX」の販売価格は1セット400万円から。2007年度1億6000万円、2008年度2億円の販売を見込んでいるという。
※「DEMITASNX」に関する詳細は、株式会社NEC情報システムズにお問い合わせ下さい。
製品URL：http://www.demitasnx.com
NEC情報システムズ：http://www.nis.co.jp
2007.07.18
2007年7月11日、アナログ/ミックスド・シグナル、RFIC開発向けのEDAツールを手掛ける、米Simucad Design Automation社は、トランジスタモデル「HiSIM」のマルチスレッドモデルをリリースした事を発表した。
プレスリリース：http://www.simucad.com/news/2007_07_10_01.html（英文）
「HiSIM」モデルは、STARCと広島大学が共同開発した次世代トランジスタモデルで、その精度と速さは「BSIM4」を凌ぎ、現在のところ最新のCMC標準となっている「PSP」モデル以上とされている。
今回Simucadは、この「HiSIM」モデルのマルチスレッドモデルをリリース。同社のマルチスレッド対応の回路シミュレータ「SmartSpice」にて、「HiSIM」を用いた分散シミュレーションが可能となった。
Simucadでは、既に「BSIM4」、「BSIM3」のマルチスレッドモデルをリリースしているが、それらと今回リリースした「HiSIM」とのマルチスレッド処理における速度を比較したところ、常に「BSIM4」よりも高速。しばしば「BSIM3」を上回る速度を示したという。
尚、Simucadは、今回リリースした「HiSIM」のマルチスレッドモデルと合わせて、回路シミュレータ「SmartSpice」、SPICEモデルのパラメータ抽出ツール「UTMOST IV」を提供するほか、SPICEモデルのパラメータ抽出サービスも行っている。
※関連ニュース：
マグマの回路シミュレータ「FineSim SPICE」がSTARCのHiSIMモデルをサポート
https://www.eda-express.com/news/?m=p&idno=916
STARCと米Simucad社、LSI試作サービス用デザイン・キットに「HiSIM」モデルを追加
https://www.eda-express.com/news/?m=p&idno=840
※Simucad社製品の詳細は、株式会社シルバコ・ジャパンにお問い合わせ下さい。
http://www.silvaco.co.jp
※Simucad Design Automation
http://www.simucad.com
2007.07.18
2007年7月17日、メンター・グラフィックス社は、スキャンチェーン合成ツール「DFTAdvisor」の機能改善を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/070717.html
「DFTAdvisor」は、スキャンチェーンを合成するDFTツールで、ATPGが普及する以前の90年代から提供されている。昨今、圧縮スキャンによるテストパターン生成が主流になり、テストパターンを圧縮するためにスキャンチェーンの本数が数10倍から数100倍にまで増加。旧来の「DFTAdvisor」の処理速度では大規模デザインへの対応が困難となったため、性能向上を図った。
メンターによると、今回の機能改善により「DFTAdvisor」の処理能力は、従来のバージョンと比較して最大100倍、メモリの使用量も1/4以下を実現しているとの事で、これまで数日かけても処理が終わらなかった大規模デザインでも8時間以内で処理できるという。
尚、発表にはルネサステクノロジの多田修氏（設計技術統括部 システム設計技術開発部 部長）がコメントを寄せており、新しい「DFTAdvisor」の処理速度最大100倍、メモリ使用量1/4以下という性能値は、既にユーザーとして実証済だという。
※「DFTAdvisor」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※株式会社ルネサステクノロジ
http://japan.renesas.com
2007.07.17
2007年7月12日、13日の2日間、東京、元赤坂の明治記念館で開催された「Cadence DA SHOW/CDNLive! Japan 2007」のイベントレポート。
イベント関連ページ：http://www.cadence.co.jp/dashow2007/index.html
今回のケイデンスのイベントでは、計49のセッションを通じて様々な事例や新たなソリューションが発表されたが、これまで未発表であった情報として目を引いたのは、SystemVerilogをベースとした検証ソリューション「URM（Universal Reuse Methodology）」に関する発表。イベント2日目の「Functional Verification」トラックでは、終日SystemVerilog関連のセッションが行われ、「URM」に関するユーザ事例も2件発表された。
ケイデンスの「URM」は、検証環境の構築と再利用を効率化するために用意されたメソドロジで、元々e言語の検証環境「Specman」向けに用意されていた「eRM」という検証メソドロジが拡張されたもの。言語としては、e、SystemVerilog、両言語の混在に対応しており、オープンソースのクラスライブラリの他に検証コンポーネント/テストを作成するガイドラインとして、各種ドキュメント、チュートリアル、実行可能なサンプルが用意されている。
URMのSystemVerilogクラスライブラリは、SystemVerilogの標準機能として有名なデータアイテム（トランザクション）のランダム操作以外に、プリント、比較、コピー、記録といった特定化された操作が可能なほか、各種操作が定義されたマクロを使えば、操作を自動化することも可能。このクラスライブラリを用いて作ることができる検証環境「UVC（Universal Verification Components）」は、その構造とインタフェースが標準化された再利用性の高い検証環境で、「Agent」と呼ぶ機能コンポーネントをベースにドライバ、BFM、モニタといった検証部品を利用することで容易に環境を構築することが可能。テストシナリオからテストを生成し実行、スコアボードで期待値比較を行うといった検証環境をクラスベースまたはモジュールベースで短時間で組み上げることができる。
この「URM」については、富士通九州ネットワークテクノロジーズ株式会社（QNET）の小早川氏（第一開発統括部、第一技術部）と、沖電気工業株式会社の世永氏（シリコンソリューションカンパニー、共通技術本部、IP設計部）がそれぞれ適用事例を発表。QNETでは改良を加えたMPEG2デコーダの検証にURMを適用し、モジュールベースの検証環境構築に挑戦したところ、前回6人月を要した検証工数を半分の3人月（検証環境の構築に2人月、検証作業に1人月）に短縮することに成功。一方の沖電気では、eとVerilog?HDLで2系統あったランダムおよびダイレクト検証環境をSystemVerilog環境に一本化しようとURMを適用。これまで検証工数全体の65％を占めていた環境構築作業を効率化でき、検証工数全体を30％削減できたという。
尚、URMクラスライブラリは、現在のところ限定的に特定顧客にリリースされている状態で、今年度中に正式リリースされる予定。オープンソースとして、環境を問わず誰もが利用できるようになるという。
※「URM」を含む「IPCM：INCISIVE PLAN-TO-CLOSURE METHODOLOGY」に関する情報は、下記URLをご参照下さい。
http://myipcm.cadence.com
※「URM]に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※富士通九州ネットワークテクノロジーズ株式会社
http://jp.fujitsu.com/group/qnet
※沖電気工業株式会社
http://www.oki.com/jp
2007.07.17
2007年7月16日、メモリおよび無線技術のライセンス事業を展開する、カナダのMOSAID Technologies社は、先頃撤退を発表した同社の半導体IP事業をシノプシスに売却する事を発表した。
プレスリリース：http://www.mosaid.com/corporate/news-events/releases-2007/070716.php（英文）
MOSAIDの発表によると、シノプシスへの半導体IP事業部門の売却価格は、およそ1500万ドル（約18.3億円）で、その対象となるのはDDRメモリコントローラ、PPLのIP製品とそれに関連する特許や未定アプリケーションなど知的所有権。
同社は今年6月末に半導体IP事業からの撤退と本社ビルの売却を発表。今年2月にはLSIテスター関連事業も売却しており、メモリおよび無線技術のライセンス事業に特化した経営体制を目指す。
※MOSAID Technologies社
http://www.mosaid.com
※日本シノプシス株式会社
http://www.synopsys.co.jp
2007.07.17
2007年7月12日、13日の2日間、東京、元赤坂の明治記念館で開催された「Cadence DA SHOW/CDNLive! Japan 2007」のイベントレポート。
イベント関連ページ：http://www.cadence.co.jp/dashow2007/index.html
ここのところ、ローパワー関連やDFM関連の話題が注目を集めるインプリメンテーションフローにおいて、「論理合成からのフロー見直し」という、ある種新鮮な切り口の発表を行ったのは、NECエレクトロニクスの水野氏（マイクロコンピュータ事業本部、第一マイコン事業部）。「次世代V850プロセッサ製品へのRC-SoCEの導入事例」と題されたセッションがイベント初日の午後に行われた。
水野氏の発表によると、これまでNECエレクトロニクスでは、フロントエンド設計にシノプシスの「Design Compiler」と「Physical Compiler」、バックエンド設計にケイデンスの「N2N」と「SoC Encounter」と工程ごとに異なる2社の製品を使用していたが、フロントエンドでの最適化がバックエンドで活きてこないという状況を受け、次世代V850プロセッサの開発を機に、論理合成ツールをケイデンスの「RTL Compiler」に入れ替え、ケイデンス製品による一貫したフローにて製品開発を行った。
※N2N:RTL Compilerに搭載されるネットリスト最適化機能
「RTL Compiler」の採用に当り、既存フローとの比較ベンチマークを行ったところ、「Design Compiler」から「SoC Encounter」とダイレクトに繋いだフローに対して、「RTL Compiler」から「SoC Encounter」に繋いだフローの合成結果は、リーク電流を約20％削減。合成後の差分が少ないため配線性も高く、「MSV機能」によりHVt/LVt2種類のライブラリを用いた合成をワンパスで処理する事ができたという。
また、「RTL Compiler」を用いる事によって扱うツールの種類が減りフローをシンプルにできる上、これまで「Module Compiler」や「Design Ware」に費やしてきた「必ずしも必須ではない」作業を無くす事ができるため、品質アップに対する設計者のモチベーションも向上。実際に今回のデザインでは、日中修正したデザインを夜ツールに入力し翌朝結果を確認するという形で、実際の処理時間は12時間程度で済んだという話だった。
その他に水野氏は、「RTL Compiler」のオススメ機能として、RTLレベルで回路パフォーマンスを予測する「predict_qos」機能とパス制約に対応した柔軟なタイミング調整を実現する「path_adjust」機能を紹介。「predict_qos」機能については、「これだけでもRTL Compilerを使う価値がある」と評し、セッションの最後は、「RTL Compilerによって時間を有効に使う事ができた」という一言で締めた。
※「RTL Compiler」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※NECエレクトロニクス株式会社
http://www.necel.com
2007.07.16
2007年7月12日、13日の2日間、ケイデンスは東京、元赤坂の明治記念館にて
「Cadence DA SHOW/CDNLive! Japan 2007」を開催した。
イベント関連ページ：http://www.cadence.co.jp/dashow2007/index.html
これまでケイデンスは、「DA SHOW」と「CDNLive！」2つのイベントを年に1度づつ開催してきたが、今年はこれらイベントを統合し、ケイデンスのソリューション紹介とユーザー交流を兼ねた新たなイベント「DA SHOW/CDNLive!」という形で開催。2日間で1500人以上の参加者を集めた。
ユーザー事例として最も聴講者を集めていたのは、イベント2日目の午前中に行われた、日立製作所の丹場展雄氏（ハードウェアモノづくり統括本部 モノづくり改革本部 設計センター長）による特別セミナーで、タイトルは「情報通信システム開発におけるLSI/PCB共通設計基盤整備」。同セミナーでは、今年3月に発表された日立の新設計システムの構築に関する詳細とその成果が具体的に報告された。
関連ニュース：
日立、「モノ作り強化」の一環でケイデンスのEDAツールを全面採用?設計効率2倍化と設計期間40％短縮を実現
https://www.eda-express.com/news/?m=p&idno=922
丹場氏の発表によると、日立では社内各事業部が横断的に利用できる新たな設計システムの構築を目指し、約2年前に「共通設計基盤整備プロジェクト」をスタート。設計効率を2倍に引き上げ、設計期間を40％短縮するという目標を掲げ、新フローの立ち上げに取り組んできた。
日立の新たな設計システムは、新設された共通設計センターの管理の下、社内ネットワークを介して各事業部門が利用できるもので、各主要EDAツールはケイデンスの製品を全面的に採用。その中には、「VCAD」と呼ばれるケイデンスのインターネットベースのリアルタイムサポート環境＆サービスも含まれている。
驚いた事に、上流の設計フローではSystemCベースの動作合成ソリューションも取り込まれているという話で、既に120種のデザインで評価を完了し、人手同等の合成結果を確認しているとの事。詳細は明らかにされなかったが、内容的にサードパーティ製品の話とは思えなかった。更にSystemC関連では、シミュレーション速度の向上を目指した既存IPのSystemC化にも取り組んでいるらしく、SERDESマクロ（20レーン）を実際にSystemC化し、従来のシミュレーション速度1.2Khzに対し20倍以上の28.4Khzを達成したという事例も紹介された。
また、ケイデンス最新のアクセラレータ/エミュレータ「Incisive Palladium III」をベースに、シミュレータとのコシミュレーションやCPU接続によるファーム検証など、用途に応じた検証環境も構築されているほか、論理合成ツール「RTL Compiler」によるトップダウン合成により、論理合成に関する処理時間を53％削減し設計期間全体を31％削減する事に成功。更に論理合成以下のバックエンド工程では、インプリメント環境「SoC Encounter」の自動フロアプラン機能「Master Plan」によって、従来1週間を要していた配置配線を約4時間程に短縮することが可能になったという。
その他、PCB設計フローにおいても、PCB設計環境「GRE（Global Route Environment）」の新しい自動配線機能を適用する事で設計期間を約40％短縮。例えば、これまで2日は必要としていた400ネットの配線に「GRE」を使えば、僅か2分間で自動配線を完了できるとの事で、デジタルインプリメンテーションフローに限らず、IP設計、PCB設計をも包含する統合的な設計フローとして、ケイデンスベースの新たな設計フローは効果を上げているという話であった。
※日立製作所
http://www.hitachi.co.jp
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2007.07.13
2007年7月12日、ケイデンスは、OPCおよびマスクパターン合成技術を手掛ける、米Invarium社を買収したことを発表した。
プレスリリース：http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=071207_invarium（英文）
ケイデンスの発表によると、米Invarium社の買収は7月10日付にて既に完了しているとの事だが、その詳細（買収金額、条件など）は今のところ明らかにされていない。
Invariumは、2003年設立のDFM系のEDAスタートアップで、「DimensionPPC」という65nm/45nm向けのマスクパターン合成ツールを提供すると同時に、そのツールに実装されるPPC（full-chip process and proximity compensation）技術を用いた、マスクデータのシミュレーション及びデータ補正サービスを展開。実際に複数のマスク生産に適用されていた。
ケイデンスは、レイアウトデータ以降のマスク製造については自前のソリューションを持たず、唯一、作業効率化を図るレクチル自動生成ツール「MaskCompose」提供していた。
今回のInvariumの買収によって、サードパーティ製DFMツールとうまく連携を取りながらも、最終的には自社ツールに落とし込むというDFMフローを実現できるようになる。
ちなみに今回の買収とは別にもう1社、ケイデンスが有力DFMベンチャーを買収するという噂が以前から存在している。
※ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
※Invarium社
http://www.invarium.com
2007.07.13
2007年7月10日、消費電力関連をはじめとする各種解析・最適化ツールを手掛ける、米シーケンスデザインは、世界的な計測機器メーカーTektronix社が同社の「COOL」シリーズ製品を導入したことを発表した。
プレスリリース：http://www.sequencedesign.com/newsevents/071007.php（英文）
シーケンスの発表によると、Tektronixはローパワーデザインツール「COOL」シリーズの「COOL CHECK」、「COOL TIME」、「COOL POWER」の3製品を全て導入。これにより、スタティック及びダイナミックなIRドロップ解析、レイアウトレベルでの消費電力最適化、パワーグリッド検証を統合された環境内で並列に処理できるようになり、不要な処理間のイタレーションを排除。デザインの収束時間を短縮することに成功した。
Tektronixの責任者David McKinney氏（Tektronix engineering manager、CMOS ASICs） のコメントによると、同社は、シーケンスの「COOL」シリーズ製品を総合的なパワーマネンジメントを行う「パワーサインオフ環境」として、社内のASIC開発に適用していく予定だという。
※シーケンスデザイン株式会社
http://www.sequencedesign.com
※テクトロニクス社
http://www.tektronix.co.jp/
2007.07.12
2007年7月11日、組み込みシステムにおけるCPUおよびOSの仮想化技術を提供する、米VirtualLogix社は、ベンチャーキャピタルから新たに1600万ドル（約20億円）を調達。第2ラウンドの資金調達を完了したことを発表した。
プレスリリース：http://www.virtuallogix.com/（英文）
今回VirtualLogixへの出資をリードしたのは、新たに投資に加わったEsprit Capital PartnersとIntel Capitalの2社で、 既存の投資家であるAtlas VentureとIndex Venturesも投資。今回の資金調達によって同社の調達総額は2800万ドル（約34.4億円）となった。
VirtualLogixは、Sun Microsystemsの組み込みシステム及びJavaOS開発チーム「Chorus」部門からスピンアウトしたメンバーが2002年に立ち上げた会社で、本社はカリフォルニア州サニーベールに置き、フランスにも拠点を持つほか、今年4月には東京日本橋に日本法人も設立している。（SunのChorus部門は、Sunがフランスの組み込みOSベンダChorus Systems社を買収して作った部門で、フランスにも拠点があるのはそのため。）
同社の提供する組み込みシステムのリアルタイム仮想化ツール「VirtualLogix VLX」は、CPUとOSを仮想化することにより、複数のOSを同時にひとつのハードウェア上で、リアルタイム性を確保しながら動作させることが可能。複数CPUを用いるアプリケーションのシングルCPU化や、ハードウェア変更を行わない機能追加（OS追加）など、システムアーキテクチャの変更を容易に実現できる。
現在、製品パッケージとしては、TI社製シングルコアDSP上にDSP/BISOとLinuxを同時実装できる「VLX for Digital Multimedia」、シングルコアARM上に複数のOSを実装できる「VLX for Mobile Handsets」、インテルのマルチコアプロセッサ上に複数OSを実装できる「VLX for Network Infrastructure」の計3パッケージが用意されており、今回調達した資金は、新製品の開発やワールドワイドな製品販売に向けて使用される予定だという。
※バーチャルロジックス株式会社
http://www.virtuallogix.jp
2007.07.11
2007年7月9日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、ケイデンスの提供する検証用IP「ABVIP」をサポートする事を発表した。
「ABVIP」は、OCPプロトコルの検証用に用意されるアサーションベースの検証IPで、シミュレーションにおけるインタフェース モニタリングやフォーマル検証によるコンプライアンス チェックなど、設計初期のテストベンチが無い段階での検証で活用可能。伊Yogitech社の提供するOCP検証コンポーネント「OCP UVC（universal verification component）」と組み合わせて利用する事もできる。
※関連ニュース：
伊Yogitech社、業界初となるe/SystemVerilog両言語をサポートするOCP検証コンポーネントをリリース
https://www.eda-express.com/news/?m=p&idno=677
ケイデンスは、検証を考慮した設計ソリューション「Cadence Logic Design Team Solution ?design with verification?」の機能の一つとして、今年の5月に「Incisive Verification Library(IVL)」および「Incisisve Assertion Library(IAL)」2種類の検証用IPをリリースしており、PCI-Express、AMBA、PCIX、USB2.0といったプロトコルの検証を既にサポートしている。今回発表された「ABVIP」も恐らくはこれら検証IP戦略の一環として開発されたもので、OCP-IPとしてはOCPの普及に繋がる重要なソリューションとして、これを歓迎している。
尚、「ABVIP」は有償IPとしてケイデンスから提供される製品で、その米国販売価格は、1ユニット年間15000ドルとなっている。
※「ABVIP」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※OCP-IP日本語ページ
http://www.ocpip.org/japanese
2007.07.11
2007年7月9日、デザインのデバッグにフォーカスしたソリューションを提供する米Novas Software社は、自社デバッグプラットフォームの拡張ロードマップを発表した。
プレスリリース：http://www.novas.com/.docs/_sid/812866f72be62bd3f317778417a7daa6/rid/10166/pg/10328（英文）
発表によると、Novasはデバッグ環境のデータベース構造の修正によって、波形表示を約5倍、ソースコードのトレース及び回路図表示を2?10倍、大規模データファイルの比較を3倍の速さに改善。更に今後はデータベースの生成技術やデータの処理技術のエンハンスを進めていくという。
また、業界におけるSystemVerilogの普及に則り、SystemVerilogのデバッグ機能の強化を進めており、SVA（SystemVerilog Assertion）の解析エンジンや、SVTB（SystemVerilog Testbench）のビジュアル表示及びトレースを行うブラウザ機能を「Verdi」に搭載。2007年後半?2008年前半にかけて順次新機能をリリースしていく計画だという。
※「Verdi」に関する詳細は、国内代理店ノバフロー株式会社にお問い合わせ下さい。
http://www.novaflow.co.jp
※Novas社
http://www.novas.com
2007.07.11
2007年7月11日、ケイデンスは、STARCと共同で開発した65nm設計の最先端DFMフローが提供可能となったことを発表した。
プレスリリース：http://www.cadence.co.jp/news/h19-07-11.html
開発された設計フローは、65nm設計における製造容易性と歩留まり改善を目指すもので、ケイデンスとSTARCの15ヶ月間の協業によって実現されたもの。
フローの中身としては、ケイデンスのインプリメンテーションツール「SoC Encounter GXL Platform」をベースに、「Chip Optimizer」、「CMP Predictor」、「QRC Extraction」が統合された形で構築されており、レイアウトの最適化に加えて、チップの厚みのばらつき予測やメタル・フィル、CMPホットスポットの検出・修正、精度の高い遅延予測などにも対応可能。更に、市販リソグラフィ解析ツールとのインタフェースも備え、リソグラフィを考慮した配線や、リソグラフィ ホットスポットの検出や修正にも対応できるという事。
このフローは、STARCメンバー企業に提供されるもので、同フローをを活用することによって、設計チームは、65nm設計に向けたDFM(design for manufacturing)およびDFY (design for yield)機能を包括的に享受できる。
※発表された設計フローに関する詳細は、STARC（株式会社半導体理工学研究センター）にお問い合わせ下さい。
http://www.starc.jp
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2007.07.10
2007年7月9日、ケイデンスは、論理設計と物理設計のギャップを埋める「Cadence Logic Design Team Solution」の新機能「design with physical」を発表した。
プレスリリース：http://www.cadence.co.jp/news/h19-07-10.html
ケイデンスの「Logic Design Team Solution」は、フロントエンドの論理設計の時点で様々な設計制約を考慮・管理することによって、バックエンド工程との不要なイタレーションを無くした予測性の高い設計を目指すというもので、検証、低消費電力設計、物理設計、テスト設計と大きく4つの柱で構成されている。
今回発表された新機能「design with physical」は、論理設計と物理設計とのギャップを無くし、「フロントエンドの時点で如何にレイアウトを考慮するか」という課題にフォーカスしたもので、具体的には、不要なタイミングマージンを排除した論理合成を実現。高速配置配線ツール「First Encounter」によるトライアル的な配線結果（仮想プロトタイピング結果）が、論理合成ツール「RTL Compiler」に戻されることによって、レイアウト上の短配線だけでなく、長い配線についても考慮したタイミング精度の高い合成が可能となる。
論理設計者には馴染みの無い配線情報をツール間インタフェースの統合によって、プッシュボタン方式で論理合成ツールに取り込めるため、論理設計者は特に意識する事無くこれまで通りの設計スタイルで回路品質を向上可能。合わせて物理設計側とのイタレーションを減らす事ができるという所がこの「design with physical」のミソと言える。
尚、発表された「Logic Design Team Solution?design with physical」については、今週の12日、13日と開催されるケイデンスのプライベートショー「DA SHOW/CDNLive! Japan」にて詳しく紹介される予定。別途、スペシャルトラックも用意されているという。
※「Logic Design Team Solution」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※「DA SHOW/CDNLive! Japan」に関する詳細はこちら。
http://www.cadence.co.jp/dashow2007/
2007.07.10
2007年7月10日、メンター・グラフィックス社は、株式会社ソーワコーポレーションから、PCB設計向けの品質制御システム「New Seal Saver (NSS)技術」を獲得したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/070710.html
「NSS」は、PCB設計プロセス内で製造データを検査するための品質制御システムで、通常のDFMエラーチェックを超えた豊富なルール設定により、製造データを設計サイドでチェックする事が可能。自社の品質目標にあわせた「製造のベストプラクティス」をデータベースとして構築し、設計者のデスクトップ上で各種データチェックを行うことができる。
メンターは、今回この「NSS」を買収することにより、PCB設計向けのDFMソリューションを強化し、設計プロセスと製造プロセスのインターフェイスの効率化を実現。ソーワコーポレーションの開発したシステムをメンターの手によって、ワールドワードに提供していくという。
※「NSS」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※株式会社ソーワコーポレーション
http://www.sohwa.co.jp
2007.07.09
2007年7月6日、新横浜のホテルで今回が7回目の開催となる「STARCフォーラム 2007」が開催された。
関連ページ：http://www.starc.jp/event/forum/forum2007/index-j.html#program
今年のフォーラムは、「イノベーションで世界を目指すSTARCの新たな挑戦」というタイトルが付けられ、昨年度からスタートした「あすか?プロジェクト」における、STARCの活動状況とその成果に関する途中経過が報告された。
STARCの発表によると、STARCがあすか?プロジェクトで進めている活動は大きく下記4つで、その活動状況と成果は以下の通り。
１．共通利用可能な設計メソドロジの確立
「プロセスフレンドリー設計技術開発」と称した次世代DFMフロー「STARCAD-CEL」の構築や、高位設計、テスト＆故障解析、ミックスドシグナル設計の各分野にフォーカスした技術調査と研究を実施。「STARCAD-CEL」は既に2006年10月（V0.5）、2007年4月（V1.0）と半年スパンでバージョンアップが進められており、この10月には低消費電力設計に対応するV1.5をリリースする予定となっている。
２．半導体IPの育成を目的とした90nmチップの試作サービスの運行
業界初のコンソーシアムによる試作サービスとして2005年10月から「スターシャトル」を開始。国内の研究ニーズに応え、VDEC（学界）を中心に顧客数は確実に増えており、「スターシャトル」を活用した研究論文の発表が急激に増加。大学で試作に携わった学生の業界への就職、すなわち人材育成の面でも着実に成果を上げている。
３．各種標準化活動
業界に広く普及している設計スタイルガイド「RTLスタイルガイド」に続いて、システムレベル設計における「TLモデリングガイド」の策定を進行中。既に完成している「IP機能検証ガイド」は、2007年度末に書籍として一般販売が開始される予定。また、広島大学との共同開発によって生まれた、次世代トランジスタモデル「HiSIM2」の実用化と国際的な標準化活動を継続して進めている。
４．産学連携の活性化と人材育成
大学との共同研究の活性化に向け、従来の一般応募型に加え「テーマインキュベーション型」の共同研究を開始し、共同研究は増加。また、大学での設計技術講座開講にも力を注いでおり、講座数の増加に伴い、2006年度には講義講座の修了者数が4594名、実習講座の受講者数は694名に達している。（累計数）
スタートしてから1年少々という短い時間ながら、あすか?におけるSTARCの活動は、以前にも増して加速している感があり、実際に「半導体業界の明日」に繋がる具体的な成果も出始めている状況。そのような背景もあってか、今回のSTARCフォーラムは会場全体の雰囲気も明るく、STARCメンバーに限らず今までに無い前向きな活気を感じた。
尚、フォーラムの最後には、九州大学客員教授の大津留先生をモデレータに迎えた「明日の半導体を語る?5?10年後の夢と期待?」というタイトルのパネルセッションが行われ、会場を大いに盛り上げた。リコー若林氏の「今後は顧客マターでなければ生きて行けない。」、日本ケイデンス広瀬氏の「半導体は過去の10年よりも今後の10年の方が成長する。EDAは全体的な設計の仕方を最適化していく必要が有る。」といったコメントが印象的。現役学生の生の声を基に「電機業界に若者の興味を向けるには？」と語った東工大益教授の話は、笑いの絶えない笑えない話しであった。
※STARC：株式会社半導体理工学研究センター
http://www.starc.jp
2007.07.06
2007年7月3日、EDAツールの開発用IP及び開発サービスを手掛けるインドのSoftJin社は、DFM系EDAベンダの米Blaze DFM社が同社の顧客であることを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1183849972.pdf
Softjinの発表によると、Blaze DFMはSoftjinの「OpenAccess-OASISの双方向変換ツール」と、ツール内のソフトウェアモジュールを検証する「カスタム検証パッケージ」を採用。それらは既にBlaze DFMの最初の製品「Blaze MO leakage power optimizatio」で利用しており、同製品の開発は18ヶ月以内で完了したという。
Softjinは、今年の5月に異なる2種類のレイアウトデータ、マスクデータを比較するツール「NXCompare」をリリースしているが、元々はEDAツールの開発サービスや開発用の機能コンポーネントの販売を手掛けている会社。
今年のDACで取材した際には、今回発表されたBlaze DFMの他にもう1社、DFM系スタートアップEDAベンダと取引があると聞いた。
尚、Softjin社の製品は、株式会社セルコン・テクノロジーが日本代理店として販売している。
http://www.selcontech.com
※SoftJin社
http://www.softjin.com
2007.07.06
2007年7月5日、新横浜のホテルで今年が2回目の開催となる「SystemC Japan 2007」が開催された。
イベント公式ページ：http://www.coware.co.jp/systemc/index.html
「SystemC Japan」は、システム記述言語「SystemC」をベースとした設計ソリューションを手掛ける下記計6つの会社が共催するセミナーで、今年は大阪、新横浜の2都市で開催。早々と申し込みが締め切られた新横浜のセミナーには、200名近い参加者が集まった。
DAC後のタイミングという事もあり、共催各社からは特に大きな製品アップデートは発表されなかったが、幾つか興味深い情報を耳にする事ができた。
?アトレンタ
SystemCデザインのチェック環境「1Team-System」が今月バージョンアップ予定。同ツールは既に300以上のSystemCルールを備えており、年2回のペースでバージョンアップ中。今後は策定が進められている「動作合成スタイルガイド」にも対応するほか、「OSCI-TLM」、SPIRITコンソーシアムの「IP-XACT」にも対応していく予定。
?エッチ・ディー・ラボ
顧客向けに技術セミナーを無償開催予定。教育、コンサル、各種ツール運用など、ディスカッションを通じて最適な手段・対応策を提案してもらえる。また、間もなく同社作成の「動作合成スタイルガイド」を発表予定。8月より受注が開始されるとの事。
?カリプト・デザイン・システムズ
等価性検証ツール「SLEC」とメンター「Catapult」との統合フローは、既にSTRACで14のテストケースをパス。同フローは今後も順次機能強化の予定。また、Forteの「Cynthesizer」との統合フローについてもエンハンスを進めており、新たなSystemC処理系機能も追加する予定。デバッグ面ではユーザーニーズに応え、Novasの「Verdi」と連携する計画。
?コーウェア
今秋正式リリース予定の仮想プラットフォーム開発環境「Platform Architect」の次期バージョン（α版）が既にリリースされている。操作性の向上と高速化が施され、最新版は現バージョンの倍の速度を実現している。8月30日に開催される「CoWare ESL Show」にて、機能詳細及びデモが披露される予定。また、現在「CoWare Model Designer」を特別キャンペーン価格で提供中。専用のSystemCシミュレータ、SystemCデバッガ、SystemCモデル作成ウィザードをセットで90万円で入手可能。
?フォルテ・デザイン・システムズ
現在顧客数は26社、150以上のデザイン実績を持ち実際にシリコンまで落ちている。「Cynthesizer」の効果的な活用をバックアップする、Webサービス「Cynthesizer Knowledge Base」を提供中。日本語と英語の両方で、各種解説、例題、トラブルシューティングなどの情報を閲覧できる。ツールの機能面では、配線情報をフィードバックする事によって、より良い回路をより短期間に合成するという、マグマ「Blast Create」との連携が実現された。
?メンター・グラフィックス・ジャパン
一つのモデリングスタイルでPV、PVT、CAという異なる抽象度に対応するという、メンター独自の「TLMモデリング手法」を考案。詳細については9月のプライベートセミナーで発表する予定。SystemC IDE「Vista」は既にシミュレーション環境「Questa/Modelsim」との統合が完了しており、今後は動作合成ツール「Catapult」とも統合され、合成用のCコードも「Vista」でデバッグ可能となる。その他、IBMの「PowerPC ISS」やARMの「SoC Designer」とのインテグレーションも予定されている。
尚、セミナーでは、JEITA SystemCワーキンググループの今井氏（東芝）、柿本氏（ソニー）より、同WGの活動やOSCI-TLM、SystemC合成ガイドラインに関する最新状況が発表されたほか、ヤハマ株式会社半導体事業部の千葉氏が「SystemCベースESLツールを用いた通信用LSIの開発事例」というタイトルの講演を行った。
千葉氏によると、ヤマハではSOC開発の効率化を目指し、約2年半前からESLツールの検討を開始。ツールの導入と製品設計を兼ねたプロジェクトを立ち上げ、コーウェアの「Platform Architect」用いて実際に通信用LSIの開発に取り組んだ。
プロジェクトを通じてヤマハでは、「簡易版仮想プラットフォーム」、「正式版仮想プラットフォーム」、「性能検証仮想プラットフォーム」の計3種のプラットフォームを作り、各設計フェーズで活用し、途中、幾つかのトラブルに見回れながらも設計を完了。勘に頼らないハード/ソフトのトレードオフとソフトウェア開発期間の短縮に成功し、ES完成後1週間でOSやドライバといったソフトを動作させ、何とES完成後1ヶ月で展示会への試作出品へと漕ぎ着けたという。
当時のプロジェクトを振り返った問題点として千葉氏は、SystemCのモデル開発に関する負担の多さ、外部委託したモデルの品質の悪さ、ツールのバグ（バスモデルのRTL出力機能）等を挙げたが、既に通信用LSI以外の別チップにも同様のESL手法を用いているとの事で、モデリングテクニックの向上や作成したモデルの再利用、更には動作合成ツールの導入などによって、より設計の効率化を図っていきたいと語っていた。
2007.07.04
2007年7月3日、フランスの01 Consulting社は、ヨーロッパのEDA市場に関するレポートを発表した。
01 Consulting社の発表：http://www.01consulting.net/02_services_h_research_EDAEur07_ES.html（英文）
発表によると、2006年のヨーロッパにおけるEDAの市場規模は7億8000万ユーロで約1300億円。2005年の市場規模7億ユーロに対し11％アップの成長を示した。
この数字は、EDAのワールドワイドの市場規模の約20％に相当するもので、その大半はいわゆる大手3社の売り上げによって占められているが、ヨーロッパ市場においては、ケイデンスに続きメンター・グラフィックスが売り上げ第2位の座についており、シノプシスは第3位。メンターは、ヨーロッパ市場の売り上げが同社全体の売り上げの28％を占めているという。
ちなみに売り上げ4位以下は、ARM、MAGMA、IMG Tech、Zuken、Ansoft、Synplicityと続いている。
※01 Consulting社
http://www.01consulting.net
2007.07.04
第44回DACに出展していた、シンプリシティ社のブースレポート。
シンプリシティは、今回のDACで新しい検証プラットフォーム「Confirma」を発表。初披露となる新製品「Identify Pro」を中心にPRしていた。
「Confirma」は、ASICデザインをFPGAに分割実装する「Certify」と新技術「Total Recall」を搭載した新しいFPGAのデバッグ環境「Identify Pro」に、先頃買収したHARDI社のASICプロトタイピングボードを組み合わせたASIC/ASSP検証向けのトータル的なソリューションで、デザインのFPGA実装→検証→デバッグという一連のプロトタイピング作業をシームレスかつ効率的に行うことが可能。プロトタイピング環境としてのその統合性・包括性が最大の特徴と言える。
「Confirma」の担当者に聞いたところ、「Confirma」は、新製品「Identify Pro」が開発された事によって実現された理想の検証環境で、実機レベルの速さもさることながら、一番大きいのは「Identify Pro」によるそのデバッグ性能との事。「Identify Pro」は、HDLシミュレータとのインタフェースを備えており、FPGAに実装したデザインをデバッグする以前に、シミュレータ向けのテストベンチを自動生成することも可能。シミュレーションで使うアサーションを合成しFPGAデバッグのトリガとして利用する事もできるという
尚、「Confirma」の具体的な提供方法については、発表直後という事もあり、未だ詳細は決まっていないという事であったが、FPGAボードの種類に応じて幾つかのパッケージが用意される計画だと聞いた。
また、シンプリシティは、新製品「Identify Pro」とシノプシスのシミュレータ「VCS」との連携についてもブース内でPR。両製品をシームレスに連動させることでデバッグ効率の向上を図るという。
※シンプリシティ株式会社
http://www.synplicity.jp
※日本シノプシス株式会社
http://www.synopsys.co.jp
