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2007.10.15
2007年10月15日、カスタム設計環境「α?SX」を中心としたEDAソリューションを手掛ける、国内のEDAベンダ株式会社ジーダットは、米FishTail Design Automation社と独占代理店契約を締結し、同社のEDAツールの販売を開始したことを発表した。
プレスリリース：http://www.jedat.co.jp/Jedat_NewsRelease071015(JE11-EP-07015).pdf
FishTailは2002年設立のEDAベンダで製品のリリースは2004年、現在、「Focus」、「Confirm」、「Refocus」という3種類のEDAツールを提供している。
主力製品である「Focus」は、論理合成可能なRTL ネットリストと設計制約から、タイ
ミング例外であるフォルスパスとマルチサイクルパスを検出・抽出し、新たなSDCを作成するツールで、今年のDACで聞いた情報によると既にワールドワイドで20社ほどが導入。日本国内ではSTARCや東芝情報などが採用している。
「Confirm」は、今年1月にリリースしたばかりの新製品で、RTL（またはネットリスト）とSDCファイルを読み込み、タイミング例外の正当性を形式検証するツール。アサーション生成機能も備え、アサーションベースの検証手法でタイミング例外を検証する事も可能で「Focus」で生成したSDCの正当性を検証できる。
「Refocus」は、ゴールデン・タイミング制約とゲートレベル・ネットリストとのマッピングを行うツールで、設計データを再利用する際のタイミング制約のマネンジメントを効率化できる。
いずれの製品もこれまでは株式会社キーブリッジが国内販売を行っていたが、今回の業務提携により、今後はジーダットから販売される事になる。
※FishTail社製品に関する詳細は、株式会社ジーダットにお問い合わせ下さい。
http://www.jedat.co.jp/
※FishTail Design Automation社
http://www.fishtail-da.com/
2007.10.15
2007年10月15日、アナログ／RFおよびミックスシグナル設計向けの検証ソリューションを手掛ける、米Berkeley Design Automation社は、富士通が同社の回路シミュレータ「Analog FastSPICE」を採用した事を発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1193106629.pdf
発表によると富士通は、電子デバイス事業部におけるアナログおよびミックスシグナル設計向けの回路シミュレータとして、Berkeleyの「Analog FastSPICE」を採用。今後、事業部全体で「Analog FastSPICE」を展開していく計画で、その能力を「幅広いアナログおよびRF回路に対し、従来のSPICEと同等あるいはそれ以上の精度を、デジタルfastSPICEシミュレータを大幅に上回るパフォーマンスで提供してくれる」と称している。
「Analog FastSPICE」は、高精度・高速処理を実現する次世代回路シミュレータとして開発されたツールで、Berkeley独自の「Precision Circuit Analysis」技術によって、フルSPICE精度のシミュレーションを従来SPICEの5倍?10倍の速度で実行可能。同じくキャパシティについても5倍?10倍を実現している。既に、無線および有線トランシーバ、高速I/O、パワーレギュレータ、LCD-TVソース ドライバ、メモリ インターフェイス、PLL、DLL、シグマデルタADCを含む幅広い回路で実証済みで、リリース間もない製品ながら東芝や松下電器も採用。ワールドワイドでも幅広い採用実績を誇っている。
※Berkeley社製品に関する詳細は、バークレー・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.berkeley-da.com
※富士通株式会社
http://jp.fujitsu.com/microelectronics/
2007.10.14
2007年10月11日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、論理シミュレータ「Riviera-PRO」の新バージョンのリリースを発表した。
プレスリリース：http://www.aldec.co.jp/news/news_10_11_2007.htm
「Riviera-PRO」は、主にASICユーザーを対象とした論理シミュレーターで、Verilog、VHDL、SystemC、SystemVerilogとマルチ言語対応でアサーション（SVA、PSL、OVL）もサポート。STARCのRTLスタイルガイドに準拠したLint機能「ALINT」もオプションで用意している。
Aldecによると、新バージョンの「Riviera-PRO 2007.10」では、新たにSystemVerilog の検証ファンクションで使用されるクラスおよびストリングタイプがサポートされたほか、シミュレーション パフォーマンスの向上が図られており、VHDL RTLシミュレーションで30%、Verilog RTLシミュレーションでは、大規模デザインで最大60%の速度向上を実現しているという。
※「Riviera-PRO 2007.10」に関する詳細は、アルデック・ジャパン株式会社にお問い合わせ下さい。
http://www.aldec.co.jp
2007.10.12
2007年10月11日、アルテラとメンター・グラフィックスは、アルテラが開発したメンターの動作合成ツール「Catapult C Synthesis」向けの専用ライブラリに関する発表を行った。
プレスリリース：
http://www.mentor.com/company/news/alteracatapultcsynthesisacceleratedlibrarieshighperformancedspfpga.cfm（英文）
発表によるとアルテラが用意した「Catapult C Synthesis」向けのライブラリは、DSPアルゴリズムのFPGAへの実装をより効率的に行うと同時に、そのパフォーマンスを改善するためのもので、このライブラリを用いて「Catapult C Synthesis」で動作合成を行う事によって、ASICのようなデザインの最適化とターゲットFPGAのDSPマクロを意識したスケジューリングを実現。その合成結果は、他の合成ツールの合成結果よりも50?80％高いパフォーマンス（速さ）を示すという。
「Catapult C Synthesis」は信号処理系の合成に強く、これまでのユーザー事例を見てもDSP向けに利用されているケースも多い。アルテラとしては、「Catapult C Synthesis」向けにライブラリを提供する事で、高性能DSPアプリケーションでのアルテラ製FPGAの採用を促進させるという狙いがある。
※「Catapult C Synthesis」向けのライブラリに関する詳細は、日本アルテラ株式会社にお問い合わせ下さい。
http://www.altera.co.jp
※「Catapult C Synthesis」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2007.10.11
2007年10月8日、WindowsベースのPCBおよびFPGA設計環境を手掛ける、豪アルティウム リミテッド社は、FPGA/PCB統合設計環境「Altium Designer」に装備されているデータインポート機能のアップデートを発表した。
Altiumによると、アップデートされたトランスレーターは、メンター・グラフィックスのPCBデザイン・ブラウザ「DxDesigner」の設計データを「Altium Designer」に取り込むためのもので、中間フォーマットを用いる事無く回路図やライブラリ・ファイルをインポートする事が可能。ユーザーのシステム上に「DxDesigner」がインストールされていない状態でも、設計データさえ有れば「Altium Designer」にインポートできる。
Altiumは今回アップデートした「DxDesigner」のトランスレーターの他に、メンター・グラフィックスの「PADS」、ケイデンスの「OrCAD」、自社の「PCAD」からのトランスレーターを用意しており、様々な環境から移行できるWindowsベースの統合設計環境として「Altium Designer」をアピールしている。
※「Altium Designer」に関する詳細は、アルティウム・ジャパン株式会社にお問い合わせ下さい。
http://www.altium.co.jp/
2007.10.10
2007年10月8日、高速、低消費電力SoCをターゲットにEDAツール、IP、設計サービスを手掛ける米Micro Magic社は、世界初となる商用の3次元レイアウトエディタ「MAX-3D」を発表した。
プレスリリース：http://www.micromagic.com/news/MAX-3D_release.html（英文）
Micro Magicによると「MAX-3D」は、異なるプロセスウェハーを積層する3Dスタックチップ向けのレイアウトエディタで、「Through-Si Via Wafer Stacking」として知られるSi貫通ビア接続によるチップの積層技術を実現するもの。この技術を用いる事で、例えば32nmのプロセッサと65nmのメモリ、180nmのアナログデバイスを一つの3Dチップ上で結合するといった事が可能となり、パフォーマンスの高い低消費電力チップを実現できる。
「MAX-3D」には、コネクティビティのトラッキング機能やDRC機能など、同社の既存製品「MAX layout editor」で実現されている機能も含まれており、使用にあたっては半導体ベンダから提供されるPDK（プロセス・デザイン・キット）を利用する事が可能。プログラマブルかつカスタマイズ可能な作りとなっているため、容易に他のEDAツールと統合できるという。
Micro Magicは、1995年にSUN Microsystemsのエンジニアがスピンアウトして設立したエンジニアリング会社で、設立5年後の2000年に米Juniper Networks社に$260 millionで買収され、その後、2004年に創業者メンバーが再びMicro Magicを立ち上げたという経緯を持つ。現在はEDAツール開発の他にIP開発、設計サービスも手掛けており、EDAツールとしては今回発表した「MAX-3D」の他に、レイアウトエディタ、レイアウトビューワ、レイアウト用GUI環境、カスタムメモリ設計向けセル・コンパイラ、ASIC設計向けデータパス・コンパイラなども提供している。
※Micro Magic社
http://www.micromagic.com
2007.10.09
2007年10月4日、シノプシスとOKIネットワークLSIは、OKIネットワークLSIが同社の第三者検証サービスでSystemVerilogとシノプシスDiscoveryベリフィケーション・プラットフォームを採用。最初の一年で15件の検証プロジェクトを短期間で完了させたことを発表した。
プレスリリース：http://www.okinetlsi.com/topics/2007/nr_1009.html（OKIネット）
発表によるとOKIネットワークLSIは、会社設立当初から提供している機能検証のアウトソーシングサービスの生産性を向上させるためにシノプシスのSystemVerilogソリューションを採用。具体的には、論理シミュレーター「VCS」、検証IP「VCS Verification Library」に加え、シノプシスの提唱するSystemVerilogベースの検証メソドロジ「VMM」を活用する事で検証の効率化を図り、数百万ゲート規模のSoCやFPGA開発プロジェクトなど1年間で計15件の顧客プロジェクトを完了させることに成功した。
※VMM：Verification Methodology Manual for SystemVerilog
発表に寄せられたOKIネットワークLSIデザイン本部長、小堀隆裕氏のコメントによると、採用当初から同社のVMMベースSystemVerilog検証サービスに対する顧客の期待は非常に強く、今では全ての新規の顧客が機能検証にSystemVerilogならびにVMMを採用しているとの事。その要因として小堀氏は、VMMベースのSystemVerilogメソドロジの優れた検証生産性と、初めての企業でも効果を出せる分かり易さを挙げている。
そもそもVMMとは、2005年9月に米国で発売されたARMとシノプシスの検証エンジニアによる検証メソドロジの指南書で、エンジニアのスキルに左右される検証プロセスを分かり易く体系化する事その効率化と品質向上を目指すもの。言うまでも無くそのメソドロジはSystemVerilogという言語によって実現されており、VMMではSystemVerilogの機能を活用した、カバレッジドリブン検証、制約条件付きランダム検証、アサーションベース検証、といった代表的な検証テクニックの他に再利用可能な検証コンポーネントの作成方法なども解説されている。
SystemVerilogベースの検証メソドロジとしては、先日発表されたケイデンスとメンターが協力した「OVM：Open Verification Methodology」が話題となっているが、実績面では2005年から展開されているVMMベースの検証手法の方が当然ながら普及度は高く、既に日本語版に続いて中国版のVMMも出版されている。
ちなみに来週開催予定のシノプシスのイベント「SYNOPSYS USERS MEETING 2007」では、数あるセッションの中でもVMM関連のユーザーセッションが真っ先に「満席」になっており、国内設計者の注目が依然高いことが窺い知れる。
※VMM日本語紹介ページ：
http://www.synopsys.co.jp/vmm-sv_japan/
※株式会社沖ネットワークエルエスアイ
http://www.okinetlsi.com/
※日本シノプシス株式会社
http://www.synopsys.co.jp/
2007.10.05
2007年10月1日、仮想検証向けのESLソリューションを手掛ける米Carbon Design Systems社は、新製品「Carbon Model Studio」を発表した。
プレスリリース：http://www.carbondesignsystems.com/downloads/press/2007/pr-10-1-07.pdf（英文）
今回発表された「Carbon Model Studio」は、Carbonの既存製品「VSP」及び「SOC-VSP」の2製品を統合した新製品で、仮想環境向けにRTLから高速シミュレーションが可能なサイクル精度のハードウェアモデルを自動生成。仮想検証用のモデルをハンドコーディングする手間を省くだけでなく、内蔵される様々な技術によって用途に応じてハードモデルの高速化を追求できる。
新しい「Carbon Model Studio」では、繰り返しの検証を省略する「Replay」機能や必要な時だけカーボンモデルを実行する「On-Demand」機能など、カーボン独自の高速化機能はそのまま引き継がれ、ソースコードのブラウジング、エラーナビゲーション、プロジェクト管理などを行うGUIも用意される。また、Webサイト上の情報によると、既存製品で実現されていたARM「SoC Designer」、CoWare「Platform Architect」、OSCI SystemCとのインテグレーションに加え、新たにMIPSの「MIPSsim」、Synopsysの「Virtio」とも連動可能となっている。
尚、Carbonは、先頃日本で開催された検証ソリューションのイベント「Verify2007」にて、モデルの使用状況に応じてサイクル精度を落とし更なる高速化を図るというソフトウェア開発者向けの次世代最適化手法を紹介。その場で2008年Q1リリース予定とされていた同機能も今回発表された「Carbon Model Studio」に実装されると思われる。
Carbonのソリューションは、元々はRTLシミュレーションの高速化から始まったものであったが、ESL手法の普及に伴い仮想検証を補完するソリューションとして注目が高まり、競合であった英Tenison社が英ARC社に買収された現在、業界唯一の汎用ソリューションとしてESLユーザーに利用されている。
※「Carbon Model Studio」の製品リリースは2007年10月後半の予定。
※「Carbon Model Studio」に関する詳細は、カーボン・デザイン・システムズ・ジャパン株式会社にお問い合わせ下さい。
http://www.carbondesignsystems.co.jp
2007.10.05
2007年10月3日、フォーマル検証ツールを手掛ける、米Jasper Design Automation社は、主力製品「JasperGold」のバージョンアップを発表した。
プレスリリース：http://www.jasper-da.com/press_releases/100307b.htm（英文）
Jasperによると、今回リリースされた「JasperGold バージョン4.5」では、ライブネス・プロパティ（Liveness Property）のサポートや複数のクロックを含むプロパティのサポートなど、旧来バージョンよりもプロパティのモデリング能力が拡張されたほか、検証エンジンも高速化が図られ、フォーマル検証ツールとしての機能性を更に強化。また、ユーザビリティの面では、フォーマル解析を容易に行なうために、初期化の速度向上やプロパティの自動グルーピング機能が実現されているという。
フォーマル検証ツール「JasperGold」は、Jasperの提供する最上位製品で「Proof Accelerators」、「Lossless Abstractions」、「Formal Scoreboard」、3種類の独自機能によって、より少ない労力で高い効果を発揮するフォーマル検証を行うことが可能。データ転送ブロックやFIFO、メモリーのようなモデル化しにくいデザインについても、フォーマル検証を実現するソリューションを用意している。
また、「JasperGold」は、フォーマル検証の有効性を判断する解析機能やデバッグ機能、カバレッジ機能などに加え、検証プランを作成するためのユーティリティも提供しており、検証メソドロジとしてフォーマル検証技術を包括的にカバーしている。
尚、「JasperGold バージョン4.5」は既に出荷中。日本国内での製品販売については、代理店のCyberTec株式会社にお問い合わせ下さい。
※http://www.cyber-tec.co.jp/
※Jasper Design Automation社
http://www.jasper-da.com
2007.10.05
2007年10月1日、アルゴリズム開発環境「MATLAB」を手掛ける米MathWorks社は、MATLAB言語のサブセット「Embedded MATLAB」を発表した。
プレスリリース：http://www.mathworks.com/company/pressroom/articles/article15566.html（英文）
発表によると「Embedded MATLAB」は、MATLABから直接Cモデルを生成するために用意されたサブセットで、MATLABの機能・演算を270以上、オプション機能Fixed-Point Toolboxの機能を90以上カバー。この「Embedded MATLAB」を利用することでSimulinkのEmbedded MATLAB Functionブロックを介さずに、Mファイルから直接Cコードを出力することができるようになり、これまで出力されるMファイルを基に行われていた「Cによるアルゴリズムの書き直し」が不要となる。
MATLABはアルゴリズム開発環境として広く利用されながらも、その実装にあたっては「Cによるアルゴリズムの書き直し」という不要な工数が必要で、それがバグ混入の原因の一つとなっていた。
※2007年10月9日、記事内容に一部誤った表現があり修正致しました。（EDAエクスプレス）
※MathWorks社のMATLAB製品に関する詳細は、サイバネットシステム株式会社にお問い合わせ下さい。
http://www.cybernet.co.jp/matlab/
※MathWorks社
http://www.mathworks.com
2007.10.04
2007年10月2日、マイクロプロセッサ最大手の英ARM社とハードウェアベースの検証環境を手掛ける米EVE社は、両社のツールを組み合わせたエミュレーション環境の実現を目指す「Co-Emulation Partnership」を発表した。
プレスリリース：http://www.eve-team.com/company/news/070902.php（英文）
発表によると両社は、ARMの提供するESL環境「RealView SoC Designer」とEVEの提供するハードウェアベース・エミュレーション環境「Zebu」を統合した環境を構築する事で、設計早期段階でのアーキテクチャ探求とプロトタイピングを実現。「RealView SoC Designer」は、これまでRTLとの協調シミュレーション用に市販HDLシミュレータとのインタフェースを用意していたが、新たに「Zebu」と繋がる事でより高速に既存のRTLモデルを再利用できるようになるほか、「RealView SoC Designer」で作成したモデルを「Zebu」でエミュレーションするというパスも生まれる。
※「RealView SoC Designer」に関する詳細は、アーム株式会社にお問い合わせ下さい。
http://www.jp.arm.com
※「Zebu」に関する詳細は、日本イブ株式会社にお問い合わせ下さい。
http://www.eve-japan.co.jp
2007.10.03
2007年10月2日、メンター・グラフィックスは、65/45nm設計向けの新たなテストパターン圧縮技術「Xpress」を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/071002.html
発表された「Xpress」技術は、65/45nmプロセスで製造される先端チップのテストニーズに応えるために開発された特許技術で、ATPGツール「TestKompress」に内蔵され100倍以上のデータ圧縮を実現。製造テスト時に発生することのある未知の「Xステート」を効率的に処理することでテストパターンをより小さく、高度に圧縮することができる。
メンターは発表の中で「2008年までに200倍のテストデータ・ボリューム圧縮が必要となる」という「ITRS」の予測示し、製造テストにおけるテストパターンの圧縮技術の重要性を強調。業界でいち早くテスト圧縮ツールを開発した同分野のパイオニアとして、圧縮技術をさらに進化させていく予定としている。
※ITRS：International Technology Roadmap for Semiconductors
尚、新技術「Xpress」を内蔵した「TestKompress Xpress」は、現在ベータ評価版が提供されており、2007年11月に正式リリースされる予定。
※「TestKompress Xpress」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2007.10.03
2007年10月2日、シノプシスは、回路シミュレータの波形解析およびデバッグツールを手掛ける米Sandwork Design社の買収を発表した。※買収金額は未発表
プレスリリース：http://synopsys.mediaroom.com/index.php?s=43&item=500（英文）
Sandworkは、SPICEネットリストのデバッグツール「SPICE Explorer」を中心にSPICEの波形ビューワ「Waveview Analyzer」など、アナログ/ミックスドシグナルデザイン向けの検証・解析ソリューションを提供するEDAベンダで設立は2001年、ワールドワイドで150社を超える顧客を持ち、製品の出荷数は2600シート（2007年7月時点）と実績多数。今年3月には波形フォームと連動してネットリストの静的解析を行う新製品「Spice Check」をリリースしていた。
Sandworkの各製品は、市販の回路シミュレーターを一通りサポートしているため、当然ながらシノプシスのAMSシミュレータ「HSPICE」、「HSIM」、「Nanosim」と連動させる事が可能。シノプシスは自社のAMSソリューションにSandworkの製品を取り込む事で、検証、解析、デバッグとアナログデザインを包括的にカバーする強力なソリューションを確立することができる。
尚、Sandwork社製品は既にシノプシスから入手可能。日本国内ではこれまで株式会社キー・ブリッジが代理店として販売していた。
※Sandwork社製品に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※Sandwork Desgin社
http://www.sandwork.com
※株式会社キー・ブリッジ
http://www.keybridge.co.jp
2007.10.02
2007年10月1日、メンター・グラフィックスは、ファブレス半導体ベンダの大手、台湾MediaTek社が、同社の次世代設計プロジェクト向け検証フローの主幹機能検証手法として、「0-Inフォーマル･ベリフィケーション技術」を採用したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/071001.html
メンターの発表によるとMediaTekは、複雑なマルチメディア設計におけるインタフェースの適合性と制御ロジック機能の詳細検証に「0-Inフォーマル･ベリフィケーション技術」を適用。RTLレベルの機能検証工程においてエラーを特定し、検証のホットスポットに的を絞ったアサーションを解析することでバグを排除しているという。
メンターの「0-In」製品ファミリは、フォーマル検証環境「0-In Formal Verification」、アサーションベース検証環境「0-In Assertion Synthesis」、CDC検証環境「0-In Clock-Domain Crossing」、検証IP「0-In CheckerWare」の大きく4製品で構成されており、既存のシミュレーション手法を補完する検証ソリューションとして採用が進んでいる。
先日開催されたEDA Tech Forum 2007では、「0-In」のサクセスストーリーとして、「0-In Clock-Domain Crossing」を用いたIPの第三者検証の事例を株式会社富士通研究所の岩下氏（ITコア研究所 CAD研究部）が紹介。通信I/F系IP、2品種のCDC検証を「0-In CDC-FX」を用いて行ったところ、シミュレーションにメタスタビリティの影響を挿入するメタスタビリティ検証によって、本質的なCDCエラーのみを効果的に検出する事が出来たという。（推測としての考察）
※「0-In」製品ファミリに関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※EDA Tech Forum 2007公式サイト
http://www.edatechforum.jp/
※株式会社富士通研究所
http://jp.fujitsu.com/labs/
2007.10.02
2007年10月1日、アルテラは、自社FPGAの専用設計環境「Quartus II」のバージョン7.2を発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-qii72.html
アルテラによると、今回の「Quartus II」のバージョンアップでは、ツールのコンパイル時間の短縮が実現されており、マルチプロセッサ・コンピュータを利用するユーザーは、シングルプロセッサ・コンピュータよりも平均20％コンパイル時間を短縮可能。また、配置配線アルゴリズムも拡張されており、「Stratix III」のユーザは競合製品に比べて2スピード・グレード分優れた性能を実現できるとしている。
発表に掲載されたユーザーのコメントによると、競合ツールを使用して4週間から6週間要していた、DMAとメモリ・インタフェースを備えるPCI Master / Targetシステムの開発と検証をアルテラの「Quartus II」を使用することで、一日で完了させることができたという。
尚、「Quartus II」の最新バージョンは既に無償版の配布が開始されており、アルテラのWebサイトからダウンロード可能。年間サブスクリプション費用は、ノード・ロックPCライセンスで米国内販売価格2000ドルとなっている。
※「Quartus II」バージョン7.2に関する詳細は、日本アルテラ株式会社までお問い合わせ下さい。
http://www.altera.co.jp
2007.10.02
2007年10月1日、統計的タイミング解析ツールを手掛ける米Extreme DA社は、STARCが開発中の設計フロー「STARCAD-CEL V1.5」に同社のSSTA「Gold Time」が採用された事を発表した。
※STARC：株式会社半導体理工学研究センター
STARCの「STARCAD-CEL V1.5」は、65nmデザインに向けた超低消費電力対応設計メソドロジという位置付けで開発が進められていたもので、クロックゲーティングやパワーゲーティング、トランジスタL最適化などの低消費電力化技術と合わせて、統計的タイミング解析手法の実用化が開発計画に織り込まれていた。
STARCは、既にリリースしている「STARCAD-CEL V1.0」にてSSTA技術を導入し、セルだけで悲観的な設計マージンを8.37％削減することにしており、次期V1.5ではセル・配線を含めて10％のマージン削減を目指していたが、Extreme DAのSSTA「Gold Time」の導入によってこの目標は達成されると予想されている。
尚、STARCは、「STARCAD-CEL V1.5」におけるSSTAの実用化に向けて、今年5月にExtreme DA社との共同開発を発表。7月に開催されたSTARCフォーラムでは、10月5日のリリースに向けて「STARCAD-CEL V1.5」の開発を進行中と発表していた。
Extreme DAの「GoldTime」は、スタティックタイミング解析（STA）、シグナルインテグリティ解析（SI）、統計的タイミング解析（SSTA）を統合したツールで、既存のタイミング・サインオフツールの置き換えを狙うもの。65/45nmといったばらつき考慮が必須なデザインに限らず、90nmデザインのタイミング・クロージャとしても活用する事ができる。また、いち早くマルチスレッド技術を取り込み、従来のSTAを遥かに凌ぐ高速処理を実現。メモリ消費量を抑え大規模デザインでもフルチップ解析を可能としている。
※「GoldTime」に関する詳細は、Extreme DA社にお問い合わせ下さい。
http://extreme-da.com/index.sjis.html
※株式会社半導体理工学研究センター（STARC）
http://www.starc.jp
2007.10.01
2007年9月27日、アナログ/ミックスド・シグナル、RFIC開発向けのEDAツールを手掛ける、米Simucad Design Automation社は、バイポーラ接合トランジスタ・モデルであるVBICモデルの改良版のリリースを発表した。
プレスリリース：http://www.silvaco.co.jp/news/press/2007_0927.html
VBICモデルは、アナログ、RF/無線、パワー・エレクトロニクスなど広範な用途をカバーする唯一のバイポーラ・トランジスタ・モデルで、1995年にトランジスタモデルの標準化団体「CMC（Compact Model Council）」が標準化、1999年に現行のバージョン1.2がリリースされたが、近年、バイポーラ・プロセスの複雑化、設計要求の高度化にともないモデルの機能拡張が求められていた。
Simucadが今回リリースした「VBICバージョン1.3」は、最先端のバイポーラ・テクノロジや回路設計に求められる、モデリングおよびインプリメンテーションの重要な機能拡張がすべて含まれており、商用のVBICモデルとしては業界初。このモデルを利用すれば、動作バイアス範囲や動作温度範囲の広い回路を設計する際のシミュレーション精度を飛躍的に向上させる事が可能だという。
※「VBICバージョン1.3」に関する詳細は、株式会社シルバコ・ジャパンにお問い合わせ下さい。
http://www.silvaco.co.jp
※Simucad Design Automation
http://www.simucad.com
2007.09.28
2007年9月25日、EDA ConsortiumとIEEE Council on EDA は、両団体がスポンサーとなっている「Kaufman Award」の今年の受賞者を発表した。
プレスリリース：http://www.edac.org/downloads/pressreleases/07-10-25_CEDA_Dr. Brayton News Release_FINAL.pdf（英文）
「Kaufman Award」は、EDA業界に対する貢献を称える権威ある賞で、1992年に他界した元Quickturn Systems社のCEO Phil Kaufman氏の功績を称え1994年に設立されたもの。14回目となる今年の「Kaufman Award」は、Robert K.Brayton氏に授与される事となった。
Robert K.Brayton氏は、UCバークレーEECS（Electrical Engineering and Computer Sciences）の教授でCadence Research Laboratoriesに所属。論理合成で利用される基本的なアルゴリズムを開発した事で知られている人物で、その後、論理合成と配置配線を組み合わせたSilicon Compilerの研究開発にも関わり、現在はフォーマル検証技術に関する研究に取り組んでいる。
Robert K.Brayton氏は、著書10冊、発表論文450以上とその数もさることながら、IEEE関連を初め、様々な技術功労賞を受賞しており、業界の巨人として称えられている。
※Robert K.Brayton氏関連情報
http://www.eecs.berkeley.edu/~brayton/
※University of California&knm Berkeley EECS
http://www.eecs.berkeley.edu/
※EDA Consortium
http://www.edac.org
2007.09.27
2007年9月26日、ケイデンスは、ルネサステクノロジが、45nm以降の次世代設計フローの一部として、ケイデンスのSSTAテクノロジを採用したことを発表した。※SSTA：statistical static timing analysis
プレスリリース：http://www.cadence.co.jp/news/H19-9-26.html
ルネサスが採用したケイデンスのSSTAは、「Encounter Timing System」 及び「SoC Encounter」の一部として提供される機能で、１回の実行でプロセス・パラメータのばらつきを高精度に把握。プロセスのばらつきが遅延やリーク電流に与える影響も正確に解析することができる。
発表によるとルネサスは、9か月にわたってあらゆる市販SSTAソリューションを評価。設定した包括的な評価基準において、最も高得点を獲得したケイデンスのEncounter SSTAテクノロジを採用した。
SSTAツールは、まだデファクトツールが存在しない「これから」のツールで大手以外にも複数のEDAベンチャーがソリューションを提供中。各製品それぞれ特徴を持っているが、ケイデンスのSSTAテクノロジは、インプリメンテーションフローとの連携性や精度の高い包括的な解析機能をアピールポイントとしている。ちなみにここ最近、マルチスレッド化によって処理速度とキャパシティの向上を目指すSSTAツールが幾つか出てきているが、ケイデンスのSSTAは未だマルチスレッドには対応していない。
※「Encounter Timing System」 及び「SoC Encounter」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2007.09.26
2007年9月24日、ESLツール大手のコーウェアは、同社のSystemCモデルライブラリに新たにIBM PowerPC 440プロセッサ・サポート・パッケージとIBM CoreConnectバス・ライブラリが追加されたことを発表した。
プレスリリース：http://www.coware.co.jp/news/2007/2007.09.24.html
コーウェアは、自社のESL環境で用いる仮想検証用のハードウェアモデルとして、各種プロセッサ・モデルやバスなどのペリフェラル・モデルをライブラリとして用意しており、「PSP（プロセッサ・サポート・パッケージ）」と呼ばれるプロセッサ・モデルのラインナップは業界トップの品揃え。ARM7/9/11/MPCoreの他にCEVA、TI、東芝MeP等のPSPを提供している。
設計者は、これら予め用意されたSystemCのハードウェアモデルを利用する事で仮想プラットフォームを比較的容易に構築することができ、各種プロセッサをベースとしたシステムのハードウェア検証、アーキテクチャ探求、ソフトウェア開発をバーチャルな環境上で実行することで開発工数の削減を実現することができる。
今回、新たにIBM PowerPCプロセッサのライブラリが追加された事によって、コーウェアユーザーは、IBM PowerPC 400やCoreConnectをベースとした仮想プラットフォームの構築が可能となり、システムの仮想検証によってアプリケーションの開発期間を大幅に短縮できるようになる。
尚、IBM PowerPC 440とIBM CoreConnectモデルは共に近日中にリリースされる予定で、PLBやDCRバスに対応したSystemCモデルで構成されているIBM CoreConnectバス・ライブラリには、特定のPLB、DCR向けペリフェラルのサンプルも含まれているという。
※IBM PowerPC 440およびIBM CoreConnectモデルに関する詳細は、コーウェア株式会社までお問い合わせ下さい。
http://www.coware.co.jp
2007.09.26
2007年9月25日、シノプシスは、寄生容量抽出ツール「Star-RCXT」のサインオフツールとしての実績を公開した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070924.html
シノプシスによると寄生容量抽出ツール「Star-RCXT」は、既に50以上の大手半導体企業が採用し、65nmのSoC/ASIC/メモリ/デジタル・カスタムIC/ミックスドシグナル・カスタムICなどのデザインで実シリコン精度のサインオフ抽出ツールとして利用。そのテープアウト実績は65nm量産チップで125を超えているという。
シノプシスは、シリコン上のバラツキをモデリングするツールとして「Star-RCXT」の65nm設計での豊富な実績を公開する事で、DFM分野における自社ソリューションの存在感をアピールする狙い。「Star-RCXT」を65nmデザインのサインオフツールとして採用している企業として、具体的に以下の企業名を挙げている。
AMD、Altera、Analog Devices、ARM、Avago TechnologiesBroadcom、Chartered Semiconductor Manufacturing、the Common Platform Technology Alliance、富士通株式会社、HiSilicon Technologies、Hynix Semiconductor、IBM、Icera Semiconductor、Juniper Networks、LG Electronics、Marvell Technology Group、NECエレクトロニクス株式会社、NVIDIA、P. A. Semi、RealTek Semiconductor、株式会社ルネサス テクノロジ、Samsung Electronics、Solarflare Communications、株式会東芝、TSMC、UMC、Virage Logic、他。
※「Star-RCXT」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2007.09.25
2007年9月25日、メンター・グラフィックスは、FPGA向け論理合成ツールの新製品「Precision RTL Plus」を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/070925.html
「Precision RTL Plus」は、その名の通り、既存のFPGA向け論理合成ツール「Precision RTL」の上位製品で、FPGA設計の生産性を大きく改善する下記3種類の新機能を備えている。
１．マルチベンダ対応の「Physically-Aware合成」
高度な遅延予測に基づき、配置配線を考慮した合成の最適化を実行。FPGAベンダの配置配線ツールに最適化されたネットリストを提供する。同機能は平均10％の性能改善を実現するもので、競合ツールを上回る19種類のFPGAデバイス・ファミリに対応している。
２．業界初の完全に自動化された「インクリメンタル合成」
結果品質を損なわずにデザインの変更箇所のみを自動的に再合成する「インクリメンタル合成」によって、最大60%の処理時間の改善を達成。XilinxのSmartGuideと組み合わせる事でデザイン変更を配置配線まで一括して反映する業界初の完全自動インクリメンタル設計フローを実現できる。
また、AlteraおよびXilinxの標準的なパーティション・ベースの合成アプローチもサポートしており、設計変更で影響を受けるパーティションだけを再コンパイルし合成することも可能。それにより、処理時間を最大6倍短縮可能で、従来丸一日かかっていたイタレーションがわずかな時間で完了できる。
３．業界初の「リソース管理機能」
グラフィカル表示の直感的なGUIでFPGAブロックのマッピングの分析や性能・面積目標に対する最適化のトレードオフなどを簡単に行うことが可能。利用可能なアーキテクチャ・ブロックの確認やマッピングの変更を容易に処理できる。
メンターによると、社内及び顧客で実施した「Precision RTL Plus」のベンチマークでは、5パーセントから40パーセントの範囲でデザインの性能改善に成功。Alteraで行ったベンチマークでも、70件以上のデザインに対して通常の論理合成を上回る合成結果を確認できたという。
※「Precision RTL Plus」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2007.09.25
2007年9月24日、ケイデンスは、NECエレクトロニクス アメリカが、ケイデンスの「Encounter」プラットフォームを用いてマルチコアプロセッサ「ARM11 MPCore」の設計を成功した事を発表した。
プレスリリース：http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=092407_nec（英文）
発表によるとNECエレ アメリカは、90nmプロセスで実装する「ARM11 MPCore」を用いたデュアルコアデザインをケイデンスの「Encounter」プラットフォームを用いてインプリメント。既存のインプリメント環境では達成できなかった、動作周波数700Mhz以上という目標をクリアしテープアウトに成功した。
論理合成ツール「RTL Compiler」と配置配線ツール「SoC Encounter GXL」をベースとしたケイデンスの「Encounter」プラットフォームは、デザインのパフォーマンスを最適化するだけでなく、低消費電力化にも大きな効果を発揮。今回の設計プロジェクトでも「ARM11 MPCore」の消費電力の削減に成功しており、多数のASICプロジェクトでARM11プロセッサを用いるNECエレ アメリカでは、今後、新たなインプリメントメソドロジとして、ケイデンスの「Encounter」ベースの設計手法を社内で標準化していくという。
※「Encounter」プラットフォームに関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※NECエレクトロニクス株式会社
http://www.necel.com
2007.09.22
2007年9月7日、メンター・グラフィックスは、品川の東京コンファレンスセンターにて世界各地、計18都市で開催されている恒例の「EDA Tech Forum 2007（東京）」を開催。設計者を中心に1000人近い参加者を集めた。
EDA Tech Forum関連ページ：http://www.edatechforum.jp/
今年の「EDA Tech Forum」で割と大きな比重を占めていたのは、各種「機能検証」関連のセッションで、メンター主力の「Calibre」関連に次ぐ計5種類のセッションが行われた。その中の一つ、「Verification Strategy」と題されたセッションでは、アサーションベース検証のパイオニアで、OVL（Open Verification Library）の開発者でもあるメンター所属の検証の専門家Harry D. Foster氏が「検証のマネジメント」について語った。
Foster氏はまず初めに、ムーアの法則に対して検証が大きなボトルネックになっている事、すなわち設計規模が拡大する一方で未だに90年代の検証手法が主流となっている事を指摘し、検証効率・検証手法を向上させるためには、「組織として検証チームの能力をどう高めていくか？」をしっかりと考える必要があると主張。チームの能力に合わせて段階的にスキル、トレーニング、インフラを考えねばならないとした上で、その具体的な指標として「Verification Capability Maturity Model」を示した。（※画像参照）
「Verification Capability Maturity Model」は、ソフトウェア開発におけるプロセス改善のための指標として有名な「CMM（capability maturity model）」をベースに考案された検証能力を客観的に表すモデルで、検証能力を5つのレベルに分け各レベルで持つべきプロセス/検証能力を以下のように規定している。
レベル１：
論理シミュレーターを用いたダイレクトテストがベースのレベル。アドホック的にシミュレーションでアサーションを併用。
レベル２：
テストプランを作成/レビューし、ダイレクトテストに加えてランダムテストも実行。更に、リントチェックやアサーションベースのシミュレーションも行い、レベル１よりも検証の予測性が改善されている。
レベル３：
検証プロセスをしっかりと定義した上で、制約付ランダム検証やカバレッジドリブン検証を実行。更にクロックドメインチェックやアサーションベースのフォーマル検証も活用し機能カバレッジをおさえている。レベル２よりもスケジュールと検証品質が改善されている。
レベル４：
一通りの検証プロセスを全て踏襲し、OVMなどトランザクションレベルのテストベンチや先進的なフォーマル検証、各種検証IPなども活用。検証のトレーサビリティが確保されており、レベル３よりも更に検証クオリティが高い。
レベル５：
各検証プロセスの最適化に注力しているレベルで、継続的に検証プロセスのチェック/リファインが行われ、レベル４以上に検証スケジュールの改善が図られている。
Foster氏は講演の中で、「例えば、PCI-Expressのフォーマル検証はレベル４でないと実現できない。レベル１?２のユーザーがそれを望んでも私は決して薦めない。」と語り、自らの検証スキルを認識し段階的にスキルアップを目指す事の重要性を強調。フォーマル検証の権威でもある同氏は、フォーマル検証の導入はレベル３からで「その前のプロセスをしっかりと抑えなければ新たな手法は活かされない」と釘を差した。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2007.09.21
2007年9月18日、トランジスタレベルの統計的解析ソリューションを手掛けるカナダのSolido Design Automation社は、同社初のEDA製品「SolidoSTAT」を発表した。
プレスリリース：http://www.solidodesign.com/09_17_2007.php（英文）
「SolidoSTAT」は、アナログ/ミックスドシグナル、カスタムICおよびメモリICをターゲットとした、トランジスタレベルの統計的プロセスばらつき解析ツールセットで、以下、5つのツールによって構成されている。
■SolidoSTAT Sampler
並列処理および高効率サンプリングアルゴリズムにより、モンテカルロ解析を高速化。グラフィカル出力とデータ解析により、設計に関する諸問題に答える。
■SolidoSTAT Characterizer
特許申請中のアルゴリズムを使い、設計における歩留まりおよび性能損失の原因を個々に特定化。問題を何千ものパラメータからほんの一握りの重要なパラメータに集約する。
この多変量解析法は、高感度デバイスをフラグ付けし、設計を向上するために変更可能なトランジスタ、レジスタ、及びコンデンサ構成に焦点を当てる。
■SolidoSTAT Circuit Enhancer
回路のロバスト性を向上するためのサイジングの代替案を示唆。設計者は、提示される代替ソリューションを比較検討し、回路を最適化することができる。
■SolidoSTAT Tradeoff Analyzer
シミュレーション過程を必要とすることなく、Sampler結果を調査し、歩留まりを向上する仕様間のトレードオフを特定。
■SolidoSTAT Visualizer
全ての解析からの生データを、ダイナミックな視覚的表現に変換。回路状態をビジュアル表示する。
Solidoは、今回発表したツールセット「SolidoSTAT」の事を新しいクラスのEDAツールとして「STATツール」と表現しており、「SPICEツール」が、トランジスタレベル設計を新しい世代への移行を促進したように、「STATツール」は今後のナノメータベースの設計に必要となると主張。「SolidoSTAT」を用いる事によって、設計者は、プロセスのばらつきが設計に与える影響を認識することが可能となり、更にばらつきを解析するだけでなく、設計を繰り返すことなくロバスト性を強化する事もできるとしている。
尚、Solidoの統計的解析技術は、先頃ケイデンスのアナログ設計環境「Virtuoso」および「Virtuoso Spectre」へのインテグレーションが発表されており、その後約650万ドルの追加資金調達も完了。今回正式リリースされた業界「新種」の製品がどの程度市場に浸透するか注目される。
※Solido社の製品に関する詳細は、日本代理店アイシス・コーポレーションにお問い合わせ下さい。
http://www.aisys.co.jp
※Solido Design Automation
http://www.solidodesign.com
2007.09.21
2007年9月20日、メモリIPをはじめ各種標準インタフェースの設計および検証ソリューションを提供する、米デナリ・ソフトウェアと半導体技術商社の東京エレクトロンデバイスは、DFIに準拠したVirtex-5上で動作する「DDR2 SDRAM PHYデザイン」を共同開発し、販売を開始することを発表した。※DFI：DDR PHY Interface
プレスリリース：http://www.teldevice.co.jp/news_release/2007/press_070920.html（TED）
DFIは、デナリが中心となり半導体関連業界各社の協力によって策定した、DDRメモリコントローラとPHYの標準インタフェースで、今回両社が開発した「DDR2 SDRAM PHYデザイン」を用いる事で高速DDR2インタフェースを用いたLSIの開発工数を大幅に削減可能。具体的には、DDR2コントローラを含んだASICデザインのプロトタイピングやFPGAデザインのASIC化などが非常に容易となる。
デナリと東京エレクトロンデバイスの両社は、今回共同開発した「DDR2 SDRAM PHYデザイン」の他に従来製品としてメモリコントローラ設計IP「Databahn」、「Virtex-5マルチ・アプリケーション評価プラットフォーム(TB-5V-LX110/220/330-DDR2)」をそれぞれ提供しており、それら製品を組み合わせて活用することにより、より設計効率を高める事ができるとしている。
尚、デナリは先日もDFI準拠のIPマクロを富士通と共同開発した事を発表したばかり。
※関連ニュース：デナリと富士通がDDR PHY Interface仕様「DFI」に準拠したIPマクロを共同開発
https://www.eda-express.com/news/?m=p&idno=1144
※Virtex-5向け「DDR2 SDRAM PHYデザイン」に関する詳細は、デナリソフトウェア株式会社または東京エレクトロンデバイス株式会社にお問い合わせ下さい。
デナリソフトウェア株式会社
http://www.denalisoft.co.jp/
東京エレクトロンデバイス株式会社
http://www.teldevice.co.jp/
2007.09.20
2007年9月19日、ダイナミック・リコンフィギュラブル・プロセッサ（動的再構成可能なプロセッサ）を手掛けるアイピーフレックスは、NTTドコモ向けにSuper 3G用のMIMO信号分離LSIを試作した事を発表した。
プレスリリース：http://www.ipflex.com/jp/4-corporate_profile/pr_070919.html
発表によるとアイピーフレックスは、NTTドコモの新たな高速無線通信仕様「Super 3G」に応用可能なドコモの無線通信技術「MIMO」の信号分離LSIの試作を受注。ドコモから提供されたアルゴリズム（C言語ソースコード）からのチップ化に成功した。
今回アイピーフレックスが試作したMIMO信号分離LSIは、消費電力の面で実現が困難と予想されていたが、アイピーフレックスは自社のダイナミック・リコンフィギュラブル・プロセッサの開発環境で用いているC言語からの設計技術を駆使して回路を最適化。低消費電力レイアウト設計サービスを提供しているエイ･アイ･エル株式会社の協力も得て、富士通の65nm CMOSスタンダードセルで試作に成功。100mW以下（Vcc=1.1Vコア回路のみ）の低消費電力を実現した。
アイピーフレックスは、自社のダイナミック・リコンフィギュラブル・プロセッサ「DAPDNAデバイス」向けに、「Software to Silicon」をコンセプトとした開発環境「DAPDNA-FW II」を整備しており、チップのパフォーマンスと合わせてその開発環境/設計技術も生産性の高いソリューションとしてアピールしている。
今回の発表はアイピーフレックスの設計技術をPRするもので、同社の「DAPDNAデバイス」がNTTドコモに採用されたという話ではない。
※アイピーフレックス株式会社
http://www.ipflex.com/jp
2007.09.20
プレスリリース：http://www.berkeley-da.com/news/news_pr/news01_pr_2007_09_18.html（英文）
発表によると両社のパートナーシップは、Berkeleyの「Analog FastSPICE」および「RF FastSPICE」の2製品をベースとしたもので、松下電器はデジタル-RFチップの設計プラットフォームに両製品を採用。今後、モバイル製品及びデジタルTVの開発に活用していくという。
Berkeleyの「Analog FastSPICE」および「RF FastSPICE」は、高速高精度SPICEシミュレータとしてFull SPICE精度で従来ツールよりも5?10倍の速度とキャパシティを実現。リリース間もない製品でありながらその評価は高く、既に国内外で多数の採用実績を持つ。
今回、Berkeleyの「Analog FastSPICE」および「RF FastSPICE」を採用した松下電器は、同社の別製品であるPLLノイズ解析ツールを既に採用しており、同社に出資もしているという立場。これまでの両社の関係から、ある種必然的な流れとして今回の採用に至ったと言える。
※「Analog FastSPICE」および「RF FastSPICE」に関する詳細は、バークレー・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.berkeley-da.com
2007.09.19
2007年9月7日、メンター・グラフィックスは、品川の東京コンファレンスセンターにて世界各地、計18都市で開催されている恒例の「EDA Tech Forum 2007（東京）」を開催。設計者を中心に1000人近い参加者を集めた。
EDA Tech Forum関連ページ：http://www.edatechforum.jp/
今年のEDA Tech Forum 2007は、Chip Design、PCB Design、Management、Automotiveと4つのトラックに分かれ計29のセッションを実施。Altera、MathWorks、ARM、Common Platform、Sun Microsystem、Hewlett-Packard、Thymos TechnoLogicの7社が協賛企業として参加した。
基調講演を行ったメンターCEOのWalden C. Rhines氏は、ナノメーター世代に向けて必要となるテクノロジを紹介する中で、プロセス技術の進化に伴う配置配線ツールの技術革新と市場シェアについて解説。0.13μmでブレイクしたマグマの次に65nmでブレイクするのはメンターであると力説し、今年買収したSierraの配置配線ツールの売上は、4年後には約10倍の200Mドルに達するという予測を示した。また、システムレベルの設計手法、すなわちESLの重要性についても時間をかけて説明。ESLフロントエンドのSummit製品群や動作合成ツール「Catapult Synthesis」など、同分野ではメンターが他社よりも一歩リードしている事を暗にアピールした。
尚、メンター主力の「Calibre」製品群については、台風の影響で急遽講演を行ったJeff Wilson氏（Calibre Product Marketing Manager）がDFM分野におけるその優位性を詳細に解説。Jeff Wilson氏によると、Physical Analysis、Electricai Analysis、Layout Enhancement、Manufacturing Testと大きく4つのカテゴリに分かれるDFMソリューションの全てに対応しているのは「Calibre」を中心としたメンターのソリューションだけ。また、メジャーなインプリメントツールとのインタフェースを備え、メジャーなデザインデータベースにも全て対応（MagmaのVolcanoを除く）しているのもメンターだけと、メンターのDFMソリューションの中立性と包括性を強調。それを表す実績として、最新のDFMツールである「Calibre LFD」、「Calibre Yield Analyzer」、「Calibre Yield Enhancer」の3製品は、TSMC、UMC、IBM/Samsung/Charterd、ST Micro、SMICといった大手FABに65nm向けツールとしてほぼ全面的に採用されているというデータを示した。
※メンター・グラフィックス社製品に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2007.09.19
2007年9月19日、メモリIPをはじめ各種標準インタフェースの設計および検証ソリューションを提供する、米デナリ・ソフトウェアは、今年1月に公開したDDR PHY Interface（DFI）仕様バージョン1.0に準拠したDDR PHY 物理層のIPマクロを富士通と共同開発した事を発表した。
プレスリリース：http://www.denalisoft.co.jp/news_pr20070919.html
DFI仕様は、デナリが中心となり半導体関連業界各社の協力によって策定した、メモリコントローラーロジックとPHYインターフェース間のインターフェース･プロトコルを定義したもので、DFI仕様を用いる事でDDRコントローラーのロジック設計から、プロセスへの依存度が高いDDR PHYの設計を分離することが可能。ASICメーカーの用意する物理層がDFI仕様に準拠していれば、設計者はPHYインターフェースを気にする事無くDDRコントローラーのロジックを設計することが出来る。
今回デナリと富士通および富士通VLSIが開発したDDR PHYマクロは、富士通が、富士通の90nm以降の先端プロセス･テクノロジーを利用する顧客に提供するもので、今後は90nm以前の世代についても同様のIPマクロを提供する予定。
尚、別途デナリが製品として提供しているDDRメモリー・コントローラのIPコア「Databahn」は、既に今回開発したDDR PHYマクロとの接続検証を完了済み。多数の実績を持つ「Databahn」を利用すれば、より大幅なTAT短縮を実現できる。
※共同開発されたDDR PHYマクロの提供予定は以下の通り。
・DDR1（最大通信速度400Mbps）対応DDR PHYマクロ：2007年9月末より提供開始
・DDR2（通信速度400Mbps以上）対応DDR PHYマクロ：2007年11月末より提供開始
※DDR PHYマクロに関する詳細は富士通株式会社またはデナリソフトウェア株式会社までお問い合わせ下さい。
DDR PHY Interface公式サイト
http://www.ddr-phy.org
富士通株式会社
http://jp.fujitsu.com
デナリソフトウェア株式会社
http://www.denalisoft.co.jp/
富士通VLSI株式会社
http://jp.fujitsu.com/group/fvd
2007.09.19
2007年9月19日、ニコンとシノプシスは、シノプシスのOPCツール「Proteus」の最新版に、ニコンの半導体露光装置の固有の露光特性情報を反映させたことを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070918.html
発表によると、ニコンとシノプシスは、半導体露光装置固有の露光特性情報を取り込むスキャナ・パラメータ・モジュールを共同開発し、OPCおよびRETのシミュレーション・モデルに正確な半導体製造装置モデルを反映させる手法を実現。一言で言うとニコンの半導体製造装置固有の露光特性情報をシノプシスの「Proteus」に取り込むことが可能となった。
これにより両社共通の顧客は、OPCモデルの構築時間を短縮することが可能となり、より高精度なOPCのモデリングを実現すると同時にマスク最適化に要する時間も短縮できるようになるという。
従来のOPCツールは、マスクパターンのOPC（光学近接効果補正）処理を行う際に、理想化された半導体露光装置のモデルを用いていたが、1nmレベルでの線幅制御が必要となる45nmプロセス以降ではより精度の高い処理が求められており、正確かつ予測性の高いOPCモデルが必要とされていた。
尚、今回発表された「スキャナ・パラメータ・モジュール」の開発計画は、昨年の「PHOTOMASK TECHNOLOGY CONFERENCE」で発表されたもので、ニコンとシノプシスは公約通りこの1年間で機能を実現。この新機能は、「Proteus」の最新バージョンから利用可能となる。
※「Proteus」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※ニコン株式会社
http://www.ave.nikon.co.jp/pec_j/products
2007.09.18
2007年9月17日、シノプシスは、SystemC TLMのライブラリ「DesignWare System-Level Library」のリリースを発表した。※TLM：transaction-level model
プレスリリース：http://synopsys.mediaroom.com/index.php?s=43&item=490（英文）
シノプシスの発表によると、「DesignWare System-Level Library」は、SystemCで記述されたIEEE 1666 SystemC準拠のTLMライブラリでシノプシスのツールに限らず動作可能。具体的な中身としては、各種ARMプロセッサモデル（ARM7/9/11）、各種ペリフェラルモデル（AMBA 3 AXI、DMA Controller、Watchdog Timer他）、DesignWare Coreモデル（USB 2.0、SATA AHCI他）など計50以上のSystemC TLMモデルがラインナップされている。
また、「DesignWare System-Level Library」の中には、「ARM Integrator platform」など各種仮想プラットフォームのリファレンスモデルも用意されており、これらモデルを利用することで、システムのパフォーマンス解析やアーキテクチャ探求、ソフトウェアの先行開発等で利用が本格化しつつある、ハードウェアの「仮想プラットフォーム」を短時間で容易に組み上げる事が可能となる。
尚、発表された「DesignWare System-Level Library」は、「トークン方式」のライセンス形態の下で有料提供されるもので、各TLMモデルを必要に応じて購入する事が可能。既に出荷が開始されている。
SystemC TLMライブラリというと、業界ではコーウェア社が無償配布している「SCML」が有名だが、こちらはSystemCのペリフェラルモデルをモデリングするための方法論が中心で一部サンプルモデル以外に特定のTLMモデルが提供されるものではない。
仮想プラットフォームで使用されるプロセッサモデル等の各種TLMは、殆どが特定ツールのオプションライブラリとして提供されている事を考えると、今回シノプシスが発表したTLMモデルの「単品売り」はある意味画期的な事で、SystemCユーザにとっては検討価値の高いソリューションと言える。
※「DesignWare System-Level Library」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
2007.09.14
2007年9月13日、パワー・インテグリティ解析をはじめとした各種解析ソリューションを手掛ける、米Apache Design Solutions社は、同社の主力製品「RedHawk」が東芝のパワーサインオフツールとして標準化されたことを発表した。
プレスリリース：
http://www.apache-da.com/apache-da/Home/NewsandEvents/PressReleases/09.13.07.html（英文）
発表によると東芝は、ApacheのIRドロップ解析ツール「RedHawk」を3年前から活用しており多数のテープアウトに成功。動的および静的IRドロップ解析におけるその実績を高く評価し、世界中の拠点で90/65nmデザインのパワーサインオフツールとして「RedHawk」を標準化した。
Apacheの「RedHawk」は、数千万ゲート規模のSoCの電源ノイズを高い精度で解析するフルチップ対応のIRドロップ解析ツールとして、ワールドワイドで導入実績は多数。国内では東芝以外に、NECエレクトロニクス、富士通、松下電器、川崎マイクロエレクトロニクス、STARCなどが採用。TSMCの45nmデザインフローでリファレンスツールとして認定されている。
また、製品と同等に同社の持つパワー解析技術は高く評価されており、NECエレやSTマイクロなどとパワー・インテグリティ関連の共同開発も進められている。
※「RedHawk」に関する詳細は、アパッチデザインソリューションズ株式会社にお問い合わせ下さい。
http://prizma.jp/apache/aboutus.html
2007.09.13
2007年9月12日、Fast SPICEを手掛けるEDAベンチャー米Nascentric社は、新たに720万ドル（約8.2億円）を調達し資金調達第3ラウンドを終了した事を発表した。
プレスリリース：http://www.nascentric.com/press/pr_091207.html（英文）
Nascentricは、2003年に設立されたEDAベンチャーで本拠地はテキサス州オースチン。ROCKET-Fast SPICEと表現するマルチスレッド対応の高速SPICEシミュレーター「AuSim」を手掛けている。
発表によると、今回Nascentricへの投資に参加したのは、既存の投資家であるAustin Ventures、Silverton Partners、Needham Capital、Jim Solomon氏（個人投資家）と今回新たに投資に加わったIntel Capitalの計5者。Nascentricは、調達した資金を製品開発およびワールドワイドの販売促進に充てるという。
ちなみに、Intel Capitalは、今年7月に組み込み仮想化技術のベンチャー米VirtualLogix社にも出資している。
※関連ニュース：
組み込み仮想化技術のベンチャー米VirtualLogix、新たに1600万ドルを調達し第2ラウンドの資金調達を完了?インテルも出資
https://www.eda-express.com/news/?m=p&idno=1082
※Nascentric社
http://www.nascentric.com
※Intel Capital社
http://www.intel.com/jp/capital/
2007.09.13
2007年9月12日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、同組織に新たに加わったの新メンバー5者を発表した。
新メンバー5者は以下の通り、EDAの分野からはフォーマル検証ツールを手掛ける「米Averant」が加入した。
◆Averant社：フォーマル検証ツール「Solidify」、「SolidCheck」の他にAMBAバス専用のプロトコル・チェッカー「Solid PC」を提供。
http://www.averant.com
◆HDL Dynamics社：SoC及びIPの設計/設計コンサルティングサービスを提供
◆KETI（Korea Electric Testing Institute）：韓国の電気電子分野の認証機関。各種試験や研究活動も実施。
http://www.keti.re.kr
◆PLS社：16bit/32bitマイクロコントローラ向け開発ツールを提供。
http://www.pls-mc.com
◆Silicon Laboratories社：8ビットマイコンを中心とした半導体ベンダ
http://www.silabs.com
※OCP-IP 日本語ページ
http://www.ocpip.org/japanese
2007.09.12
2007年9月11日、組み込みソフトウェア開発向けCASEツールの大手キャッツは、次世代組込みソフトウェアの本質的な基礎研究を行う拠点として、本社内（新横浜）に「CATS先端研究所 （CATS Advanced Laboratory：略称CAL）」を開設した事を発表した。
プレスリリース：http://www.zipc.com/infomation/info_2007.html#20070911
キャッツによると、CALの所長には北陸先端科学技術大学院大学（JAIST） 情報科学研究科 教授の二木厚吉（ふたつぎこうきち）氏が就任（非常勤）。同機関では、産業や技術潮流を見極め、次世代を担う本質的なソフトウェアの基礎・先端研究を進めていく計画で、ソフトウェアの開発・保守・運用から、支援環境、マネジメントに関する広範な研究を推進していく。
尚、キャッツは今年4月にも福岡に「CATS組込みソフトウェア研究所（福岡知的クラスター研究所内）」という機関を設立しているが、そちらは「形式検証」や「エンピリカルソフトウェア工学」など最先端のソフトウェア工学の実用化にフォーカスしているのに対し、今回開設されたCALは、10年から20年後を見据えた次世代ソフトウェアの基礎研究を探求・推進していくという。
※関連ニュース：
CASEツールのキャッツが福岡に「CATS組込みソフトウェア研究所」を開設?モデル検査や車載組込みソフトの開発・コンサルティングを推進
https://www.eda-express.com/news/?m=p&idno=925
※CALに関する詳細は、10月19日（金）に新横浜プリンスホテルで開催する「第13回 ZIPCユーザーズカンファレンス」にて発表される予定。
※キャッツ株式会社
http://www.zipc.com
2007.09.12
2007年9月10日、ESLツール大手のコーウェアは、STマイクロエレクトロニクス社と共同でST社製カスタム・プロセッサの専用設計環境を開発した事を発表した。
プレスリリース：http://www.coware.co.jp/news/2007/2007.09.10.html
発表によるとコーウェアは、自社のカスタム・プロセッサ開発ツール「Processor Designer」をベースに開発した「CORXpert Personalization Kit」を用いて、STマイクロのカスタム・プロセッサ用設計環境の構築に協力。この「CORXpert Personalization Kit」によって、カスタム・プロセッサのC言語のモデルから、インストラクション精度、サイクル精度のシミュレーション・モデルとRTLを自動生成する事が可能となり、STマイクロは、カスタム・プロセッサの開発工数の削減を実現した。
STマイクロは、「Processor Designer」シリーズの優れた実績を理由に、設計環境構築のパートナーとしてコーウェアを選択。STマイクロの担当者は、今回コーウェアと共同開発した設計環境を用いることで、「従来必要だった煩雑な手作業に追われることなく、コアの最適化に集中できる」とコメントしている。
尚、STマイクロ社製カスタム・プロセッサに対応したコーウェアの「CORXpert Personalization Kit」は、近日中にリリースされる予定。
※「Processor Designer」および「CORXpert Personalization Kit」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
2007.09.11
2007年9月10日、ケイデンスは、米国で開催中のユーザ・コンファレンス「CDNLive! Silocon Valley」にて、新製品・新機能を盛り込んだ最新のモデルベースDFMフローを発表した。
プレスリリース：http://www.cadence.co.jp/news/h19-9-11.html
発表によるとケイデンスの新たなフローは、45nm以降のプロセスばらつきへの対応に主眼を置いたもので、設計段階でのばらつき対応、即ち、設計結果と製造結果の一致を実現を目指すもの。独自のモデリング技術によってデザイン・ルールによる過剰な設計の縛りを抑え、先端プロセスのメリットを生かすと同時に高い歩留まりを達成できるとしている。
ケイデンスでは、この「設計結果と製造結果の一致」を実現する機能を「見た通りのものが得られる」という意味のコンピュータ用語「WYSIWYG」になぞらえ、「WYDIWYG（ウィディウィグ」機能と呼称。ケイデンスによると、「WYDIWYG」機能は大きく下記4つの新技術・新製品によって実現されている。
※WYDIWYG：what you design is what you get
１．詳細配線ツール「Nano Route」に新たに追加された、配線中のリソグラフィ違反防止のための特許技術
?これにより、リソグラフィ上のホットスポットを50?80％削減可能
２．新製品「Litho Physicai Analyzer」および「Litho Electrical Analyzer」
買収したClear Shape Technologies社の開発した製品で、前者は旧製品名「Inshape」、後者は旧製品名
「OutPerform」
サインオフ用のOPCツールとはアプローチの異なるこの両製品により、設計段階で高精度なリソグラフィ
解析を高速に実現
３．CMP解析ツール「CMP Predictor」
昨年買収したPraesagus社の開発した製品で、CMPホットスポットの解析や修復、ランダムなプロセスばら
つきの解析を実現、TSMC、UMC、IBMなど大手Fabがサインオフツールトして採用している
４．「Encounter Timing System GXL」における新たな統計的タイミング解析システム
理論的に可能性は有っても現実的には発生しないコーナーケースに関する悲観的な制約を除去
サインオフ精度のタイミング解析を短時間で実行するほか、解析結果をEncounterによるインプメントに
生かせる
ケイデンスは、「WYDIWYG」を実現する設計フローは、グリッドベースおよびスペースベースルーター、設計レベルのリソグラフィ解析、CMP解析、統計的タイミング解析と、全てのソリューションを持っているからこそ実現可能なもので、他社には真似できない優れたフローであると主張。今後は買収したInvarium社のOPC技術も同フローに繋がる予定で、将来的なロードマップとして、発表した設計フローに「Thermal Analysis（＝熱解析）」も加える計画を明らかにしている。
※ケイデンス社製品に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2007.09.10
2007年9月10日、シンプリシティは、HAPS製品ファミリの新たなプロトタイピングボード「HAPS-51」を発表した。
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2007/SYBJP_0009.html
シンプリシティのHAPS製品ファミリは、今年6月に買収したHARDI社のプロトタイピングボード製品群で、ASIC/ASSPの検証をターゲットとしたザイリンクス社製FPGAベースのFPGAボード。計9種のマザーボードの他に、メモリボードやI/Oボードなど拡張用のドータ・ボードが用意されており、検証対象に応じて容易に実機検証環境を構築できる。
今回発表された「HAPS-51」は、10番目となる新たなマザーボードで、すでにラインナップされているマザーボードとの大きな違いは、マザーボード上に高性能なDDR2メモリが標準装備された点。業界最大規模のFPGA「Virtex-5 LX330」の隣に配置されたDDR2メモリを使用することで、従来のようにメモリ・アクセス用のドーターボードを使用する事無くSoCデザインの検証を行う事が可能となった。エンベデッド・プロセッサや大容量のソフトウェア・コンテンツを使用するSoCの検証にあたっては、大きな機能追加だという。
尚、HAPS製品ファミリとしては、今回の「HAPS-51」がシンプリシティの買収後初の新製品となるが、シンプリシティはASIC検証市場への注力を明言しているため、加熱する検証ボード市場に向けて今後も次々と新製品が投入されると思われる。
※関連ニュース：
SynplicityがASICプロトタイピング環境の老舗HARDI社を買収?ASIC検証ソリューションを更に強化
https://www.eda-express.com/news/?m=p&idno=1018
※「HAPS-51」に関する詳細は、シンプリシティ株式会社にお問い合わせ下さい。
http://www.synplicity.jp
2007.09.06
2007年8月31日、コーウェアの開催した「ESL Show 2007」の技術セッションにて、米Catalytic社のMATLABモデル高速化ツール「RMS」および「MCS」が紹介された。
ESL Show 2007関連ページ：http://www.coware.co.jp/ESLShow2007/index.htm
Catalyticの製品が紹介されたのは、アルゴリズム開発環境「SPD（Signal Processing Designer）」の技術セッションで、恐らく公の場での製品紹介としては国内初。MATLABモデルをSPD環境にインポートする際に利用できるツールとして紹介された。
Catalyticは2001年に設立されたEDAベンチャーで、2004年にDSP設計向けのEDAツール「Fixed-Point DSP Studio」をリリースし、その後、「Fixed-Point DSP Studio」をベースとした現行製品「RMS」を開発。そして更に「RMS」を機能拡張した「MCS」をリリース（2006年）という形で現在に至っている。
「RMS」および「MCS」いずれの製品もシミュレーションに多大な時間を要するMATLABモデルの高速化を目的に作られたツールで、「RMS」はMATLAB Mファイルのファンクションをコンパイルされたライブラリに変換してMファイルとして出力、「MCS」はMATLAB MファイルをANSI-Cに変換して出力する事が出来る。これにより、MTALABシミュレーションを5倍?最高100倍以上高速化する事が可能となるという。
尚、コーウェアの説明によるとCatalyticの製品は、シノプシスのシミュレーター「VCS」のソフトウェアアーキテクトとして「VCS」をインタプリター式からコンパイル式に作り変えた実績を持つRandy Allen博士（Catalytic社Founder兼VP）を中心に開発されたもので、同氏の持つコンパイラ最適化理論がベースとなっているとの事。
ちなみに、インタプリター式のMATLABに対して、コーウェアの提供するアルゴリズム開発環境「SPD」はコンパイル式をとっているため、シミュレーション速度はやはり圧倒的に「SPD」の方が速い。コードのデバッグ/メンテナンス性や豊富なライブラリなど「SPD」は大きくて複雑なアルゴリズム開発向き、MATLABは小さいアルゴリズム開発向きという大きな棲み分けの中で、「MATLABシミュレーションを高速化したい」、「MATLABモデルをSPDにインポートしたい」そんなニーズには、Catalytic社の「RMS」/「MCS」は、ある意味うってつけの製品と言える。
※Catalytic社は未だ日本国内の販売窓口を持っていないが、間もなく販売ルートが確立される予定。
※Catalytic社
http://www.catalytic-inc.com
※「SPD」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
2007.09.05
2007年8月31日、ESLツール大手のコーウェアは、都内のホテルで「ESL Show 2007」を開催。コーウェア最新のESLソリューションの紹介に、定員を上回る180人近くの業界関係者が集まった。
ESL Show 2007関連ページ：http://www.coware.co.jp/ESLShow2007/index.htm
「ESL Show」は、コーウェアの製品ラインナップを一堂に紹介するイベントで例年この時期に開催。変化のスピードが速いESL分野において、毎年何かしらの新しい技術や話題が紹介されている。今年のESL Showでは、11月に一斉リリースされる予定の各製品の次期バージョンの概要が明らかにされた。
コーウェアによると、主力製品である仮想プラットフォームの開発環境「Platform Architect」の次期バージョン2007.1では、新たに仮想プラットフォームのリファレンスモデルが用意されたほか、場合によっては数百個にも及ぶバス・トランザクタの挿入を自動化する機能も追加。また、バスアーキテクチャをGUIベースの作業で自動生成する「BL Wizard」が用意され、バスについての専門知識が無くても、とりあえずバスモデルを作り接続できるなど、仮想プラットフォームの開発環境として、慣れない設計者でもプラットフォームの最初の作り出しが容易になった。
また、既存のSystemCデバッガからEclipce機能を取り外した新しい軽量高速デバッガもリリースされる予定で、昨年波形ビューワが用意されたTLMデバッグ機能も更に機能強化が施され、トランザクションとピンとのクロスプロービングも実現されるという。
ソフトウェア開発者向けの「Virtual Platform」は、更なるシミュレーションの高速化が図られ、次期バージョン2007.1では従来比1.5倍の速度を実現する予定。既にUSでのベンチマーク結果では従来比2倍以上の速度が出ているとの話で、画像処理などのアプリを現在の実機レベルよりも更に速く動かす事が可能となる。また、ソフトウェア向けの新たな解析機能やシミュレーションの設定の手間を省くリスタート機能、マルチコアデバッグ機能、インターネットへのアクセス機能など、ソフトウェア開発者向けに複数の新機能が追加される予定となっている。
その他、アルゴリズム開発環境「Signal Processing Designer」とカスタムプロセッサの開発環境「Processor Designer」も合わせてバージョンアップされる予定で、「Processor Designer」では、OCPバスに対応したRTL接続用のアダプタ（ポートに対応）を生成する機能が追加され、よりスムーズに「Platform Architect」へ生成したプロセッサモデルを移植できるほか、ゲーテッドクロック可能なスクリプトを出力するなど、生成するプロセッサの低消費電力化を狙った新機能も追加される予定だという。
尚、今回のESL Showでは、株式会社デンソー、IC技術1部 IP開発室 室長 石原 秀昭氏が「自動車エレクトロニクスの将来展望とシステムＬＳＩ高位設計への期待」というタイトルにて基調講演を実施。プロセッサの専門家としてトヨタ内製のプロセッサコア「NDR」の開発に携わってきた立場から、コンシューマ向けプロセッサではなく自動車向けにカスタムされたプロセッサの必要性を訴えると同時に、システムのパフォーマンスを左右するESL技術（高位設計技術）の重要性を強調。「作るシステムも複雑となり、設計ツールも複雑となった現在、設計メソドロジはシンプルであるべき」とした上で、「見ている人とそうでない人がいあるが、今後は高位設計技術を用いたメソドロジが鍵」と語り、車載アプリの開発現場におけるESL技術への熱い期待を顕にした。
※コーウェア株式会社
http://www.coware.co.jp
2007.08.31
2007年8月23日、ジーダットの子会社でアナログIPの開発・販売を手掛けるＡ?ソリューションは、ポルトガルのIPベンダChipidea社との業務提携を発表した。
プレスリリース：http://www.jedat.co.jp/NewsRelease070823.html
Chipidea社は、CMOSアナログ回路の分野では世界No.1のシェアを有するアナログIPベンダで、オーディオ･ビジュアル用A/D･D/A変換器やUSB2.0、SerDes等の高速シリアルインターフェース、携帯電話および無線LAN用RFCMOSなど、アナログ回路のあらゆる分野でIPを提供しており、世界で200社以上、日本でも10社近くの採用実績を持っている。
今回の業務提携により、今後Ａ?ソリューションは日本の顧客に向けて、Chipidea社のアナログIPの販売、サポート、コンサルティングを実施。アナログIPソリューションの専門企業として7月に設立されたばかりの同社にとって、幸先の良いスタートとなった。
尚、2007年8月27日、MIPS社がChipidea社を1億4700万ドル（約169億円）で買収する事を発表したが、今回発表されたＡ?ソリューションとの業務提携はそのまま継続され特に影響は無いという。
※本件に関する詳細は、株式会社ジーダットにお問い合わせ下さい。
http://www.jedat.co.jp
※Chipidea社
http://www.chipidea.com/website/main
※MIPS Technologies
http://www.mips.jp
2007.08.31
2007年8月28日、オープンコアプロトコル（OCP）の普及団体OCP-IPとプロセッサ向けデバッグインタフェース規格「IEEE-ISTO 5001」の普及団体NEXUS 5001は、業界におけるオンチップデバッグ ソリューションの統合と改善に向けて協力していく事を発表した。
OCP-IPは組織内に「Debug Working Group」を作り、主にマルチコアデバッグに関する問題解決に向けた調査を進めており、今年4月に「Debug Interface Socket」および「OCP-bus compliant debug interfaces」の標準化に関するホワイトペーパーを発表したばかり。一方のNEXUS 5001は、JTAGと並ぶオンチップデバッグの標準インタフェース「IEEE-ISTO 5001」をベースとした、マルチコアデバッグ ソリューションの提供に向けて活動している。
発表によると、OCP-IPの進めているデバッグソリューションは、NEXUS 5001のデバッグ手法を補完するものであり、また、NEXUS 5001のメンバーの多くがOCP-IPのメンバーでもあるため、両組織は協力してマルチコアデバッグ手法の開発を進めていくことに合意。マルチコア化が進む一方、プロセッサ個別の様々なデバッグソリューションが存在する業界に向けて、デバッグ手法の改善とオンチップデバッグツールの統合を図っていくという。
※OCP-IP関連プレスリリース 2007年4月3日
http://www.ocpip.org/pressroom/releases/2007_press_releases/OCP_Debug.pdf
※OCP-IP Debug Working Group
http://www.ocpip.org/membership/information/wheel/debug
※NEXUS 5001
http://www.nexus5001.org
2007.08.31
2007年8月17日、ケイデンスとメンター・グラフィックスは、共同でSystemVerilogベースの検証メソドロジ「OVM：Open Verification Methodology」の立ち上げを発表。業界としては異例と言える両社のコラボレーションは、フロントエンド設計者のみならず、業界関係者を驚かせた。
2007年Q3から限定公開が開始されるという話題の検証メソドロジ「OVM：Open Verification Methodology」の詳細について、日本ケイデンスの後藤氏ならびにメンター・グラフィックス・ジャパンの三橋氏に聞いた。
■そもそも今回「OVM」の開発に向けて両社が協力するに至った経緯、そしてその狙いを教えて下さい。
「話としては昨年からOVMの立ち上げが両社で協議されていたが、実際の開発が始まったのは今年から。現在その作業はUSで急ピッチで進められている。」、「狙いは何よりも業界におけるSystemVerilogの普及にあり、普及を阻害している一つの要因と言える複数の検証メソドロジを統合しようという事で両社が協力するに至った。」（三橋氏）
■SystemVerilogは、機能検証の世界では国内・海外共にかなり普及が進んでいるというイメージが有りますが？
「利用者が広がっているのは確かだと思うが、未だ先進的なイノベーターが中心でアーリーアダプターが使い出すような状況には至っていない。」、「より多くの設計者にSystemVerilogを利用してもらうためのは、誰もが利用できるもっと使い易い環境を我々EDAベンダが提供していかなければならない。」（後藤氏）
※イノベーター：革新的採用者、アーリーアダプター：初期採用者、いずれもマーケティング用語
■SystemVerilogベースの検証メソドロジは、ケイデンス、メンター、シノプシスと大手各社がそれぞれ独自のものを提唱されていましたが？
「EDAベンダとしては、自社のシミュレーターで自社のメソドロジを使って検証してもらうに越した事は無いが、実際の検証現場、すなわちユーザーの立場を考えた場合、EDAベンダごとに複数の検証メソドロジが存在する事はメリットよりもデメリットの方が多い。」（三橋氏）
■デメリットとは具体的にどのような事でしょうか？
「まず、メソドロジの評価自体がとても難しい。SystemVerilogベースの検証手法を導入しようと思っても、ユーザーは、それぞれの検証メソドロジを評価する訳にはいかない。」、「また、特定のメソドロジを採用したとしても、同一企業内で様々なシミュレーターが利用されているケースも多く、他のシミュレーターでは検証データが移植出来ない、作成した検証IPが再利用できないという事が起きてしまう。環境の違う他社との共同作業や異なる拠点間での分業が当たり前となりつつある現在、そういった問題は無視できない。」（三橋氏）
「そのような問題を解消するためには、EDAベンダ固有のメソドロジではなく、誰もが利用可能でインターオペラビリティ（相互運用性）の高いメソドロジが必要で、実際にユーザーもそれを求めている。」（後藤氏）
■今回のOVMにはシノプシスは参画していませんが？ どうしてですか？
「他社の考えについては分からないが、統合されたメソドロジの確立を呼びかけた結果、ケイデンスとメンターの2社が協力する形となった。」（三橋氏）
■結局ユーザーは、OVMとVMMという2つの検証メソドロジを使っているシミュレーターで選ぶ事になってしまうのですか？
「それは違う。OVMは独自拡張を行わず、SystemVerilog（IEEE 1800）に完全に準拠しているので、SystemVerilogをサポートしているシミュレーターであれば、どの製品であろうと理論上は動作する。」、「つまり、ユーザーの環境（シミュレーター）を選ばないという点がOVMの最大の特徴であり、SystmVerilog本来の目的に則した検証メソドロジと言える。」（後藤氏）
「現在、OVMの開発にSystemVerilogの標準化チームのメンバーが複数名関わっているが、彼らは元々OVMのようなオープンなメソドロジを作る事を目指し、SystemVerilogの標準化を進めていたと聞いている。」（三橋氏）
■OVMとして提供される具体的な中身について教えて下さい。
「基本的には、SystemVerilog準拠のOVMクラスライブラリ、そしてメソドロジとしての各種ドキュメントやサンプルコードが提供される。ユーザーはそれを用いて再利用性の高い検証IPや相互運用可能な検証環境を作ることができる。」、「当然、ケイデンスのURM、メンターのAVMとコンパチで、両メソドロジに備えられていたシステムレベル言語SystemCとのインタフェースも保持されている。」（後藤氏）
■今回、OVMライブラリは、EDA業界では珍しくApatchライセンスの下、オープンソースで公開されるようですが？
「それについては、両者間で色々な議論が有った。しかし、最終的にはSystemVerilogの普及とOVMベースの様々なソリューションが流通し易い形を重視し、ライセンスとしての縛りが緩いApatch2.0の下で配布することに決めた。Apatchライセンスであれば再配布の際にソースコードを開示する必要も無く、様々な形でサードパーティが商用利用できる。これはOVMの普及にとって非常に大きい。ちなみにメンターのAVMも同様にApatchライセンスにて配布していた。」（三橋氏）
■OVMに関する発表の後のユーザーの反応はいかがですか？
「早速エンドユーザーから様々な反応が寄せられているが、それ以上に検証系のサービスを提供するサードパーティのレスポンスがかなり目立っている。」（三橋氏）
「一部のユーザーは、URMとOVMの互換性について心配しているようだが、URMであってもAVMであってもそのままOVMへ移行できるのでご安心下さいと伝えている。」（後藤氏）
■最後にOVMに関する今後の予定をお聞かせ下さい。
「今年のQ3から先行ユーザーへの限定公開を開始し、Q4には専用のWebサイトを立ち上げWeb上での一般公開を目指している。また、2008年度には追加機能の実装も計画されている。」（三橋氏）
「セミナー開催や書籍出版などの具体的な話は未だ出てきていないが、いずれはそういった動きも出てくるはず。ケイデンスとメンターに限らず、サードパーティによる積極的な活動にも期待している。」
以上、EDA業界においてはこれまでも、そして現在も言語や規格の標準化で様々な勢力争いが繰り広げられているが、今回の両氏のインタビューを通じて、ことOVMに関してはそれら政治的な争いとは違う「ユーザー重視」の視点を感じる事ができた。
OVMについては、未だその全容が明らかにされた訳ではなく、果たしてそれが「使える」検証メソドロジとしてどの程度普及するかは未知数であるが、オープンかつ相互運用性を重視したその開発コンセプトは、ユーザーにとっては喜ばしいものであり評価に値すると言える。
OVMが単なる「打ち上げ花火」に終わる事が無いよう、今後の両社の努力に期待したい。
※OVM：Open Verification Methodologyに関する詳細は、日本ケイデンス・デザイン・システムズ社またはメンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2007.08.29
2007年8月28日、フォーマル検証ツール「Solidify」を手掛ける米Averant社は、AMBAバス専用のプロトコルチェッカー「SolidPC」のバージョンアップを発表した。
プレスリリース：http://www.averant.com/news-lel070828.html?sid=4a2597ad63f4d3aeb2ed8dda88070cfb（英文）
「SolidPC」は、ARM社のABMAルールセットとAverantのフォーマル検証エンジンを組み合わせたAMBAプロトコル専用プロパティ検証ツールで、AXIバスの仕様に対するデザインの整合性を静的にチェックすることが可能。ルール違反時の波形をプッシュボタン式で簡単に汎用シミュレータ上に表示することもできる。元々は、ARM社内におけるフォーマル検証ツール「Solidify」の実績が高く評価され開発が実現した製品で、ユーザ・フレンドリーな使い易いGUIと詳細なレポート機能が特徴となっている。
発表によると今回のバージョンアップ項目は下記大きく3つ。
１．AMBA 3 AXIプロトコルのサポート
２．マルチコアプロセッサ環境のサポート
３．コンバース･ルール(ルール未搭載時の制限ルール)による検証のサポート
Averantによると、マルチプロセッサ環境のサポートによりランタイム時間をほぼリニアに向上させる事が可能となり、テストケースでは、4プロセッサマシンで3.96倍の性能を出す事が出来たとの事。また、プロトコル･ルールを適応しない場合のコンバース･ルール(ルール未搭載時の制限ルール)による検証機能は、他のフォーマル・ツールには見られない独自機能であるという。
AverantのCEO Ramin Hojati氏は、「静的機能検証は、プロトコル検証にはうってつけで、バスI/Fにおけるバグを設計サイクルの初期に発見できるため、プロジェクト後期における様々なコストを削減し、検証期間を短縮できる。」と述べている。
※Averant社の製品「SolidPC」及び「Solidify」に関する詳細は、国内販売代理店である株式会社ガイア・システム・ソリューションにお問い合わせ下さい。
http://www.gaiaweb.co.jp
※Averant社
http://www.averant.com
2007.08.28
2007年8月27日、シノプシスは、シャープがDFTツール「DFT MAX」を利用し、テストデータの圧縮に成功した事を発表した。※「DFT MAX」は「DFT Compiler MAX」の略称
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20070827.html
発表によるとシャープは、シノプシスが進めている微小遅延欠陥に対応した新たなATPG技術の開発に協力しており、同技術の評価にあたりシノプシスのテスト合成ツール「DFT MAX」を利用。生産ラインを遅らせる事無く、既存のATE環境にて全てのテストパターンを適用したいという考えの下、「DFT Compiler MAX」によってテストデータを圧縮し、データ量を95％削減する事に成功した。
新たなATPG技術の評価の結果、シャープは「DFT MAX」で圧縮されたテストデータを組み合わせる事によって、より品質の高いテストが可能となる事を確認。その効果は品質面に限らず費用面でも大きなメリットを生み出す事が分かったという。
※「DFT MAX」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※シャープ株式会社
http://www.sharp.co.jp
2007.08.27
2007年8月23日、メンター・グラフィックスは、2008会計年度第2四半期（2007年5月?7月）の売上を報告した。
発表によると、メンターの2007年5?7月の売上は前年同時期を15％以上、上回る2億570万ドル（日本円にして約238億円）。純利益が240万ドル（約2.8億円）という結果に終わった。※GAAP基準による会計結果
今回の四半期は、シエラデザインオートメーションの買収に伴う研究開発費を410万ドル（4.7億円）計上しており、製品の販売面においてはESL製品が好調で前四半期から引き続き好調を維持。次の四半期も2億ドル以上の売り上げ増を見込んでおり、2008会計年度の売上合計は、8億6000万ドル（約1000億円）に達すると予測している。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2007.08.27
プレスリリース：http://www.solidodesign.com/08_27_2007.php（英文）
発表によると、今回のラウンドをリードしたのは、ベンチャーキャピタルGolden Opportunities Fundで既存の投資家 BDC Venture Capital、Victoria Park Capitalに加え個人投資家も出資した。これにより同社の資金調達の総額は計900万ドル（約10.4億円）となった。
Solido Design Automationは、2006年6月に設立されたばかりのスタートアップでEDAベンダとしては珍しく、本拠地はカナダ、サスカチュワン州最大の都市サスカトゥーンに置いている。CEOとCTOはシノプシスに買収された旧Analog Design Automation社の経営者が務めており、製品としてはアナログ/ミックスドシグナル、カスタムICおよびメモリICをターゲットに、既存のモンテカルロ解析に代わるトランジスタレベルの統計的プロセスばらつき解析ツールを手掛けている。
同社の統計的解析技術は、先頃ケイデンスのアナログ設計環境「Virtuoso」および「Virtuoso Spectre」へのインテグレーションが発表されたが、単体製品としてのリリースは未だ。調達した資金は、製品開発と販促資金に充てられる予定だという。
※関連ニュース：
カナダSolido社のCTOにプロセスばらつき研究のエキスパート「Patrick Drennan」氏が就任
https://www.eda-express.com/news/?m=p&idno=958
※Solido社の製品に関する詳細は、日本代理店アイシス・コーポレーションにお問い合わせ下さい。
http://www.aisys.co.jp
※Solido Design Automation
http://www.solidodesign.com
2007.08.24
2007年8月23日、米YXI社の動作合成ツール「eXCite」を取り扱うソリトンシステムズは、「eXCite」がアルテラの浮動小数点IPをサポートした事を発表した。
プレスリリース：http://www.soliton.co.jp/news/nr/27_06_excite_altera.html
発表によると「eXCite」は、今回新たにリリースした浮動小数点ライブラリによって、アルテラが「メガファンクション」として提供している浮動小数点IPをサポート。これにより、設計者はアルテラのFPGAをターゲットとするデザインにおいて、浮動小数点の固定小数点化作業を行う事無くCソースコードをそのまま「eXCite」へ入力し、RTLを自動合成する事が可能となる。
従来、Cソースコードをハードウェア化する場合、ソースコード中の浮動少数点演算を固定少数点演算に置き換える必要があり、ビット精度の確定などそのために発生する作業はC言語設計における一つのボトルネックとなっていた。
「eXCite」は、アルテラの浮動少数点IPの他にインタフェース合成機能においてアルテラの標準バス「Avalon」をサポートしており、アルテラユーザに向けたC言語設計環境を充実させている。今後は他のFPGAベンダへの対応も進めていくという事で、浮動少数点IPを順次サポートしていくという。
尚、一昔前の動作合成ツールは、Cソースコード中の浮動小数点を例外として入力制限をかけているものが殆どであったが、ここ数年で各製品ともに浮動少数点ライブラリの整備が進み、現在は何かしらの浮動少数点対処機能を備えているツールが多数。動作合成機能の利用に関わらず、浮動少数点⇒固定小数点化だけに特化した専用ツールもある。（礎デザインオートメーション「FP-Fixer」）
※「eXCite」に関する詳細は、株式会社ソリトンシステムズにお問い合わせ下さい。
http://www.soliton.co.jp
2007.08.23
2007年8月22日、シノプシスは、2007会計年度第3四半期（2007年5月?7月）の売上を報告した。
プレスリリース：http://synopsys.mediaroom.com/index.php?s=43&item=482（英文）
発表によると、シノプシスの2007年5?7月の売上は前年同時期より10％増の3億410万ドル（日本円にして約348億円）。純利益は2490万ドル（約28.5億円）で昨年同時期の1730万ドルに対して44％増という好結果に終わった。※GAAP基準による会計結果
シノプシスは、次の四半期も3億ドル以上の売り上げ増を見込んでおり、2007会計年度の売上合計は、12億ドル前後（約1375億円）に達すると予測している。
※日本シノプシス株式会社
http://www.synopsys.co.jp
