2007年11月15日、アンソフトは2008会計年度第2四半期（2007年8月?10月）の売上を報告した。
プレスリリース：http://www.ansoft.com/news/press_release/071114avsw.cfm（英文）
発表によると、アンソフトの2007年8?10月の売上は前年同時期より14％増の2340万ドル（約26億円）で、第1四半期（5?7月）に続いて前年比2ケタ増を継続。 純利益は520万ドル（約5.8億円）で昨年同時期より41％増という好調な結果を残した。※GAAP基準による会計結果
アンソフトは、今年度は通年で継続して前年比10?15％の売り上げ増になると予測している。
※アンソフト・ジャパン株式会社
http://www.ansoft.co.jp
2007年11月14日、アルテラとシノプシスは、アルテラの「NiosII」プロセッサ・コアを、シノプシスのDesignWare Star IPプログラムを通じてライセンス販売することを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2008/20071113.html（シノプシス）
シノプシスの「DesignWare Star IP」は、各種DesignWareIPと合わせて提供されるサードパーティーのIPで既にlBM、Infineon、MIPS、Philipsといった業界大手の各種プロセッサIPが提供されている。
今回、シノプシスは「DesignWare Star IP」のラインナップの一つとして、5000社以上のエレクトロニクス機器メーカの顧客に採用されているというアルテラのプロセッサ・コア「NiosII」を追加。ASICインプリメンテーション向けに最適化された、Nios IIプロセッサ・コアのコンフィギュラブルで完全に合成可能なバージョンを提供する。
「DesignWare Star IP」として提供される「NiosII」プロセッサ・コアは、設計者が選択したファウンドリおよびプロセス技術で使用できるため、設計者は「NiosII」を用いたFPGAデザインをASICへと移行し易くなり、ASICアプリケーションにおける「NiosII」の利用も活性化される。
尚、シノプシスによると、Nios IIプロセッサ・コアの合成可能バージョンは、2008年第1四半期から提供開始予定との事。
※「DesignWare Star IP」として提供される「NiosII」プロセッサ・コアに関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※日本アルテラ株式会社
http://www.altera.co.jp
2007年11月14日、メンター・グラフィックスは、マルチコア･プロセッサ関連の業界団体「Multicore Association」にエグゼクティブ・ボードメンバーとして加わったことを発表た。
プレスリリース：http://www.mentorg.co.jp/news/2007/071114_2.html
「Multicore Association」は、2005年に設立された国際的な非営利団体で、マルチコア実装におけるプロセス間通信やデバッグ・インタフェースの標準化を進めている。メンバーには、ARC、Freescale、Intel、NEC Electoronics、TIなど大手中心に計16企業･団体が加盟しており、内10社がボードメンバーとなっている。
今回メンターは、「Multicore Association」にEDAベンダとして初めて参加。ボードメンバーとして自社の培ってきた技術と経験を標準化活動に活かして生きたいとしている。
メンターは、Embedded Systems Divisionという事業部門を持ち、ロイヤリティフリーな組込み向けリアルタイムOS「Nucleus OS」とその開発環境を提供しており、EDA大手の中では最もマルチコア・システム関連の技術と経験を持つ企業と言える。
※Multicore Association
http://www.multicore-association.org
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2007年11月14日、ザイリンクスは、FPGAに搭載する自社製の32ビットプロセッサ・コア「MicroBlaze」のバージョンアップを発表した。
プレスリリース：http://japan.xilinx.com/japan/j_prs_rls/2007/edk92_j.htm
ザイリンクスの発表によると、新しい「MicroBlaze」バージョン7には、新たにコンフィギュレーション可能なメモリマネジメント ユニット (MMU: Memory Management Unit)が搭載され、DMA（direct memory access）コントローラも用意。FPGA内の浮動小数点ユニットの性能を高めるために新しい命令セットも導入されたほか、プロセッサ ローカル バス (PLB) のビット幅もこれまでの32-64ビットから32-128ビットへと拡張された。
「MicroBlaze」バージョン7は、下位バージョンとの互換性を保ちつつ、その性能と柔軟性、周辺回路との接続を強化しており、量産向けの「Spartan」に加えて、ハイエンドFPGA「Virtex」にもコマーシャル グレードの組込みOSを使用することが可能となる。
※「MicroBlaze」バージョン7に関する詳細は、ザイリンクス株式会社にお問い合わせ下さい。
http://japan.xilinx.com
明日11月14日から16日までの3日間、パシフィコ横浜にて組込みシステム開発の総合技術展「Embedded Technology 2007」が開催される。
Embedded Technology 2007公式サイト：http://www.jasa.or.jp/et/
今年のET2007は、445社・団体、913小間という過去最大の展示規模で開催される予定で、今年から、FPGA/ASIC向けのIPに関連した企業が集まる「IPパビリオン」、技術者の教育に関連した「技術者育成・教育支援パビリオン」と2つのパビリオンを新設。初日の14日には「ETロボコン大会」が行われ、2日目には来場者の人気投票による「ETアワード」の表彰と、同展示会恒例の「ETフェスタ」が予定されている。
カンファレンスは、パネル、チュートリアル、テクニカルセッションの他に、DSP/FPGA/アナログと各分野にフォーカスしたセッション、スペシャルセッションと計66のセッションが用意されており、展示会場内のメインステージでも出展各社のプレゼン/ワークショップが実施される予定。
EDA/ハード設計関連がメインの企業としては、下記計26社が出展する予定となっている。
ARM http://www.jp.arm.com
Criticalblue http://www.criticalblue.com
メンター・グラフィックス・ジャパン http://www.mentorg.co.jp
アイヴィス http://www.i-vis.co.jp
アジレント・テクノロジー http://www.agilent.co.jp
アプリスター http://www.applistar.com
VaST Systems Technology http://www.vastsystems.co.jp
ＮＥＣシステムテクノロジー http://www.necst.co.jp
沖ネットワークエルエスアイ http://www.okinetlsi.com
ガイア・システム・ソリューション http://www.gaiaweb.co.jp
GiDEL http://www.gidel.com
キャッツ http://www.zipc.com
コンピューテックス http://www.computex.co.jp
東京エレクトロン デバイス http://ppg.teldevice.co.jp
シンプリシティ http://www.synplicity.jp
図研 http://www.zuken.com
礎デザインオートメーション http://www.ishizue-da.co.jp
インベンチュア http://www.inventure.co.jp
スピナカー・システムズ http://www.spinnaker.co.jp
ソリトンシステムズ http://www.soliton.co.jp
アキュベリノス http://www.accverinos.jp
富士通ＬＳＩテクノロジ http://jp.fujitsu.com/flt/
プロトタイピング・ジャパン http://www.prototyping-japan.com
三菱電機エンジニアリング http://www.mee.co.jp
ミッシュインターナショナル http://www.mish.co.jp
エッチ・ディー・ラボ http://www.hdlab.co.jp/web/
2007年11月13日、メンター・グラフィックスは、同社のHDL設計フロントエンド環境「HDL Designer Series」を拡張しSystemVerilogをサポートした事を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/071113_2.html
「HDL Designer Series」は、HDL設計のフロントエンド環境として、HDLコードのコーディング、バージョン管理、解析・デバッグ、レポート生成などを行うことができるツールで、そのコンセプトはHDL設計におけるRTL資産再利用の推進にある。
これまで入力言語としては、Verilog、VHDLおよび混在記述のみに対応していたが、今回新たにSystemVerilogの入力をサポート。メンターは、オブジェクト指向のSystemVerilogをサポートする事で、設計の再利用性を高め生産性を大きく向上できるとしている。
今回の機能拡張内容は以下の通り。
・言語混在と「dialect」のサポート
・アサーションとカバレッジのレポート
・V95互換のポート記述を使ったSV1800コンポーネントをV95 BD/IBDでインスタンス化し構造化された設計を作成する機能
・「dialect」と「top-of-design」の自動検出
・「Where Used」および「Where Bound」レポート
・ブラウザ・オブジェクトの追加: SystemVerilogパッケージ、プログラム・ブロック、・インターフェイス、クラス
・階層ブラウザ: プログラム・ブロック、インターフェイス、クラス・インスタンス
・egpackage、classなど新しいオブジェクトのためのファイル・テンプレート
・クロス・ハイライト機能
・更新されたビューポイント・オプション
※「HDL Designer Series」に関する詳細は、メンター・グラフィックス・ジャパン株式会社までお問い合わせ下さい。
http://www.mentorg.co.jp
2007年11月13日、ケイデンスは、インダクタ、トランス、および伝送線路の設計、解析、モデリングに対応する新製品「Virtuoso Passive Component Designer」を発表した。
プレスリリース：http://www.cadence.co.jp/news/h19-11-13.html
ケイデンスによると「Virtuoso Passive Component Designer」は、90nm/65nmのプロセスを用いる高速で複雑なワイヤレスSoCやRFICの設計を最適化するもので、パッシブ・コンポーネントを考慮しながら特定のアプリケーション/プロセス・テクノロジ向けに最適なインダクティブ・デバイスを自動生成可能。より高性能かつ小型のデバイスを生成できるだけでなく、生成されたデバイスを内蔵された高精度な3Dフル・ウェーブ・ソルバが検証するため、インダクタのための専用キャラクタライズが不要。設計期間も削減することができる。
また、先端のデザイン・ルールやダミー・メタル・フィル、スロッティング等のCMP上の制約に対応することができるほか、Pcellを用いた独自のカスタム形状の定義も可能。操作性も高く、カスタムIC設計環境「Cadence Virtuoso custom design platform」と強固に統合されているという。
※「Virtuoso Passive Component Designer」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2007年11月8日、高速SPICEシミュレーターを手掛ける、米Nascentric社は、株式会社ノアと代理店契約を締結したことを発表した。
プレスリリース：http://www.nascentric.com/press/pr_110807.html（英文）
Nascentricは2003年設立のEDAベンチャーで、競合製品より1ケタ速いというマルチスレッド対応の高速SPICEシミュレーター「AuSim」を提供。今年9月には第3ラウンドの資金調達を終え、ワールドワイドな製品展開に力を注ぐとしていた。
今回Nascentricが日本の代理店に選んだ株式会社ノアは、半導体製造装置の販売と各種半導体解析サービスを手掛けるベンチャー企業で、設立は2001年、2005年に名古屋証券取引所セントレックスに上場しており、現在本社は新横浜、今年3月にはテスト設計ツールの米Logic Visionと代理店契約を結んでいる。
※Nascentric社
http://www.nascentric.com
※株式会社ノア
http://www.noah-corp.com
2007年11月9日、消費電力削減に向けたクロックツリー合成ツールを手掛ける米Azuro社は、STARCの最新設計フロー「STARCAD-CEL V1.5」に同社のクロックツリー合成ツール「PowerCentric」が採用された事を発表した。
※STARC：株式会社半導体理工学研究センター
プレスリリース：http://www.azuro.com/news/pr_2007_11_09.htm（英文）
STARCの「STARCAD-CEL V1.5」は、65nmデザイン向けの「超低消費電力対応設計メソドロジ」として開発されたもので、クロックゲーティングやパワーゲーティング、トランジスタL最適化など、各種の低消費電力化技術がその設計フローの中に取り込まれている。
今回採用が発表された「PowerCentric」は、65nm以降のデザインをターゲットに既存のクロックツリー合成を置き換えるツールとして開発されたもので、一般的に別々に行われるクロック・ゲーティング挿入とクロックバッファ挿入を統合した形で処理する事で、低消費電力化を実現するより最適なクロックツリーを合成できる。
発表によると、STARCはAzuroの「PowerCentric」を「STARCAD-CEL V1.5」に採用したことで、ダイナミック・パワーを20％削減する事に成功。クロックスキューも改善され、クロック遅延の低減や回路面積の削減といった効果も得られたという。
尚、「PowerCentric」は、東芝、NVIDIAといった大手にも採用されており、日本国内ではキー・ブリッジが代理店として製品を提供している。
※Azuro社
http://www.azuro.com
※株式会社半導体理工学研究センター（STARC）
http://www.starc.jp
※株式会社キー・ブリッジ
http://www.keybridge.co.jp
2007年11月8日、消費電力関連をはじめ各種解析・最適化ツールを手掛ける、米シーケンスデザインは、秋葉原コンベンションホールで「Design For Power セミナー2007」を開催。満席となる100名近くの参加者を集めた。
イベント関連情報：http://www.sequencedesign.com/dfp2007jp/seminar_pr_jp.htm
低消費電力設計にフォーカスした技術セッションに終始した同イベントの中で、非常に興味深かったのが、東芝マイクロエレクトロニクスの南 文裕氏による「実設計に適した高速な消費電力解析環境」という事例発表。南氏は、シーケンスの消費電力解析ツール「PowerTheater」の効果的な活用方法として、高速かつ高精度なゲートレベルの電力解析手法と電圧効果解析手法の実例を紹介した。
発表によると南氏のチームでは、軽く3日は要するというシミュレーションベースの大規模回路の消費電力解析（ゲートレベル）を精度を損なわずに高速化すべく、テストベクタを用いずに消費電力を解析できる「PowerTheater」の「Zero-Sim」オプションを活用する方法を考案。「Zero-Sim」オプションに必要な実効周波数をRTLシミュレーションで求め、RTLとゲートの接続関係からゲーテッドクロック化された信号を対応づける専用I/Fを用意し、RTLシミュレーションとベクターレス解析の合わせ技と呼べる電力解析フローを構築。その精度を2種類の実チップデータで確認したところ、シミュレーションベースのゲートレベル解析と同等の精度誤差15％以内を達成できた。
また、動的電圧降下解析についても、消費電流値の予測に必要なVCDダンプを「PowerTheater」の高速なRTLシミュレーションから入手し、その情報を適切に電圧降下解析ツールに渡す専用I/Fを用意するという方法で、高速かつ高精度な電圧降下解析を実現。同じく実チップデータに適用したところ、ゲートレベルのシミュレーションベースの電圧降下解析と同等のドロップマップを得る事ができたという。
尚、シーケンスデザインでは、2008年初頭に「PowerTheater」のバージョンアップを予定しており、新たに新機能が追加される予定。
※「PowerTheater」に関する詳細は、シーケンスデザイン株式会社にお問い合わせ下さい。
http://www.sequencedesign.com
※東芝マイクロエレクトロニクス株式会社
http://www.toshiba.co.jp/tosmec/
2007年11月6日、マグマは、TSMCの45nmプロセスに対応した「Quartz DRC」のランセットをリリースした事を発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2007110601.htm
「Quartz DRC」は、TSMCリファレンスフロー8.0に採用されているマグマのインプリメンテーションツール「Blast」および「Talus」と密接に連携するDRCツールで、デザイン・データベースをエクスポートすることなくGDSIIレベルの不具合修正を行うことが可能。独自の分散処理技術による高速なDRC処理をウリにしている。当然ながら、サードパーティーツールとの互換性も備えており、TSMC45nmプロセスを利用する顧客は「Quartz DRC」を用いる事でTAT短縮を実現できる。
マグマによると「Quartz DRC」は、分散処理技術に加えて、デザインデータをポリゴンではなく座標で数学的に取り込む事によって高速な処理を実現しているとの事で、「どんなデザインでも2時間以内で処理」を公言。先頃開催された「Magma TechTalks2007」では、他社製DRCで15時間要した14GBのグラフィックチップ・データの処理を僅か2時間以内で終了したという話も紹介された。
尚、「Quartz DRC」は2005年の発表以降、各国の半導体企業で使用されており、90nm、65nm、45nm以下のプロセス・ノードのサインオフツールとして主要ファウンダリが認定。高速分散処理に加えてDRCルールの書き易さ（Tclで階層的に記述できる）もユーザーに喜ばれているという。
※「Quartz DRC」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※TSMC社
http://www.tsmc.com
2007年11月8日、シンプリシティとFPGAベンダ ラティスは、両社の協力関係を更に強化し、DSPデザイン向けに高度に最適化された汎用のESLシンセシス・フローを提供すると発表した。
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2007/SYBJP_0015.html
発表によるとシンプリシティのDSP合成ツール「Synplify DSP」がラティスのFPGA「LatticeECP2M」および「LatticeXP2」をサポート。MathWorks社のSimulink環境と連携し、DSPアルゴリズムのFPGA実装を自動化する「Synplify DSP」と、DSP機能の実装に卓越したパフォーマンスとロジック使用効率を発揮するラティス製FPGAの組み合わせによって、DSPアルゴリズムの最適なハードウェア実装を実現するという。
ラティスのFPGAは、DSPアルゴリズムの実装にあたり、他のソリューションよりも最高50%の性能向上と75%のロジック使用効率向上を実現。最先端の90nmシリコン・テクノロジ、最適化されたアーキテクチャおよび独自の回路デザインによって、その他のFPGAソリューションよりも、トータルコストを最高で30?50%まで削減できるとしている。
尚、ラティスのFPGAをサポートする「Synplify DSP」の販売価格は187万2千円（Synplify DSP FPGA Only、NL版 、1年のタイムベース・ライセンス）からとなっている。
※「Synplify DSP」に関する詳細は、シンプリシティ株式会社にお問い合わせください。http://www.synplicity.jp
※ラティスセミコンダクター社
http://www.latticesemi.co.jp
2007年11月9日、SystemCベースの動作合成ツールを手掛ける、フォルテ・デザイン・システムズの桜井 至氏による著書「HDLによるデジタル設計入門」がテクノプレス社より発売された。
書籍情報：http://www.catnet.ne.jp/t-press
同書は、半導体やデジタル信号処理に関する解説から、Verilog-HDL、SystemCを含めた上流から下流までの設計工程を総合的にまとめた参考書で、学生や新人ハード設計者に向けた教育用の書籍として出版されたもの。
桜井氏は現在、フォルテ・デザイン・システムズのシニア・アプリケーション・エンジニアとして動作合成ツール「Cynthesizer」の日本展開に従事。同氏は、1987年にエス・シー・ハイテクセンター入社後、論理シミュレータVerilog‐XL、論理合成ツールDesign CompilerのAEとして活躍。EDA業界のキャリアは20年と上流から下流、デジタルからアナログまで回路設計に関する幅広い知識を持ち、これまで設計に関する多数の著書を出版している。
「HDLによるデジタル設計入門」SystemC/Verilog-HDLを用いたハードウェア/LSI設計
出版 : テクノプレス社 （http://www.catnet.ne.jp/t-press/）
著者 : 桜井至
価格 : 3800円（税別）A5版 400ページ
発行: 2007年11月
書籍概要
本書では、HDLを含めたシステムLSIの全体設計フローを理解することを目的に、システムLSIの基本となるデジタル信号処理の概要、半導体やCMOSトランジスタの動作原理や構造、EDA環境の進展や役割、HDLの基礎的な概念、アーキテクチャ検証、動作設計と動作合成、RTL設計、論理合成、低消費電力化、テスト容易化設計、レイアウト設計などのそれぞれの設計工程の概念や基礎について紹介しています。
また、HDLとしてVerilog-HDLとSystemCの構文規則や記述例についても解説しています。 電子工学が学ぶ学生、LSI設計に従事する新人教育に最適です。
目次
第1章 デジタル信号処理と基本論理
1-1 デジタル信号処理技術
1-2 デジタル信号
1-3 基本論理
1-4 論理式
第2章 CMOSトランジスタと半導体集積回路
2-1 シリコン半導体
2-2 MOSトランジスタ
2-3 半導体集積回路LSI
2-4 メモリ
2-5 LSIのパッケージ
第3章 設計自動化とHDLの基礎
3-1 コンピュータによる設計自動化の進展
3-2 LSI設計フロー
3-3 ハードウェア記述言語HDLとは
3-4 HDLの基本要素
3-5 HDLシミュレータによる検証
第4章 SystemCの基本構文
4-1 実行手順
4-2 基本構造
4-3 SC_MODULE
4-4 プロセス
4-5 データタイプ
4-6 信号と変数
4-7 sc_fifoチャネル
4-8 イベント
4-9 演算子
4-10 ループ文
4-11 条件文
4-12 関数
4-13 クラス
4-14 演算子のオーバーロード
4-15 テンプレート・クラス
4-16 シミュレーション制御構文
4-17 階層構造
第5章 Verilog-HDLの基本構文
5-1 字句に関する規約
5-2 コメント
5-3 モジュール
5-4 データタイプ
5-5 式
5-6 代入文
5-7 プロセス
5-8 階層構造
5-9 サブプログラム
5-10 ゲートレベルのモデル化
5-11 ユーザ定義プリミティブ
5-12 組み込みサブプログラムとコンパイル指示子
第6章 基本の記述スタイル
6-1 組み合わせ回路
6-2 順序回路記述
6-3 ROM
6-4 RAM
6-5 テストベンチ
第7章 システム設計と動作合成
7-1 アルゴリズム／仕様設計
7-2 SystemC設計フロー
7-3 SystemC TLM検証
7-4 動作合成可能なBCA記述の作成
7-5 動作合成の実行
7-6 SystemCの動作記述例
第8章 RTL設計と論理合成
8-1 RTL設計
8-2 RTL構造の検討
8-3 論理合成
8-4 タイミング解析
8-5 低消費電力化
8-6 テスト容易化設計
第9章 ゲートレベル検証とレイアウト設計
9-1 ゲートレベル検証
9-2 レイアウト設計
9-3 シグナル・インテグリティ解析とレイアウト検証
9-4 製造工程
付録 SystemCのインストール
A-1 Linuxへのインストール
A-2 参考文献
※書籍販売に関する詳細は、テクノプレス社にお問い合わせ下さい。
http://www.catnet.ne.jp/t-press
※フォルテ・デザイン・システムズ株式会社
http://www.forteds.com/japan
2007年11月6日、ESLツール大手のコーウェアは、ESLの採用を加速する次世代ソリューションを発表した。
プレスリリース：http://www.coware.co.jp/news/2007/2007.11.05.html
今回コーウェアが発表したのは、第2世代のESL技術とも呼べる「ESL2.0」に対応した新しいESLソリューションで、これまでコンセプトの実証フェーズにあったESL技術を標準的な実用フェーズへと大きく拡張するもの。具体的には今月末に一斉バージョンアップされる同社最新のESL製品群を差しているが、コーウェアは個々の製品機能よりも、それら包括的なESLソリューションによって、プロセッサ/ソフトウェア志向のプラットフォーム開発が大きく革新されると主張する。
コーウェアの記者発表に参加したコーウェア米国本社、マーケティング・ディレクタのMarc Serughetti氏は、「2007年、SoCソフト開発コストがハード開発コストを上回る」という米国EDAアナリストGary Smith氏の予測を挙げ、ソフトウェア開発の効率化手段の重要性を指摘すると同時に、単一のアプリケーション・システムからマルチ・アプリケーション・システムへと移り変わる設計に対処するためには、従来のRTL設計手法に代わるESL手法が必要であると強調。これまでのESL手法は実用化に向けた「コンセプトの証明」フェーズにあったが、その技術の成熟によって、これからはESL手法が製品設計に広く活用される「ESL2.0」の時代になると語った。
今回のコーウェアの発表は、ある意味「ESL2.0と呼べる新たなESLソリューションが準備出来た」というアナウンスと言えるが、具体的な製品のバージョンアップ内容を見てみると、まず基幹製品である「CoWare Platform Architect」のモデリング能力が大幅に向上。自動テストベンチ生成機能を搭載した「SystemC Component Wizard」、インターコネクト設定を簡略化する「Bus Library Wizard」、トランザクタの自動挿入を行う「Easy Connect」、新規SystemCデバッガなどが追加され、マルチコア・プラットフォームのモデリングにおけるその生産性は10倍を実現。1ヶ月を要するバスの結線作業も瞬時に終える事が可能となった。
また、「CoWare Virtual Platform」は、シミュレーション速度が最大2倍に向上されたほか、解析機能の「Virtual Platform Analyzer」も拡張され、メモリ・マップ表示や詳細なソフトウェア解析が可能となった。ちなみに、記者発表では、「CoWare Virtual Platform」のデモとして、動画を実速度より速く動かすという、100MIPSを超える超高速シミュレーションが披露された。
更に、「CoWare Processor Designer」にも新機能が施され、合成されるカスタムプロセッサの品質アップ（消費電力を50％削減、30％の性能向上）を実現。新規プロセッサモデル、バスモデルを中心に「CoWare IP Model Library」のラインナップも大幅に拡大され、「CoWare Signal Processing Designer」にはSuoer3G(LTE)ワイヤレス・ライブラリも追加された。
コーウェアは、「ESL2.0」を設計現場の新たな要求に対するESLの進化系と捉えており、それを実現する同社最新のESLツールは、今後アーリーアダプターからアーリーマジョリティへとユーザー層が移行し、より大きな設計チームで実製品の設計向けに活用されるようになり、製品の市場投入戦略の上でも大きな効果をもたらすとしている。
※アーリーアダプター（Early Adopters：初期採用者）、アーリーマジョリティ（Early Majority：初期追随者）いずれもマーケティング用語
尚、コーウェアの各ESL製品の最新バージョンは、11月末に一斉リリースの予定で、11月30日には都内のホテルでコーウェアユーザーの技術セミナー「J-CING 2007」が開催される予定。
※コーウェア製品の最新バージョンに関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
※J-CING 2007 イベント案内ページ
http://www.coware.co.jp/J-CING/index2.html
2007年11月6日、シノプシスは、ルネサス テクノロジが同社の設計フロー全般をカバーするEDAツールのメイン・サプライヤーとしてシノプシスを選定し、両社間の契約を拡大して締結したと発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20071105.html
シノプシスによると今回の契約には、配置配線ツール「IC Compiler」を核とするGalaxyデザイン・プラットフォーム、「VCS」や「HSIM」を中心としたDiscoveryベリフィケーション・プラットフォーム、TCADも含めたDFMソリューションなど、シノプシスの製品群が包括的に含まれているという。
尚、契約に関する詳細は明らかにされていない。
※日本シノプシス株式会社
http://www.synopsys.co.jp
2007年11月1日、SystemCベースの動作合成ツールを手掛ける、フォルテ・デザイン・システムズは、新横浜のホテルにて「Cynthesizerユーザー交流会2007」を開催。120名近くの参加者を集め、ユーザー事例を中心にCynthesizerの開発背景や動作合成を取り巻く技術動向などが発表された。
今回、計3件あったユーザー事例発表の中で、「Cynthesizer」のヘビーユーザーと言える立場で発表したのが三洋半導体株式会社の長尾 文昭氏で、講演タイトルは「インタフェース・メモリアクセス・演算系・アルゴリズムの設計およびデバッグを独立して行うIPコア開発」。「Cynthsizer」を初めて使ってみたという他の事例とは対照的に、「Cynthsizer」を使って如何にして設計を効率化しているかという実践的なノウハウが披露された。
長尾氏によると、「オブジェクト指向はハード設計に向いている」という考えの下、2001年よりハード設計にSystemCを導入し、独自開発したSystemCからVerilogへの言語変換ツールを利用した設計を開始。コーディングスタイルを通常の演算フローから、ステートマシンとデータフローに分離し、設計をオブジェクト指向に落とし込もうと試みたが、C++の言語機能全てには対応する事ができず、その後、Verilog入力の動作合成ツールの利用を経て2004年に「Cynthesizer」を導入。現在、「Cynthesizer」によってC++の言語機能に対応したオブジェクト指向のハード設計を実現している。
具体的には、モジュール、接続、演算系（信号）、メモリアクセス（信号）をオブジェクトとして、C++の持つカプセル化、多態性、継承、テンプレートというオブジェクト指向の機能を活用してハードを設計。インタフェース、メモリアクセス、演算系はライブラリとして扱い、アルゴリズムとアーキテクチャ（モジュールと階層構造）はテンプレートに従って記述し、最終的に動作合成によって回路を合成するという形をとる。これにより、RTL設計で行っていた演算器/レジスタの共有化やスケジューリング、信号制御を動作合成ツールに任せ、設計の中心をデータ処理の流れに置く事が可能となり、データの処理手順や処理方法の改善による回路性能の向上を実現。インタフェースや信号のライブラリ化は、設計を簡略化するだけでなく、設計の再利用性も高まり設計工数の削減という面でも有用性が高いという。
尚、長尾氏は、オブジェクト指向と動作合成（Cynthesizer）による設計事例として、MP3エンコーダーの設計事例を紹介。デザイン仕様に応じたインタフェース、メモリアクセス、浮動少数点型ライブラリを独自に用意。（フォルテからも各種ライブラリが提供されている）アルゴリズムをインタフェースを明確にした形でモジュール化（テンプレートで記述）し、モジュール接続、データ型の決定、配列の分類（レジスタorメモリ）、という手順を経てCyntjesizerで動作合成を実行。合成結果を確認してから入力記述や合成パラメーターの最適化を行い、最初の合成結果を得てから約2週間でMP3のサンプルデータの処理に必要なクロック数を約65％削減。回路規模も約19％削減する事ができたという。
※「Cynthesizer」に関する詳細は、フォルテ・デザイン・システムズ株式会社にお問い合わせ下さい。
http://www.forteds.com/japan/
※三洋半導体株式会社
http://www.semic.sanyo.co.jp
2007年11月2日、SystemCのアサーション・ベース検証環境を手掛ける、米JEDA Technologies社は、OCP（Open Core Protocol）の標準規格に準拠したシステムレベル検証に必要なSystemC 言語ライブラリ「OCPchecker」を発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1194215750.pdf
「OCPchecker」は、OCPプロトコルのコンプライアンスをチェックするためのライブラリで、このライブラリを用いる事でシミューレーションによるプロトコル違反の検出や機能カバレッジに必要な情報収集が可能。OCP2.2/OCP2.1/OCP2.0仕様をサポートしており、OCP SystemC Channelに対してプラグアンドプレイで利用する事ができる。また、同製品は、JEDAのネイティブSystemC検証環境「NSCa」上で実装されており、ユーザーによるプロトコル追加やコンフィグレーション設定、アサーションカバレッジやアサーションデバッグも可能。これまで多くの工数を要していた検証環境の構築を大幅に効率化できるようになる。
尚、発表に寄せられたコメントによると、OCP-IPの創設メンバーである米Sonics社では、JEDAの「OCPchecker」の精度と利用・導入のし易さを高く評価し、社内製のSystemCチェッカーを全て「OCPchecker」に置き換え自動チェックを行っているという。
※「OCPchecker」に関する詳細は、JEDA社製品の販売代理店、株式会社エッチ・ディー・ラボにお問い合わせ下さい。
http://www.hdlab.co.jp
※JEDA Technologies社
http://www.jedatechnologies.net
※OCP-IPホームページ
http://www.ocpip.org
2007年10月31日、マグマは、ルネサス テクノロジがマグマのフィジカル設計ツール「Blast製品群」を使用して、カーナビ用次世代SoCを設計した事を発表した。
プレスリリース：http://www.magma-da.com/c/@CpteB4S4ZrYTc/Pages/PRRenesas103107.html（英文）
発表によると、ルネサスがマグマのツールで開発したのは、今年5月に発表されたカーナビ向けの高性能SoC「SH7775」。「SH7775」は従来製品「SH7770」の後継品でSuperHの最上位品「SH-4A」を搭載し、地図描画用グラフィックスエンジン、3Dグラフィックスエンジン、GPSベースバンド処理機能など豊富な機能を実現している。
ルネサスは、マグマのインプリメンテーション・ツール「Blast Fusion」、クロストーク・ノイズ/遅延解析ツール「Blast Noise」、パワー解析ツール「Blast Rail」、セル/配線歩留まり最適化ツール「Blast Yield」を用いて「SH7775」のデザインを実装し、動作周波数最高600MHz、1GIPS (giga instructions per second)、最大4.2GFLOPS(giga floating-point operarions per second)の性能を実現。従来製品「SH7770」を1.5倍高速化し新機能を取り込むという目標をクリアすると同時に、開発期間も短縮する事ができたという。
※Blastシリーズ製品に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※株式会社ルネサステクノロジ
http://japan.renesas.com
2007年10月24日、NECシステムテクノロジーと図研は、東京コンファレンスセンターにて「CyberWorkBenchフォーラム2007」を開催。定員を超える140名近くの参加者を集め、C言語設計環境「CyberWorkBench」の最新アップデート、ユーザー事例、ロードマップを発表した。
イベント関連ページ：http://www.cyberworkbench.com/seminar/forum2007.htm
NECシステムテクノロジーの提供する「CyberWorkBench」は、NECの内製ツールとしてその存在は広く知られていたが、商用EDAツールとして発売されたのは昨年9月と市場に流通するEDA製品としての歴史は浅く、これまで話題と期待は集めていたが、その本当の実力については未知数とされていた。しかし、製品リリースから早1年が経ち、売り上げ実績やユーザー事例からその実力が徐々に明らかになってきた。
Cyberのビジネス状況について講演した、NECシステムテクノロジーの小島 智氏によると、Cyberの累積顧客サイト数は既に10サイトを超え2ケタに到達。当然ながらNECグループ外のユーザーが多数存在しており、2007年上期の売上は前期比100％増と倍の数字を叩き出しているとの事。また、同じくNECシステムテクノロジーCWB事業推進室長の山内 久典氏とCyber開発責任者の若林 一敏氏に聞いたところ、既に商用チップの開発にCyberを適用している顧客も多く、秋葉原に行けばCyberで設計したチップを搭載した民生品が色々と並んでいるとの話。DACへの出展など、当初から海外展開も視野に入れているが、現状は国内新規ユーザーへの対応が忙しくそれどころではないとの事だった。
そのような「Cyber商用化」の好スタートを受け、NECシステムテクノロジーでは、設計文化の壁を越えた「C言語設計フォーラム」の形成を目指し、Cyberの入力言語として使用される「BDL」のオープン化を計画中で、マニュアルのチューンナップなど準備を整えた上で将来的にはIEEE標準化も目指す。また、既に実施しているC言語設計の教育プログラムの他に、今年11月から無料のCyber体験セミナーも開催する予定で、C言語設計手法の普及活動にも注力。更に、Cyberを取り巻くパートナーの拡大と関係強化にも取り組んでいるという事で、同イベントには、販売代理店である図研の他に、礎デザインオートメーション、インターデザイン・テクノロジー、VaST Systems Technology、コーウェア、シーケンス・デザイン、日立情報通信エンジニアリングの計6社がEDAパートナーとして参加していた。
気になるCyber本体の話については、最新バージョン4.xの新機能と次期バージョン5.0以降のロードマップを中心に若林氏が講演。単なる動作合成ではないC言語設計の統合環境を目指すというコンセプトの下、「プロがやりたい事は全て取り込む」という方針でCyberの開発を継続中で、既にコアとなる動作合成機能の他に、Cレベルの「形式的プロパティ検証」、「ハード/ソフト協調シミュレーション」、Cと合成したRTLの「形式的等価性証明」、Cからの「テストベンチ生成」といった機能を実装済み。中でもCとRTLの等価性プルーバは、動作合成の技術を駆使した強力な機能という事で、実際に数MゲートのPCI Expressの設計に適用したところ、10万行の動作記述（Cコード）と合成した100万行のRTLの等価性を擬似エラー0で証明できたという。
また、現バージョン4.2では、「階層合成機能」（＝関数ごとの並列化）をサポートしており、モジュール単位の合成ではなく大規模回路の合成にも対応可能。更に、バックエンド工程を意識した「配線性考慮の合成」も可能で人手では困難なモジュール間配線の自動共有化という離れ業も実現している。その他、言語対応に関しては、「言語非依存化」をモットーにあらゆる言語に対応して行く予定という事で、既に現在のバージョン4.2ではSystemCにも一部制限付で対応済み。次期バージョン5.0では、SystemCの複数プロセス対応や検証用のサイクル精度のVerilog/VHDLの出力も実現する計画となっている。
尚、2008年Q1リリース予定となっている次期バージョン5.0では、上記言語対応の他にも多数の新機能追加が予定されており、その項目名だけをみても「アーキテクチャ自動探索」、「配線遅延考慮の合成機能」、「RTLフロアプランナ」、「各種動作合成用IP」、「動作IPの暗号化」、「新ソースコードデバッガ」、「プロパティ検証の自動チェック強化」、「等価性プルーバの制御回路対応」と盛り沢山。
大きな流れとしては、既存機能の強化に加えソフトウェア・エンジニア向けにユーザビリティを向上させるという方向性と、チップ全体をC言語で設計するユーザーに向けに新たな機能を追加するという方向性が加わっており、まさに今後のロードマップは「C言語設計の統合環境」としてのCyberWorkBenchの幅の広がりを期待させるものであった。
※ユーザー事例、その他講演内容に関するレポートは別ニュースに続きます。
※CyberWorkBenchに関する詳細は、NECシステムテクノロジー株式会社または株式会社図研にお問い合わせ下さい。
NECシステムテクノロジー株式会社
http://www.necst.co.jp/
株式会社図研
http://www.zuken.co.jp/
2007年10月31日、ドイツに本拠を構える図研ヨーロッパと論理シミュレーターを手掛ける米Aldecは、両社製品を組み合わせた新製品「CADSTAR FPGA」を発表した。
プレスリリース：http://www.zuken.com/news/press0710-Aldec.asp（英文）
発表によると図研とAldecは、図研が欧州および米国で提供しているWindowsベースのPCB設計ツール「CADSTAR」と、Aldecが提供しているWindowsベース論理シミュレータ「Active-HDL」を組み合わせ、新製品「CADSTAR FPGA」として提供。両製品が統合されることによって、設計者は「CADSTAR」の環境内で「Active-HDL」によるFPGAシミュレーションを実行できるようになり、同期するPCBとFPGAのデザインプロセスを効率化する事が可能となる。
両社のパートナーシップは、図研のPCB設計環境「CR-5000」とAldecの「Active-HDL」のインテグレーションという形で今年5月に既に発表されているが、製品として統合されたものがリリースされるのは今回が初。「CADSTAR FPGA」主に中小規模の企業を対象にコストパフォーマンスの高いツールパッケージとして提供される予定で、ベータ版の提供は11月5日より開始される予定。製品価格は単一言語対応版で1000ドルからの設定となっている。
※「CADSTAR FPGA」に関する詳細な情報は、11月8日よりAldecのWebサイト上で公開される予定。
http://www.aldec.com
※ZUKEN USA/EURO
http://www.zuken.com/
2007年10月31日、ESL合成ツールを手掛けるEDAベンチャー米BlueSpecは、ベンチャーキャピタルから新たに425万（約4.8億円）ドルを調達し、資金調達第3ラウンドを終了したことを発表した。
プレスリリース：http://www.bluespec.com/news/Funding103107.htm（英文）
発表によると、今回Bluespecに投資したのは既存の出資者であるAtlas VentureとNorth Bridge Venture Partnersの2社。今回の資金調達により、BlueSpecの累計調達額は1725万ドル（約19.7億円）となった。
BlueSpecは現在、北米を中心にヨーロッパ、インドでESL合成ツールの営業を展開。今年7月の時点で同社チェアマンのShiv Tasker氏は、「近いうちに日本にも代理店ができる」と語っていた。
ちなみに同社は2006年3月に資金調達第2ラウンドで400万ドルを調達している。
※Bluespec社
http://www.bluespec.com
2007年10月31日、米EDA Consortiumは、2007年度第2四半期（4月?6月）の世界EDA売上報告を発表した。
発表によると、2007年Q2（4月?6月）の世界のEDA売上総額は14億880万ドルで、昨年の同時期と比較すると約11.4％の売上増となった。直近の1年間の売上成長率は平均14.6％増（対前年比）となっており、2006年Q1(1月?3月）から継続して2ケタ成長を維持している。
しかし、地域別の売上で見ると日本市場における売上だけは減少しており、このQ2は前年比8.5％減。直近1年間の売上はワールドワイドで14.6％増であるにも関わらず、日本市場だけは1％減となっている。
尚、地域別の売上で最も好調なのはアジアその他地域で、このQ2の売上は前年比41.2％増、直近1年間では31.7増と急伸を続けている
2007年Q2の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 5億3890万ドル（約617億円）12.8％UP ※11.8％UP
■PCB/MCM分野 1億1870万ドル（約136億円）1.9％UP ※22.3％UP
■IC Physical Design & Verification 分野 3億9720万ドル（約455億円）15.8％UP ※14.9％UP
■IP分野 2億6920万ドル（約308億円）7.1％UP ※18.1％UP
■サービス分野 8480万ドル（約97億円）11.1％UP ※9.5％UP
※の数字は直近1年間の売上合計の前年比
2007年Q2地域別の売上と昨年同時期との比較は以下の通り。
■北米 6億7920万ドル（約778億円）13.2％UP ※19.9％UP
■ヨーロッパ 2億4570万ドル（約281億円）7.9％UP ※8.7％UP
■日本 2億4480万ドル（約280億円）8.5％DOWN ※1％DOWN
■アジアその他地域 売上2億3900万ドル（約273億円）41.2％UP ※31.7％UP
※の数字は直近1年間の売上合計の前年比
※EDAC（EDA Consortium）http://www.edac.org
2007年10月31日、NEC情報システムズは、サイバネットシステムと自社製品「DEMITASNX」の販売店契約を締結したことを発表した。
プレスリリース：http://www.nis.co.jp/topics/news_071031.html
「DEMITASNX」は、NEC情報システムズが開発したPCB設計向けのノイズ抑制ツールで、独自のノウハウに基づくデザインルール・チェックを設計の段階で行う事により、プリント基板上のノイズ（EMI）の原因を試作前に除去することが可能。製品のリリースは2001年で累積販売数は70社200セット以上という実績ち、今年7月には「クロストーク（信号混信）チェック機能」を追加したバージョン3.8をリリースし、国内を初め北米・台湾・アジア各国へも拡販を進めている。
今回発表されたサイバネットシステムとの販売店契約は、「DEMITASNX」の拡販戦略の一環として実現されたもので、NEC情報システムズは、ケイデンスのPCB設計ツール「Allegroシリーズ」の販売代理店として豊富な販売実績を持つサイバネットシステムの力を借りる事により、ケイデンスユーザに対する「DEMITASNX」の拡販を強化する狙い。サイバネットでは、今後3年間で200本の販売を見込んでいるという。
※「DEMITASNX」に関する詳細は、株式会社NEC情報システムズにお問い合わせ下さい。
製品URL：http://www.demitasnx.com
NEC情報システムズ：http://www.nis.co.jp
※サイバネットシステム株式会社
http://www.cybernet.co.jp/
2007年10月29日、WindowsベースのPCB/FPGA設計環境を手掛ける、豪アルティウム リミテッド社は、同社の主力製品「Altium Designer」がNASAジョンソン宇宙センターにて標準設計ツールとして採用された事を発表した。
プレスリリース：http://www.altium.com/files/corp/media/pdfs/20071029NASASelectsAltiumDesigner-JP.pdf
Altiumの発表によると、NASAジョンソン宇宙センターは、スペースシャトル、国際宇宙ステーション計画、宇宙飛行士を月に送るコンステレーションプログラム（Constellation program）などを含む有人・無人の宇宙探査プロジェクトの標準設計ツールとして「Altium Designer」を採用。
30以上のライセンスを導入し、ボード設計におけるシグナルインテグリティ解析、シミュレーション、レイアウト、更にはFPGA設計など、これまで個別のポイントツールで行われていた複数の開発プロセスを「Altium Designer」の単一環境に統合するという。
尚、具体的には、ガイダンス、ナビゲーション、電力システム、アビオニクスシステム、計器、耐熱保護、宇宙服およびその他の船外活動(EVA)装置、空気力学および関連分野、高度自動化システム、システム工学とシミュレーションなど、様々な分野の設計に「Altium Designer」が使用される予定で、設計におけるコンフィギュレーション管理やバージョンコントロールの改善にも活用される予定。
※「Altium Designer」に関する詳細は、アルティウムジャパン株式会社にお問い合わせ下さい。
http://www.altium.com/Home/
※NASAジョンソン宇宙センター
http://www.nasa.gov/centers/johnson
2007年10月29日、ESLツール大手のコーウェアとHW仮想検証向けソリューションを手掛ける米Carbon Design Systems社は、製品のOEM契約を含む両社のパートナーシップの強化を発表した。
プレスリリース：http://www.coware.co.jp/news/2007/2007.10.30.html（コーウェア）
発表によると今回の両社のコラボレーションのポイントは大きく2つ。一つは、カーボンの「Carbon Model Studio」とコーウェアの仮想HWプラットフォーム開発環境「Platform Architect」のGUIがある意味「双方向」で繋がったという点で、既存のRTL資産から作成したカーボンモデル（サイクル精度を保持した高速検証用の仮想HWモデル）をコーウェアの環境上で利用できるだけでなく、コーウェアの環境上からカーボンのGUIを呼び出しRTLから仮想HWモデルを作成する事が可能となったほか、そのモデルの内部信号の観測やレジスタのパラメータ設定、ブレークポイントを設定したデバッグなども実現。RTL資産を単なるブラックボックスとして仮想プラットフォームに取り込むのではなく、ソフトウェア開発者も扱う事のできる中身の見える高速な仮想モデルとして扱う事が可能となった。
また、仮想HWモデルの高速化に向けては、コーウェアの環境上で仮想HWモデルを動かしながら必要に応じてレジスタのパラメータを設定したり、カーボン独自の「Replay」、「OnDemand」といったシミュレーションの高速化技術を選択することも可能で、これらのオプションはソフトウェア開発者に対してもデバッグ工数の削減という意味で大きなメリットをもたらす。
もう一つのポイントは、今回の両社のコラボレーションが製品のOEM契約という形で実現されている点で、カーボンがコーウェアの「Platform Architect」向けに用意したカスタム済の「Carbon Model Studio」をコーウェアがOEM販売という形で既存顧客に向けて提供。見方としては、ESL市場で先行するコーウェアがカーボンの技術を採用したという事になるが、複数の仮想検証ソリューションが存在する中で、カーボンとの強い繋がりはコーウェアにとってもアドバンテージとなる。
尚、今回の発表についてコーウェア株式会社のジャン グッドセル社長とカーボン・デザイン・システムズ・ジャパン株式会社の石井 敦社長に聞いたところ、グッドセル氏は、両社のコラボレーションの大きなメリットとして「RTL資産の再利用化」を指摘。カーボンの技術で既存のRTL資産を効率良く再利用する事が可能となり、「僅か2?3週間で今よりも容易に仮想HWプラットフォームを構築できるようになる」とコメント。石井氏は、「両社の協力によってこれまでRTLをブラックボックスとして扱っていたコ・シミュレーションのデバッグとシミュレーション速度の問題も解消されるだろう」と語っていた。
※コーウェア株式会社
http://www.coware.co.jp
※カーボン・デザイン・システムズ・ジャパン株式会社
http://www.carbondesignsystems.co.jp
2007年10月25日、マスクデータの最適化ツールおよびDFMツールを手掛ける、米Sagantec社は、リソグラフィ・ホットスポットの自動修正に関するTSMCとのコラボレーションを発表した。
プレスリリース：http://www.sagantec.com/pr-20071025.html（英文）
Sagantecの「DFM-Fix」は、ライブラリ、メモリ、IP、カスタム・ブロックなどあらゆるデザインレベルのクリティカルレイヤにおいて、ホットスポットの自動修正が可能。メモリとカスタム・ブロックのクリティカルレイヤで発見されるホットスポットなど、ルーティングのレベルでは解決できないホットスポットの修正に対応する事ができる。
Sagantecによると今回TSMCは、バックエンド作業のTAT短縮に向けてSagantecのホットスポット自動修正ツール「DFM-Fix」をテスト。複数の実デザインを用いて様々なマスク層でホットスポットの自動修正が可能かどうかチェックしたところ、全てのケースで95％以上の自動修正を実現。標準的なクアッドCPUプラットフォームを用いて、全ての処理を3時間以内で完了した。
TSMCはこの結果を高く評価し、自社フローへの「DFM-Fix」のインテグレーションに向けてSagantecとのコラボレーションを進めていくという。
※「DFM-Fix」に関する詳細は、サガンティック・ジャパンにお問い合わせ下さい。
http://www.sagantec.com
※TSMC社
http://www.tsmc.com
2007年10月22日。ケイデンスは、オランダNXPセミコンダクター社とのEDAソリューションに関する複数年契約締結を発表した。
プレスリリース：
http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=102207_nxp（英文）
発表によると今回の契約により、ケイデンスはあらゆるEDAツールをNXPに提供。NXPはフロントエンドからバックエンド、デジタル回路からアナログ/RF回路まで全ての設計をケイデンスのツールベースで行う形となる。
両社は、NXPの前身であるPHILIPS時代から15年以上に渡り協力関係にあるが、今回のような公に発表された戦略的なパートナーシップ契約は初。両社の契約には、単なるEDAツールの供給に留まらず、次世代ESL技術に対する共同投資なども含まれているという。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
NXPセミコンダクター社
http://www.jp.nxp.com
2007年10月29日、パワー・インテグリティ解析をはじめとした各種解析ソリューションを手掛ける、米Apache Design Solutions社は、3D解析ツールを手掛ける米Optimal Corporationの買収を発表した。
プレスリリース：
http://www.apache-da.com/apache-da/Home/NewsandEvents/PressReleases/10.29.07.html（英文）
Optimalは、PCB/SiP/ICパッケージの3D解析ツールを手掛けるベンダで、熱解析、電磁界解析、パワー解析、シグナルインティグリティ解析など、幅広いツールラインナップを提供。ワールドワイドで60社以上のアクティブな顧客を持ち、同社の解析ツールは4年前からTSMCのリファレンスフローにもされている。
Apacheは、ダイナミック・パワー解析ツール「RedHawk」の成功を背景に、今年新たにチップとパッケージの協調設計ツール「Sentinel」を発表。その解析ソリューションをパッケージ領域まで拡大しており、今回のOptimal社の買収によりそのソリューションを更に強化。両社製品・技術の統合により、パワー解析ソリューションにおける様々な相乗効果が期待できるという。
尚、10月25日付けの別の発表によると、Apacheは四半期ベースで19期連続の売上増を達成。つい先日も「RedHawk」が東芝に標準採用されたばかりで、ワールドワイドでツールの販売が好調を維持しているという。
※アパッチデザインソリューションズ株式会社
http://prizma.jp/apache/aboutus.html
※米Optimal Corporation
http://www.optimalcorp.com
2007年10月24日、ケイデンスは2007年Q3（7月?9月）の売上を報告した。
プレスリリース：
http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=102407_Q307earnings（英文）
発表によると、ケイデンスの2007年Q3の売上は前年同時期より9％増の4億100万ドル。（約458億円）うち、純利益は7300万ドル（約83億円）で昨年同時期の4200万ドルに対して約73％UPという結果を残した。※金額は全てGAAP基準による会計結果
ケイデンスは、今年度に入ってから売上の対前年比をQ1で11％UP、Q2/Q3ともに9％UPとも順調に売り上げを伸ばしており引き続き好調。4半期ごとに発表される次期売上予測も狂い無く、今期の結果も予想通り。ちなみに来期の売上は、今期最高の4億6500万ドル?7500万ドルになると予測されている。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2007年10月26日、マグマは2008会計年度第2四半期（2007年7月?9月）の売上を報告した。
プレスリリース：http://www.magma-da.com/articles/Earnings/PR_2QFY08_Earnings_FINAL.pdf（英文）
発表によると、マグマの2007年7?9月の売上は前年同時期より27.5％増の5350万ドル。（約61億円）純損益が640万ドル（約7.3億円）で昨年同時期の約半分に抑えた。※GAAP基準による会計結果
マグマは損益を計上しながらも、売上は順調に増加中で前期、今期と2四半期連続で前年比20％以上の売上増を実現。今期の売上5350万ドルは、同社四半期の売上としては過去最高の数字となる。
尚、マグマは来期（10月?12月）の売上額を5300?5500万ドルと予測している。
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2007年10月25日、ESL分野のEDAツール開発や設計・コンサルティングサービスを手掛ける、礎デザインオートメーションは、同社のESLツール「FP-Fixer」が東京都ベンチャー技術大賞の優秀賞を受賞した事を発表した。
東京都ベンチャー技術大賞関連ページ：http://www.metro.tokyo.jp/INET/OSHIRASE/2007/10/20hap100.htm
東京都ベンチャー技術大賞は、東京都の産業活性化と雇用創出を目指し、革新的な技術・製品開発に挑むベンチャー企業を表彰するもので、毎年東京都主催の産業交流展にてその表彰式が行われている。
今回、礎DAは同社の開発したESLツール「FP-Fixer」にて東京都ベンチャー技術大賞に応募。大賞、都知事特別賞に次ぐ優秀賞を獲得し、石原都知事から表彰された。
「FP-Fixer」は、Cアルゴリズムをハードウェア化する際に行われる浮動小数点から固定小数点へのCコードの変換作業（ビット精度の確定作業）を自動化するツールで、製品リリースは2006年10月。現在、バージョン2.0を出荷中で株式会社図研が総代理店として製品を販売している。
当初リリースされたバージョン1.0では、ハードウェア設計向けのCコード出力に限られていたが、最新のバージョン2.0ではDSP（ソフトウェア）向けのCコード出力機能も追加され、DSP向けのソフトウェア開発ニーズにも対応。SystemCを用いずに独自のC言語ベースシミュレーション・ライブラリによってシミュレーションを高速に実行するというアプローチが支持されており、ユーザー数を順調に増やしているという。
尚、「FP-Fixer」は半導体産業新聞主催の第14回LSIオブザイヤー2007、開発ツール部門でも優秀賞を獲得している。
※「FP-Fixer」に関する詳細は、株式会社礎デザインオートメーションにお問い合わせ下さい。
http://www.ishizue-da.co.jp
中国最大のファウンダリSMICは、2007年10月18日にマグマと10月22日にケイデンスと低消費電力設計に対応するリファレンスフローを相次いで発表した。
プレスリリース：
http://www.magma-da.co.jp/newsandevent/press/2007101801.htm（マグマ）
http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=102207_smic（ケイデンス）
発表によるとSMIC-Magmaフローは、「Blast Power」、「Blast Fusion」、「Blast Create」をベースとしたもので、SMICの90nmプロセスに対応。90-nmセルライブラリを利用し、ドメイン生成やリテンション・フリップ・フロップの挿入、パワー解析を自動的に切り替え、ダイナミック・パワーの最適化とリーケイジの削減を実現。複雑な低消費電力ICを自動化されたフローでインプリメントする事ができる。
一方のSMIC-Cadenceフローは、CPF（Common Power Format）をベースとした90nmプロセス向けの低消費電力設計フローで、SMICとケイデンスの両社で開発したIPを用いて、論理合成からフィジカル・インプリメント、サイオンオフ検証という一連のデザインステップを実行。各ステップで消費電力を考慮した処理を行う事ができる。
SMICは、CPFベースの低消費電力設計フローを構築するにあたり、CPF対応のライブラリ提供を開始。合わせてCPFの標準化を推進する「Power Forward Initiative」に加盟したという。
設計フローを構築するツールの機能性をアピールするマグマに対して、CPFというパワーフォーマットの有効性を主張するケイデンス、低消費電力設計ソリューションに関するマーケティング的なアプローチは両社違ったものとなっている。
※SMIC社
http://www.smics.com
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2007年10月22日、シノプシスは、テストパターン自動生成ツール「TetraMAX」の新機能「微小遅延故障ATPG」を発表した。※ATPG：Automatic Test Pattern Generation
プレスリリース：http://www.synopsys.co.jp/pressrelease/2007/20071022.html
シノプシスによると発表した「微小遅延故障ATPG機能」は、タイミング遅延を考慮したテスト・パターンを自動生成する機能で、そのテスト・パターンを用いる事でこれまで検出出来なかったデバイス内に潜む微小な故障要因を検査することが可能。従来のATPGテクノロジを用いたテストと比較してテスト品質を劇的に向上させることができる。
シノプシスの「TetraMAX」も含め、これまでの市販ATPGツールは、タイミング遅延を考慮することが出来なかったが、シノプシスはタイミング情報を活用できるようテスト・パターン生成機能を改善。設計者は、寄生容量抽出ツール「Star-RCXT」によって抽出した寄生情報をSTA「PrimeTime」に渡し、「PrimeTime」が解析したピン・スラック情報をもとに「TetraMAX」で微小遅延故障テスト・パターンを生成することができるようになる。
実際に複数の顧客企業で「微小遅延故障ATPG機能」を用いてテストしたところ、標準的なAt-Speedテストをパスしたデバイスの中で、実際には問題箇所が残っていたデバイスが複数見つかったという。
微小遅延故障に対応したテスト・パターンの生成機能は、プロセスの微細化に対応するためのテスト設計技術として注目されているもので、テスト技術の国際学会「International Test Conference」の開催に合わせ大手各社が一斉に新技術を発表。シノプシスの「微小遅延故障ATPG機能」も同カンファレンスにてデモ公開されたという。
※「TetraMAX」の「微小遅延故障ATPG」に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※International Test Conference
http://www.itctestweek.org
2007年10月24日、タイミング解析ツールを中心としたEDAソリューションを手掛ける、米Incentia Design Systems社は、台湾のSoCデザインサービスファウンドリーGlobal Unichip社が、同社のSTA「TimeCraft」を採用した事を発表した。
IncentiaによるとGlobal Unichipは、大規模デザインに対する処理速度の速さを高く評価し、「TimeCraft」をナノメーター設計向けのデザインフローに採用。「TimeCraft」の活用によってタイミング解析の所要時間を劇的に削減し、設計生産性を改善できたという。
「TimeCraft」はフルチップのゲートレベル・タイミング解析ツールで、独自のアルゴリズムによってマルチミリオンゲート規模のデザインを超高速に解析する事が可能。統計的オンチップ・バリエーションを考慮した解析を行う「OCV」機能やリーク電流の最適化によってSTAを使いながらデザインの費電力の削減する「ECO機能」など、単なるSTA以上の豊富な機能を持ち合わせており日本国内でも大手数社が採用している。
ちなみにIncentiaは、台湾をバックグラウンドとしたEDAベンダで台湾ではメジャーな存在として認知されており、Faraday Technologyなども「TimeCraft」を採用している。
※「TimeCraft」に関する詳細は日本代理店の丸紅情報システムズ株式会社（旧丸紅ソリューション）にお問い合わせ下さい。
http://www.marubeni-sys.com
※Incentia Design Systems社
http://www.incentia.com
2007年10月23日、アルテラは2007年Q3（7月?9月）の売上を報告した。
プレスリリース：
http://phx.corporate-ir.net/phoenix.zhtml?c=83265&p=irol-newsArticle&t=Regular&id=1066407&（英文）
発表によると、アルテラの2007年7?9月の売上は、前年同時期より7％減の3億1580万ドル（約360億円）。うち、純利益は6900万ドル（約78.5億円）で昨年同時期の8740万ドルを下回った。
売上の内訳としては、通信・産業分野の需要が落ち込んだ一方でコンシューマ向けの需要が伸びており、量産を開始した65nmFPGA「Stratix III」をはじめとした新製品（Stratix II/GX、 Arria GX、Cyclone II/ III、MAX II、HardCopy、HardCopy II）の売上が好調。前期Q2と比較して新製品の売上は13％増加しており、現在は全売上の35％を占めているという。
※日本アルテラ株式会社
http://www.altera.co.jp
2007年10月23日、LogicVisionは2007年Q3（7月?9月）の売上を報告した。
発表によると、LogicVisionの2007年Q2の売上は前年同時期より11％増の300万ドル（約3.4億円）で、純損益が70万ドル（約7900万円）という結果に終わった。※金額は全てGAAP基準による会計結果
同社は前年同時期には170万ドルの損益を計上していたが、前期に続き売上総利益は伸びを示しており、今期の損益額は過去6年間で最小の数字となった。次期10?12月は、280万?300万ドルの売り上げを予測している。
※LogicVision社
http://www.logicvision.com
2007年10月22日、図研は、平成20年3月期中間期（平成19年4月1日?平成19年9月30日）の業績予想の上方修正を発表した。
プレスリリース：http://www.zuken.co.jp/ir/
発表によると図研は、欧米及び一部の国内子会社の売上好調や、自社製パッケージソフトの売上増加等により、中間期の業績予想を当初の予想より売上を5億円、経常利益を4億3000万円、純利益を2億8000万円引き上げる形で上方修正した。これにより純利益は前年比66％増の8億8000万円に達するとみられている。
尚、この発表により、図研の株価は一時急反発。最終的な中間期の業績は11月12に発表される予定。
※株式会社図研
http://www.zuken.co.jp
2007年10月22日、メモリIPの大手、米Virage Logicは、65nm製品における新しい
メモリIPファミリ「SiWare メモリ・コンパイラ」および「SiWareロジック・ライブラリ」と、メモリテスト・歩留まり解析システム「STARメモリシステム」の新バージョンを発表した。
プレスリリース：
http://www.viragelogic.com/render/12_01_00.asp?pageid=110&prid=250
http://www.viragelogic.com/render/12_01_00.asp?pageid=110&prid=249
Virage Logicによると、新たなメモリIPファミリ「SiWare」には、SoC設計者が性能、面積、および統計的歩留まり間のトレードオフを検証しながら、最適なメモリ構成を実現できる「ダッシュボード・コントロール」機能が備えられており、より高速で低電力且つ面積効率の高SoC設計の実現と歩留まりの向上を支援。
もう一方の「STAR(Self-Test and Repair)メモリシステム」の新バージョンには、最先端の設計およびプロセス技術における課題に対応する機能が追加されており、設計の複雑性を最適に管理するためのトレードオフを行うことができるほか、新たなオプション機能「STAR Yield Accelerator（STARイールド･アクセラレータ）」によって、自動テストベクター生成、シリコン解析、故障分離・分類を実現するという。
※新製品に関する詳細は、ビラージロジック株式会社にお問い合わせ下さい。
http://www.viragelogic.com/index_jp.asp
2007年10月23日、ケイデンスは、米IBM、川崎マイクロ、米LSIにおけるテスト設計ツール「Encounter Test」の成功事例を発表した。
プレスリリース：
http://www.cadence.co.jp/news/H19-10-24.html（川崎マイクロ、LSI関連）
http://www.cadence.co.jp/news/h19-10-24-2.html（IBM関連）
ケイデンスによると、IBMは「Encounter Test」を利用し従来のテスト手法では検出することが出来なかった微小遅延故障の検出・修正を実現。デバイスのスピードを加速し、微小なタイミングの遅延を見つけ出す手法「True-Time Test」機能により、Power Architectureをベースとした高性能なカスタム・チップの品質と量産の目標を達成することに成功した。
また、川崎マクイクロエレクトロニクス、LSI Corporationの両社は、同じく「Encounter Test」を用いて効率的なテストパターンの生成とテストデータの圧縮を実現。川崎マイクロは多数のエンベディッドメモリと複数のクロック・ドメインを持つ先端的なSoC設計で、LSI Corporationは先端的なDSPプロセッサの設計にて製品の品質向上に成功したという。
尚、ケイデンスは、10月23日から26日までカリフォルニア州サンタクララ市で開催されるInternational Test Conference (ITC) 2007にてEncounter True-Time Test ATPG、Encounter Test圧縮テクノロジといった一連のテスト・テクノロジを公開する予定。
※「Encounter Test」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2007年10月15日、マグマは、新製品となるATPGツール「Talus ATPG/Talus ATPG-X」を発表した。
プレスリリース：http://www.magma-da.com/c/@fINd7l2FBt8go/Pages/PRTalusATPG.html（英文）
マグマによると新製品「Talus ATPG/Talus ATPG-X」は、マグマのインプリメント環境「Talus」と密接に繋がり「Talus」と同じデータモデルを使うATPGツールで、タイミング、レイアウト、パワーといったデザインデータにアクセスする事で既存のATPGツールが成し得なかった「フィジカル考慮のテスト生成」を実現。テスト品質を向上させ、微細化に伴い新たに発生する故障メカニズムに対応することができる。
また「Talus ATPG/Talus ATPG-X」は、フィジカル考慮のテスト生成機能に加え、ATPGツールとしては初となる「マルチスレッド機能」を備えており、複数の故障モデルをターゲットとした並列的なテストパターン生成が可能。更に「Talus ATPG-X」には、テストデータのオンチップ圧縮機能も用意されており、フィジカル考慮の品質の高い効率的なテスト生成技術とテスト圧縮技術によって、テスト設計のTAT短縮とテストコストの削減に多大な効果を発揮する。
これまでマグマはATPGツールを持っていなかった為、マグマのユーザーはテスト設計にあたり他社製のATPGツールを使うためのデータ準備やファイル移行など、不要な作業を強いられていたが、今回発表された「Talus ATPG/Talus ATPG-X」を利用する事でフィジカル設計と融合した質の高い効率的なテスト設計が実現可能となる。
尚、マグマは、「Talus ATPG/Talus ATPG-X」の発表に伴い、新たにInovys社、Source III社とのパートナーシップを発表。テスタとの互換性を確保すると同時に「Talus ATPG/Talus ATPG-X」からテスト・プログラムへのダイレクト・パスを提供していくという。
※新製品「Talus ATPG/Talus ATPG-X」は、10月23日-25日にサンタクララで開催されるthe International Test Conferenceで初公開される予定。
※「Talus ATPG/Talus ATPG-X」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※Inovys社
http://www.inovys.com
※Source III社
http://www.sourceiii.com
2007年10月22日、シンプリシティは2007年Q3（7月?9月）の売上を報告した。
プレスリリース：http://investor.synplicity.com/releaseDetail.cfm?ReleaseID=270321（英文）
発表によると、シンプリシティの2007年Q3の売上は前年同時期より約19％増の1940万ドル（約22.3億円）で、うち純利益は150万ドル（約1.7億円）と昨年同時期の160万ドルより若干低い結果に終わった。
※金額は全てGAAP基準による会計結果
今年度の累計売上額（1月?9月）でみると、昨年実績4610万ドルに対し今年は既に5110万ドル（約58.8億円）に達しており、売上の推移としては順調といえる数字。Q3にはHARDI社の買収という大きな動きもあったが、会計面での大きな影響は無かった。
※シンプリシティ株式会社
http://www.synplicity.jp
2007年10月22日、電磁界解析ツール大手の米アンソフトは、パッケージ/基板向け解析ツール「SIwave」バージョン3.5のリリースを発表した。
プレスリリース：http://www.ansoft.co.jp/index.php?pid=D6xyF
「SIwave」は、、高速プリント基板やICパッケージ向けのフル・ウエーブ電磁界シミュレータとして提供されている製品でICパッケージのシグナルインテグリティ、パワーインテグリティ、電磁妨害（EMI）解析用に最適化されている。
アンソフトによると新たしい「SIwave v3.5」には、新機能としてIRドロップ解析と近傍電磁界表示機能が追加され、複雑な電源・グランドのDC電圧降下／電流密度（ベクトル）の解析や従来からの遠方電磁界解析機能と合わせた仮想EMI試験が可能になったほか、パラメータ抽出機能についてもCausality（因果律）/Passivity（受動性）に則した解析が可能となり、メモリーI/FのSSNシミュレーションなどの過渡解析に最適なモデルを抽出できるようになった。
また、その他にも64bits OSへの完全対応、近傍|E|、|H|場のビジュアル化、3D電磁界解析ツール（HFSS）との連携改善など、今回リリースされた「SIwave v3.5」ではメジャーバージョンアップ並の機能追加が行われているという。
※「SIwave v3.5」に関する詳細は、アンソフト・ジャパン株式会社にお問い合わせ下さい。
http://www.ansoft.co.jp/
2007年10月23日、アナログ／RFおよびミックスシグナル設計向けの検証ソリューションを手掛ける、米Berkeley Design Automation社は、「Analog FastSPICE」64ビット版のリリースを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1193106816.pdf
「Analog FastSPICE」は、SPICE精度の回路シミュレーションを高速SPICE以上の速さで実現するという話題の回路シミュレーターで、高精度なDCおよびPSS解析を高速SPICEの5?10倍に当たるパフォーマンスで処理する事が可能。第17回 EDN Innovation Awardsを受賞したほか、国内大手半導体ベンダでも相次いで採用されている。
Berleleyによると、今回の64ビット版のリリースによって従来の高速解析機能に加え市販シミュレータと比較して5倍から10倍高い実効キャパシティを実現。これにより、1Mトランジスタを超える回路全体のパフォーマンス シミュレーションが可能になり、従来シリコンができるまで確認できなかった様々な効果をテープアウト前に検証することができるようになるという。
関連ニュース：
第17回 EDN Innovation Awards受賞者発表?EDAツール部門はケイデンスと米Berkeleyが受賞
https://www.eda-express.com/news/?m=p&idno=930
東芝がBerkeley Design Automationの「Analog FastSPICE」を採用?完全なSPICE精度で高速SPICEよりも5?10倍速い
https://www.eda-express.com/news/?m=p&idno=1061
松下電器がRFチップの設計プラットフォームに米Berkeley DAのアナログ/RF回路シミュレーターを採用?モバイル製品及びデジタルTVの開発に適用
https://www.eda-express.com/news/?m=p&idno=1147
富士通が米Berkeley DAの「Analog FastSPICE」を採用?フルSPICE精度で従来SPICEの10倍の速度とキャパシティを実現
https://www.eda-express.com/news/?m=p&idno=1174
※※「Analog FastSPICE」に関する詳細は、バークレー・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.berkeley-da.com
2007年10月18日、ザイリンクスは2008会計年度第2四半期（2007年7月?9月）の売上を報告した。
プレスリリース：http://press.xilinx.com/phoenix.zhtml?c=212763&p=irol-newsArticle&ID=1064837&highlight=（英文）
発表によると、ザイリンクスの2007年7?9月の売上は、前年同時期より5％減の4億4490万ドル（約512億円）で、純利益は8970万ドル（約103億円）。売上的にはQ1からほぼ横ばいで、前期決算時の予想通りの結果に終わった。
売上の内訳としては、前期同様、北米、日本、欧州、各地域で売上を落とす中、アジア地域の売上は好調で、今期は前年比14％UPの売上を達成。その総額はザイリンクス総売上の30％に達した。尚、新製品（Virtex-5、Virtex-4、Spartan-3、および CoolRunner-II）の売上は前年比29％UPと依然好調。
※ザイリンクス株式会社
http://japan.xilinx.com/japan
2007年10月19日、ASIC 検証システムの開発・製造・販売をはじめとした、ASIC検証事業を柱とする株式会社アキュベリノスは、2007年10月16日に会社を設立し、営業を開始した事を発表した。
プレスリリース：http://www.accverinos.jp/press_20071019.pdf
「アキュベリノス（Accverinos）」とは、株式会社エスケーエレクトロニクスが提供していた、ハードウェアベースのASIC検証プラットフォームの製品名で、今回、アキュベリノス社はエスケーエレクトロニクスからASIC検証事業の譲渡を受け新会社としてスタート。これまでの製品名をそのまま会社名とした格好となる。
「Accverinos」は、ASIC検証をターゲットとするFPGAベースのエミュレーション・システムで、ベースとなるFPGAボードにメモリや追加のFPGAなど様々なオプションの機能モジュールを用途に応じて簡単に装着する事が可能。FPGA間の転送速度が200MHzと高速動作をウリにしている。
尚、アキュベリノスの本社は神奈川県横浜市西区、代表取締役社長は藤井真人氏が務める。
※「Accverinos」に関する詳細は、株式会社アキュベリノスにお問い合わせ下さい。http://www.accverinos.jp
2007年10月11日、シミュレータ、波形ビューワなどシミュレーション関連のEDAソリューションを手掛ける、米SynaptiCAD社は、米Alternative System Concept社からVerilog/VHDL双方向言語トランスレーター「V2V」の開発・販売権を獲得した事を発表した。
プレスリリース：http://www.syncad.com/pr_v2v_v12_2007.htm（英文）
SynaptiCADは、Verilogシミュレーターやテストベンチ生成ツール、波形エディタ/ビューワーなど、検証・デバッグ関連の複数のツールを提供する老舗EDAベンダで、「単一言語によるデバッグ環境」を求める多数の顧客ニーズに応えるため、自社の製品ポートフォリオに適合したASCの言語トランスレーター「V2V」を獲得した。今後、「V2V」を自社のデバッグ環境に統合する計画で、合わせてHDLコードの「変換サービス」も開始する予定としている。
一方のASCは、「V2V」以外にもシステムレベルの低消費電力設計ツールなどを提供しており、今後はそれら製品の販売に注力。同社は米国のベンチャー向け政策「SBIR」の助成に基づくEDAの研究開発も行っている。
※SynaptiCADおよびASCの製品に関する詳細は、国内販売代理店インターリンク社にお問い合わせ下さい。
http://www.ilink.co.jp
※SynaptiCAD社
http://www.syncad.com
※Alternative System Concept社
http://www.ascinc.com
2007年10月12日、シノプシスは都内で開催したユーザーズミーティング「JSUNG 2007」にて、テクノロジ・アップデートとしてソフトウェアの仮想開発ソリューションの発表を行った。
講演したシノプシスのSystem Level Solutions R&D Manager Sam Tennent氏によると、シノプシスの仮想開発ソリューションは、昨年5月に買収したVertio社の仮想環境「Innovator」を中心とするもので、高速ISSとハードウェアのTLMモデルによって処理速度5?10MIPSを実現する実機相当のソフトウェア仮想開発環境を提供。この環境を用いる事でソフトウェア開発者は、実機の完成する9?12ヶ月前からソフトウェアの開発・デバッグに着手する事ができる。
特徴的なのは、「DesignWare System Level Library」として提供されるプロセッサモデルやペリフェラルモデルの他に、ボードレベルのコンポーネントも用意されており、ボード全体を仮想環境上でモデリングする事が可能な点。説明によるとGUI上でシステム全体のシーケンスを確認する事もできるという。また、ツール、ライブラリと合わせて各種モデリングサービスも提供されており、顧客が仮想環境を立ち上げる際には、開発のフェーズに応じて段階的に各種仮想モデルが提供されるという話だった。
尚、「Innovator」を用いた仮想プラットフォームを構築実績は既に50以上あるとの事で、Sam Tennent氏は、TI社のプロセッサ「OMAP1510」の仮想プラットフォームのデモを行った上で仮想プラットフォームを用いた「OMAP2420」ベースのSoC開発事例を紹介。同ケースでは、開発スタート後4週間（シリコン完成の10ヶ月前）にOSの開発に着手し、仮想環境上でSW開発工数の85?90％相当を完了することに成功。結果としてソフトウェア開発の生産性を2倍に向上できたという。
ちなみにシノプシスは「OMAP1510」からTIとの共同開発をスタートし、開発した仮想プラットフォームを再利用する事で「OMAP2」、「OMAP3」と計3シリーズの派生プラットフォームを完成させているとの事であった。
※「Innovator」を含むソフトウェアの仮想開発ソリューションに関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※日本テキサス・インスツルメンツ
http://www.tij.co.jp
2007年10月16日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、シノプシスが同組織の運営委員会（Governing Steering Committee：GSC）に参画した事を発表した。
OCP-IPの「GSC」は、OCP-IPのチェアマンとOCP-IP創設メンバーの各役員で構成される組織の運営委員会で、ワーキンググループの創設などOCPの標準化に対する特権を保有。これまでは、Nokia、Texas Instruments、東芝、Sonicsの4社が委員会のメンバーとして名を連ねていた。
シノプシスは以前からOCP-IPのワーキンググループに参加し、「CoreCreator」を中心としたOCPインタフェースの検証ソリューションの発展に寄与してきており、今年4月にはシノプシスの提供する「DesignWare VIP（Verification IP）」がOCPの検証用IPとして標準化される事が決まった。
発表によるとシノプシスは、OCP-IP側の誘いを受けて今回のGSC参画を決定したとのことで、OCP-IPはシノプシスのこれまでの貢献を高く評価。引き続きOCPのインターオペラビリティの向上に向けたシノプシスの協力に期待している。
※関連ニュース：
OCP-IPとシノプシス、OCPの検証メソドロジでコラボレーション?シノプシスのDesignWare VIPを標準モデルとして活用
https://www.eda-express.com/news/?m=p&idno=940
※OCP-IP
http://www.ocpip.org
※日本シノプシス株式会社
http://www.synopsys.co.jp
2007年10月15日、マルチコア/マルチプロセッサによる分散処理をベースとしたスタティック解析ツールを手掛ける、米CLK Design Automation社は、米Synchronous Design Automation社の買収を発表した。
プレスリリース：http://www.clkda.com/CLKAcquiresSynchronous.htm（英文）
CLKの発表によるとSynchronousは、クロックツリー合成及びポストレイアウト最適化ツールを手掛けるEDAベンダで、CLKはそれら技術を自社のスタティック解析環境「Amber」に組み合わせる事で既存の解析ソリューションにデザインの最適化機能を拡張する計画。
CLKの「Amber」は、65/45nm世代のデザインに向けて開発された次世代のスタティック解析環境で、タイミング解析、シグナルインテグリティ解析、統計的タイミング解析の他に、統計的リーク電流の解析も可能。マルチコア/マルチプロセッサによる分散処理技術によって、既存のソリューションよりも約10倍高速な解析を実現する。
尚、CLKは今年7月（DAC）の時点では、日本向けの販売ルートは無いとしていたが、Webサイト上の情報によると、既に日本国内のコンタクト先が開設されている。
※CLK Design Automation社
http://www.clkda.com
※ynchronous Design Automation社のホームページは確認できませんでした。
2007年10月16日、図研は、ザイリンクスのハイエンドFPGA「Virtex-5」用のシミュレーションキットの無償配布開始を発表した。
プレスリリース：http://www.zuken.co.jp/news/detail/071017.html
配布されるシミュレーションキットは、図研のボード設計環境「CR-5000/Lightning」にて「Virtex-5」の実装されたボードを検証する際に用いるもので、その中身としては、シミュレーション・モデルやネットトポロジーのテンプレート、HTML形式のドキュメントなどが含まれている。
このシミュレーションキットを用いる事で設計者は、Virtex-5搭載ボードの解析・検証を従来に比べ格段に速く行うことが可能。キットは、図研のWebサイトから無償でダウンロードすることができる。
※デザインキットのダウンロードサイト
https://support.zuken.co.jp/zcall/products/release/xilinx/download.html
※株式会社図研
http://www.zuken.co.jp
※ザイリンクス株式会社
http://japan.xilinx.com