NEWS
2008.01.10
2008年1月9日、ケイデンスとメンターは、両社が共同で開発したオープンソースの検証メソドロジ「OVM：Open Verification Methodology」の公開を発表した。
プレスリリース：
http://cadence.com/company/newsroom/press_releases/pr.aspx?xml=010908_ovm（英文）
http://www.mentor.com/company/news/openverificationmethodology.cfm（英文）
「OVM」は、ケイデンスの「URM：Universal Reuse Methodology」とメンターの「AVM：Advanced Verification Methodology」をベースに開発された、SystemVerilogベースの検証メソドロジで、利用するツール環境に依存しないインターオペラビリティの高さと、Apacheライセンスで提供されるオープン性が大きな特徴。シノプシスの提供する「VMM」の対抗馬と目されている。
両社の発表によると、現在「OVM」はOVMのコミュニティサイト http://www.ovmworld.org よりダウンロードする事ができ、Apache 2.0ライセンスの下で誰でも利用可能。中身としては、OVMソースコード（クラスライブラリ）の他に、ドキュメントとユーザー事例が含まれているという。
※「OVM」に関する詳細は、日本ケイデンス・デザイン・システムズ社またはメンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2008.01.09
2008年1月9日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、STARC の「RTL 設計スタイルガイド Verilog HDL 編 第2版」に準拠した、RTL Lint チェッカ「ALINT」の製品リリースを発表した。
※STARC：株式会社半導体理工学研究センター
プレスリリース：http://www.aldec.co.jp/news/news_01_09_2008.htm
製品リリースされた「ALINT」は、昨年のDACにて初公開され、これまでAldecのASIC向け論理シミュレータ「Riviera-PRO」のオプション機能としてとして提供されていたが、日本国内の需要を見込み、今回日本向けに単独製品として提供されることになった。
「ALINT」は、ツールに組み込まれているSTARCの「RTL 設計スタイルガイド」に準拠したルールを基に、RTL記述におけるルール違反をデフォルト設定でチェックし、検出した記述違反に対し、その違反が「RTL 設計スタイルガイド」のどの部分に該当するかをメッセージ出力する事が可能。ネーミングルールから複雑なネットリスト間での接続状態まで、幅広いルールチェックを高速に実行可能で、コンフィギュレーションファイルを作成して必要なルールのみを実行する事もできるほか、検出されたルール違反をデータベースに保存し、データベースから所望の違反項目をフィルタリン
グして表示することも可能だという。
尚、「ALINT」は既に製品を出荷中で、現在Webアンケートの回答者に2008年3月31日までご試用できる無償の評価ライセンスを提供している。
※「ALINT」に関する詳細は、アルデック・ジャパン株式会社にお問い合わせ下さい。
http://www.aldec.co.jp
2008.01.08
2008年1月2日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、米GreenSocs社をOCP-IPの貢献賞（Outstanding Contributor of the Year Award for 2007）の受賞者として発表した。
※OCP-IP：Open Core Protocol International Partnership
GreenSocsは、半導体ベンダ、システムメーカー、EDAベンダなどからの資金提供によって運営されている民間企業で、業界におけるESLの普及を目的にオープンソースのSystemCモデル（TLM APIなど）の提供やコミュニティ活動を進めている。OCP-IPでは、System Level Working GroupのメンバーとしてOCP-IP TLM 2.2の開発に貢献。そのリーダー的な役割が評価され今回の受賞に至った。
ちなみに昨年はシノプシスが、一昨年はコーウェアとミップスが同賞を受賞している。
※OCP-IP
http://www.ocpip.org
※GreenSocs社
http://www.greensocs.com/GreenSocs
2008.01.08
2008年1月7日、アルテラは、三洋電機が最新のホームシアタープロジェクターに同社のFPGA「Cyclone?」が採用されている事を明らかにした。
プレスリリース：
http://www.altera.com/corporate/news_room/releases/products/nr-sanyo_projector.html（英文）
アルテラの発表によると「Cyclone?」が使われているのは、三洋電機のホームシアタープロジェクター「PLV-Z2000 1080p」という機種で、現在ラスベガスで開催中の「Consumer Electronics Show (CES)」で展示されている最新製品。
三洋電機は「Cyclone?」に組み込みプロセッサ「Nios?」を搭載し、その組み合わせによって高度な画像処理機能をインプリメントしており、「PLV-Z2000 1080p」ではコントラスト比15000：1を実現しているという。
ちなみに三洋電機は昨年末に、車載用リアビューカメラシステムにも低コストFPGA「Cyclone?」を採用した事を発表している。
http://www.altera.co.jp/corporate/news_room/releases/products/nr-sanyo_altera.html?f=hp&k=wn1
※日本アルテラ株式会社
http://www.altera.co.jp
※三洋電機株式会社
http://www.sanyo.co.jp
2008.01.07
2008年1月4日、MATLABからのアルゴリズム・インプリメンテーションに関連したソリューションを手掛ける、米Catalytic社は、英Celoxica社のESL事業を300万ドル（約3.3億円）で買収したことを発表した。
プレスリリース：http://www.catalyticinc.com/news/press-release/jan4-2008.htm（英文）
発表によると今回CatalyticがCeloxicaから獲得したのは、C言語ベースの動作合成ツール「DK Design Suite」、SystemCベースの動作合成ツール「Agility Compiler」、画像およびビデオ処理用のIPコア ライブラリ「PixelStreams」、3種類のESL製品と評価用のFPGAボード「RCシリーズ」で、買収に伴い18名のスタッフがCeloxicaからCatalyticへ移籍し、新設されるCatalyticのテキサス、日本、イギリスのオフィスで勤務する予定となっている。
Celoxicaは、英Oxford大学での研究成果をベースとした独自C言語の動作合成環境「DK Design Suite」によって、初期のESL市場において多数の顧客を獲得。2005年にはロンドン証券取引所（LSE）のAlternative Investment Market（AIM）にて上場を果たした。2006年頃からはESL製品の販売から、ハイパフォーマンス コンピューティング ソリューションの提供へとそのビジネスモデルをシフトしはじめ、金融やライフサイエンス、地下資源探査といった分野で実績を上げていた。
ワールドワイドで100を超えるCeloxicaのESL製品の顧客は、今後Catalyticがサポートする事になり、Celoxicaはハイパフォーマンス コンピューティング ソリューションに特化した事業活動を進めていくという。
※Catalytic社
http://www.catalyticinc.com
※Celoxica社
http://www.celoxica.co.jp
2007.12.28
2007年12月26日、Windowsベースのアナログ/ミックスドシグナル設計向けEDAツールを手掛ける、米Tanner EDAは、米Tiburon Design AutomationからVerilog-A シミュレーション モジュールのライセンス供給を受けたことを発表した。
プレスリリース：http://www.tanner.jp/EDA/_PDF/PR_2007/071226_VerilogA_Tiburon2.pdf
Tannerによると、Tiburonから提供されるVerilog-Aコンパイラ（Verilog-A シミュレーション モジュール）は、同社の回路シミュレータ「T-Spice」にバンドルされ、Verilog-A対応のアナログ回路シミュレータとして製品化される予定で、新製品「HiPer Simulation」として2008年Q1にリリースされる。
「T-Spice」は、Windows上で稼動する回路シミュレータで、シノプシスの「HSPICE」およびケイデンスの「P-Spice」のネットリストフォーマットを直接読み込むことが可能。Simulation Manager機能やデバイス モデリング機能も含まれており、トランジスタモデルは、PSP、BSIM3.3、BSIM4.5、BSIM SOI、EKV、MOS11、MOS20、VBIC、MEXTRAMをサポートしている。
TiburonはVerilog-Aコンパイラの専門メーカーとして、Verilog-AMS 2.2に準拠したEDAツール向けの「Verilog-A シミュレーション モジュール」を提供しており、そのモジュールはAgilent社のRF設計環境などでも採用されている。今回、同モジュールを利用する事で、Tannerは短期間でのVerilog-Aサポートを実現。設計者にTAT短縮を実現するハイレベルなシミュレーション・ソリューションを提供できるようになる。
尚、「HiPer Simulation」の国内販売価格は173万円から。年明けの1月24･25日に開催されるElectronic Design and Solution Fair2008にて実機デモが披露される予定となっている。
※「HiPer Simulation」に関する詳細は、タナーリサーチジャパン株式会社にお問い合わせ下さい。
http://www.tanner.jp/
※Tiburon Design Automation社
http://www.tiburon-da.com
2007.12.21
2007年12月19日、マグマは、プロセッサ大手の米AMD社がアナログIP向けの回路シミュレータとして、マグマの「FineSim SPICE」を採用したことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2007121901.htm
マグマの発表によると、AMDは製品の早期市場投入を目指しパフォーマンスに限界を感じていた回路シミュレータの見直しを検討。マグマの「FineSim SPICE」を評価したところ、優れた精度を維持しながら既存の回路シミュレータよりも15倍高速にシミュレーションを実行できたため製品の採用を決定。実際に11日間要したデザインのシミュレーションを僅か30時間で完了する事ができたという。
「FineSim SPICE」は、独自の分散処理技術による高速処理をウリにする単一エンジンの回路シミュレータで、回路を分割することで処理を高速化する従来のマルチスレッド方式と違い、複数CPUを用いる事で処理速度をリニアに向上可能。その高速化には、同社のライブラリ・キャラクライゼーションツール「SiliconSmart」の技術も生かされている。昨年9月の製品リリース以降、順調にユーザー数を伸ばしており、今年7月には東芝も同製品を正式採用している。
※「FineSim SPICE」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※AMD社
http://www.amd.com/jp-ja/
2007.12.21
2007年12月20日、論理シミュレータを中心に各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、論理シミュレータ「Active-HDL」の最新バージョン「Active-HDL 7.3」のリリースを発表した。
プレスリリース：http://www.aldec.co.jp/news/news_12_20_2007.htm
「Active-HDL」は、FPGA設計を主なターゲットとした論理シミュレーターで、低価格ながら業界標準製品を凌ぐパフォーマンスを実現。グラフィカルデザインエントリ機能、FPGA設計フローコントロール機能、VHDL、Verilog、SystemVerilog、SystemC混在言語のシミュレーション機能など豊富な機能が搭載されており、世界的にそのシェアを伸ばし続けている。
Aldecによると、今回発表された「Active-HDL 7.3」では、新たに「マルチスレッド HDLコンパイル機能」が追加されたほか、波形ウィンドウの機能やVHDL 2006の構文サポートが拡張されており、コンパイルおよびシミュレーションのパフォーマンスアップも図られている。目玉となる「マルチスレッド HDLコンパイル機能」は、VHDLデザイン向けの高速化機能で、マルチコアCUPマシンで実行した場合、コンパイルプロセスを最大で3倍高速化することが可能。シングルコアCPUマシンであっても、従来バージョンと比較して平均40%の速度向上を実現するという。
尚、新しい「Active-HDL 7.3」は既に供給が開始されており、無償の評価ライセンスも提供されている。
※「Active-HDL 7.3」に関する詳細は、アルデック・ジャパン株式会社にお問い合わせ下さい。
http://www.aldec.co.jp
2007.12.19
2007年12月18日、米ガートナーは、、2007年の世界半導体市場の売り上げが前年比2.9%増の2703億ドルになるとの見通しを発表した。
プレスリリース：http://www.gartner.co.jp/press/pdf/pr20071218-01.pdf
発表によると、売上トップ10に入った日本企業は、東芝（3位）、ルネサステクノロジ（8位）、NECエレクトロニクス（10位）の3社。東芝は、NAND型フラッシュ・メモリ、携帯電話向けCMOSイメージ・センサ、液晶テレビ、ゲーム機器や次世代DVDなどデジタル民生機器向けのASICやASSPが好調で、2007年の半導体売り上げは前年比27.8%増の125億ドルを達成。2006年の6位から3位に順位を上げた。
ルネサス テクノロジは、携帯電話向け製品が大きく売上を伸ばしたが、メモリ・ビジネスの縮小やLCDドライバの価格下落などの影響で、売り上げは2007年市場平均成長率よりも低い前年比1.3%増の80億ドルにとどまった。
トップのIntelは、市場平均成長率の2倍以上の成長を遂げ、2007年の売上329億ドルを達成。半導体市場におけるマーケット・シェアを2006年の11.6%から12.2%へと伸ばした。
※ガートナージャパン
http://www.gartner.co.jp
2007.12.19
2007年12月18日、メンター・グラフィックスは、同社のFPGA向け論理合成ツール「Precision Synthesis」とザイリンクスのインプリメント環境「ISE」の「SmartGuideテクノロジ」の組み合わせによって、設計工数を大幅に短縮できる事を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/071218_2.html
発表によると、メンターは過去12ヶ月に渡り「Precision Synthesis」と「ISE」の「SmartGuide機能」を使ったテストを実施し、平均してマッピングと配置配線の期間を40%短縮していたことを確認。ザイリンクスで実施されたテストでは、97%以上の部品が変更なしで処理でき、結果品質（QoR）も維持されることが確認できたほか、FPGA設計サービスを手掛ける米Dillon Engineering社が最近行ったテストでは、設計サイクルを70%短縮することに成功したという。
「Precision Synthesis」には、合成結果の品質を損なわずにデザインの変更箇所のみを自動的に再合成する「インクリメンタル合成」が搭載されており、同じく前回のインプリメント結果を活用し、小規模な設計変更に対する再インプリメント時間を短縮する「SmartGuide機能」と組み合わせて活用する事で、デザイン変更を配置配線まで一括して反映する完全自動インクリメンタル設計フローを実現。設計プロセス全体の工数を大幅に短縮できる。
※「Precision Synthesis」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※ISEの「SmartGuide機能」に関する詳細は、ザイリンクス株式会社にお問い合わせ下さい。
http://japan.xilinx.com
※米Dillon Engineering社
http://www.dilloneng.com
2007.12.19
2007年12月18日、アルテラは、低消費電力・低コストの65nmFPGA「Cyclone III」ファミリの全8製品が量産出荷されたことを発表した。
プレスリリース：
http://www.altera.co.jp/corporate/news_room/releases/products/nr-cycloneiiishipping.html?f=hp&k=wn1
「Cyclone III」は、業界唯一の65nm低コストFPGAファミリとして、競合FPGAよりも75％低い消費電力を実現。全8シリーズある製品は、LE数が5000個から120000個、メモリは最大4Mビット、DSP乗算器を最大で288個搭載している。 2007年3月に発表されて以来、無線、軍用、ディスプレイ、自動車、および産業機器市場で急速に採用顧客が拡大しており、10月に発表された同社Q3の売上報告によると、「Cyclone III」を含む新製品の売上はQ2と比較して13％増という好結果を残している。
※「Cyclone III」に関する詳細は、日本アルテラ株式会社にお問い合わせ下さい。
http://www.altera.co.jp
2007.12.18
2007年12月17日、オープンソフトの開発を手掛ける米ReyesSoft社は、オープンソースEDAツールのパッケージ「OpenEDA Toolkit 1.0」を発表した。
関連ページ：http://www.reyessoft.com/eda.html（英文）
ReyesSoftによると「OpenEDA Toolkit 1.0」は、Web上で配布されている各種オープンソースのEDAツールをUNIXに移植したもので、SOLARIS (SPARC and x86)、 Apple OS X 10.4 (PPC and Intel)、 HP-UX 11i、 Cygwin、LinuxといったOSをサポート。フロントエンドからバックエンド、SPICEからPCB設計ツールまで計10種類のEDAツールが含まれている。
◆Alliance CAD：VHDLシミュレータ、論理合成、配置配線
http://www-asim.lip6.fr/recherche/alliance/
◆Icarus Verilog：Verilogシミュレータ、論理合成
http://www.icarus.com/eda/verilog/
◆The gEDA Suite：回路図エディタ、シミュレーション、プロトタイピング
http://www.geda.seul.org/
◆FreeHDL：VHDLシミュレータ
http://freehdl.seul.org/
◆Electric：カスタムICレイアウト、回路図エディタ、ほか
http://www.gnu.org/software/electric/
◆GTKwave：波形ビューワ
http://home.nc.rr.com/gtkwave/
◆PCB:プリント基板設計
http://pcb.sourceforge.net/
◆Gerbv：Gerberファイルビューワ
http://gerbv.sourceforge.net/
◆Gnucap：回路シミュレータ
http://www.gnu.org/software/gnucap/
◆NgSpice：ミックスドレベル/ミックスドシグナル回路シミュレータ
http://ngspice.sourceforge.net/
尚、「OpenEDA Toolkit 1.0」は、サポート無しのBasic VersionがUS＄100、4本パッケージのSubscription VersionはUS＄200（1年間）、アップデート付きのSupport VersionはUS＄300（1年間）という安価な価格設定となっており、利益の10％はオープンソフトの開発者と地球温暖化防止に取り組む環境団体に寄付されるという。
※上記各種オープンソースEDAツールに関する詳細が「Ryusai」さんのホームページの中の「LinuxでEDA」のコーナーで日本語で紹介されています。
http://ryusai.hp.infoseek.co.jp/
※ReyesSoft社
http://www.reyessoft.com
2007.12.18
2007年12月18日、各種LSI開発用IPコアを手掛ける、インベンチュア株式会社は、同社のPCI Express IP「Z-core PCI Express」が、リコーのデジタルカラー複合機に全面採用された事を発表した。
プレスリリース：http://www.inventure.co.jp/news/071218/
発表によるとリコーが「Z-core PCI Express」を採用したのは、デジタルカラー複合機「imagio MP C7500」および「imagio MP C6000」の2機種で、SoC開発のTAT短縮を目指し開発初期段階から採用を決定。今後発売する次世代MFPにも「Z-core PCI Express」を全面採用していくという。
インベンチュアの「Z-core PCI Express」は、業界唯一の国産PCI Express IPとして既に国内の23社60プロジェクト以上に採用された実績を持つ同社の主力製品。インベンチュアでは、その他にもPCI Express関連の製品として、PCI Expressの開発キット「PTFNavi」を提供中で、来年にはPCIブリッジ機能を統合したPCI Expressスイッチチップ「ZTRITON iVT-PE632SB」も出荷する予定となっている。
尚、今回リコーが「Z-core PCI Express」を採用した理由は以下の通り。
(1) PCI Expressの転送能力を最大限引出せるIPコア構成になっていること
(2) Transaction Layer迄フル実装しており、IPコアを組み込む工数が少ないこと
(3) より少ない消費電力・チップ面積でPCI Expressを実現できること
(4) 国産IPのためマニュアルが日本語で且つIPコアの開発者から的確な技術サポートを受けられること
※「Z-core PCI Express」に関する詳細は、インベンチュア株式会社にお問い合わせ下さい。
http://www.inventure.co.jp
※株式会社リコー
http://www.ricoh.co.jp
2007.12.17
2007年12月17日、フォーマル検証ツールを手掛ける米Averant社と仏AerieLogic社は、両社の技術提携による製品の統合を発表した。
プレスリリース：
http://www.aerielogic.com/images/stories/PR_Averant_AerieLogic_Formal-VIPs_Solidify_dec2007.pdf（英文）
発表によると今回の技術提携によって、Averantのフォーマル検証ツール「Solidify」がAerieLogicの提供しているプロトコル・チェック用の検証IP「Formal-VIP」をサポート。両社製品のユーザーは、「Formal-VIP」と「Solidify」を用いてより容易かつ効率的に静的なプロトコル・チェックを行う事ができるようになった。
「Solidify」が今回サポートしたのは、AerieLogicが複数用意している検証IPの中の一つ「OCP Formal-VIP」で、同IPを用いる事で設計者はデザインがOCPプロトコルに準拠しているかどうかを静的に検証する事が可能。検証にあたり、アサーション言語やフォーマル検証の知識は一切不要で全ての作業を自動処理することができる。
「Solidify」は、独自言語のHPLの他にSVA、PSL、OVAなど多言語対応のフォーマル検証ツールとして、テストベンチ不要の静的機能検証を分散処理で高速に実現。検証エキスパート向けに検証管理やデバッグ、カバレッジなど高度な機能を提供する一方で、フォーマル初心者向けにプロパティの自動生成機能なども提供しており、包括的なフォーマル検証環境として日本でも古くからユーザーの支持を得ている。
Averantは、同社のビッグユーザーであるARMの要請で開発したAMBA専用のプロトコルチェッカー「Solid PC」という製品も提供しているが、OCPのプロトコルチェッカーは提供しておらず、検証IPを普及させたいAerieLogicの狙いと顧客により包括的なフォーマル検証ソリューションを提供したいAverantの狙いが繋がり今回の技術提携に至った。
尚、AerieLogicの「OCP Formal-VIP」は、OCP2.2/2.1/2.0、OCP1.0、OCP Sonics2.4をサポート。同社はその他にも「AXI Formal-VIP」および「AHB Formal-VIP」といったフォーマル検証IPを提供しているほか、独自のフォーマル検証環境も用意しており、日本国内にも同社製品のユーザーは存在している。
※「Solidify」に関する詳細は、日本代理店、株式会社ガイア・システム・ソリューションにお問い合わせ下さい。
http://www.gaiaweb.co.jp
※Averant社
http://www.averant.com
※AerieLogic社
http://www.aerielogic.com
2007.12.17
2007年11月16日、ルネサステクノロジは、みなとみらいのホテルで開催された仏EVE社のセミナーにて、携帯電話用SoC「SH-Mobile G3」の開発における、EVE社製エミュレータの活用事例を紹介した。
事例を発表したルネサスの服部俊洋氏（ルネサステクノロジ システムコア技術統括部CPU開発第一部 部長）によると、携帯電話の製品開発に合わせ年1回のペースでリリースしている「SH-Mobile Gシリーズ」は、メディアプロセッサとベースバンドをワンチップ化したSoCで、シリーズ最初の製品「G1」で約1億8000万トランジスタというチップ規模。今年11月末に「G2」がリリースされ、既に次期製品「G3」のサンプルが出荷されている。
ルネサスでは、これまでG1、G2と完成したデザインをシミュレーターベースの環境で検証してきたが、短い開発期間での工数的な問題と、最終的なシステムの性能はソフトウェアを流さないと分からないという点から、G3の開発においてEVEのエミュレータ「ZeBu-XL」を適用。エミュレーション環境を1日で立ち上げたいというニーズに対し、コンパイラベースでデザインの分割やタイミング調整を自動処理可能な「ZeBu-XL」がマッチしたほか、廉価版のFPGAプロトタイプボードでは対応が難しい大規模デザインへの対応や、トランザクタを用いて外部モデルと連動できる（エミュレーターでは難しい）点を高く評価し、「ZeBu-XL」をシステムの最終検証の一部として使用する事に決定した。
今回、G3の開発において実際に「ZeBu-XL」を使用したのは、2?3月以降8月（サンプル出荷）までの半年足らずで、ICE接続によるOSの早期立ち上げ、内部ブートROMのソフトウェア検証の高速化、WCDMA通信プロトコル検証の高速化の3つを実施。一部デザインの書き換えなどが必要ではあったが、周波数2.5Mhzで「ZeBu-XL」を動かす事に成功したという。
服部氏は、今後は「ZeBu-XL」から「ZeBu-XXL」へとエミュレーション環境をバージョンアップし、トランザクタを用いて20Mゲート近いシステム全体の検証へとその適用範囲を拡大する予定で、「ZeBu-XXL」を電源遮断や周波数変換などのケースで起きる従来手法（シミュレーション）では検出できないコーナーケースのバグ出しにも活用していきたいと語っていた。
ちなみに、今回の「ZeBu-XL」の適用例では、10Mゲートのデザインのコンパイルに約8時間要したとの事で、服部氏はコンパイル速度の更なる高速化をEVEに対して要求していた。
※「ZeBu-XL」および「ZeBu-XXL」に関する詳細は、日本イヴ株式会社にお問い合わせ下さい。
http://www.eve-japan.co.jp
※株式会社ルネサステクノロジ
http://japan.renesas.com
2007.12.14
プレスリリース：http://www.jedatechnologies.net/base/?q=node/192（英文）
「NSCvCC」は、JEDAのSystemC検証用のクラスライブラリ「NSCv」上に構成されるコードカバレッジツールで、既存のSystemC/C++検証環境に実装することで、SystemC/C/C++モデルのコードの活性化を確認することができる。
機能としては、コンディション/ディシジョン・カバレッジ、複数コンディション・カバレッジ、ライン・カバレッジ、ファンクション・カバレッジ、SystemCインスタンス・カバレッジに対応するほか、テキスト及びGUIでのレポート機能も備えられており、データ（機能）カバレッジを行う別製品「NSCvDC」と組み合わせて利用する事でより完全なカバレッジ検証を実現。仮想ハードウェア検証や動作合成で用いられるC/SystemCモデルの品質アップに向けた新たな武器となる。
尚、「NSCvCC」は既に製品として出荷中。日本ではSystemC関連の教育/コンサルティングで有名なエッチ・ディー・ラボが代理店として販売している。
※JEDA社製品に関する詳細は、株式会社エッチ・ディー・ラボ EDA事業部にお問い合わせ下さい。
http://www.hdlab.co.jp/web
※JEDA Technologies社
http://www.jedatechnologies.net
2007.12.14
2007年12月11日、マグマは、歩留まり管理ツール「Kinitghts YeildManager」に新しいオプション機能「Knights Smart Sampling」を追加した事を発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2007121101.htm
発表された新機能「Knights Smart Sampling」は、半導体製造におけるインライン・ウェハ検査のサンプリングを自動化するもので、企業の製造データと正確なユーザ知識を利用することにより不具合データを正確に分類し、不具合確認ツールの選択を自動的に決定。誤った不具合の検出や不具合の見逃しを防ぎ、歩留まりの向上と製造工数の削減を実現できるという。
※「Kinitghts YeildManager」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
2007.12.13
2007年12月10日、次世代インプリメントツール「Aprisa」を手掛ける米ATopTechは、ブロードバンド通信向けチップの大手Broadcom社との大型契約を発表した。
プレスリリース：http://www.atoptech.com/pdf/broadcom.pdf（英文）
ATop Techによると、今回のBroadcomとの契約は年数百万ドルの複数年契約で、この契約に基づきBroadcomはATopの配置配線ツール「Aprisa」を65nm以下の先端チップのレイアウトで利用する予定。尚、Broadcomでは既に「Aprisa」を用いてデザインをテープアウトした実績があるという。
ATopTechは、シノプシスに買収された旧Avant!社のエンジニアが中心となって立ち上げたEDAベンチャーで設立は2003年。サンタクララに本社を構え新横浜に日本法人のオフィスもある。既にベンチャーキャピタル数社から2度の資金調達で1200万ドル（13.4億円）の資金を集めており、昨年12月に特定顧客に向けた製品供給を開始。今回、Broadcomとの契約発表と合わせて公に製品一般リリースのアナウンスを行った。
ATopTechによると「Aprisa」の売上は、この1年間で数百万ドルを記録し、既に顧客がデジタルビデオチップやネットワークプロセッサなど、90nmおよび65nmのデザイン計5品種を「Aprisa」でテープアウト。現在も65?40nmの10種以上のデザインで「Aprisa」が利用されているという。
「Aprisa」は、フロアプランニング、配置、クロックツリーシンセシス、グローバル配線及び詳細配線の機能を内蔵するインプリメントツールで、正確な寄生容量/抵抗の情報と正確なシグナルインテグリティ解析を用いた「Precision Optimization」と呼ぶ最適化機能によって質の高いデザインクロージャを実現。既存ツールよりもタイミングで10?15％、面積で10％優れたインプリメンテーションが可能で、並列コンピューティング技術によって、最大5倍の速度で処理を実行できる。
※「Aprisa」に関する詳細は、エートップテック株式会社にお問い合わせ下さい。
http://www.atoptech.com
2007.12.13
2007年12月13日、NEC情報システムズは、PCB上のパワーインテグリティ改善を支援する新ツール「PIStream」を発表した。
「PIStream」は、電源ノイズの抑制用にPCB上に配置される「キャパシタ」の最適な位置や個数を設計段階で解析するツールで、ターゲットインピーダンスを考慮し不適切なキャパシタ配置を防ぎ、効果的なノイズ抑制を実現することができる。GUIベースで容易に解析が可能なため、パワーインテグリティ設計に慣れていない開発者でも電源品質の高い設計を実現できる。
NEC情報システムズによると「PIStream」は、2008年1月より販売を開始する予定で製品の価格は250万円。発売後3年間で200本の販売を目標としているという。
※「PIStream」は、2008年1月16日から18日まで東京ビッグサイトで開催される「第9回 プリント配線板EXPO（PWB EXPO）」にてデモ展示される予定。
※「PIStream」に関する詳細は、株式会社NEC情報システムズにお問い合わせ下さい。
http://www.nec-nis.co.jp/index.html
2007.12.12
2007年12月11日、有限要素法解析ツールを手掛ける米ANSYS社と図研は、両社の協業による製品の連携を発表した。
プレスリリース：http://www.zuken.co.jp/news/detail/071210.html
具体的には、図研のプリント基板設計環境「CR-5000」及び「Board Modeler」とANSYSのシミュレーション環境「ANSYS Workbench」が連携。「CR-5000」で作成したプリント基板のデータを部品や配線も含めて「Board Modeler」で3次元モデル化し、「ANSYS Workbench」で各種シミュレーションが実行できるようになる。
今回の両社製品の連携によって、両システムのユーザーは、試作品を作らなくても設計途上のCADデータによる構造解析や熱解析などを行うことにより、製品開発の大幅なスピードアップとコスト削減を実現。例えば、「Board Modeler」のクリアランスチェック機能を「ANSYS Workbench」環境を使って拡張し、振動/衝撃あるいは落下試験シミュレーションを行うことで製品使用時の干渉の問題を検知することができるようになるという。
※「CR-5000」及び「Board Modeler」に関する詳細は、株式会社図研にお問い合わせ下さい。
http://www.zuken.co.jp
※「ANSYS Workbench」に関する詳細は、アンシス株式会社にお問い合わせ下さい。
http://ansys.jp
2007.12.11
2007年12月5日、フォーマル検証ツールを手掛ける、米Jasper Design Automation社は、SoC設計におけるIPの運用促進を目的にEDAツールやIPの統合規格の標準化を進めている「SPIRITコンソーシアム」への加盟を発表した。
※SPIRIT：Structure for Packaging，Integrating and Re-using IP within Tool flows
プレスリリース：http://www.jasper-da.com/press_releases/120507a.htm（英文）
「SPIRITコンソーシアム」は、メンター・グラフィックス、フィリップス、アーム、STマイクロエレクトロニクス等によって設立されたIP統合規格の国際的な標準化団体で、昨年法人化し、標準仕様「IP-XACT」をリリースしてから加盟企業が急増し、現在、半導体ベンダ、EDAベンダ、IPプロバイダを中心に計110の企業・団体が加盟している。
※SPIRITコンソーシアム会員一覧：
http://www.spiritconsortium.org/about/roster/
SPIRITは、SoCプラットフォーム設計にIPを効率的に統合するための業界標準で、「IP-XACT」仕様に対応することで、SoC設計におけるIP利用の柔軟性を高め開発期間も短縮することができる。「IP-XACT」仕様には、XMLで作成されたIPデータブックを用いることで、IPブロックの設定やシステムへの統合を自動化できる機構が盛り込まれており、IPベースの設計および検証のための完成されたプラットフォームを提供するものとされている。
今回SPIRITへの加盟を発表したJasperは、無償配布している検証戦略のプランニングツール「GamePlan」にて、検証プランのデータを変換するフォーマットとしてXMLを用いており、そのノウハウやデータセットを「IP-XACT」仕様の発展と普及に向けて提供していくという。
※SPIRITコンソーシアム
http://www.spiritconsortium.org/home
※Jasper Design Automation社
http://www.jasper-da.com
※「GamePlan」に関する詳細は、Jasper社製品の販売代理店CyberTec株式会社にお問い合わせ下さい。
http://www.cyber-tec.co.jp
2007.12.10
2007年12月10日、動作合成ツールを核としたC言語ベースの統合設計環境を手掛けるNECシステムテクノロジーは、日立製作所中央研究所が同社の「CyberWorkBench」を採用したことを発表した。
プレスリリース：http://www.necst.co.jp/press/20071210/index.htm
発表によると「CyberWorkBench」を採用したのは日立製作所中央研究所の中の「組込みシステム基盤研究所」で、「CyberWorkBench」を利用することでアルゴリズム開発やシステムＬＳＩで利用する機能ＩＰ開発のTAT短縮を目指すという。
「CyberWorkBench」は、NECエレクトロニクスや松下電器をはじめ既に国内10サイト以上の納入実績があり、2007年上期の売上は前期比100％増を達成。ここ最近、先行するフォルテやメンターの動作合成に迫る勢いを見せている。
「全てをC言語で」というコンセプトをベースに、動作合成周辺の検証・デバッグ環境も充実しており、アプリケーションを問わず様々な回路を製品向けに合成した実績を持っている。
※「CyberWorkBench」に関する詳細は、NECシステムテクノロジー株式会社にお問い合わせ下さい。
http://www.necst.co.jp
2007.12.10
2007年12月10日、ケイデンスとARMは、両社で共同開発した2つの新しいインプリメンテーション・リファレンス・メソドロジを発表した。
プレスリリース：http://www.cadence.co.jp/news/h19-12-10.html
今回発表されたリファレンス・メソドロジは、ARMのマルチコア・プロセッサ「ARM11 MPCore」と、低消費電力化技術「IEM」を搭載した低消費電力設計向けのプロセッサ「ARM1176JZF-S」を対象としたもので、いずれのメソドロジもPowerフォーマット「CPF」をサポートしており、Multi Supply voltage(多電源供給)や、Power Shut-Off（電源遮断）といった先進の消費電力設計技術を自動化することが可能。 「ARM1176JZF-S」プロセッサ向けのリファレンス・メソドロジは、CPUの消費電力を60%以上も削減する「IEMテクノロジ」をサポートし、IEMテクノロジが活用する「DVFS」技術にも対応している。
※IEM：ARM Intelligent Energy Manager
※CPF：Common Power Format
※DVFS：Dynamic Voltage and Frequency Scaling
尚、ケイデンスは、「ARM Cortex-A9」プロセッサや「ARM Coretex-A9 MPCore」マルチコア・プロセッサなど、最新のARMプロセッサ向けの新しいリファレンス・メソドロジも開発しており、2008年の第一四半期に製品リリース発表と同時に新たなリファレンス・メソドロジをリリースする予定となっている。
※ケイデンスのARMリファレンス・メソドロジに関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※アーム株式会社
http://www.jp.arm.com
2007.12.10
2007年12月10日、フォーマル検証ツールを手掛けるOneSpin Solutions社は、FPGAの合成結果の検証に特化したシーケンシャル等価性検証ツール「360 EC-FPGA」のリリースを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1197324165.pdf
新製品「360 EC-FPGA」は、OneSpinの既存製品「360 EC-ASIC」を拡張しFPGA専用のスタンドアロン製品としてパッケージされたツールで、FPGA合成ツールが実行するあらゆるシーケンシャルな最適化をサポート。合成ツールに依存することなく、RTLコードと合成後FPGAネットリスト、合成後ネットリストと配置配線後ネットリストの機能的等価性を検証することができる。
FPGAとしては、AlteraのStratix 、Cyclone、HardCopy、XilinxのSpartan、Virtexと殆どのファミリをサポートしており、Synplicityの「Synplify Pro」によるゲーテッド クロック変換を含む合成フローにも対応。シミュレーションを行うことなく静的に最適化によって発生するエラーや不一致を検出し、デバッグ時間を劇的に削減すると同時に最適化されたコードの品質を保証する。
尚、「360 EC-FPGA」は、FPGA市場での幅広い利用を前提とした価格設定がなされており、Altera または Xilinx デバイス向けシングルベンダーの年間ライセンスで ￥4，416，000-。 Altera、 Xilinx 両デバイスに対応する年間ライセンスは￥6，144，000となっている。
※「360 EC-FPGA」に関する詳細は、ワンスピン・ソリューションズ株式会社にお問い合わせ下さい。
http://www.onespin-solutions.jp
2007.12.07
2007年12月4日、システムレベル記述言語「SystemC」の普及・支援団体であるOSCI（Open SystemC Initiative）は、SystemC TLM 2.0「Draft2」のリリース計画を発表した。
プレスリリース：
http://www.systemc.org/news/pr/view?item_key=2483768f813e26ac15373d5e50f3ef7bf01ca66b（英文）
SystemC TLM 2.0は、SystemCトランザクションレベルモデルのインターオペラビリティと再利用性の向上を目指し策定が進められている標準仕様で、現在「public review」期間としてドラフト第2版（Draft2）に対するユーザーのフィードバックを得るための「TLM-2 draft 2 kit」が公開されている。
「public review」は、2008年1月31日で終了となり、そのフィードバックの結果は2008年2月19日にサンノゼで開催される「DVCon」のチュートリアルで発表される予定。その後、フィードバックを基に仕様の最終的なリファインメントが行われ、2008年前半にOSCI標準仕様として公式に承認されるという予定となっている。
※OSCIホームページ
http://www.systemc.org
2007.12.07
2007年12月4日、ケイデンスは、同社のタイミング・サインオフ・ソリューション「Encounter Timing System」が発売後1年間で顧客数が100に到達した事を発表した。
プレスリリース：
http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=120407_ets&lid=cdn_pr（英文）
「Encounter Timing System」は、シグナル・インテグリティ解析、スタティック・タイミング解析、統計的タイミング解析機能を統合するタイミング・サインオフ環境で、優れたタイミング・デバッグ機能により、ケイデンスのインプリメンテーションフローと連携した迅速なタイミング収束を実現する。
ケイデンスによると「Encounter Timing System」は、既にTSMC、Freescale、 Faraday、富士通といった半導体大手をはじめ、中小ベンチャーでの採用も進んでおり、その顧客数は製品リリース後僅か1年間で100社に到達。高い信頼性をもって90nm以下の先端デザインで活用されているという。
※ 「Encounter Timing System」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2007.12.07
2007年11月30日、SystemCからの動作合成ツールを手掛ける英SystemCrafter社は、同社の合成ツール「System Crafter SC」バージョンアップを発表した。
プレスリリース：http://www.systemcrafter.com/press/v3pressrelease301107.pdf（英文）
「System Crafter SC」は、XilinxのFPGAをターゲットとするSystemCからの動作合成ツールで、SystemCモデルからHDLのRTLを自動合成する事が可能。当然ながら、クロックのスケジューリングやリソースのアロケーション機能も備えられており、手持ちのC++環境で手軽にハードを合成できる環境として売り出されている。
System Crafterによると、今回のバージョンアップではSystemCのサポートがより強化されたほか、新たにVerilog-RTLの出力機能が追加されたという。（これまで出力は、VHDLのみとなっていた）
尚、System Crafter社の製品は、国内ではプロトタイピング・ジャパンが代理店として販売している。
※System Crafter社
http://www.systemcrafter.com.
※プロトタイピング・ジャパン株式会社
http://prototyping-japan.com
2007.12.05
2007年12月3日、電気的なYelid最適化ならびにホットスポット解析を行うDFMツールを手掛ける米Blaze DFMは、アジア、ヨーロッパにおける同社営業体制の強化を相次いで発表した。
プレスリリース：
http://www.blaze-dfm.com/news/Press_releases/release21.html
http://www.blaze-dfm.com/news/Press_releases/release22.html
http://www.blaze-dfm.com/news/Press_releases/release23.html（全て英文）
発表によるとBlazeは、以前 Avant!製品を取り扱っていた韓国のDaou Xilicon社と代理店契約を結んだほか、ケイデンスをはじめEDA業界で20年以上の経験を持つMarcel Dinet氏をパリにある同社のヨーロッパ本社に配属。更に日本では、RTL設計からレイアウト設計までを手掛けている設計会社、株式会社シンコムと顧客の技術サポートに関するパートナー契約を締結した。
シンコムは設立3年と歴史の浅いベンチャーながら、その技術力が高く評価されており、東芝、ソニー、富士通といった大手を顧客にASIC設計サービスを提供するほか、Blaze社製品を採用したSTARCに対しても技術サービスを提供している。
※Blaze DFM社
http://www.blaze-dfm.com
※株式会社シンコム
http://www.synkom.co.jp
※Daou Xilicon社
http://www.daouxilicon.com
2007.12.05
2007年12月4日、 メンター・グラフィックスは、東芝情報システムが同社の動作合成ツール「Catapult C Synthesis」を次世代ASICの開発用として採用したことを発表した。
プレスリリース：http://mentorg.co.jp/news/2007/071205.html
発表によると東芝情報システムは、オーディオ、通信、画像処理といったアプリケーションのハード化に向けて「Catapult C Synthesis」を導入。既に固有値分解回路の合成に「Catapult C Synthesis」を適用しており、ANSI-Cで記述された固有値分解のアルゴリズムから応用別に複数のRTLを合成したという。
尚、東芝情報システムは、社内の設計ニーズにより早くから動作合成手法を取り入れており、Forte社の動作合成ツール「Cynthesizer」も導入済み。同社の大黒昭宜氏（第二LSIソリューション事業部、第五LSI設計センター グループリーダ）は、今年9月に開催された「EDA Tech Forum 2007」での事例発表にて、「Catapult C Synthesisは、大規模で処理の分岐が多いデザインの合成に最適」と語っていた。
※「Catapult C Synthesis」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://mentorg.co.jp
※東芝情報システム株式会社
http://www.tjsys.co.jp
2007.12.05
2007年12月3日、ケイデンスは、新たに開発した機能検証用の「aspect-oriented generationエンジン」をはじめとする、機能検証プラットフォーム「Incisive」への新技術の追加を発表した。
プレスリリース：http://www.cadence.co.jp/news/h19-12-4.html
ケイデンスによると、新しい「aspect-oriented generationエンジン」は、aspect-oriented にプログラミングされたテストベンチの活用によって、機能検証のパフォーマンスとスケーラビリティを改善するもので、「Incisive」ファミリ製品である「Incisive Specman Testbench」、「Incisive Enterprise Simulatorの大幅な機能強化を実現。例えば、eベース検証環境の性能を約5倍向上できる。
また、今回の新エンジンの追加と合わせて「Incisive Enterprise Simulator」がSystemVerilogによる検証メソドロジ「OVM:Open Verification Methodology」とその基礎となるクラス・ライブラリを新たにサポートしたほか、「Incisive Palladium/Xtreme」によるトランザクション・ベースのアクセラレーション機能もバージョンアップされ、「Incisive」ファミリ全体として検証ソリューションの包括的な機能アップが図られた。
※「Incisive」ファミリ製品に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2007.12.04
2007年12月3日、デザインのデバッグにフォーカスしたソリューションを提供する米Novas Software社は、ユーザー向けに「Novas online community discussion forums」を開設した事を発表した。
プレスリリース：http://www.novas.com/.docs/rid/10176/pg/10328（英文）
発表されたフォーラムは、デバッグノウハウに関するユーザー間のディスカッション、情報共有を目的としたもので、既にWebサイトとして稼働中。下記サイトにアクセスする事でフォーラムに参加することができる。
http://europa.novas.com/forums/index.jspa
Novasは、顧客満足度の高いEDAツールベンダとして有名で、現在そのユーザー数はワールドワイドで1万人。2002年から毎年「Novas User Conferences」を開催しており、今回のフォーラム開設はユーザー交流の更なる活性化を目指す発展形と言える。
※Novas社製品に関する詳細は、ノバフロー株式会社にお問い合わせ下さい。
http://www.novaflow.co.jp
※Novas Software社
http://www.novas.com
2007.12.04
2007年11月30日、メンター・グラフィックスは、独Siemens社、IT Solutions and Services PSE部門の設計サービスチームがメンターの検証プラットフォーム「Questa」と検証メソドロジ「AVM」を採用した事を発表した。
プレスリリース：
http://www.mentor.com/company/news/questafunctionalverificationsiemensitpse.cfm（英文）
メンターの発表によるとSiemensは、SystemVerilogを用いた制約付きランダム検証、アサーション検証、機能カバレッジの実現に向けて「Questa」と「AVM」を採用。「AVM」とメンターの検証チームの協力によって、テストベンチの自動生成と再利用を可能とする新たな検証プロセスを確立したという。
※AVM：Advanced Verification Methodology
※「Questa」と「AVM」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※Siemens社
http://www.siemens.co.jp
2007.12.04
2007年12月3日、カスタムICのファブレスメーカー大手の米eSilicon社は、65nm設計向けにマグマのDFMツール「Blast Yield TX」を採用した事を発表した。
eSiliconは、元々マグマのインプリメンテーションツールをベースに設計フローを構築しており、今回65nmプロセスへの移行に伴いマグマの「Blast Yield TX」を追加採用。65nmプロセスでより顕著になる歩留まり低下の問題に対応した。
「Blast Yield TX」は、TSMC 65nmプロセスのデザインをターゲットとしたモデルベースのDFMツールで、仮想CMPシミュレーションとLPCモデル（Lithography Process Control model）を用いてファウンドリ精度でイールドを最適化。マグマのインプリメンテーションツールと融合して歩留まり向上を実現する。
※「Blast Yield TX」に関する詳細は、、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※eSilicon社
http://www.esilicon.co.jp
2007.12.03
2007年11月29日、メンター・グラフィックスは、2008会計年度第3四半期（2007年8月?10月）の売上を報告した。
発表によると、メンターの2007年8?11月の売上は前年比約2.2％減の1億8630万ドル（約206億円）。純損益が915万ドル（約10億円）という結果に終わった。※GAAP基準による会計結果
メンターによると今四半期は、新製品が好調で配置配線ツール「Olympus-SoC」、エミュレーター「Veloce」のほか、「TestKompress」が売上に大きく貢献。今期は損益を計上しているが通年では昨年を上回る実績を残しており、2008会計年度の売上合計は、8億6000万ドル（約1000億円）に達すると予測している。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2007.11.29
2007年11月28日、アナログ／RFおよびミックスシグナル設計向けの検証ソリューションを手掛ける、米Berkeley Design Automation社は、米Red Herring Magazineの主催する賞「Red Herring 100 Global 2007」の候補に選出されたことを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1196286311.pdf
Red Herring誌は、世界のテクノロジービジネスの動向を調査・洞察している専門的なビジネス誌で、毎年地域別に優れた技術を持つ成長企業100社を「Red Herring 100」として表彰しており、その賞は権威ある賞として世界中で認知されている。
今回、Berkeley DAが候補として選出された「Red Herring 100 Global 2007」は、過去3年間「Red Herring 100」受賞者および最終候補となった北米、ヨーロッパ、アジアの1800社を対象に最も将来性のある先端未公開技術企業100社を表彰するもの。Berkeley DAは昨年「Red Herring 100 North America」を受賞しており、その技術とビジネスが評価され、あらためて「Red Herring 100 Global 2007」の最終候補となる上位200社に選出された。
尚、「Red Herring 100 Global 2007」の受賞企業は、12月3日?5日にワシントン州シアトルで開催されるイベント、Red Herring Globalにて発表される予定。
ちなみにEDA業界では、2005年に米Ansoft、米PDF Solution社が「RED HERIING SMALL CAP 100」に選出されている。
※Berkeley Design Automation社
http://www.berkeley-da.com
※Red Herring誌
http://www.redherring.com
2007.11.29
2007年11月28日、NECエレクトロニクスは同社の事業体制の再編を発表した。
プレスリリース：http://www.necel.com/news/ja/archive/0711/2801.html
発表によるとNECエレは、2009年3月を目途にNECの相模原事業場内の300mm工程ラインの生産活動を停止し、その設備をNEC山形の敷地内に新設する山形事業場に移管。また、2008年4月を目途に、NEC九州とNEC山口、NECセミコンパッケージ・ソリューションズ(SPACKS)の3社を統合し、マイクロコンピュータ事業ユニットの生産拠点として強化。更に、NEC関西とNEC福井も統合し、パワー半導体、表示ドライバおよび化合物半導体事業を行う個別半導体事業ユニットの生産拠点とする。
今回発表された事業戦略により、相模原の300ミリライン関係従業員約700名（グループ企業を含む）は、一部を除き、新設される山形事業場、NEC山形、開発パートナーの32nm開発拠点、もしくは川崎市の本社などに移管。今後NECエレのSoC（System on Chip）事業ユニットは、開発拠点と生産拠点が山形地区に統合されることになる。
※NECエレクトロニクス株式会社
http://www.necel.com
2007.11.29
2007年11月24日、コンフィギュラブル・プロセッサを中心としたプロセッサ・コアを手掛ける米テンシリカとストラクチャードASICを手掛ける米eASICは、SoC開発の低コスト化を実現する両社のパートナーシップを発表した。
プレスリリース：http://www.tensilica.co.jp/html/press/EASIC-1126.html
今回発表されたパートナーシップは、eASICのストラクチャードASICでテンシリカのダイヤモンド・スタンダード・マイクロプロセッサを提供可能となるというもので、この組み合わされたソリューションを活用する事で、FPGAベースの組込みシステムよりも低コストでカスタマイズされ高度に差別化されたASICソリューションを開発することが可能になる。
eASICのストラクチャードASICは、マスク代不要、短納期、最低注文数制限無しと従来のASICとは真逆のソリューションで開発コストに対するインパクトは非常に大きい。また、テンシリカのダイヤモンド・プロセッサ・ファミリも競合製品を上回る性能を実現しながら、そのライセンス料は競合以下とやはりコストパフォーマンスに優れており、高性能、低コスト、短納期の組み込みSOCを求める顧客にとって、両社製品の組み合わせは魅力あるソリューションと言える。
※テンシリカ株式会社
http://www.tensilica.co.jp
※eASIC社
http://www.easic.com/jp/
2007.11.28
2007年11月27日、メンター・グラフィックスは、STMicroelectronicsが同社の配置配線ツール「Olympus-SoC」で80nmプロセス、1200万ゲートのSTBチップをテープアウトした事を発表した。
プレスリリース：
http://www.mentor.com/company/news/olympussocplaceroutesystemstmicroelectronicstapeoutchip.cfm（英文）
メンターの「Olympus-SoC」は、今年6月のSierra Design Automation社の買収によって獲得したリソグラフィ考慮の詳細配置配線ツールで、Netlistから配置配線後のGDS-II出力までを一括処理。OPCシミュレーションを必要とせずにタイミングを悪化させる事無くリソグラフィ向けの修正を行うことが可能で、マルチコーナー/マルチモードSI解析機能は、解析エンジンを複数回まわす事無くワンショットで全てのコーナー/モードを並列的に解析し短時間でデザインを最適化できる。
今回、STマイクロは、80nmプロセスを用いる6モード/4コーナー、12MゲートのSetTopBoxチップのレイアウトにて「Olympus-SoC」を適用。当初の計画通り僅か3ヶ月でデザインのテープアウトを完了した。ちなみにSTマイクロは、2006年にも当時Sierra製品だった「Olympus-SoC」を用いてSetTopBoxチップのレイアウトを行った事があり、その時は90nmプロセス、5モード/4コーナー、20Mゲートのデザインを4ヶ月以内で完了。3ヶ月というかなりタイトは今回のスケジュールは、過去の適用実績があったからこそのものと言える。
尚、「Olympus-SoC」は、メンターの「Calibre」製品群との連携によって、配線後のリソグラフィ・ホット・スポット修復やCMP/メタルの平坦化にも対応。各種最適化処理とルーティングを同時に処理することによって、短TAT化のみならずデザインの品質向上も実現している。
※「Olympus-SoC」に関する詳細は、メンター・グラフィックス・ジャパン株式会社までお問い合わせ下さい。
http://www.mentorg.co.jp
※STMicroelectronics
http://www.st-japan.co.jp
2007.11.28
2007年11月27日、ケイデンスは、ロシアのゼレノグラード（Zelenograd）に同社2つめとなる新オフィスを開設した事を発表した。
プレスリリース：
http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=112707_russia&lid=cdn_pr（英文）
ケイデンスがオフィスを開設したゼレノグラードは、モスクワ近郊の産業都市でエレクトロニクス関連の企業が集中している事から、ロシアのシリコンバレーとも呼ばれている地域。ケイデンスによると今回開設されたオフィスは、オンラインサポートサービス「VCAD」を中心としたサービスの拠点として活用される予定となっている。
尚、ケイデンスは、2004年モスクワにに開設したR&Dセンターと合わせて、ロシアで計140名のエンジニアを雇用しているという。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2007.11.28
2007年11月27日、東芝とNECエレクトロニクスは、32nmプロセス技術を利用したシステムLSIの共同開発に関する提携を発表した。
プレスリリース：http://www.toshiba.co.jp/about/press/2007_11/pr_j2701.htm
発表によると両社は、45nm技術の共同開発に続き32nm技術の開発についても共同開発を継続。現在45nmの共同開発を行っている東芝のアドバンストマイクロエレクトロニクスセンター（横浜市）において、引き続き32nm共同開発を推進し、開発効率と投資効率の向上を図る。
尚、32nm技術の開発については、IBM、Chartered、Samsung、Infineon、Freescalerの5社も提携を発表している。
※株式会社東芝
http://www.toshiba.co.jp
※NECエレクトロニクス株式会社
http://www.necel.com
2007.11.27
2007年11月22日、インドSoftjin社の日本代理店を務めるセルコン・テクノロジー社は、Softjin社のデザインサービスの拡大に向けてスタビリティ社と提携した事を発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1196115658.pdf
Softjinは、ポストレイアウト分野を中心にEDAツール向けの各種機能IPを開発・販売している会社で、メインの製品であるDFM/DFY向けツール開発キット「Nirmaan」は、日本の大手半導体ベンダも購入した実績があり、製品販売と合わせてEDAツールのカスタマイズサービスも手掛けている。
また、Softjinでは、社員100名という豊富なエンジニア・リソースを活かし、FPGA設計やSystemCによるモデリングなど各種デザインサービスも手掛けており、今回、それらデザインサービスの日本展開に向けてスタビリティ社と契約。FPGA設計を中心にSystemC関連にも精通しているスタビリティ社と協力することで、日本顧客からの請負業務を円滑に進めていくという。
尚、セルコン・テクノロジーの黒崎氏（代表取締役）によると、Softjinのデザインサービスは低コスト高クオリティが強みで、既に日本やヨーロッパにも顧客が存在しているとの事。SystemCモデリング関連では、各種メモリやメモリコントローラー、バス、バスコントローラといったペリフェラルモデルの開発実績が多数あるという。
※Softjin社の製品およびサービスに関する詳細は、株式会社セルコン・テクノロジーにお問い合わせ下さい。
http://www.selcontech.com
※スタビリティ株式会社
http://www.stability.jp
2007.11.27
2007年11月26日、 シンプリシティは、ザイリンクスのESL Initiativeに参加した事を発表した。
プレスリリース：
http://www.synplicity.com/corporate/pressreleases/2007/synpr_071126_synplicityxilinxesl.html（英文）
ザイリンクスのESL Initiativeは、FPGAユーザーに包括的なESL設計フローを提供するために2006年3月に立ち上げられたもので、米Bluespec、英Celoxica、英CriticalBlue、米Impulse Accelerated Technologies、米Mitrionics、英Nallatech、米Poseidon Design Systems、英SystemCrafter、米Teja Technologiesの計9社が参加している。
シンプリシティは今回、DSP合成ツール「Synplify DSP」を提供するEDAベンダとして、ザイリンクスのESL Initiativeに参加。DSPアルゴリズムをFPGAにインプリメントするツールとして、ザイリンクスの目指す包括的なESLソリューションの一端を担う。
「Synplify DSP」は、「M-Control」という機能によって複雑なコントロールやステートマシンをM言語で記述する事が可能。 MathWorks社の「Simulink」環境からシームレスにアルゴリズムを合成できる。ザイリンクスは、自前のDSP合成ツールとして「AccelDSP」を提供しているが、こちらはMathWorks社の「MATLAB」環境と密接に繋がる環境で「Synplify DSP」とはうまく棲み分けされている。
※「Synplify DSP」に関する詳細は、シンプリシティ株式会社にお問い合わせ下さい。
http://www.synplicity.jp
※ザイリンクスのESL Initiativeに関する詳細は、ザイリンクス株式会社にお問い合わせ下さい。
http://www.xilinx.co.jp
2007.11.27
2007年11月27日、Windowsベースの統合エレクトロニクス設計環境を手掛ける、豪アルティウム リミテッドの日本法人アルティウムジャパンは、同社製品「Altium Designer」の新バージョン6.8のリリースを発表した。
プレスリリース：http://www.altium.com/files/corp/media/pdfs/20071127AltiumAnnounces6.8-JP.pdf
「Altium Designer」は、PCB設計、FPGA設計、組み込みソフト開発を単一の環境で実現するWindowsベースの統合ツールで、その全ての機能を140万円という低価格で提供。ワールドワイドで販売実績を伸ばしており、2007年7月-9月期は前年比29％増という実績を残している。
発表によると、今回のバージョンアップでは、300にも及ぶ新機能と機能強化を実施。中でも目玉となる新機能は「3D PCB ビジュアライゼーション機能」で、同機能を用いる事でPCB設計者は基板の外観や内部構造など設計状態を様々な角度から立体的に確認できるようになる。
また、回路図レベルでのワイヤ、バス、シグナルハーネスの接続が徹底的に簡素化され、簡単な図面で複雑な設計を表現することが可能となったほか、ボード全体のシステムレベルの設計では新しい「OpenBus グラフィカルエディタ」を用いてプロセッサ、バスアービタ、ペリフェラルドライバ、メモリーインタフェースなどのコンポーネントを扱い、直感的にシステム構造を作成できるようになった。
更にFPGA設計関連では、昨年発表された「CHCコンパイラ」が実装され、CコードからFPGA向けのRTLを自動生成する事が可能となり、組み込みシステムのソフトウェア設計者による、C言語からのハードウェア実装が現実のものとなった。
尚、アルティムジャパンでは、先頃開催した「Altium Designer 6」セミナーにて新バージョンの機能を一足早く紹介。セミナーには100名近いエンジニアが集まった。同セミナーで基調講演を行った東京大学の中村友也博士（大学院、工学系研究科）によると、東京大学でも超小型衛星の開発の中でFPGA搭載ボードの設計で「Altium Designer」を使用しているとの事で、その使い易さと豊富な機能により回路設計工数を約半減。変更修正を容易にする便利な機能として回路図-PCB間の設計データ同期機能を挙げ、オンラインDRCによって基板メーカーにクリアランスエラーを指摘される事も無くなったと語っていた。
※「Altium Designer 6.8」に関する詳細は、アルティウムジャパン株式会社までお問い合わせ下さい。
http://www.altium.com/Home/
2007.11.26
2007年11月19日、演算器の最適化ソリューションを手掛ける米Arithmaticaは、データパス合成ツール「CellMath Designer」と演算器IP「CellMath IP」のバージョンアップを発表した。
プレスリリース：http://www.arithmatica.com/news/press/20071119.html（英文）
発表によると「CellMath Designer」の新バージョンには、「RTL自動変換機能」が追加され、ユーザーにRTLの記述変更などを強いる事無く、最適なデータパス合成を実現するRTLコードの自動変換が可能となった。また、マルチプレクサの合成を最適化する「Mux合成機能」や「キャリーセーブの自動挿入」も追加され、消費電力と面積の更なる最適化を実現。処理速度の向上とコスト削減を実現する、独自のアルゴリズムを用いた演算器IP「CellMath IP」も合わせてバージョンアップされたという。
※Arithmatica社
http://www.arithmatica.com
2007.11.22
2007年11月15日、EDAツール開発向けのコンポーネントやビデオアナライザを手掛ける、米Interra Systemsは、Powerフォーマット「UPF」のアナライザをリリースした。
プレスリリース：http://www.interrasystems.com/news/nov15_07.htm（英文）
UPFは、低消費電力化設計のための電力記述フォーマットとしてAccelleraが仕様策定を進めている新しいフォーマットで、シノプシス、メンター、マグマ、アトレンタが中心となって支持しているもの。今回Interraがリリースしたアナライザは、UPF1.0仕様に準拠したもので、インタフェースはC++。編集および拡張可能なデータベースを用いてオブジェクト指向で開発された同アナライザは、EDAツールのフロントエンド機能ブロックとして、様々なツール環境に容易にインテグレーションできるという。
尚、製品は既に出荷中でSolaris、Linux、Windowsをサポート。日本国内ではイノテック株式会社と株式会社エイチ・ティー・エルがInterraの販売代理店となっている。
※Interra Systems社
http://www.interrasystems.com
※イノテック株式会社
http://www.innotech.co.jp
※株式会社エイチ・ティー・エル
http://www.htlco.co.jp
※Accellera
http://www.accellera.org
2007.11.20
2007年11月20日、メンター・グラフィックスとTSMCは、共同開発した65nm向けのRFプロセス・デザインキットのリリースを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2007/071120.html
発表によると今回リリースされたデザインキットには、TSMCの最新65nmミックスシグナル/RFプロセスとメンターのカスタムIC設計プラットフォーム「ICstudio」が含まれており、「ICstudio」上で動作する65nm RF PDKを使ったRF設計フローを回路図入力からRFシミュレーション、レイアウト、ポストレイアウト・シミュレーションまで全て説明するチュートリアルも付属している。
メンターの「ICstudio」は、RFシミュレータ「Eldo」や物理検証ツール「Calibre」シリーズを中心にアナログ/ミックスシグナルIC設計フロー全体を統合する新しいプラットフォームで、回路図入力からシミュレーション、フロアプラン、物理レイアウト、最終検証までをシームレスに行うデザイン・コックピットが備えられており、高精度かつ効率的な設計を実現する。
TSMCのウェブサイトからダウンロード可能なデザインキットには、ネットリスト制御ファイルを含むDesign Architect IC用回路図シンボル、ICstationで自動化された「correct-by-construction」デバイス・レイアウトを実現するためのパラメタライズされたデバイス・ジェネレータ、TSMCが供給するCalibreルールデックやEldo用Spiceモデルなど、「ICstudio」を使って実設計プロジェクトを立ち上げるために必要な全ての基本コンポーネントが含まれているという。
※メンター用のTSMCデザインキットは下記サイトからダウンロード可能
http://www.mentor.com/products/ic_nanometer_design/foundries/tsmc_kits.cfm
※TSMC社
http://www.tsmc.co.jp
※「ICstudio」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
2007.11.20
2007年11月20日、コーウェアとテンシリカは、テンシリカの「ダイヤモンド・スタンダード106Micro」プロセッサをコーウェアの「CoWare Platform Architect」がサポートした事を発表した。
プレスリリース：http://www.coware.co.jp/news/2007/2007.11.20.html
テンシリカの「ダイヤモンド・スタンダード106Micro」プロセッサは、今月発表されたばかりの新製品で、その大きさは65nmGプロセスで1平方mm以下とライセンス可能な32ビット・コアとしては業界最小。ARM7やCortex-M3コアより小さいながらもARM9Eコアよりも高いパフォーマンスを発揮する。
コーウェアは、「ESL2.0」というコンセプト掲げ、プロセッサ/ソフトウェア志向のプラットフォーム開発に向けたESL技術の実用普及を目指し、ツールの性能・ユーザビリティの向上を図ると同時に、プロセッサや各種バス、ペリフェラルモデルの包括的なサポートを進行中。 今回、「CoWare Platform Architect」が同コアをサポートしたことにより、コーウェアのユーザーは新たにダイヤモンド・スタンダード106Microコアを用いたシステムのシステム検証やソフトウェア先行開発を行う事が可能となる。
※「ダイヤモンド・スタンダード106Micro」に関する詳細は、テンシリカ株式会社にお問い合わせ下さい。
http://www.tensilica.co.jp
※「CoWare Platform Architect」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp
2007.11.19
2007年11月15日、メンター・グラフィックスは、同社のFPGA向け論理合成ツール「Precision Synthesis」と米MathWorks社「Simulink HDL Coder」によって、「Simulinkモデル」のFPGAインプリメントが実現可能な事を発表した。
プレスリリース：
http://www.mentor.com/company/news/optimizedfpgadesignflowbetweenprecisionsynthesismathworkssimulinkhdlcoder.cfm
「Simulink HDL Coder」は、システムレベルのSimulinkモデルやEmbedded MATLABコード、Stateflowチャートから、ビット精度の合成可能なHDL（Verilog/VHDL）を生成するツールで、Matlab/Simulink環境からハードウェアへの実装パスを提供するもの。
今回メンターは、MathWorksと共同で両社製品「Simulink HDL Coder」および「Precision Synthesis」の連携による「Simulinkモデル」FPGAインプリメント・フローを確認。両製品の相互運用性とFPGAベンダに依存しない独立したフローの有用性を示した。
メンターとMathWorksの関係は今回の連携に限らず歴史は古く、MathWorksからは、SimulinkとModelsimの協調シミュレーション用オプション「Link for ModelSim」も提供されている。
※「Precision Synthesis」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※「Simulink HDL Coder」に関する詳細は、サイバネットシステム株式会社にお問い合わせ下さい。
http://www.cybernet.co.jp/matlab/
2007.11.19
2007年11月15日、フォーマル検証ツールを手掛けるOneSpin Solutions社は、新しい日本法人のオフィスを横浜に開設し、日本での事業活動を拡大する事を発表した。
OneSpinは、今年5月に日本法人を立ち上げ、横浜ワールドビジネスサポートセンター内にオフィスを構えていたが、今後は今回新たに開設した横浜・関内のオフィスを拠点に営業・FAE活動を進める。
OneSpinは、2005年5月に設立されたドイツの新興EDAベンダで、現在、RTLの静的検証を行う「OneSpin 360 Module Verifier」とRTLとゲートの等価性検証を行う「OneSpin 360 Equivalence Checker」、大きく2種類の製品を提供している。
メインとなる「360MV」は、トランザクションレベルのプロパティを用いて静的に機能検証するツールで、少ないプロパティ記述で高速な検証が可能。プロパティを作成するメソドロジが用意されており、作ったプロパティの再利用性も高く、高度なフォーマル検証を簡単な手順で実行することができる。
既にヨーロッパ市場ではSiemens、Infineon、BOSCHなどの大手企業に採用され数百ものモジュール検証に利用された実績があり、Infineonではカーナビ向け32ビットプロセッサの機能検証に「360MV」を適用し、僅か1200行のプロパティ記述で160個のバグを発見したという事例もあるという。
OneSpinは、自動車と情報通信分野を主なターゲットに、欧、米、日と事業を展開していく計画で2008年1月に開催されるEDSFair2008にも出展する。
※OneSpin Solutions社
http://www.onespin-solutions.com/
2007.11.15
2007年11月13日、NEC情報システムズとエーイーティーは、EMC設計の効率化を実現する設計ワークフローを開発したことを発表した。
プレスリリース：http://www.nec-nis.co.jp/topics/news/news_071113.html（NEC情報システムズ）
発表によると両社は、回路の動作速度向上と高密度実装によりますます困難さを増すEMC設計の改善を目指し、互いのEDAツールを連携。NEC情報システムズのEMI抑制設計支援ツール「DEMITASNX」とエーイーティーが販売している独CST社の電磁界解析ツール「MW STUDIO」を繋ぎ、試作・評価前にPCB上のEMC問題箇所を特定し改善設計を行うフロー実現した。
具体的には、「DEMITASNX」に「MW STUDIO」向けのファイルエクスポート機能が装備され、「DEMITASNX」のルールチェックによって検出したノイズ（EMI）の原因となるレイアウト情報を「MW STUDIO」へエクスポートする事が可能となり、その情報を元に「MW STUDIO」でEMIの要因を電磁気的に解析することによって、問題箇所の改良設計を効率的に行う事ができるようになる。また、その結果を「DEMITASNX」の設計ルールに反映する事で、ルールチェックは更に強化され、より使いやすく強力なEMC設計ワークフローを実現できる。
尚、MW STUDIOへのエクスポートは、プレーン共振解析機能を持つ「DEMITASNX」の海外版「EMIStream」や IC Packageの層数見積・設計支援ソフトウエア「GENISSNX」でも可能。エクスポート機能をサポートする「DEMITASNX」ver.3.9は、2008年1月に出荷される予定となっている。
※「DEMITASNX」に関する詳細は、株式会社NEC情報システムズにお問い合わせ下さい。
製品URL：http://www.demitasnx.com
NEC情報システムズ：http://www.nis.co.jp
※「MW STUDIO」に関する詳細は、株式会社エーイーティーにお問い合わせ下さい。
http://www.aetjapan.com
