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2008.02.01
EDSF2008に出展していた、EVEのブースレポート。
EVEのブースでは、大規模デザイン対応の新型エミュレーション・システム「ZeBu-XXL」を中心に展示を行っていた。
来日していたEVE USAの副社長Lauro Rizzatti氏によると、4世代目の製品となる「ZeBu-XXL」は順調な売れ行きで、既にワールドワイドで世界的な半導体大手8社に導入済み。日本では昨年事例を発表したルネサスの他にも数社が利用しており、海外には10セット以上導入しているビッグユーザーも存在しているという事で、CPUのテストやグラフィックエンジンの検証、アルゴリズムの解析など様々な用途で応用されているとの事。
他社のエミュレーション/アクセラレーションシステムと「ZeBu-XXL」との違いついて尋ねたところ、スピードと拡張性、それにコンパイラの性能の3点を挙げ、速さとスケーラビリティに加えデザインのインプリメントのし易さ（エミュレーター上のFPGAへの）を強調していた。
また、先頃発表されたコーウェアとのコラボレーションについて聞いたところ、日本国内のコーウェアユーザーのニーズがきっかけだったという話で、ESL環境と「ZeBu」が繋がる事で既存のRTL資産を含めたシステム全体の高速検証を実現。EVEでは、コーウェアの他に、ARMやシノプシスのESL環境とも連携しているという。
ビジネス面については、「ZeBu-XXL」が好調で2007年の売上は前年比50％UPを達成。今年の売上は2500万?3000万ドル（約26?32億円）を見込んでいるとの事。今後は、日本をはじめ台湾、インド、中国といったアジア市場での営業にも力を注いでいく計画だと聞いた。
※日本イヴ株式会社
http://eve-japan.co.jp
2008.02.01
EDSF2008に出展していた、システム・ジェイ・ディーのブースレポート。
システムJDのブースでは、先日発表したばかりのテストパターン変換ツール「STILAccess」を展示していた。
※関連ニュース：
国内EDAベンダのシステム・ジェイディー、テストパターンの変換・加工作業を効率化する新製品「STILAccess」を発売
https://www.eda-express.com/news/?m=p&idno=1295
代表取締役の伊達氏によると、新製品「STILAccess」は既に某国内企業への導入が決定しており、この2月には製品を納品する予定との事。元々、ユーザーのニーズに応じて開発した製品であるため反応は上々で、ツールの提供以外にテストパターンの変換サービス（受託サービス）や顧客ニーズに応じたツールのカスタマイズサービスも提供しているという。
また、既に提供中の「TestPowerOptimizer」については、現在、福岡地域コンソーシアムのプロジェクトで実チップを用いた評価を進めており、IRドロップの削減効果や歩留まり向上効果（誤テスト削減）に関するデータを収集中。このツールは、キャプチャ時の消費電力の低減を狙ったテストパターン変換ツールで、導入に向けて本格的な検討を始めている企業も存在していると聞いた。
※株式会社システム・ジェイディー
http://www.system-jd.co.jp
2008.02.01
EDSF2008に出展していた、CyberTecのブースレポート。
CyberTecのブースでは、昨年同様、米Jasper Design Automation社のフォーマル検証ツール「JasperGold」の展示を行っていた。
技術部の野々下氏によると、フォーマル検証を活用するユーザーは日本でも増えてきており、「使える使えない」といった議論は昔の話。使っている会社は徹底的に使っているとの事で、うまくフォーマル検証で効果を上げるには「どのような所でどのように使うか」そのノウハウが非常に重要という事だった。
ブースでは、それらフォーマル検証ノウハウにフォーカスした展示と合わせて、「ここが重要！フォーマル検証の実践ノウハウ」という冊子資料を配布。2日目の出展者セミナー「アサーション書いたら先ずはフォーマル！」は、50人部屋ながら立ち見の出る盛況ぶりだった。
尚、製品「JasperGold」については、昨年12月に最新バージョン「JasperGold 4.6」がリリースされ、PSL/SVAの言語サポートが機能強化されたほか、並列実行やトレース処理などエンジン自体もエンハンス。簡易的にフォーマル検証を行う「InFormal」な使い方もブラッシュアップされ、かなり良くなったと聞いた。
※CyberTec株式会社
http://www.cyber-tec.co.jp
2008.02.01
EDSF2008に出展していた、プロトタイピング・ジャパンのブースレポート。
プロトタイピング・ジャパンのブースでは、昨年国内販売総代理店となった、独ProDesign社のASICプロトタイピング・システム「CHIPit」を中心に展示を行っていた。
代表取締役の鳥本氏によると、「CHIPit」はXilinxのVirtex‐5をベースとしたプロトタイピング・システムで、最上位の「Platinum」という製品でVirtex-5を最大21個搭載し、3000万ゲートのデザインに対応可能。専用の検証用ソフトが付属されており、ロジアナと接続したエミュレータライクなデバッグも可能で、独自の高速バス・インタフェースによって、プロトタイピング・ボードに有りがちなボードとPCのコミュニケーションの問題もクリアしている。
また、「CHIPit」は、スイッチング・デバイスのOn/Offによって搭載するFPGAの接続が切り替えられる構成となっており、このシステムに応じた専用のパーテショニング・ツールも用意（オプション）。同ツールは最近開発されたばかりの新製品でその公開は今回のEDSFairが初。専用パーテショニング・ツールを利用すれば、市販の汎用ツールよりも最適な形でRTLをFPGAにマッピングできるという。
尚、「CHIPit」の販売実績について聞いたところ、ワールドワイドで計300台は出荷実績が有るとの事。合わせて展示していたXilinのFPGA専用の動作合成ツール「SystemCrafter」については、国内で20本ほどライセンスが出ていると聞いた。
※プロトタイピング・ジャパン株式会社
http://www.prototyping-japan.com
2008.01.31
EDSF2008に出展していた、プライムゲートのブースレポート。
プライムゲートは、代理店販売している米Actis社製のSystemCルール・チェッカ「AccurateC」と、米Veritools社のSVAアサーション検証ツール「VeritoolsVerifyer」を展示していた。
SystemCのルール・チェッカ「AccurateC」は、先頃STARCが発表したばかりの「TLモデリングガイド」で示されている40近くのモデリングルールのうち、既に10のルールをサポート。ルールとしてツールではチェック不可能なものもあるが、今後更にサポートルールを増やしていく計画だという。STARCルール対応版の「AccurateC」は春以降に正式リリースの予定。
尚、聞くところによると、中心事業のLSIデザインサービスが順調で東京・大阪を中心にハードウエア設計者を増員中との事だった。
※株式会社プライムゲート
http://www.prime-gate.com
2008.01.31
EDSF2008に出展していた、Forte Design Systemsのブースレポート。
フォルテは、SystemC入力の動作合成ツール「Cynthesizer」を展示。2月末にリリース予定の次期バージョン3.4の新機能を披露していた。
フォルテ日本法人社長の山田氏によると、新バージョンではGUIが更に強化され、合成のオペレーションや合成結果の検証・解析などツールのユーザビリティが高められたほか、マルチスレッドのデザインを自動分割して合成する「オートパーテーション機能」を追加。同機能は、分割し合成した各モジュール間のインタフェースも自動的に合成してしまう優れものだという。
日本国内でのユーザー数について尋ねたところ、この1年間も順調にユーザーは増えたとの事で、昨年同様に今年のDACでも大手新規ユーザーによる事例発表が実現するかもしれないという事だった。尚、フォルテは、DAC前のタイミングでFPGAのみをターゲットとした廉価版製品をリリースする計画。
※フォルテ・デザイン・システムズ株式会社
http://www.forteds.com/japan
2008.01.31
EDSF2008に出展していた、半導体理工学研究センターのブースレポート。
STARCは、今年も大きなブースで各種「標準化技術」に関する研究・活動内容を紹介。例年以上に人を集めていた。
今年の展示で目に付いたのは、STARCのコア・プロジェクトと言える次世代設計メソドロジ「STARCAD-CEL 1.5」、発表されたばかりのシステムレベル設計用の「TLモデリングガイド」、国際標準モデルの地位を獲得した「HiSIM-LDMOS」の3つ。
昨年10月にリリースされた「STARCAD-CEL 1.5」は、65nm以降の超低消費電力設計メソドロジということで、EDSFair直前にPowerフォーマット「CPF」をサポートした「PRIDEフローv1.5」を発表。Powerフォーマットのサポートと各種要素技術の組み合わせによって、同フローでは消費電力を約40％削減可能。追ってもう一つのPowerフォーマット「UPF」もサポートされる予定となっている。
「TLモデリングガイド」は、ツールの制約に依存しないシステムレベル設計を実現するために、STARCメンバーの5社が中心となって策定したもので、SystemCトランザクション・レベル・モデルのモデリングルールの標準化を目指すもの。必須ルール20＋推奨ルール20の計40ルールがサンプル記述と共に記載されている。既にARM、CoWare、MentorのESL環境で動作が確認されており、Atrenta、ActisのSystemCルール・チェッカーで「TLモデリングガイド」のルールがサポートされる予定となっている。
「HiSIM-LDMOS」は、STARCと広島大学が共同開発した次世代トランジスタモデル「HiSIM」をベースとした高耐圧トランジスタLDMOSモデルで、昨年末に国際標準化機関CMCの標準モデル候補に選定されたばかりで、今年の中旬には国際標準モデルとして一般公開される見通し。
その他、STARCブースでは、テスト及び故障解析技術やテスト言語STIL、IP機能検証ガイドやアナログIP設計技術などについても展示していた。
※株式会社半導体理工学研究センター
http://www.starc.jp
2008.01.30
EDSF2008に出展していた、シノプシスのブースレポート。
シノプシスは、設計/インプリメンテーション（Galaxyデザイン・プラットフォーム）、検証（Discoveryベリフィケーション・プラットフォーム）、DFMと大きく3つの柱に加え、今回の展示では「LowPower設計」を全面的にプッシュしていた。
フィールド・マーケティング・グループの藤井氏の説明によると、最適なLowPower化を実現するためには、全ての設計工程でパワーを考慮する必要性があるという事で、シノプシスでは、ESL、IP、検証、インプリメント、サインオフ、テストと上流から下流まで全ての工程・技術に対してLowPowerソリューションを提供中。LowPower設計向けのポイントツールが幾つかあるが、既存の設計フローの中で機能するかどうかがとても重要で、導入リスクが低く合成からインプリメンテーション、そしてサインオフへと繋がる完成度の高いLowPowerソリューションがシノプシスの強みだという。
製品としては、既に10種類以上のツールがLowPower設計のための標準Powerフォーマット「UPF」のサポートを完了しているが、シノプシスとしては、単に「UPF」にツールを対応させるだけでなく、高い抽象レベルでのLowPower化手法や各種設計IPのLowPowerバージョンの提供、LowPower化したデザインを検証するためのソリューションなど、様々な形で顧客のLowPower設計をトータル的にサポート。中でも昨年ArchPro社の買収によって獲得したMulti-VoltageデザインのRTLシミュレータは、業界唯一のソリューションという事もあり設計者の興味は非常に高いという。
尚、シノプシスでは2月28日に品川で「ローパワー・セミナー2008」を開催する計画で、同セミナーにてLowPower設計ソリューションに関する詳細な情報や事例を紹介する予定となっている。
その他、シノプシスの機能検証メソドロジ「VMM」の近況について聞いたところ、顧客の間ではVMMを用いたSystemVerilogベースの検証手法は定着した感があり、それに応じてVMM準拠の検証IPのラインナップを拡大しているとの事。また、SystemVerilog関連で言うと、SystemVerilog対応のテストベンチ生成ツール「Pioneer-NTB」を用いて、テストベンチの高速化を実現しているユーザーが増えていると聞いた。
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008.01.30
EDSF2008に出展していた、ケイデンス・デザイン・システムズのブースレポート。
ケイデンスは、「WYDIWYG：What You Design Is What You Get」というコンセプトの下、「設計結果と製造結果の一致」を目指す包括的なソリューションを展示していた。
プロダクト・マーケティング部の田中氏に今年の展示のポイントを尋ねたところ、まずDFM関連では昨年のClear Shape社の買収により、設計段階でのリソグラフィ解析が可能となり、途切れの無い一貫したDFMフローが実現できたとの事。既に旧Clear Shape製品はケイデンスフロー中でシームレスに繋がっており、従来のルールベースの解析とClear Shapeのリソグラフィ解析を組み合わせる事で、効果的にホットスポットを検出・修正できるという。
一方、LowPower関連については、ケイデンスの推すPowerフォーマット「CPF」の先行性をアピール。「CPF]は、現在「CPF 1.1」の策定に向かっており、NECや富士通など大手企業も使い出してるほか、STARCも「CPF」ベースのLowPower設計フローを発表と順調に浸透しており、「CPF」を適用したテープアウト実績は既にワールドワイドで25件に達しているとの事。ユーザーの多くは、上流設計でのアーキテクチャ検討やパワー検証にて「CPF」を活用していると聞いた。
検証関連では機能検証の統合環境「Incisive」に加え、市場シェア70％を抑えているという等価性検証ツール「Conformal」製品群が更に充実してきており、CPF検証、CDC検証、SDCチェックに対応する各製品の他に、密かに開発を進めてきた「Conformal ECO」という製品もリリース。このツールを利用すればECOにおける不要なデザイン変更を無くすよう、最小限の変更箇所を示唆してくれるという。
尚、デジタル・インプリメンテーションの分野では、論理合成「RTL Compiler」が少しづつシャアを広げているという話で、先頃ヨーロッパで行われた業界紙による合成ツールの人気投票では55％の得票を獲得。最近では、RTLレベルでDFT挿入というニーズに応じて、「RTL Compiler」上でDFTツール「Encouter Test」を扱えるようになったとの事。
ケイデンスとしての今後の大きな動きについて聞いたところ、デジタル・インプリメントの中心をなす「Encounter」プラットフォームを更に大規模なデザインに対応させていくと同時に、アナログ/ミックスドシグナル設計のニーズに応え、OpenAccessで「Encounter」と「Virtuoso」を統合していこうという計画もあるとの事だった。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2008.01.29
EDSF2008に出展していた、ATopTecのブースレポート。
ATopTechは昨年のDACでデビューした新興EDAベンダで今回は初の出展。昨年12月にメジャーリリースしたばかりの次世代自動配置配線ツール「Aprisa」を展示していた。
話によると「Aprisa」は、シノプシスに買収された旧Avant!社の自動配置配線ツール「Apollo/Astro」を開発していたR&Dチームが2004年から作り始めたツールで、GateからGDS-IIまでの全てのフローに対応。インターコネクトを中心にマルチコーナー/マルチモードのコンカレントな最適化を高速に実行する事が可能で、従来の1/5程度にまでTATを短縮することができる。また、メモリの消費量も少なく、10Mゲートクラスのデザインでも使用するメモリはSI処理を含めて32Gb程度。高速かつ省メモリのエンジンにより大規模デザインをフラットに処理する事ができるため、人的リソースの削減にも繋がるという。
尚、ATopTechは1月24日、シャープが「Aprisa」を採用した事を発表。昨年の米Broadcomの導入に続き2社目のビッグユーザーを獲得し、出だしは順調だという。
※ATopTech社
http://www.atoptech.com
2008.01.29
EDSF2008に出展していた、Anova Solutionsのブースレポート。
アノーバは、昨年富士通に標準採用された統計的タイミング解析ツール「ChronoVA」を展示していた。
アノーバ・ソリューションズ株式会社、代表取締役の札抜氏によると、富士通では昨年の採用以降、11頃からかなり積極的に「ChronoVA」が利用されるようになってきており、札抜氏が知る限り少なくとも数製品は同ツールでテープアウトされた実績があるとの事。実際に「ChronoVA」を適用する事によって、動作周波数で10％は改善されるという。
SSTAは騒がれている割には製品への適用例が少ないが、札抜氏曰くそれは「信頼性の問題」で、SSTAによってタイミングマージンを削った結果、歩留まりが落ちる事を設計現場は危惧しているのではないか？との事。当然、アノーバのSSTAに関しては、デバイスデータの設計側への変換、すなわちモデル化を高い精度で正確に行っているため、そのような心配は一切無く安心して製品にも適用できるという話だった。
※株式会社アノーバ・ソリューションズ
http://www.anova-solutions.com
2008.01.29
EDSF2008に出展していた、マグマのブースレポート。
マグマは、昨年リリースした65/45/32nmデザイン向けのインプリメント環境「Talus」をメインに展示を行っていた。
説明によると「Talus」は、「Talus Design」、「Talus ACC」、「Talus Vortex」と大きく3つの製品が中心となっており（その他にTalus DFM、Talus Powerというオプションツールもある）、中でも「Talus ACC（Automatic Chip Creation)」は、完全に自動化されたフロアプランニングを実現するもので、論理から物理へのインプリメント作業の生産性向上を約束。既に発表されている米MediaTek社の適用事例では、ECO有りの数百万ゲート規模のデザインを設計者1人で5ヶ月で完了したという。
尚、「Talus」の国内での利用状況について聞いたところ、今春のテープアウトを目指して「Talus」でプロジェクトを進めている顧客もいるという話。また、「Talus」と同じデータベースを用いてサインオフ解析が可能な「Quartz」シリーズ製品の「Sign-off in the Loop技術」についても、実用検討を進めている顧客が複数存在していると聞いた。
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2008.01.29
EDSF2008に出展していた、メンター・グラフィックスのブースレポート。
メンターは、DFM/IC設計、検証、ESL、PCB設計、Automotiveと大きく5つのカテゴリに分けて製品を展示していた。
これまであまり前面に出ていなかった「Automotive」コーナーについて聞いたところ、今年は自動車向けソリューションに本格的に注力していくという事で、昨年リリースしたメカトロシステムのモデリングツール「SystemVision」を展示。同ツールは自動車に限らずあらゆるメカトロシステムに対応可能だが、TAT短縮に対応し設計段階でリコールを減らすためのソリューションとして、バーチャル＆リユースをキーワードに自動車開発にアピールしていくという。
IC設計関連での目玉はやはり「Olympus-SoC」。昨年Sierra社の買収によって獲得した同配置配線ツールは、タイミングの最適化だけでなく、クロックツリー・シンセシスやシグナル・インティグリティ解析においてもマルチモード/マルチコーナーに対応しており、ありがちな制限は一切無く1ショットで実行可能。複数CPUによるマルチスレッド処理もサポートしており、既にPowerフォーマット「UPF」にも対応済みとツールのエンハンスは継続して進行中。現在、配置配線で検証できないルールを「Calibre」でチェックして「Olympus」へフィードバックするという、「Calibre」と「Olympus」間でのイタレーションフローを構築しているとの事だった。
検証関連では、統合検証環境「Questa」にUSDBと呼ばれるカバレッジデータベースを基にした検証マネジメント機能が新たに装備されたほか、新型エミュレータ「Veloce」が更に機能アップ。従来からのトランザクションベース検証機能に加え、機能検証ツール「O-in」のアサーションにも対応。「Veloce」のGUI上で「O-in」の専用アサーション記述を直接扱う事が可能となった。また、検証したデータをサンプリングする新たなデータベース機能によって、2回目以降の検証をトランザクションベースで高速化するという便利な機能も追加されたという。
その他、ケイデンスと共同で進めている検証メソドロジ「OVM（Open Verification Methodology）」について聞いたところ、「OVM」を公開しているWEBフォーラムには既に1400名が登録（最初の3日間で900名が登録）しているとの事で、やはり機能検証の世界では興味を集めている様子だった。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2008.01.28
コ・フルーエントは、今回のEDSFairが初出展。設計初期段階でのアーキテクチャ探索を実現するESLツール「CoFluent Studio」を展示していた。
「CoFluent Studio」は、手書きの仕様書、UML/MATLABモデルなど設計初期段階のシステムレベルの情報・モデルから時間の概念を持つSystemCの「タイムド・ビヘイビア」モデルを生成し、システムのアーキテクチャを探索や性能解析を行うツール。
既存のESLツールの扱うモデルよりも更に抽象度の高いモデルを用いることで、より早期にアーキテクチャの探索や性能解析を実現できる点が同ツールの一番のアピールポイントで、組み込みソフト不要/ISS不要/ハードIP不要というのがひとつのキーワードとなっている。
「CoFluent Studio」は、アプリケーションの「タイムド・ビヘイビア」モデルを生成する「Timed-behavioral modeling」とプラットフォームのモデリングを行う「System Architecting」の２つの製品で構成されており、最終的にGUIベースのマッピング作業によってアーキテクチャをモデリング。ジェネリックなコンポーネントを用いてアーキテクチャをモデリングするため、当然ながら見積もるパフォーマンスは他のESL環境とは違い、あくまでも予測値でしかないが、設計の最初の20％の段階で迅速にアーキテクチャを探求できる点が大きなメリットだという。
話によると同社は2003年にフランスで設立された会社で、既にアメリカ、ドイツ、イスラエル、日本に拠点を持っている。仏ナント大学での30年間に渡る協調設計の研究成果をベースとしているツールで、1998年にプロトタイプを作ってから2003年までの15年間に計20社が利用。その成果・実績を受けて2003年に製品化を果たした。既に顧客数はワールドワイドで10社を超え、日本でも1社大手が採用済み。今回のEDSFairでも反応は上々という事でESL先進国といえる日本市場に対する期待は大きいと聞いた。
※写真右の人物がCEOのステファン ルクレァ氏
※CoFluent社
http://www.cofluentdesign.com/fr/index.html
2008.01.28
EDSF2008に出展していた、DSMソリューションズのブースレポート。
DSMソリューションズは、海外EDAベンチャーの日本進出を手助けを行うベンチャー。今年は昨年も展示していた米Manhattan Routing社、米Rio Design Automation社の製品に加え、昨年新たに代理店契約を交わした米Athena Design Systems社のタイミング解析ツールを展示していた。
同社社長の伊予部氏に聞いたところ、AthenaのSTA「Milos」は、マルチCPUによる分散処理でマルチコーナー/マルチモードのタイミング解析を高速に実行、配線プランを最適化するツールで日本での展開はまだ始まったばかり。
Manhattan Routingのレイアウト最適化ツールは、既に日本でもユーザーがついており、自動配置配線ツールで対処できない「泥臭い人手の作業」の部分で効果を発揮しているとの事。
チップとパッケージの協調設計ツール「RioMajic」を手掛けていた米Rio Design Automation社は昨年マグマに買収され、現在はマグマの製品として図研が代理店販売を展開しているとの話で、伊予部氏は継続してコンサルティング活動を行っているとの事。
「RioMajic」は、、LSIパッケージのエスケープ・ルーティングや寄生を考慮しながら、チップ内部のI/O配置などを最適化するというツールだが、設計段階でチップとパッケージのコストを見積もることもできるため、IDMやパッケージメーカーに関わらず、セットメカー側でも利用価値の高いこれまでに存在しなかったオススメのツールだという。
※DSMソリューションズ株式会社
http://www.dsmint.com
2008.01.28
EDSF2008に出展していた、コーウェアのブースレポート。
コーウェアは昨年11月にリリースした「CoWare Platform Architect」バージョン2007をはじめ、優れた適用効果とユーザビリティを実現する「ESL2.0」ベースの製品群を展示していた。
ホットな話題としては、昨年のコーウェアのユーザー会「J-CING」で急遽発表された新技術「チェックポイント・リスタート機能」が既にESL環境上に実装され、繰り返しシミュレーションを走らせる事無くワンプッシュでチェックポイントからのリスタートを実現。これによりコードの問題箇所にフォーカスしたデバッグが可能となり、検証作業が大幅に効率化できるという。
また、先日発表されたSTARCの「TLモデリング・ガイドライン」をコーウェアのESL環境がサポート。「TLモデリング・ガイドライン」に則って作成したモデルを「SCML（Open SystemC Modeling library）」のAPIを介してコーウェア環境上で利用可能となる。
その他、先頃発表された仏EVE社とのパートナーシップについて営業技術部 部長の川原氏に聞いたところ、両社協業はコーウェアの某日本ユーザーのリクエストをきっかけに始まったものとの事で、既存のRTL資産を含めたシステムレベル検証をより高速化したいというニーズがトリガーになったという。
※コーウェア株式会社
http://www.coware.co.jp
2008.01.26
EDSF2008に出展していた、アトレンタのブースレポート。
アトレンタは、RTL解析ツールのデファクト製品「SpyGlassファミリ」とSystemCコードの解析環境「1Team-System」、RTLプロトタイピング環境「1Team-Implement」を展示。
「1Team-System」は先頃STARCが発表した「TLガイドライン」のルールをサポート。全てではないが、「TLガイドライン」の策定するルールをチェックする事ができる。
「SpyGlassファミリ」の方は、ツールの更なるクオリティ向上に向けて動いているという事で、間もなく「SpyGlassファミリ」の各製品に「ガイドウェア」と呼ばれる、ルール適用に関するガイド機能が搭載される予定。この機能を使えば、用意されたルールを一気に流すのではなく、設計の各段階に応じて必要なルールで適切なデザインチェックができるようになるという。
※アトレンタ株式会社
http://www.atrenta.jp
2008.01.26
EDSF2008に出展していた、アルティウムのブースレポート。
アルティウムは、昨年11月にバージョンアップした、PCB/FPGA/組み込みソフトの統合開発環境「Altium Designer6.8」をメインに展示。PC上の「Altium Designer」と開発用のFPGAボード「NanoBoard?」を接続したインタラクティブな設計/デバッグ環境のデモを行っていた。
話によると「Altium Designer」は、PCB設計のニーズを中心に順調にユーザーが増えているとの事で、つい先日も東京大学が人工衛星開発のプロジェクトにて、エレクトロニクス設計プラットフォームとして「Altium Designer」を5ライセンス導入。開発環境としての機能・性能もさることながら、コストパフォーマンスの高さも評価されており、ワールドワイドで900以上の大学が「Altium Designer」を研究または教育用途で採用しているという。
※関連プレスリリース：
http://www.altium.com/files/corp/media/pdfs/20080117UniversityofTokyoChoosesAltiumDesigner_JP.pdf
アルティウム・ジャパン株式会社
http://www.altium.co.jp
2008.01.26
EDSF2008に出展していた、シルバコ・ジャパンのブースレポート。
シルバコ・ジャパンは、1月24日に同社の取り扱い製品であるSimucad社の回路シミュレータ「SmartSpice」がエルピーダメモリに標準採用された事を発表。当然ながら同製品も含め、アナログ/ミックスドシグナル設計関連の製品ラインナップを一通り展示していた。
※関連プレスリリース：http://www.silvaco.co.jp/news/press/2008_0124.html
話によると、昨年からスタートした「トークン・ベース」のライセンス形態（トークンの購入数に応じて何時でも使いたいツールが使える）が好評で、今年は更に利用ライセンス数が無制限という「UnLimitedライセンス」を提供。24時間体制で海外拠点と開発を進めている顧客や、特定製品しか使用しないという顧客の低コスト化ニーズに応えていくという。
また、製品面では引き続き各社ファウンドリ・プロセスに特化したPDK（プロセスデザインキット）のラインナップを増やしていくほか、顧客にニーズに応じた製品対応を進めていくという事で、先頃国際標準化が発表された広島大学のLDMOSモデル「HiSIM LDMOS」は既にサポート済と聞いた。
※株式会社シルバコ・ジャパン
http://www.silvaco.co.jp
2008.01.25
EDSF2008に出展していた、米Berkeley Design Automationのブースレポート。
今回が2回目の出展となるBerkeley DAは、昨年EDN Innovation Awardsを受賞した「Analog FastSPICE」/「RF FastSPICE」と同社の最初の製品「PLL Noise Analyzer」を展示。デモマシンを使って製品を大々的にPRというよりは、同社の実績を表すパネル展示が中心で、数々の採用企業のコメントが紹介されていた。（※閉会間際の取材で写真撮影できませんでした。）
来日していた米国本社のCEO Ravi Subramanian（ラビ スブラマニアン）氏に聞いたところ、2007年はビジネスが大きく成長した年で、その営業利益は前年比300％を達成。日本企業による採用も順調で国内の顧客数は計13社で同社売上の約半分を占めているとの事。ワールドワイドの顧客数は、既に40社を超えているという。
今後のロードマップについて訪ねたところ、その内容・時期は明かされなかったが、新製品の開発計画があるようだった。
※バークレー・デザイン・オートメーション株式会社
http://www.berkeley-da.com
2008.01.25
EDSF2008に出展していた、Agility（旧Celoxica）のブースレポート。
Agilityは、CeloxicaとCatalyticが合併して設立された新会社で、今回のEDSF2008で初めてその名前が発表されたばかりの新生EDAベンダ。前日、CeloxicaのEDA製品事業を買収したCatalyticが買収を期に社名を一新した形となる。
※関連ニュース：米Catalytic、英CeloxicaのESL事業を300万ドル（約3.3億円）で買収
https://www.eda-express.com/news/?m=p&idno=1277
Agilityの日本代表を務めるSteve Chappell氏（元日本セロックシカ代表取締役）によると、Catalyticによって買収されたCeloxicaのEDA製品は全て新生Agility（Catalytic）に引き継がれる事になり、それと合わせて日本セロックシカのスタッフもAgilityへ移動。CeloxicaのEDA製品の販売・サポートに加え、これまで国内販売チャネルの無かったCataryticのESL製品（RMS/MCS）の販売・サポートを行う予定となっている。
Steve Chappell氏は、CeloxicaとCatalyticの合併により、アルゴリズム設計からプロトタイピングへのより強力なフローを出来るようになると語り、将来的に両社製品を統合する計画がある事も明らかにした。
※Agility社
http://www.agilityds.com
2008.01.25
EDSF2008に出展していた、シーケンスデザインのブースレポート。
シーケンスデザインは、この2月にリリース予定の新製品「Columbus Rail Check」を展示。「Columbus Rail Check」は、アナログ設計向けの電源配線検証ツールで、配線の抵抗値を抽出してフォーマル検証を実行。もう一つ、春にリリースされる新製品「Columbus Rail Analyzer」は、アナログデザインにおける電源配線のエレクトロマイグレーション解析を実行できるという。
また、RTLレベルでの消費電力解析ツール「Power Theater Explorer」は、2月にPowerフォーマット「CPF」をサポートした新バージョンがリリースされるほか、新たにRTLの最適化機能（消費電力の面で最適化されたRTLを出力）が追加され、今年のDAC頃には正式リリースされる予定との事。もう一つのPowerフォーマット「UPF」への対応も平行して進められていると聞いた。
尚、EDSF2008開催前に米国で発表されたプレスリリースによると、シーケンスのRLC抽出ツール「Columbus-AMS」のユーザーであるNECは、スーパーコンピュータ「SX-9」の新型プロセッサ（65nm）の開発に「Columbus-AMS」を適用。1コアで102.4GFLOPSという超高速演算能力を持つ同プロセッサは、既にテープアウトに成功しているという。
プレスリリース：http://www.sequencedesign.com/newsevents/011608.php
※シーケンスデザイン株式会社
http://www.sequencedesign.com
2008.01.25
EDSF2008に出展していた、NECシステムテクノロジーのブースレポート。
NECシステムテクノロジーは、同社製品「CyberWorkBench」の販売代理店である図研との共同ブースで製品を展示。C言語設計の統合環境「CyberWorkBench」の最新バージョンを紹介していた。
最新の話題としては、間もなく3月末に新バージョン5.0がリリースされる予定との事で、バージョン5.0にて動作合成エンジンへのSystemCの入力をサポートするほか、デバッグ環境は従来の環境に代わり新たなソースレベルデバッガが搭載される予定。また、プロパティ検証機能も強化され、GUIもより使い易い形に変更されるという。
昨年12月には日立中央研究所での採用も報じられ、国内市場では確実に顧客を増やしているとの事で、ここ最近は周辺サードパーティとのパートナーシップについても、積極的に取り組みを進めていると聞いた。
※NECシステムテクノロジー株式会社
http://www.necst.co.jp
※株式会社図研
http://www.zuken.co.jp
2008.01.24
2008年1月22日、フォーマル検証ツールを手掛ける独OneSpin Solutionsは、同社のフォーマル検証ツール「360 Module Verifier」が新たにSVA（SystemVerilog Assetions）およびOVL（Open Verification Library）をサポートした事を発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1201124521.pdf
「360 Module Verifier」は、トランザクションレベルのプロパティと独自記述のアサーションによってRTLを静的に機能検証するツールで、InfineonおよびSiemensのエンジニア達によっ開発された製品。ヨーロッパで複数の大手企業に導入されている実績があり、昨年の「Design Vision Awards」でDesign Verification Tools部門の優秀賞を受賞している。
今回、OneSpinは、「360 Module Verifier」に標準アサーション言語リンクを追加し、これまで対応していなかったSVA（SystemVerilog Assetions）およびOVL（Open Verification Library）をサポート。独自のローカルなアサーション記述のみをサポートしていたこれまでと比較すると、今回の標準アサーション言語サポートにより、設計者は検証品質を高めると同時に検証工数を大幅に削減できるようになる。
尚、標準アサーション言語リンクは通常のバージョンアップとしてツールに反映され、利用にあたって追加のオプション費用等は発生しない。最新の「360 Module Verifier」は、本日から開催するEDSFair2008にて展示される予定となっている。
※「360 Module Verifier」に関する詳細は、OneSpin Solutions日本法人にお問い合わせ下さい。
http://www.onespin-solutions.jp
2008.01.24
カリプトは、シーケンシャル等価性検証ツール「SLEC」と合わせて、昨年新製品としてリリースした消費電力最適化ツール「PowerPro」を展示。国内では初となるデモを披露していた。
「PowerPro」ファミリ製品の一つとしてリリースされている「PowerPro CG」は、RTLレベルの消費電力最適化ツールで、クロックゲーティング手法を駆使してRTLコードを最適化し、不要な回路動作を減らすことによって消費電力を削減するというもの。
説明してくれたテクニカルアカウントマネージャーの山本氏によると、「PowerPro CG」は北米市場で順調に動き出しており、既に数社の顧客が「PowerPro CG」を用いてテープアウトした実績が有るとの事。
日本の顧客はツールに対する要求レベルが高いため、これまでは開発現場の近く（北米市場）での営業に注力していたとの事だが、実績と合わせて製品も固まってきたため、いよいよ日本での「PowerPro」の営業を本格化していくという。
尚、シーケンシャル等価性検証ツール「SLEC」の方は、最近、動作合成ツール向けのアドオン機能を追加。メンターやフォルテなど各社独自の言語拡張に対応するもので、デザインにおけるポートの抽象化や任意のビット幅指定などにも対処できるとしている。
※カリプト・デザイン・システムズ株式会社
http://www.calypto.com
2008.01.24
EDSF2008に出展していた、礎デザインオートメーション社の展示レポート。
礎DAの製品「FP-Fixer」は、販売代理店である図研ブース（NECシステムテクノロジー社との共同ブース）の一角に展示されていた。
昨年、東京都のベンチャー技術大賞の優秀賞を獲得した同製品は、Cコード中の浮動少数点を最適なビット幅の固定少数点に変換するツールで、今回のEDSFでは新たに「SystemC」とメンターの拡張データタイプ「Algorithmic C」の出力サポートを発表。現在開発中の同機能は今年4月にリリースされる予定だという。
「FP-Fixer」の実績について訪ねたところ「順調に売れている」との事で、昨年5月の正式リリース以降の出荷ライセンス数は既に2ケタ近くという話だった。
※株式会社礎デザインオートメーション
http://www.ishizue-da.co.jp
2008.01.24
EDSF2008に出展していた、デナリ・ソフトウェアのブースレポート。
デナリは今回のEDSF2008に合わせて新製品「FlashPoint」を発表。同社では珍しく日本で先行発表されたこの製品は、従来から提供しているNAND型フラッシュメモリのコントローラIPや専用のミドルウェアとPCI Expressインタフェースを統合されたプラットフォームとして提供するもので、これを用いる事で設計者はNANDフラッシュ＋PCI ExpressのSoC開発を大幅に効率化できるようになる。
また、デナリでは「FlashPoint」をベースに顧客のカスタム要求に応じたデザインサービスも実施するとの事で、「FlashPoint」は開発用のプラットフォームIPとしてだけでなく、完成したチップとしても提供可能だという。
尚、マーケティング話の鈴木氏によると、海外では既にコントローラIP等の納入実績のある既存顧客から「FlashPoint」の注文を受けているという。
※デナリソフトウェア株式会社
http://www.denalisoft.co.jp
2008.01.23
検証環境の信頼性をチェックするという、EDAの世界では新しい切り口のツールで注目を集めている米Certess社。明日からのEDSFair2008出展（エッチ・ディー・ラボ社ブース）の前に同社CEOのMichel Courtoy氏、CTOのMark Hampton氏に話を聞いた。
Mark Hampton氏によると、Certessの検証環境評価ツール「Certitude」は、「PDCAサイクル」と呼ばれる製造業における品質管理マジメントサイクル（Plan：計画、Do：実施、Check：評価、Act：改善）をベースに、「品質管理を行うためには測定手段が必要」という考えに基づいて開発されたツールで、元々はCertess社が提供していた検証コンサルティングサービスに利用する内製ツールとして作られたとの事。
「Certitude」の新しい点は、デザインを直接検証する訳ではなく、「Functional qualification」という手法を用いて、検証環境の信頼性そのものを客観的に評価するという点で、Certessの手法を追うように同種のEDAツールを開発し始めたEDAベンダも出てきてはいるが、現状は業界に一つしか存在しないツールであるという。
ツールの利用方法について聞いたところ、「Certitude」を使うにあたって用意するものは、HDLシミュレータ（市販シミュレータをサポート）、対象デザイン（格納先ディレクトリを指示）、コンパイルスクリプト、テストベンチの4つで、対象デザインを静的に解析した上でシミュレーターを走らせレグレッションに必要な情報を収集（シミュレータとCertitudeはAPIで接続）し、意図的にバグを埋め込みその検証環境/テストベンチでバグを検出可能かどうか確認する。この手法は「ミューテーション解析」と呼ばれる、ソフトウェアの世界では30年来利用されている技術を応用したもので、結果としてデザインの非活性部分に潜むバグを減らし、検証品質を向上できるようになる。
尚、ツールの評価自体は非常に短い工数で可能で、実際のチップデータを用いた評価でも1週間もあれば十分という事で、顧客の中には１日で評価を完了したというケースも幾つかあるという話だった。
CEOのMichel Courtoy氏に聞いたところ、日本でも既に評価を終えて「Certitude」の有用性を確認した企業が複数あるらしく、日本での導入事例の発表も遠くはないとの事。海外では既にSTマイクロ、CiSCO、HP、TI、Juniper Networksなど大手が「Certitude」を採用しており、日本企業にも評価でその性能を確認し、是非設計の現場で広く活用して欲しいと語っていた。
ちなみにCertessは、昨年末にベルギーのベンチャーキャピタル「QUEST FOR GROWTH」から100万ドルの資金を調達しており、営業、マーケティング活動に力を注ぐとしている。
※「Certitude」に関する詳細は、日本代理店の株式会社エッチ・ディー・ラボにお問い合わせ下さい。
http://www.hdlab.co.jp
※Certess社
http://www.certess.com
2008.01.23
2008年1月21日、アルテラは、同社の「Nios II C-to-Hardwareアクセラレーション・コンパイラ」が「Elektra 2007 European Electronic Industry Awards」において、「Embedded System Product of the Year」を受賞したことを発表した。
プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-elektra07_c2haward.html
エンベデッド部門の最優秀賞を受賞した「Nios II C-to-Hardwareアクセラレーション・コンパイラ」は、アルテラの組み込みプロセッサ「Nios II」の開発ツールに組み込まれているコンパイラで、パフォーマンスを上げたいCプログラムの一部を自動的にハードウェア・ブロックに落とし込むもので、性能向上と合わせて消費電力の削減を実現。エンベデッド・システム設計者から高い評価を得ている。
今回「NiosII C2Hコンパイラ」が受賞したElektra 賞は、欧州で最も権威のある製品テクノロジー＆ビジネスの賞で、各部門の受賞製品・企業は、業界から選ばれた専門家と 「Electronics Weekly」 誌の代表者で構成された審査団により選出されているという。
※日本アルテラ株式会社
http://www.altera.co.jp
※Elektra 2007
http://www.event-space.com/elektra/overview.asp
2008.01.23
2008年1月23日、幅広いラインナップで海外EDAソリューションを提供しているアイヴィスは、新たにフランスのEDAベンダInfiniscale社と代理店契約を締結し、アナログ設計用モデルベース・性能/歩留り最適化ツールの販売を開始した事を発表した。
製品関連ページ：http://www.i-vis.co.jp/seihin/infiniscale/index_infiniscale.htm
アイヴィスによると、今回契約したInfiniscale社は、2005年にフランス・グルノーブルで設立されたアナログ設計専門のEDAベンダで、デザインの性能及び歩留りを改善するモデルベースの独自のソリューションを提供している。
Infiniscale社の製品は、「TechMoldeler」、「TechSizer」、「TechAnalyzer」の3種類の製品とそれらを統合するフレームワーク「Lysis」で構成されており、これらツールを用いてデザインのシミュレーション結果を基にビヘビアをモデル化。モデル作成後、デザインをリサイズし、性能及び歩留りの最適化を図る。この手法により従来のSPICEシミュレーション等を用いた手法では数時間、数日かかっていた性能及び歩留り最適化を僅か数分?数十分で実行できるという事で、既にSTマイクロに採用されたという実績を持っている。
尚、アイヴィスは新たに販売を開始するInfiniscale社の製品を明日から開催されるEDSFair2008にて展示する予定。製品のデモンストレーションも用意しているという。
※Infiniscale社製品に関する詳細は、株式会社アイヴィスにお問い合わせ下さい。
http://www.i-vis.co.jp
2008.01.22
2008年1月21日、DFTツールを手掛ける日本のEDAベンダ、株式会社システム・ジェイディーは、新製品のテストパターン変換ツール「STILAccess」のリリースを発表した。
製品パンフレット：https://www.eda-express.com/edalibrary/files/1200952620.pdf
システム・ジェイディーによると新たに開発した「STILAccess」は、テストパターン記述言語「STIL」をベースとした、テストパターンの変換・加工作業を効率化するためのツールで、主に下記２種類のニーズに対応するソリューションとして位置付けられている。
１．各社ATPGツール等のSTILから独自のテストパターン記述言語への変換
２．各テスター(半導体検査装置)のテストプログラムに合わせたSTILの変換
「STILAccess」とユーザーの変換プログラムを組み合わせて用いる事により、手作業で進められているテストパターン変換作業の大部分を自動化することが可能で、特定のテスターに限らずあらゆるテスターに対応したテストパターン変換を実現できるという。
尚、システム・ジェイディーは、「STILAccess」の他に「TestPowerOptimizer」というDFTツールを提供中。このツールは、キャプチャ時の消費電力の低減を狙ったテストパターン変換ツールで、IRドロップの影響による誤テストを回避し、チップの歩留まりを向上できる。
※「STILAccess」および「TestPowerOptimizer」に関する詳細は、株式会社システム・ジェイディーにお問い合わせ下さい。
http://www.system-jd.co.jp
2008.01.22
2008年1月21日、ハードウェアベースの検証環境を手掛ける仏EVE社とSystemCベースのESL環境を手掛ける米CoWare社は、ハード/ソフトの協調検証に向けた両社の戦略的アライアンスを発表した。
発表によると、トランザクタによる外部モデルとの柔軟な接続を一つのウリにしているイヴのエミュレータ「ZeBu」が、新たにコーウェアの仮想開発環境「CoWare Platform Architect」と接続するためのトランザクタをサポート。これにより、両社の検証環境を繋げた協調検証が可能となり、SystemCとRTLが混在したSoCデザインの検証時間を大幅に短縮できるようになる。
すなわち、「ZeBu」と「CoWare Platform Architect」を接続し、デザインのRTLブロックを「ZeBu」で、SystemCブロックを「CoWare Platform Architect」でそれぞれ検証するという形で、両製品のいいとこ取りをした高速な協調検証を実現。試作ボードが出来上がる前、RTLインプリメントの前段階でより幅広いテストシナリオでデザインを最適化できるようになるという。
尚、イブは、昨年も米Bluespec社のESL合成環境と「ZeBu」のインテグレーションを発表しており、ESL環境と協力した包括的な検証ソリューションの提供に積極的。コーウェアもここ最近、カーボン・デザイン・システムズ、Synfora、今回のイブとサードパーティとの連携を加速させており、自社のESL環境を中心としたESLエコシステムの構築に力を注いでいる。
※両社製品の協調検証は今週開催のEDSFair2008にてデモが行われる予定。
※「ZeBu」に関する詳細は、日本イヴ株式会社にお問い合わせ下さい。
http://www.eve-japan.co.jp
※「CoWare Platform Architect」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。
http://www.coware.co.jp/
2008.01.22
2008年1月21日、STARCと立命館大学理工学部の福井正博教授、株式会社インターデザイン・テクノロジーの3者は、共同で半導体設計技術教育教材「アルゴリズム設計編」を開発したことを発表した。
プレスリリース：http://www.starc.jp/about/release/080121-j.pdf
3者の開発した「アルゴリズム設計編」は、アルゴリズムを数式モデルで検証し最適化してからトップダウンでソフト／ハードまで実装設計するという過程を教育するためのもので、米MathWorks社のMATLAB/Simulinkを用いたアルゴリズム設計からFPGAへの実装までをターゲットとしており、そのフローと環境に応じたテキストが用意されている。
尚、教材「アルゴリズム設計編」を用いた教育講座は座学＋実習の計15コマで構成されており、2008年1月21日から25 日にかけて立命館大学びわこ・くさつキャンパスで先行的に実施され、2008年2月以降には早稲田大学をはじめとする他大学でも順次実施していく予定だという。
※STARC：株式会社半導体理工学研究センター
http://www.starc.jp
※立命館大学理工学部
http://www.ritsumei.ac.jp/se/
※株式会社インターデザイン・テクノロジー
http://www.interdesigntech.co.jp
2008.01.22
2008年1月22日、シノプシスは、同社の配置配線ツール「IC Compiler」が松下電器産業の45nmSoCの開発に採用されたことを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2008/20080121.html
シノプシスの発表によると、松下電器が「IC Compiler」を適用した45nmSoCは、2億5000万トランジスタを集積し、前世代の品種に比べて3?4倍ものロジックを搭載するというコンシューマ向けの最大規模の製品で、設計にあたっては、「IC Compiler」の他に論理合成ツール「Design Compiler」、タイミング解析ツール「PrimeTime SI」、シリコン精度のRC抽出サインオフツール「Star-RCXT」など複数のシノプシスツールを組み合わせて使用し、目標としていたダイサイズと消費電力の削減を達成したという。
※「IC Compiler」に関する詳細は、日本シノプシス株式会社までお問い合わせ下さい。
http://www.synopsys.co.jp
2008.01.22
2008年1月22日、ケイデンスは、STARCがCPFベースのCadence Low-Power Solutionを統合した、次世代の超低消費電力設計向け「PRIDE」リファレンス・フロー、バージョン1.5をリリースしたと発表した。※CPF:Common Power Format
プレスリリース：http://www.cadence.co.jp/news/H20-1-22.html
発表された「PRIDE」バージョン1.5は、RTL設計からGDSIIテープアウトまでを網羅する、Powerフォーマット「CPF」ベースの自動化された低消費電力設計フローで、STARCの開発するリファレンスフローとして初めてPowerフォーマットのもたらすメリットが取り込まれたもの。
このフローを使用することにより、フロント・エンド設計者はRTLを変更する事無く、CPFファイルを変更するだけで様々なフィジカル・プロトタイピングを実行し、最適な低消費電力アーキテクチャを探索することが可能。低消費電力チップのアーキテクチャの検討からフロアプランまでの設計期間を、3分の1に短縮でき、最大で40%もの消費電力の削減を実現する。
また、「PRIDE」バージョン1.5には、ケイデンスのDFMテクノロジも統合されており、設計者は設計の初期段階で、リソグラフィ工程で生じる物理的および電気的な影響を含む潜在的な歩留まりの制限要因を解析、最適化、修正することが可能で、ランダムやシステマティックな製造上のばらつきをIPやフルチップ設計レベルで解析し、テープアウト以前に致命的な不良/パラメータ上の不良を回避することができるという。
※「PRIDE」リファレンス・フロー、バージョン1.5に関する詳細は、STARCにお問い合わせ下さい。
http://www.starc.jp
※ケイデンスの低消費電力ソリューションに関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
2008.01.22
2008年1月22日、メンター・グラフィックスは、同社の動作合成ツール「Catapult C Synthesis」を富士通が標準ASICデザインキットに採用したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2008/080122.html
メンターの発表によると、富士通は「Catapult C Synthesis」の採用に伴い、標準ASICデザインキットとして「Catapult C Synthesis」のライブラリを提供しており、早くも富士通ASICの顧客である富士ゼロックスが同ライブラリを用いて、複雑な画像処理アルゴリズムを含む次世代プリンタ複合機向けSoCのテープアウトに成功。「Catapult C Synthesis」は、既に最新の設計プロジェクトに適用されており、うち2件がここ数ヶ月でテープアウトに成功しているという。
富士通が特定の動作合成ツールのライブラリをデザインキットとして提供するのは今回が初。画像処理や信号処理のアルゴリズムを動作合成でインプリメントするという手法が一般的になりつつある中で、今回の富士通の「Catapult C Synthesis」の採用は、顧客となるセットメーカー側のニーズも大きく作用していると思われる。
※「Catapult C Synthesis」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※富士通株式会社
http://jp.fujitsu.com
※富士ゼロックス株式会社
http://jp.fujitsu.com
2008.01.22
2008年1月22日、シノプシス、マグマ、メンターの3社は、Accellera標準フォーマットであるUnified Power Formatの「UPF 1.0」に対応したローパワー設計用EDAツールの提供を始めていることを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2008012101.htm（マグマ）
「UPF」はこれまで存在していなかった、デザインにおけるPower関連の制約フォーマットで、低消費電力化設計のニーズと共にその必要性が高まり、昨年業界標準のフォーマットとして登場したもの。ケイデンスを中心に標準化の進むもう一つのPowerフォーマット「CPF」と合わせて2大フォーマットとしてその標準化動向が注目を集めている。
※CPF：Common Power Format
シノプシス、マグマ、メンターは、以下の通り既に「UPF」に対応したソリューションの提供を開始しているが、日本でのEDSfair2008、米国でのDVCon2008と業界関連イベントの続くこの時期に、あえてPRの意味を込めて今回の共同発表を行ったものとみられる。
◆シノプシスのUPF対応ソリューション
ESLツール「Innovator」から論理合成「Design Compiler」、シミュレータ「VCS」、配置配線「IC Compiler」、DFTツール「DFT Compiler/DFT MAX」など、システムレベルからGDS-IIまでの設計フローの中で計11製品がUPFに対応。設計及び検証用IP「Design Ware」もUPF対応となっている。
◆マグマのUPF対応ソリューション
消費電力最適化ツール「Talus Power」、パワー関連のサイオンオフツール「Quartz Rail」がUPFに対応。
◆メンターのUPF対応ソリューション
検証プラットフォーム「Questa」、フォーマル検証ツール「FormalPro」、動作合成ツール「Catapult C」、配置配線ツール「Olympus-SoC」がUPFに対応。
尚、3社は、Accellera標準UPFの最新情報を1月25日にパシフィコ横浜で開催されるシステム・デザイン・フォーラム2008で発表する予定。
http://www.edsfair.com/conference/systemdesign.html
※Accellera
http://www.accellera.org
※日本シノプシス株式会社
http://www.synopsys.co.jp
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2008.01.21
2008年1月18日、STARCは、ESL設計で用いる「TLM（トランザクションレベルモデル）」の記述規則などを規定したガイドライン「TLモデリングガイド」のリリースを発表した。
プレスリリース：http://www.starc.jp/about/release/080118-j.pdf
STARCによると「TLモデリングガイド」は、TLMを用いた標準的なシステム設計メソドロジの確立に向けて開発されたもので、TLMのリファレンスとして、TLMの抽象レベル、モデル構造、通信APIの標準規定が示されており、それに応じたモデル作成手順や記述例などが記載されている。
「TLモデリングガイド」は、NECエレクトロニクス、沖電気、ルネサステクノロジ、ソニー、東芝を中心に、STARC11社の有識者による半年間のレビューを経てまとめられたもので、「TLモデリングガイド」によって、LSIベンダやEDAベンダに依存しないTLMの流通や、システム設計とRTL設計とのインタフェースの円滑化などを実現し、その結果としてトランザクションレベル設計の更なる適用拡大を目指している。
尚、STARCの開発した「TLモデリングガイド」は、SystemCのみを対象としており、その内容構成は以下の通り。今週開催のEDSFair2008にて内容の詳細が紹介される予定となっている。
「第1章 概要」
「第2章 抽象レベルの定義」
「第3章 STARC推奨モデルについて」
「第4章 通信インタフェースと通信データ構造の共通化」
「第5章 モデル作成手順とリファインメント方法」
「付録A 用語集」
「付録B アルゴリズムからのモデル作成例」
「付録C 基本データクラスの定義例と拡張例」
「付録D 拡張TLMインタフェース・拡張TLMポート作成手順」
「付録E TLMアダプタ作成手順」
※「TLモデリングガイド」紹介ページ
http://www.starc.jp/bookstore/tlmg-j.html
※STARC：株式会社半導体理工学研究センター
http://www.starc.jp
2008.01.21
2008年1月17日、広島大学とSTARCは、両社で共同開発した高耐圧トランジスタモデル「HiSIM-LDMOS」がCMC標準モデル候補に選定された事を発表した。
プレスリリース：http://www.starc.jp/about/release/080117-j.pdf
広島大学が次世代トランジスタモデル「HiSIM」を拡張して開発した「HiSIM-LDMOS」は、2006年春から開始されたCMCによる高耐圧トランジスタLDMOSの標準モデルの選定に標準モデル候補として名乗りを挙げ、昨年の12月28日、他の候補を大きく引き離す圧倒的な支持を得てCMC標準モデル候補に選定された。今後CMCメンバーからの要求を満たした時点で国際標準モデルとして一般公開される予定だという。
次世代のトランジスタモデルの国際標準としての地位は、2005年惜しくもPhilips社とペンシルバニア大学が共同開発した「PSP」モデルに奪われた「HiSIM」であるが、その精度や計算速度の速さは非常に評価が高く、日本国内に限らず支持する声は大きい。今回の「HiSIM-LDMOS」の国際標準化は、そんな「HiSIM」の実力を見せつけた結果と言える。
※CMC：Compact Model Council トランジスタモデルの国際標準化推進団体
http://www.eigroup.org/cmc/
※広島大学
http://www.hiroshima-u.ac.jp
※STARC：株式会社半導体理工学研究センター
http://www.starc.jp
2008.01.21
2008年1月17日、米MathWorks社製品をはじめ、CAE/ITソリューションを提供しているサイバネットシステムは、米MathWorks社との日本国内における販売代理店契約を、2009年6月30日を以って終了することを発表した。
プレスリリース：http://www.cybernet.co.jp/documents/pdf/press/2007/080117.pdf
サイバネットによると、販売代理店契約終了後、MATLABをはじめとするMathWorks社製品は、MathWorksの日本法人が引き継ぐ事になっており、サイバネットは、MATLABを用いた受託開発・受託解析サービスやMATLABパートナープロダクトの開拓に注力する予定。
MathWorks社製品関連の売上はサイバネットの売上の3割以上を占めていたが、サイバネットは、最近3年間および来期投入予定の新規有力ソフトウェア群の販売拡大と、自社グループのソフトウェア開発体制を強化することで、その影響は小さいものと予想。しかし、株式市場ではここ数日でサイバネットの株は大きく値を下げている。
MathWorks社のMATLAB/Simulink製品は、エレクトロニクス分野に限らず様々な分野で幅広く導入の進むシステム開発の基幹製品で、ここ最近のESL手法の高まりと合わせMATLAB/Simulink関連のEDAツールも増え、EDAの世界でもより身近な存在（製品）となりつつある。
※サイバネットシステム株式会社
http://www.cybernet.co.jp
※MathWorks社
http://www.mathworks.com
2008.01.17
2008年1月16日、C言語からの動作合成ツールを手掛ける米Synfora社は、同社製品「PICO Express」と米コーウェア社のESLソリューションのインテグレーションを発表した。
プレスリリース：http://www.synfora.com/news/press/011608.html（英文）
Synforaの「PICO Express」は、アンタイムドなC言語記述を入力とした動作合成ツールで、特定のアーキテクチャに限定された合成可能なRTLの他に、SystemC TLMモデル（transaction-level model）も生成する事ができる。
今回発表されたインテグレーションは、「PICO Express」の生成するSystemC TLMモデルがプラグランドプレイでコーウェアの「Platform Architect」上で利用可能になったというもので、「PICO Express」が有れば、「Platform Architect」で仮想ハードウェア環境を構築する際に発生するSystemCモデルのコーディング作業を削減できるようになる。
Synforaによると、今回の対応は顧客ニーズに基づいたもので、以前から「PICO Express」の生成するSystemCモデルをコーウェアのESL環境や他のSystemCモデルと合わせて利用したいというリクエストがあったという。
※「PICO Express」に関する詳細は、国内販売代理店セラスター株式会社にお問い合わせ下さい。
http://www.selastar.co.jp
※「Platform Architect」に関する詳細は、コーウェア株式会社にお問い合わせ下さい。http://www.coware.co.jp
※Synfora社
http://www.synfora.com
2008.01.17
2008年1月16日、PCB設計向けの支援ツールを手掛けるNEC情報システムズは、プリント基板上のノイズを抑制する支援ツール「DEMITASNX」のバージョンアップを発表した。
プレスリリース：http://www.nec-nis.co.jp/topics/news/news_080116.html
「DEMITASNX」は、2001年に発売されたNEC情報システムズ独自開発のツールで、独自のノウハウに基づいたデザインルール・チェックを行うことで、プリント基板上のノイズ（EMI）の原因を試作前に除去するというもの。常に細かな機能強化が進められている製品で、昨年の7月、10月にも製品がバージョンアップされている。
今回リリースされた最新の「DEMITASNX Ver3.9」では、独CST社製電磁界解析ソフト「MW STUDIO」との連携を実現するデータのエクスポート機能が新たに搭載され、これにより、「DEMITASNX」が検出した問題箇所のレイアウト情報を「MW STUDIO」へ送る事が可能となり、プリント基板の試作・評価前に基板上のEMC問題箇所を特定し改善設計を行うフローが実現できる。
尚、NEC情報システムズは、「DEMITASNX」のバージョンアップと合わせて、昨年発表した新製品「PIStream」の製品出荷も開始。「PIStream」を使えば、LSIの電源供給系に発生する電源ノイズの抑制も設計段階で実現できるようになる。
※「DEMITASNX」および「PIStream」の両製品は、16日から東京ビッグサイトで開催中の「プリント配線板EXPO」にて展示中。
※「DEMITASNX Ver3.9」および「PIStream」に関する詳細は、株式会社NEC情報システムズにお問い合わせ下さい。
製品URL：http://www.demitasnx.com
NEC情報システムズ：http://www.nec-nis.co.jp
2008.01.17
2008年1月15日、カスタムICおよびアナログ/ミックスドシグナル設計ソリューションを手掛ける、タナーリサーチジャパンとシルバコ・ジャパンは、それぞれルネサス北日本セミコンダクタ向けのプロセスデザインキットのリリースを発表した。
プレスリリース：
http://www.tanner.jp/EDA/_PDF/PR_2008/PR_20080115.pdf（タナーリサーチ）
http://www.silvaco.co.jp/news/press/2008_0115.html（シルバコ・ジャパン）
両社がそれぞれ開発したプロセスデザインキットは、ルネサス北日本のの0.35ミクロン・アナログCMOSファウンドリ・プロセス「S35MD」に向けられたもので、両社のプロセスデンザインキットには、スケマティック・シンボル、SPICEモデル、レイアウト・テクノロジ・ファイル、DRC/LVS/EXT各種ルールファイルなどが含まれており、「S35MD」を用いる設計のTAT短縮を実現する。
タナーリサーチでは、今後0.6ミクロン標準CMOSプロセスや高耐圧CMOSプロセスのプロセスデザインキットも準備していく予定だという。
※プロセスデザインキットに関する詳細は、各社窓口にお問い合わせ下さい。
タナーリサーチジャパン株式会社
http://www.tanner.jp
株式会社シルバコ・ジャパン
http://www.silvaco.co.jp
2008.01.16
2008年1月14日、米EDA Consortiumは、2007年度第3四半期（7月?9月）の世界EDA売上報告を発表した。
プレスリリース：http://www.edac.org/downloads/pressreleases/EDAC_MSS_Q3_2007_Press_Release_FINAL.pdf（英文）
発表によると、2007年Q3（7月?9月）の世界のEDA売上総額は14億1210万ドル（約1548億円）で、昨年の同時期と比較すると約7.2％の売上増となった。直近の1年間の売上成長率は平均12.3％増（対前年比）と好調を示しているが、2006年Q1(1月?3月）から続いていた2ケタ成長は今期でストップした。
EDA業界全体の売上の伸び率が下がった大きな要因は、前期Q2では前年比13.2％を記録していた北米市場の売上が今期Q3で一気に前年比1.3％減と落ち込んだ事にあり、サブプライム問題に端を発した米国経済の全体的な停滞が影響を及ぼしている様子。
その一方で、前期Q2では前年比8.5％減とふるわなかった日本市場の売上は、今期Q3は14.2％と大きな伸びを示した。
尚、2007年Q3時点でのEDA業界の従業員数の合計は27254名で、前年同時期に対し8.1％増加している。
2007年Q3の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 5億6460万ドル（約619億円）13.4％UP ※12.3％UP
■IC Physical Design & Verification分野 3億7280万ドル（約408億円）5.4％UP ※11.4％UP
■IP分野 2億6320万ドル（約288億円）3.5％UP ※13.2％UP
■サービス分野 8380万ドル（約92億円）11.9％UP ※11.6％UP
■PCB/MCM分野 1億2770万ドル（約140億円）6.4％DOWN ※13.3％UP
※の数字は直近1年間の売上合計の前年比
2007年Q3地域別の売上と昨年同時期との比較は以下の通り。
■北米 6億2420万ドル（約684億円）1.9％DOWN ※14.2％UP
■ヨーロッパ 2億8450万ドル（約312億円）13％UP ※8.7％UP
■日本 3億90万ドル（約330億円）14.2％UP ※0.61％UP
■アジアその他地域 2億240万ドル（約222億円）22.2％UP ※30.6％UP
※の数字は直近1年間の売上合計の前年比
※EDAC（EDA Consortium）http://www.edac.org
2008.01.16
2008年1月11日、ケイデンスは、ドイツのBMWモータースポーツ社およびBMWザウバー社との長期パートナー契約を発表した。
プレスリリース：http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=011108_bmw&lid=cdn_pr（英文）
BMWモータースポーツ社は、BMWのモータースポーツ部門の子会社でレース「フォーミュラBMW選手権」を主催。BMWザウバー社は、レーシング会で有名なスイスのファクトリー「ザウバー」を2005年にBMWが買収し設立した子会社で、レーシングチーム「BMWザウバー」として、2006年からF1に参戦している。
今回、ケイデンスはこの両社と長期パートナー契約を結び、「フォーミュラBMW選手権」のオフィシャル・パートナー、「BMWザウバー」のオフィシャル・サプライヤとなった。BMWモータースポーツとケイデンスは、共同で自動車システム設計のリファレンス・メソドロジを開発し、それを利用する事で車の性能の信頼性と予測性を改善し、検証時間を削減する事を目指しているという。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
※BMWモータースポーツ社
http://bmw-motorsport.com/ms/de/index.html
※BMWザウバー社
http://www.bmw-sauber-f1.com/en/index.html#/homepage
2008.01.15
2008年1月14日、シーケンシャル等価性検証ツール「SLEC」を手掛ける、米Calypto Design Systems社は、同社製品「SLEC System」の動作合成向けのオプション機能「SLEC System-HLS」を発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1200362154.pdf
Calyptoによると、新たなオプション機能「SLEC System-HLS」のHLSは、High Level Synthesisの略で、動作合成ツール特有の言語拡張をサポートするほか、「SLEC System」を用いて動作合成前後のモデル（入力となるC/SystemCと出力されるRTL）の等価性を検証する際に必要となる、「検証セットアップ」を自動化することができる。
具体的には、メンター社の「Algorithmic C」データ･タイプや、フォルテ･デザイン･システムズ社の「System C Modular Interfaces」をサポートしており、動作合成ツール「Catapult C」及び「Cyntesizer」のユーザーは、「SLEC System-HLS」を用いる事でテストベンチの記述やシミュレーションを行うことなく、システム･レベルのモデルから合成されたRTLコードを包括的に検証することが可能となる。
尚、発表された「SLEC System-HLS」は、最新の「SLEC 3.0」リリースに含まれるもので、「SLEC 3.0」ではその他に、キャパシティーの向上やシステム･レベル･デザインに向けた最適化も施されており、言語処理能力に関してはこれまでの合成サブセットの域を超え、動的なメモリの獲得や取り扱い、幅広いポインタの利用など、より広範囲のコーディング･スタイルをサポートしているという。
※「SLEC System-HLS」に関する詳細は、カリプト・デザイン・システムズ株式会社までお問い合わせ下さい。
http://www.calypto.com
※フォルテ・デザイン・システムズ株式会社
http://www.forteds.com/japan/
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2008.01.15
2008年1月14日、シノプシスは、STARCが同社の統計的タイミング解析ツール「PrimeTime VX」を「STARCAD-CEL」メソドロジの一部として採用した事を発表した。
※STARC：株式会社半導体理工学研究センター
プレスリリース：http://www.synopsys.co.jp/pressrelease/2008/20080114.html
シノプシスによると、STARCは同社の開発する65nmプロセス設計メソドロジ「STARCAD-CEL」のEagleフローにて「PrimeTime VX」をバラツキ考慮タイミング解析ツールとして採用。他のソリューションと違い、「PrimeTime VX」の利用にあたっては、業界標準のタイミング サインオフツール「PrimeTime」を組み込んだフローとその活用ノウハウがそのまま有効利用できる点が採用を促した。
※Eagleフロー：シノプシスのインプリメントツールをベースとした設計フロー
尚、発表によるとSTARCは「PrimeTime」によるロケーション･ベースのマージン設定機能、「PrimeTime」と「PrimeTime VX」両製品によるコーナーベースのSTAとSSTAを組み合わせる方法、「PrimeTime VX」によって全てのバラツキの解析にSSTAを適用する方法と計3通りのテクニックを評価し、これらの三つの手法によってコストと精度のトレードオフが可能となり、いかなるデザインであっても柔軟に設計品質の向上と開発期間の短縮を実現できる事を確認したという。
※同リリース内容はEDSFair2008にて発表される予定。（発表者：STRAC、発表場所：シノプシス・ブース ステージ）
※「PrimeTime VX」に関する詳細は、日本シノプシス株式会社までお問い合わせ下さい。
http://www.synopsys.co.jp/
※STARC：株式会社半導体理工学研究センター
http://www.starc.jp/index-j.html
2008.01.12
2008年1月11日、アジレント・テクノロジーは、RFICのシミュレーション、解析、検証用に開発した新ツール「GoldenGate Plus」を発表した。
プレスリリース：http://www.agilent.co.jp/newsjp/presrel/fy2008/em14goldengate.shtml
アジレントの発表によると新製品「GoldenGate Plus」は、2006年にアジレントが買収したXpedion社のGoldenGateシミュレータと、カスタマイズ可能なデータディスプレイ、3次元プレナ電磁界シミュレータ、システムレベル設計・シミュレーションとを統合した製品で、無線通信製品向け大規模RFIC設計のTAT短縮を実現するもの。独自アルゴリズムによる周波数ドメインベースの機能により、従来のトランジェントベースの手法よりも桁違いに高速な解析を実現し、実デバイスを作る前にトランシーバの完全な特性評価を行うことができる。
また、GoldenGateシミュレータは、ケイデンスのアナログ設計環境と完全に統合可能なほか、設計者のニーズに合わせてカスタマイズし、アジレントのその他の製品と組み合わせて利用する事ができるという。
尚、「GoldenGate Plus」は、既に出荷中で価格は1年間ライセンスで530万円から、永久ライセンスで1600万円からとなっている。
※「GoldenGate Plus」に関する詳細は、アジレント・テクノロジー株式会社までお問い合わせ下さい。
http://www.agilent.co.jp
2008.01.11
2008年1月10日、エレクトロニクス分野の国際学会「DesignCon」の主催団体IEC（International Engineering Consortium）は、DesignCon 2008の公式ホームページにて今年の「DesignVision Award」のファイナリストを発表した。
関連ページ：http://www.designcon.com/2008/conference/dv_awards.html（英文）
「DesignVision Award」は、毎年DesignConにて表彰が行われているIEC主催の権威ある賞で、市場にインパクトを与えた優れた製品、サービス、アプリケーションを表彰するもの。計8部門に分かれて選出された今年のファイナリストのうち、EDAツール関連のファイナリストは下記計16社で、大手ベンダの製品がひしめく中、ASIC設計ツール部門でSequence Design社の「PowerTheater-Explorer」、 検証ツール部門でEVE社のエミュレータ「Zebu-XXL」、システムレベルツール部門でCarbon Design Systems社の「Carbon Model Studio」が見事ファイナリストに選出された。
また、検証ツーツ部門では、一般公開されたばかりのケイデンスとメンターの検証メソドロジ「OVM」もノミネートされている。各部門の受賞製品は、DesignCon 2008会期中の2月5日に発表される予定。
■ASIC and IC Design Tools部門
Cadence Design Systems 「Cadence Litho Electrical Analyzer」
GiDEL 「PROCStar II」
Sequence Design 「PowerTheater-Explorer」
■Design Verification Tools部門
EVE 「Zebu-XXL」
Mentor Graphics and Cadence Design Systems 「Open Verification Methodology」
Synplicity 「TotalRecall Full Visibility Technology」
■Structured/Platform ASIC、FPGA、and PLD Design Tools部門
Altera Corporation 「Quartus II v7.1 Software with Enhanced SOPC Builder」
Lattice Semiconductor 「LatticeXP2 FPGA Family」
Xilinx 「Integrated Software Environment (ISE・｢) 9.1i 」
■System-Level Design Tools部門
Carbon Design Systems 「Carbon Model Studio」
FuturePlus Systems 「FS5000 Jitterlyzer」
Synplicity 「Synplify DSP ASIC Edition」
■Test and Measurement Equipment部門
Agilent Technologies 「Agilent N6705A DC Power Analyzer」
ASA Corp. 「M1 Oscilloscope Tools v5」
SyntheSys Research 「BERTScope Phase Locked Loop Analyzer」
※DesignCon 2008公式ページ
http://www.designcon.com/2008/
2008.01.10
2008年1月9日、仮想検証向けのESLソリューションを手掛ける米Carbon Design Systems社は、ベンチャーキャピタルから新たに600万ドルを調達した事を発表した。
プレスリリース：http://biz.yahoo.com/bw/080109/20080109005017.html?.v=1（英文）
今回Carbonへ出資したのは、前回のラウンドと同じMatrix Partners、 Flagship Ventures、Commonwealth Capitalの3社でその合計額は600万ドル（約6.5億円）。前回の資金調達から積算すると今回が資金調達の第5ラウンドにあたり、調達額は合計3100万ドルに達する計算となる。
Carbonによると、調達した資金は主にエンジニアの雇用に投資するとの事で、RTLから高速検証モデルを生成するESLツール「Carbon Model Studio」の販売が好調。ARMやCoWareとの製品連携を強化した2007年は、月2件のペースで新規顧客を獲得し売上を伸ばしたという。
※「Carbon Model Studio」に関する詳細は、カーボン・デザイン・システムズ・ジャパン株式会社にお問い合わせ下さい。
http://www.carbondesignsystems.co.jp
