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2008.03.19
2008年3月11日、シンプリシティは、ミュンヘンで開催されていたDATE08にて、ASIC検証プラットフォーム「Confirma」の活況と新機能を発表した。
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2008/SYBJP_0029.html
「Confirma」は、RTLのパーテショニングツール「Certify」、TotalRecallテクノロジを搭載したFPGAデバッグツール「Identify Pro」、プロトタイピング・ボード「HAPS」によって構成されているASIC検証プラットフォームで、昨年のDACでその概要が明らかにされ発売以降、既に半年が経っている。
シンプリシティの発表によると「Confirma」は、この6ヶ月間でBBCをはじめとする世界のエレクトロニクス大手各社から合計で100件超の受注を獲得。事実上の業界標準である「Certify」は、2007年に対前年比の売上高が販売開始以来、最高の数字を記録するなど、ASIC検証ソリューション全体として非常に好調な売上結果を残している。
また、製品のエンハンス・機能アップは順次進められており、今回の発表では以下の新機能が紹介された。
Confirmaプラットフォームの新機能
・Certifyソフトウェアと共に出荷される、HAPSボード・トポロジの詳細ボード・ファイルをアップデート。これによってデザインのインプリメンテーションを円滑にし、ボードが持っている最高性能を確保
・ボード・トレース遅延情報の追加により、HAPSにインプリメントされ、稼働中のデザインのシステム・ビヘイビアを更に最適化
・１枚のボード上の複数個のFPGA間、または複数枚のHAPSボード間でピン多重化を自動挿入。しかもシステム性能全体への影響は最小化
※シンプリシティ株式会社
http://www.synplicity.jp
2008.03.18
2008年3月11日、ベルギーの研究機関IMECは、マルチプロセッサ向けの新しいC言語プログラミング手法「CleanC」を発表した。
プレスリリース：http://www.imec.be/wwwinter/mediacenter/en/IMEC_NR_cleanC.shtml（英文）
IMECによると「CleanC」は、マルチプロセッサにおけるアプリケーション処理の最適化を目的に開発されたプラグインで、現在IMECが開発を進めているマルチプロセッサSoC向けの設計ツールで使用すれば、C/C++言語で記述されたアプリケーションの処理をタスクの同期やタスク間のデータ通信を考慮しながら複数のプロセッサに分散する事がきるようになる。
マルチプロセッサでの処理を考えた場合、アプリケーションをANSI-Cで記述するには多くの制限があるため、IMECはその制限を無くした最適なプログラミング手法として「CleanC」を開発。同プラグインはEclipse/CDT（C/C++ Development Tooling）に対応しており、IMECのWebサイト上にて無償で入手することができるという。http://www.imec.be/CleanC
※IMEC
http://www.imec.be
2008.03.17
2008年3月10日、IPの運用促進を目的にIPの統合規格「IP-XACT」の標準化を進めているSPIRITコンソーシアムは、ミュンヘンで開催されていたDATE08にて「IP-XACT」仕様のバージョンアップを発表した。
発表によると最新の「IP-XACT 1.4」では、アーキテクチャ探索、パフォーマンス・モデリング、最新の検証メソドロジに対応すべく、TLM（transaction level modeling）をサポート。これまでRTLレベルに留まっていた接続性を大幅に引き上げた。また、IPの仕様を記述したXMLデータから実際のデザインデータを生成するジェネレーターのインタフェースを新しい「TGI（tight generator Interface）」に変更。これにより従来よりもデザインデータの生成が容易となり、生成したデータを様々な設計環境で利用可能になるという。
※SPIRITコンソーシアム
http://www.spiritconsortium.org/home
2008.03.14
2008年3月10日、システムレベル記述言語「SystemC」の普及・支援団体であるOSCI（Open SystemC Initiative）は、米Virtutech社、米Texas Instruments社、米Maple Design
Automation社の3社が新たにOSCIに加盟した事を発表した。
プレスリリース：
http://www.systemc.org/news/pr/view?item_key=cbf892a23a45071805338035d89c83e9079773e0（英文）
発表によるとVirtutechは、会員としての権限が最も大きいコーポレートメンバーとして、TIとMaple DAの2社はアソシエイト コーポレートメンバーとしてOSCIに加盟。これにより、コーポレートメンバーは計10社（ARM、Cadence、CoWare、Forte、Intel、Mentor、NXP、ST、Synopsys、Virtutech）、アソシエイト コーポレートメンバーは25社以上となった。
Virtutechは、ソフトウェア開発のための仮想プラットフォームを提供する企業で、ターゲットプロセッサ以外に各種ペリフェラルも含めたシステム・シミュレーションを実現。Maple DAは、ローパワー化を狙ったシステムレベルのパワー解析ソリューションを提供している。
※OSCI（Open SystemC Initiative）
http://www.systemc.org
2008.03.14
2008年3月11日、ケイデンスは、チップ開発のプランニング・ソリューションとIPポータルサイトを手掛ける、米Chip Estimate社を買収した事を発表した。
プレスリリース：
http://cadence.com/company/newsroom/press_releases/pr.aspx?xml=031108_chip_estimate（英文）
発表によるとケイデンスは、3月7日にChip Estimate社の買収を完了。買収額は明らかにされていない。
Chip Estimateは2003年に設立された会社で、チップのダイサイズや消費電力、パフォーマンスなどをチップ開発前に予測するプランニング技術の提供と合わせて各種IPの情報ポータルサイトを運営。サイトには6000以上のIP情報が登録されている。
ケイデンスは、今回のChip Estimateの買収を足掛かりに、IP業界各社との結び付きを強化して行くことを狙っている。
※Chip Estimate
http://www.chipestimate.com
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2008.03.11
2008年3月10日、シノプシスは、検証、インプリメント、DFMの各ツールにおけるマルチコア対応のロードマップを発表した。
プレスリリース：http://synopsys.mediaroom.com/index.php?s=43&item=546（英文）
シノプシスの発表によると、マルチコア・プロセッサのサポートとコンピューティング技術の改善によって処理の高速化が図られるのは、下記の各ツール。これらツールのマルチコア対応バージョンは2008年を通じて順次リリースされる予定で、その第一弾としてこの3月に回路シミュレータ「HSPICE」の新バージョンがリリースされる。
・Galaxy Design Platform
- Design Compiler
- IC Compiler
- PrimeTime
- Star-RCXT
- TetraMAX
- Hercules
・Discovery Verification Platform
- System Studio for algorithm
- VCS
- HSPICE
- NanoSim/HSIM
・DFM solution
- Proteus
- CATS
- Sentaurus
新たな「HSPICE」は、新しいマルチコア・コンピュータ・アーキテクチャと処理アルゴリズムの改善によってマルチスレッド処理を実現するだけでなく、シングルコアでの処理速度も高速化。ポストレイアウト・シミュレーションでシングルコア・プロセッサでも従来の3倍、4コア・プロセッサで従来の6倍相当の処理速度を実現できるという。
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008.03.10
2008年3月6日、ESLツールを手掛けるイギリスの新興EDAベンダAxilica Limited社は、UMLからの動作合成ツール「FalconML」を今週開幕するDATE08にて限定公開する事を発表した。
プレスリリース：http://www.axilica.com/page_1204887721950.html（英文）
Axilicaによると「FalconML」は、UMLで記述されたシステム仕様から、ハードとソフトのパーテショニングを行い、高速シミュレーション用のSystemCモデルとインプリメント用のRTLを自動出力する動作合成ツールで、英ローボロー大学の研究成果をベースに製品化されたもの。 技術的な詳細は明らかにされておらず、未だ評価版しかリリースされていない製品だが、今週ミュンヘンで開幕するDATEにてデモンストレーションが披露される予定だという。
Axilica社は、英ローボロー大学からのスピンアウトで設立されたEDAベンチャーで、ローボロー大学とベンチャーキャピタルIPSO Venturesがファウンダーとなっている。
ちなみにUMLを扱うツールとしては、組込みCASEツールで有名な日本のキャッツ社がUML記述からSystemCモデルを生成する「XModelink SoCModeler」という製品を提供しているが、動作合成技術を用いてUMLからRTLまでのパスを埋める製品は「FalconML」が恐らく業界初。UMLをハードウェア設計に取り込もうとする試みは、国内では富士通、海外ではSTマイクロの活動が有名。
※Axilica Limited社
http://www.axilica.com
2008.03.07
2008年3月6日、シノプシスは、組込みメモリIPを手掛ける米Novelics社と提携し、新たにメモリIP市場に進出することを発表した。
プレスリリース：http://synopsys.mediaroom.com/index.php?s=43&item=545（英文）
シノプシスは今回Novelicsと提携することで、Novelicsの提供している組込みメモリIP「coolSRAM-1T」を「Design Ware」シリーズの製品として「DesignWare coolSRAM-1T」として販売する。
「DesignWare coolSRAM-1T」は、高い集積度を特徴とする組込みメモリIPで、標準的な6T SRAMと比較して3倍相当の集積度を実現。一つのSoCの中により多くのメモリを実装することができる。論理用のバルクCMOSプロセスで製造できるため、製造コストの増加を招くことはなく、チップの低消費電力化とコスト低減に貢献する。
尚、シノプシスは「DesignWare coolSRAM-1T」の他にハイパフォーマンス＆ローパワーを実現するsingle port 6T SRAMと dual port 8T SRAMも提供予定で2008年Q1中にデリバリーを開始する。
ちなみに、Novelics社のメモリIPは、日本国内ではイノテックが代理店として販売している。
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008.03.06
2008年3月6日、ハードウェアベースの検証環境を手掛ける仏EVE社は、3月10日からミュンヘンで開催されるDATE（Design&Automation and Test in Europe）にて新製品「ZeBu-Personal」を披露することを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1204811787.pdf
EVEの発表によると新製品の「ZeBu-Personal」は、同社のエミュレーション・システムZebuシリーズの中で最も低コストの製品で、その価格は6ヶ月間のレンタルで24000米ドル。Xilinxの「Virtex5-1LX330」、2ギガビットのDDR2 SDRAM、512メガビットのSSRAMを搭載。エミュレーション速度は60MHz（システムクロック300 MHz）に達し、最大500万ASICゲートまで対応できる。
また、EVEの特許技術「リコンフィギャラブル・テストベンチ（RTB）」を利用でき、メモリ/レジスタのリード・ライト、継続的に取り込んだ内部信号の各種波形出力（Novasフォーマット、Synopsysフォーマット、VCD）などが可能。
更に既存のZebuシリーズで利用されているPCIe、USB、Ethernet、LCDなどのトランザクタも使えるほか、ZeBu-UFでもサポートしているインサーキットエミュレーション（ICE）インタフェース、Mictor、ERNI、Samtechなどの高速ブリッジ（PCI、PCI-X、ビデオ、オーディオ、ICEコネクタ）も接続できる。
EVEは、新製品「ZeBu-Personal」を既存の「ZeBu-UF」よりも更に手軽かつ低コストで利用できるコストパフォーマンスの高い製品と位置づけており、高速ハードウェアテストやハードウェアとソフトウェアの協調検証、組込みソフトウェアの検証など、デザインサイクルを通じて様々な用途で使用することができるとしている。
※日本イヴ株式会社
http://eve-japan.co.jp
2008.03.06
2008年3月5日、仮想プロトタイピング向けのソリューションを手掛ける米Carbon Design Systems社は、リコーが同社のESLツール「Model Studio」を実設計で利用している事を明らかにした。
プレスリリース：http://www.carbondesignsystems.com/Press/20080305.pdf（英文）
カーボンの発表によると、リコーは昨年9月の時点で「Model Studio」を導入し同社のESLフローに追加。実際にSystemCモデルを用いたイメージプロセッサの設計プロジェクトで「Model Studio」を活用し、シミュレーション時間の短縮（シミュレーション速度の高速化）を実現したという。
カーボンの「Model Studio」は以前「VSP」と呼ばれていた製品で、既存のRTLモデルからSystemCやC/C++環境で利用できる高速検証用のサイクル精度のモデルを自動生成することが可能。またRTLを抽象化してRTLシミュレーションの速度を高速化する事もできる。
「Model Studio」は、ESL環境に既存のRTL資産を取り込みたいというニーズに応える業界唯一のソリューションで、ARMの「SoC Designer」やCoWareの「Platform Architect」と連動して利用する事も可能となっている。
※カーボン・デザインシステムズ・ジャパン株式会社
※http://www.carbondesignsystems.co.jp
2008.03.06
2008年3月5日、検証環境の品質を評価するためのツール「Certitude」を手掛ける米Certessは、同社の顧客STマイクロエレクトロニクスとの契約拡張を発表した。
プレスリリース：http://www.certess.com/docs/Certess-ST-30508.pdf（英文）
発表によるとCertessは、STマイクロと2年間のコーポレート契約を締結。STマイクロは元々「Certitude」のユーザー企業であったが、今回の契約拡張により「Certitude」を全社的に利用する事になる。
Certessは、STマイクロ以外にもCisco、HP、TI、Juniper Networksなど大手企業を顧客に抱えており、社名は明らかにされていないが国内でも「Certitude」で検証環境の信頼性をチェックしている大手企業が存在しているという。
※「Certitude」に関する詳細は、日本代理店の株式会社エッチ・ディー・ラボにお問い合わせ下さい。
http://www.hdlab.co.jp
※Certess社
http://www.certess.com
2008.03.05
2008年3月4日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、同団体の会員に提供しているOCP準拠のIP作成・検証ツール「Core Creator」のバージョンアップを発表した。
プレスリリース：
http://www.ocpip.org/pressroom/releases/2008_press_releases/corecreator_2_announcement（英文）
OCPの発表によると、新しくリリースされた「Core Creator?」は、既存の「Core Creator」の機能に加え、OCPコア及びOCPベース システムの検証、デバッグ、解析が強化されており、その構成構成要素は大きく2つ。
一つは、従来から実装されているSonics社の提供するパフォーマンス アナライザー「ocpperf2」と逆アセンブラー「ocpdis2」で、これらを用いる事でインタフェースの性能計測とプロトコルのトラフィックの動作を確認可能。
もう一つは、シノプシスの提供するOCP用の検証IP「DesignWare VIP（Verification IP）」 で、「DesignWare VIP」に含まれているトランザクタとシミュレーション モニタを用いる事でOCP仕様とのコンプライアンス・チェックと機能カバレッジが可能。
いずれのコンポーネントもOCP2.2の多用なインタフェース オプションをサポートできるよう、コンフィギュラブルなものとなっており、VHDL/Verilogの両言語をサポート。シノプシスの「DesignWare VIP」については、SystemVerilogおよび検証メソドロジ「VMM」もサポートしている。
今回のバージョンアップは、昨年4月に発表されたOCPとシノプシスのコラボレーションを反映したもので、OCPメンバーであれば「Core Creator?」に含まれるシノプシスの検証IPを無償で利用する事ができる。
尚、OCPが提供している検証用の「OCP Bus Functional Models (BFM)」は継続してサポートされる。
※新しい「Core Creator?」は、OCPメンバー企業に対しWeb上で申込みを受け付けている。
※OCP-IP日本語ページ
http://www.ocpip.org/japanese
2008.03.04
2008年2月28日、マグマは、アナログ回路のマイグレーションツールを手掛ける米Sabio Labs社を買収した事を発表した。
プレスリリース：http://www.magma-da.com/c/@j6pCF.fFbo2mo/Pages/PRSabio022708.html（英文）
マグマは公に発表していないが、一部報道機関の情報によると今回のSabio Labs社の買収額は1750万ドル（約18.3億円）。Sabio Labs社は、アナログIPをターゲットとした独自のプロセスマイグレーション技術を持つ企業で、マグマはその技術を発表したばかりのミックスドシグナル設計プラットフォーム「Titan」に取り込んでいく計画。
Sabio Labs社は、マウンテンビューに本拠を置くスタートアップで、従業員9名という小所帯ながら松下電器など大手顧客にもプロセスマイグレーション技術を提供。日本ではキーブリッジ社が代理店として製品を販売していた。同社の創設者は元Barcelona Design社のMar Hershenson氏で、アナログ設計自動化ツールの開発で培われた技術がSabio Labs社でも受け継がれていたという。
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2008.03.03
2008年2月28日、メンター・グラフィックスは、2008会計年度第4四半期（2007年11月?08年1月）の売上を報告した。
プレスリリース：http://www.mentor.com/company/news/upload/MGCEARNINGSQ4FY08.pdf
発表によると、メンターの2007年11月?08年1月の売上は前年比約14％増の2億8482万ドル（約297億円）で、2008会計年度の合計売上額は、前年比9.52％増の8億7973万ドル（約918.5億円）。純利益が2877万ドル（約30億円）という結果に終わった。※GAAP基準による会計結果
メンターは、売り上げ増加/業績好調の要因として、配置配線ツール「Olympus」の販売や自動車メーカーとの取引増加を挙げ、エミュレーター「Veloce」や動作合成「Catapult」、検証メソドロジ「OVM」といった新たなソリューションが業界でも浸透しつつあることをアピール。来期は更に4％ほど売上を伸ばし、9億ドル以上に達すると見込んでいるという。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2008.03.03
2008年3月3日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、STARC の「RTL 設計スタイルガイド VerilogHDL 編 第2版」に基づいた Lintチェッカ「ALINT」の最新バージョン2008.02をリリースし、ワールドワイド向けに販売を開始したことを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1204522036.pdf
アルデックによると「ALINT」は、今回のバージョンアップで新たに28のLintチェック項目と、2つのLintチェック結果を比較する機能等が追加され、更にそのパフォーマンスをアップ。RTLコードの品質を向上するツールとして、これまでの日本市場での販売実績と60を超える評価実績に基づきワールドワイド市場への提供を開始したとしている。
尚、「ALINT」には、STARCガイドライン準拠のLintチェック機能の他に、エラー項目のデータベース化及びデータ比較機能や指定したモジュールをチェック対象から除外するブラックボックス機能など、Lintチェックを行う上で役立つ複数の機能が装備されている。
※アルデック・ジャパン株式会社
http://www.aldec.co.jp
※STARC：株式会社半導体理工学研究センター
http://www.starc.jp
2008.03.03
2008年2月27日、、ESLツール大手のコーウェアは、米Googleの発表した携帯電話開発向けのオープンなソフトウェアプラットフォーム「Android」をサポートするESLソリューションを発表した。
プレスリリース：http://www.coware.co.jp/news/2008/2008.02.27.html
発表によるとコーウェアは、既にサポートしている各種携帯プラットフォームやMicrosoft Windows CE、Symbian OS、Wind River Linux、Monta Vista Linuxなどのオペレーション・システムに加え、新たにGoogleのオープン開発プラットフォーム「Android」のSDK（ソフトウェア開発キット）をサポート。仮想ハードウェア・プラットフォームをベースとした同社のESLソリューションによって、Android携帯プラットフォームをサポートするチップ、携帯電話、ソフトウェア・アプリケーションの迅速な開発が実現可能になるという。
尚、Android SDKとともに動作するCoWare ESL 2.0ソリューションは、既に実働しており希望者はデモをみる事も可能。
「Android」は、Google主導で開発されたオープンソースな携帯開発向けプラットフォームで、Google発表後の昨年11月に結成された「Open Handset Alliance」によってその普及活動が進められている。今年中には「Android」を採用した携帯電話が市場に出回ると言われており、「Android」普及に向けた賞金総額1000万ドルのアプリケーション開発コンテスト「Android Developer Challenge」も開催されている。
※コーウェア株式会社
http://www.coware.co.jp/news/2008/2008.02.27.html
※Open Handset Alliance
http://www.openhandsetalliance.com/
2008.02.29
2008年2月27日、メンター・グラフィックスは、IBMが同社のリソグラフィ・ツール「Calibre nmOPC/Calibre OPCverify」を45nmプロセス以下の量産向けに認定した事を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2008/080227.html
今回IBMが採用したのは、メンターがMercury Computer Systemsと提携して開発した、Cell Broadband Engineのプロセッサ・テクノロジを用いたシステムで、Calibre nmOPCならびにCalibre OPCverifyをCell/B.E.プロセッサ向けに最適化。IBMのBladeCenter Hシステムに統合した、CPA（Coprocessor Acceleration）クラスタと組み合わせて活用される。
Cell Broadband Engineは、画像処理をはじめ様々な業界の計算処理の高速化に利用されており、メンターはこの技術を最も処理の負荷が高いリソグラフィ・ツールに適用。イメージ・シミュレーションや高速フーリエ変換処理の高速化を実現しているという。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2008.02.29
2008年2月27日、マグマは、同社初となるミックスドシグナル設計向けの統合プラットフォーム「Titan」を発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2008022704.html
マグマの発表によると「Titan」は、デジタル設計フローとミックスドシグナル設計フローの統合を目指して、マグマの統合データモデルをベースに開発されたプラットフォームで、新製品のミックスドシグナル向けレイアウトツール「Titan Chip Finishing」に既存のツールを統合したもの。デジタルICインプリメンテーション環境「Talus」、回路シミュレーター「FineSim」、新製品のトランジスタ・レベル抽出ツール「QuickCap TLx」、フィジカル・ベリフィケーション「Quartz DRC/Quartz LVS」とシームレスに繋がり、ミックスドシグナル・デザインの設計、解析、検証を加速させる。
新製品の「Titan Chip Finishing」は、従来フローでは手作業で処理されていたチップ・フィニッシングを自動化するツールで、ミックス・シグナル・レイアウトをTalusの配置配線機能と統合しており、効率的な制約ベースのアプローチを通じてアナログや特殊ネットの配線を完全に自動化。大規模デザインにも対応しており、Quartz DRC、Quartz LVSとのインタフェースを通じて、レイアウトの変更を迅速に検証/解析することが可能だという。
マグマのミックスドシグナル設計向けのソリューションというと、これまでは回路シミュレータの「FineSim Pro」、「FineSim SPICE」の2製品しかなかったが、今回発表された「Titan Chip Finishing」を中心とした「Titan」プラットフォームにより、その幅は一気に拡大。マグマのCEO Rajeev Madhavan氏は、今回の発表を「マグマ社の歴史の新たな1ページ」と語っている。
マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2008.02.27
2008年2月26日、シノプシスは、新しいローパワー設計/検証ソリューション「Eclypse」を発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2008/20080226.html
今回発表された「Eclypse」は、シノプシスの提供するローパワー設計に対応したツールの総称とも表現できるもので、太陽と月と地球が一直線に並ぶ「日食＝Eclypse」に由来するその名称が示すように、ローパワー設計/検証のフローを上流設計からインプリメントまで抜け無く一直線でカバーされている。
具体的には、ESLツール「Innovator」、検証ツール「VCS＋MVSIM」、「HSIM」、インプリメントツール「Design Compiler」、「Power Compiler」、「IC Compiler」、DFTツール「DFT MAX」、サインオフツール「MVRC」、「Formality」、「PrimeTime PX」、「PrimeRail」という豊富なツール群に加え、設計IP「DesignWare」、設計メソドロジ「LPMM」、セミナーやコンサルティング等の各種サービスで構成されており、「HSIM」と「PrimeRail」を除く全てのツールがLowPowerフォーマット「UPF」をサポート。あらゆる設計フェーズに対しデザインに最適なローパワー設計テクニックを提供する事ができる。
「Eclypse」という名の下に統合されたシノプシスのローパワー設計/検証ソリューションの特徴は、その包括的なツールチェーンの他に、ESLにも対応している点やローパワー設計向けの設計IPが含まれている点、インプリメントだけでなくローパワー設計の検証技術も含まれている点などが挙げられ、書籍の出版（LPMM）やセミナー開催、オンライン・コミュニティの創設など対ユーザー向けの積極的なマーケティング活動も目に付く。
シノプシス米国本社のGeorge Zafiropoulos氏（ソリューション・マーケテング VP）の説明によると、シノプシスは「Eclypse」の発表に伴い、新たに複数のローパワー設計技術をツールに実装。代表的なところでは、低電力化に向けたクロック・ツリーの自動生成機能や配置機能（Design Compiler UltraおよびIC Compiler）、パワー・ゲーティング用のスイッチ数（レジスタ数）の自動最適化機能（IC Compiler）、「Power bug」検出用のアサーション自動挿入及びカバレッジ・レポート機能（MVSIM）などがあり、これらは全て業界唯一のローパワー設計技術だという。
George Zafiropoulos氏は、「現在、アドバンスド・ユーザーが実践しているダイナミック電圧/周波数スケーリング（DVFS）などの最先端のローパワー設計技術が2009年にはメインストリームとなるだろう。」とした上で如何にそれら技術を使いこなし、如何にそれらデザインを検証するか？ その重要性を強調。「困難な検証も含めローパワー設計について、あらゆるフェーズ、あらゆるレベルのニーズに広範囲に応える事が出来るのはEclypseだけ」と語った。
尚、シノプシスは、この2月から世界各地で「Eclypse Low Power Seminar」をスタート。初回開催は東京で今月28日に開催予定のセミナーは、申込み受付を開始した当日に満席になってしまったという。（定員250名）
ちなみに、George Zafiropoulos氏に訪ねたところ、昨年Springer社から発売された「Low Power Methodology Manual」の販売数は既に1000部到達。Webサイトからのドキュメントのダウンロード数は3000?4000件に達しているとの事。「Low Power Methodology Manual」については、現在、日本語版の製作も進められていると聞いた。
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008.02.26
2008年2月25日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社の論理シミュレータ「Riviera-PRO」のバージョンアップを発表した。
プレスリリース：http://www.aldec.co.jp/news/news_02_25_2008.htm（英文）
今回バージョンアップされた「Riviera-PRO」は、アルデックが提供する2種類のシミュレータのうちの主にASIC設計をターゲットとした高機能製品で、64ビット環境やアサーション言語、SystemCおよびSystemVerilogをサポートしている。
アルデックによると最新の「Riviera-PRO 2008.02」では、VHDL 2007 (IEEE P1076-2007/D4.0) で改良された新しいデータ型、サブプログラム、演算子、マッチングケースステートメント、ポートマップ内での信号宣言、ブロックコメント等をいち早くサポートした他、IEEE Std 1666-2005に準拠したOSCI SystemC 2.2コンパイラを統合し、SystemC/HDL混在デザインのLinux 32/64ビットOS上でのステップ実行を実現。更にはSystemVerilog DPIとクラスのサポートも強化されている。
また、その他にもDenali社のメモリーモデルコントロール用のコマンド追加、OVLライブラリのアップデート、波形ウィンドウの表示速度の向上など、複数の機能追加/強化が施されているという。
※アルデック・ジャパン株式会社
http://www.aldec.co.jp
2008.02.25
2008年2月19日、ASICプロトタイピング システムを手掛ける、独ProDesign Electronicは、FPGA合成ツールに関するメンター・グラフィックスとのOEM契約を発表した。
プレスリリース：http://www.uchipit.com/ce/news19Feb08.html（英文）
発表によると今回ProDesignとメンターの両社は、メンターのFPGA合成ツール「Precision」に関するOEM契約に合意。この契約によりProDesignは、提供しているFPGAベースのASICプロトタイピング環境「CHIPit」のインプリメントツール「CHIPit Manager Pro」に「Precision」をバンドル。自社の専用環境に「Precision」を組み合わせることによって、品質が高くワンストップで実現可能なASICプロトタイピング・ソリューションを顧客に提供できるようになるという。
※ProDesign社のASICプロトタイピング環境「CHIPit」に関する詳細は、日本代理店のプロトタイピング・ジャパン株式会社にお問い合わせ下さい。
http://www.prototyping-japan.com
※ProDesign社
http://www.uchipit.com/ce/index.htm
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2008.02.25
2008年2月20日、仮想プロトタイピング向けのソリューションを手掛ける米Carbon Design Systems社は、富士通のESLデザインサービス「Cedar」のパートナーになった事を発表した。
富士通の「Cedar」は、UMLとSystemCをベースにしたASICデザインサービスとして2002年に立ち上げられたサービスで、設計の上流工程でバグを潰しチップの一発完動を実現するというもの。その後、仮想ハードウェアモデル（プロトタイプモデル）を用いた設計/検証にフォーカスした「Cedar-ESL」というサービスも立ち上げられ、ARM、CoWare、ガイア・システムソリューション、Synopsys、VaSTと共にカーボンもパートナーとして名を連ねる事になった。
カーボンは、既存のRTL資産からサイクル精度の仮想検証用ハードモデルを生成するというESLソリューションを提供しており、富士通の「Cedar-ESL」の重要な構成要素としてサービスを加速。「Cedar-ESL」のパートナーでもあるARM、CoWareの両社とは製品のインテグレーションも行っている。
※カーボン・デザイン・システムズ・ジャパン株式会社
http://www.carbondesignsystems.co.jp
※富士通デザインサービス「Cader」
http://jp.fujitsu.com/microelectronics/products/asic/design/
2008.02.25
2008年2月22日、EDA関連の標準化推進機関米Si2は、標準化活動を進めているPowerフォーマット「CPF（Common Power Format）」のロードマップを発表した。
プレスリリース：http://www.si2.org/?page=931（英文）
発表されたCPFのロードマップは、CPFの標準化作業ならびに仕様策定の実務作業を推進しているSi2のLPC(Low Power Coalition）がまとめたもので、その詳細は下記リンク先のドキュメントにて確認可能。大きく以下のようなロードマップが示されている。
Immediate - Requirements for CPF Version 1.1 (target release - mid 2008)
-- Hierarchical flow support.
-- Memory modeling styles and support.
-- Gate-level verification flow CPF support.
-- Power estimation support
-- Clocking and related updates required to drive power optimization.
Medium Term - Requirements for CPF 1.2 (target release - early 2009)
-- Pre-Si and post_Si power modeling and budgeting.
-- Test power definitions not represented in CPF.
-- Investigate Load_foreign.
-- IO modeling and representation.
Long Term - Requirements for CPF 2.0 (target release - mid 2009)
-- CPF to drive debug related to power.
-- CPF based system level definition.
※Silicon Integration Initiative
http://www.si2.org
2008.02.22
2008年2月20日、アナログ／RFおよびミックスシグナル設計向けの検証ソリューションを手掛ける、米Berkeley Design Automation社は、同社の回路シミュレータ「Analog FastSPICE」が東京大学と独立行政法人理化学研究所が共同開発する、45nmテクノロジを使ったスーパーコンピューティング チップの検証に採用された事を発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1203646512.pdf
発表によるとバークレーの「Analog FastSPICE」は、スーパーコンピューティング チップの複雑なアナログおよびミックスシグナル ブロックの検証に利用されているとの事で、プロジェクトに参加している東京大学の池上高志教授のコメントによると、「Analog FastSPICE」は、従来のSPICEと同等またはそれ以上の精度を5倍から10倍高速に達成。 デジタルのfastSPICEを使う事が出来なかったデザインの検証を実現しているという。
また、同じくプロジェクトに参加している東京大学のマディーナ・ジュレイド氏は、「Analog FastSPICE」はデジタルのfastSPICEツールよりも高速であり、その検証結果は従来SPICEによる結果と同一で、0.15%以上の差異が認められたケースは無かったとコメントしている。
ちなみにバークレーは既にワールドワイドで40社以上の顧客を持ち、日本国内のユーザーも多数。同社売上の約半分は日本顧客によるものだという。
※※Berkeley Design Automation社
http://www.berkeley-da.com
2008.02.22
2008年2月20日、シノプシスは、2008会計年度第1四半期（2007年11月?08年1月）の売上を報告した。
プレスリリース：http://synopsys.mediaroom.com/index.php?s=43&item=536（英文）
発表によると、シノプシスの2007年11月?08年1月の売上は前年同時期より5.1％増の3億1550万ドル（約340億円）。純利益は4640万ドル（約50億円）で昨年同時期の2340万ドルに対して倍増という好結果に終わった。※GAAP基準による会計結果
シノプシスは、次の四半期の売上を3億1700?2500万ドルと見込んでおり、2008会計年度の売上合計は、13億?13.15億ドル（約1400億円）に達すると予測している。
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008.02.21
2008年2月19日、システムレベル記述言語「SystemC」の普及・支援団体であるOSCI（Open SystemC Initiative）は、標準化に向けて仕様策定を進めているSystemC TLM2.0のDraft2の公開レビューが成功裏に終了した事を発表した。
プレスリリース：
http://www.systemc.org/news/pr/view?item_key=289fb6c67bbac119c6275d28d94cdcdcb7339823（英文）
OSCIによると、公開していた「SystemC TLM2.0 Draft2キット」のダウンロード件数は、11月30日?1月31日までの2ヶ月間で1400件以上に達し、一般ユーザーを含むSystemCコミュニティからのポジティブなフィードバックを獲得。今後の動きとしては、6月までにその仕様を確定させ、IEEE標準化に向けて正式なLRMの作製へと進む予定となっている。
「SystemC TLM2.0 Draft2キット」は、ARM、Cadence、CoWare、Doulos、ESLX、GreenSocs、Infineon、NXP、STMicroelectronics、STARCなどSystemCユーザー企業18社以上の協力を得て作られたもので、現在もOSCIホームページからダウンロードできる。
http://www.systemc.org/downloads/drafts_review/
尚、OSCIではSystemC TLMの標準化と合わせて、アナログ/ミックスドシグナル設計向けの「SystemC-AMS」の策定に向けた活動も進行中で、今年1月に行われたSystemCユーザ・フォーラム2008での報告によると、既にSystemC-AMSの要求ドキュメントは完成しており、SystemC-AMSの言語リファレンスマニュアルの定義づけが開始されているという。
※OSCI：http://www.systemc.org
2008.02.20
2008年2月14日、ケイデンスとメンター・グラフィックスの両社は、共同開発しているオープンソースの検証メソドロジ「OVM（Open Verification Methodology）」のソースコード・ライブラリとユーザードキュメントのアップデートを発表した。
プレスリリース：http://www.ovmworld.org/press_release_021408.php
アップデートに関する詳細については明らかにされていないが、発表によるとそのエンハンスは、ユーザーコミュニティからのフィードバックを反映したものであるとの事で、最新の「OVM 1.0.1」は既にOVMのコミュニティサイト「OVM World」よりダウンロードできる。
尚、両社の発表によると、「OVM World」への登録者数はサイト開設後1ヶ月で約700社1700人以上。今後、2月末からOVMのセミナーツアーを世界各地で開催する予定だという。（残念ながら日本開催は未定）
※Open Verification Methodology Seminar Tour
http://www.ovmworld.org/seminars.php
※OVM World
http://www.ovmworld.org/
2008.02.20
2008年2月14日、アンソフトは2008会計年度第3四半期（2007年11月?08年1月）の売上を報告した。
プレスリリース：http://www.ansoft.com/news/press_release/080214mnb.cfm（英文）
発表によると、アンソフトの2007年11月?08年1月の売上は前年同時期より約15％増の2610万ドル（約28.2億円）で、第1、第2四半期に続いて前年比2ケタ増を継続。 純利益は1000万ドル（約10.8億円）で昨年同時期より36％増という結果を残した。※GAAP基準による会計結果
アンソフトは、今年度は通年で継続して前年比10?15％の売り上げ増になると予測しており、現在のところ順調に目標を達成している。いる。
※アンソフト・ジャパン株式会社
http://www.ansoft.co.jp
2008.02.20
2008年2月18日、EDA関連の標準化推進機関米Si2のLPC(Low Power Coalition)は、標準化活動を進めているLowPowerフォーマット「CPF」のオンライン・チュートリアルを公開した。
※Si2：Silicon Integration Initiative
※CPF：Common Power Format
関連ページ：http://www.si2.org/?page=907（英文）
公開されたチュートリアルは、2時間半の音声付プレゼンテーションスライドで、CPFフォーマットの仕様とその使い方をエンジニアに教育するためのもの。Si2のWebサイト上で誰でも無料で閲覧することができる。
Si2では、今回公開したオンライン・チュートリアルの他に、CPF 1.0仕様のドキュメント、CPFチュートリアル（PDF文書）、CPFパーサー（ソフトウェア）、CPFポケットガイドを公開しており、それらダウンロード数の合計は約2900に達しているという。
尚、Si2は今週、2009年までのCPFに関するロードマップを発表する予定としている。
※Silicon Integration Initiative
http://www.si2.org
2008.02.19
2008年2月18日、メンター・グラフィックスは、業界初となる新しい2種類の検証技術を発表した。
プレスリリース：http://www.mentorg.co.jp/news/2008/080219.html
今回発表されたのは、異なる抽象レベルのデザイン検証に対応する「マルチビュー検証コンポーネント」と、テスト項目から自動的にテストパターンを生成する「インテリジェント・テストベンチ自動化技術」で、いずれも検証における工数削減とカバレッジ向上を目指して開発されたもの。
「マルチビュー検証コンポーネント」は、ESLとRTL設計の間で生じる「不要な検証モデルの作成作業」を無くす、あらゆる抽象度に接続可能な動作の保証された単一の検証モデルで、同検証コンポーネントを利用すれば、例えば、システムレベル検証のためのTLMモデルを作成する手間や、作成したTLMモデルをRTLレベルに落とし込む手間など、検証における抽象レベルの上げ下げに関するストレスを解消できる。
メンターは、検証モデルを特定の専用言語で記述し、それをコンパイルすると様々な抽象度に対応可能な検証モデルを生成できる技術を開発し、その技術によって生成した各種検証コンポーネントを「マルチビュー検証コンポーネント」として売り出す計画で、まずは一般的なバスプロトコルの検証コンポーネントをQuesta専用の検証IPとして今年のQ2に提供を開始する予定だという。
もう一つの「インテリジェント・テストベンチ自動化技術」は、「inFact」という製品名でテストベンチ自動生成ツールとして提供されるもので、テストパターンを作成する手間を軽減すると同時にテストベンチ自体のバグも無くし、更に機能カバレッジの向上を実現するというもの。テスト項目と検証対象の機能仕様をルールとして入力すると、目的とするテスト項目に則した全てのテストパターンを自動生成することが可能。例えばUARTを検証対象とした場合、僅か20行程度のルールを記述するだけで、約160パターンある動作シーケンス全てのテストパターンをツールが自動的に生成してくれる。
尚、「inFact」は、Verilig、SystemVerilog、C、C++、SystemCに対応しており、作成されるテストパターンはメンターの検証環境に限らず他社ツール上でも利用することが可能。製品は既にリリース済ですぐに入手できる。
メンターでは、今回発表した「マルチビュー検証コンポーネント」と「インテリジェント・テストベンチ自動化技術（inFact）」をOVM（Open Verification Methodology）やSystemVerilogと組み合わせる事で、顧客により画期的な検証フローを提供していきたいとしている。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2008.02.19
2008年2月18日、フォーマル検証ツールを手掛ける独OneSpin Solutionsは、同社のフォーマル検証ツール「360 Module Verifier」の追加機能として、特許出願中の体系的検証プロセス「GapFreeVerification」を発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1203461790.pdf
発表された検証プロセス「GapFreeVerification」は、ユーザーの処理とツールタスクの構造的かつ統合されたシーケンスを定義するもので、複雑なモジュールおよびＩＰに対して予測可能な、再現性のある検証結果を体系的に提供。初回からエラーの無いフォーマル検証を保証する。
具体的には「GapFreeVerification」のシーケンスによって、ユーザーはプロパティ・セットで構成されるハイレベルな機能リファレンスモデルを体系的に構築できるようになり、そのリファレンスモデルを用いる事で検証の予測性と再現性を確保。検証工数増大の大きな要因となっている、検証プランニングとレビュー、複雑なカバレッジ モデルの構築、カバレッジ情報の収集と解析といった作業を大幅に削減することが可能になるという。
尚、この「GapFreeVerification」は既に「360 Module Verifier」の最新バージョンに実装されており、ユーザーは追加費用無しに利用可能。
http://www.onespin-solutions.jp/
2008.02.18
2008年2月18日、カリプト･デザイン･システムズは、STARCが同社の消費電力最適化ツール「PowerPro CG」を採用したことを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1203372506.pdf
発表によるとSTARCは、RTLにおける電力最適化ツールとしてカリプトの「PowerPro CG」を採用。実際に行った評価では、マルチメディア向けの信号処理デザインでレジスタパワーとクロックパワーを約20％削減しており、実証されたその電力最適化技術をSTARCのメンバー企業に推奨するという。
「PowerPro CG」は、シーケンシャル等価性検証ツール「SLEC」に続くカリプトの新製品で、既に北米市場では数社のテープアウト実績があり、今年のEDN誌のInnovation Awardsにて、EDA (Digital-IC-Design Tools)部門でファイナリストとしてノミネートされている。
「PowerPro CG」はその名の通り、クロック・ゲーティングを駆使する事によってRTLにおけるPower最適化を行うツールで、パターンマッチングからクロック・ゲーティングに置き換える従来手法だけでなく、順序回路の動作解析によってクロック･サイクルの枠を超えてゲーティングできる箇所を探し出し、必要な論理を自動挿入してクロック･ゲーティングを実現する事が可能。クロック・ゲーティングに関するトレードオフを行う事で、RTLで消費電力を最適化できる。
尚、「PowerPro CG」はこれまで北米市場を中心に展開されてきたが、今年から日本市場でも本格的な製品展開を開始するという事で、FAEやセールス・スタッフの募集などそれに向けた体制強化にも積極的に力を注いでいるという。
※カリプト・デザイン・システムズ株式会社
http://www.calypto.com
2008.02.15
EDSF2008に出展していた、タナーリサーチジャパンのブースレポート。
タナーリサーチジャパンは、間もなくバージョンアップ予定のアナログ/ミックスドシグナル設計統合環境「Tanner Tools」の新機能を紹介していた。
来日していたタナーリサーチ社のDaniel R.Hamon氏（EDA事業部統括マネージャー）に聞いたところ、新バージョンの「Tanner Tools v13」の目玉はVerilog-A言語のサポートで、これによりビヘイビアで記述されたアナログ回路を高速にシミュレーションすることができるようになるという。
また、物理検証ソリューションとしては、検証パッケージ「Hiper Verify」に内蔵されているネットリスト抽出ツール「Hiper Extract」がメンターの「Calibre」ファイルを直接インポート可能となるほか、「Hiper PX」によるRCモデルの抽出機能も加わるなど、レイアウト検証における利便性もより強化されているとの事。
ビジネス面についての話を聞くと、「とにかくアナログ/ミックスドシグナル設計のコストダウンを目指す」という同社のコンセプトが市場に受け入れられ、既に日本だけでも1000ライセンス以上、ワールドワイドでは25000ライセンス以上のActiveライセンスが存在しているとの話。その販売価格は、競合他社製品よりも1ケタ、場合によっては2ケタも違うという事で、比較的小規模な企業でもスムーズに導入可能。最近は、ブロックレベルのレイアウト検証等でタナーの製品を利用する顧客が増えてきていると聞いた。
※写真右の人物がDaniel R.Hamon氏
※タナーリサーチジャパン株式会社
http://www.tanner.jp/EDA/
2008.02.15
EDSF2008に出展していた、イノテックのブースレポート。（その２）
イノテックは、今年1月から取り扱いを開始したばかりの、米Rapid Bridge社の製品「LiquidSoC」の展示も行っていた。
イノテックのスタッフによると「LiquidSoC」は、65nmプロセス以降の複雑なSoC設計を容易かつ再利用性の高いものにするために開発された、全く新しいコンセプトの設計プラットフォームで、顧客のニーズに合わせてベースアレイをオーダーメイドで作製。作製したベースアレイの下地とバックエンドのライブラリ、各種IP（機能ブロック、I/O、メモリ）をベースにメタル層のインプリメンテーションだけでカスタムSoCを設計することが可能。高性能、短納期、低コストなSoC設計を実現できる。
IPは、様々なアプリケーション向けに40?50種用意されており、一般的なEDAフローで利用可能。例えば標準インタフェースを40種以上サポートする「LiquidIO」というインタフェースIPを用いる事で、メタル層の張り替えだけでI/Oマクロの配置を自由に変更することができるという。
話によるとRapid Bridge社は2004年に設立。ビジネスとして「LiquidSoC」の提供を開始したのが2007年で既に携帯向けのファブレス大手などが採用。ネットワーク系やストレージ系のチップでTSMCの65nmプロセスを用いたテープアウトの実績があるとの事。既に45nmプロセス対応も進めており、顧客独自のプロセスをポーティングするサービスも提供していると聞いた。
※Rapid Bridge社
http://www.rapid-bridge.com/
※イノテック株式会社
http://www.innotech.co.jp
2008.02.14
EDSF2008に出展していた、TOOLのブースレポート。
TOOLは、日本EDAベンチャー連絡会の「JEVeCビレッジ」の一角に出展。昨年よりも大きいブースでレイアウト表示プラットフォーム「LAVIS」とフラクチャリング・ツール「MaskStudio」を展示していた。
「LAVIS」は、2月に正式リリース予定の最新バージョン7.2を先行展示しており、新たに追加された「等電位チェック機能」や「3次元表示機能」を紹介。これら新機能により、等電位追跡した結果の簡易的なチェックや3次元表示を実現。従来からの断面表示機能や簡易的なEDIT機能に加えて故障/不良解析で役立つという。
※LAVIS7.2は既に正式リリース済
https://www.eda-express.com/news/?m=p&idno=1346
「MaskStudio」は、2007年12月にバージョンアップされ、新しい台形分割機能に加えて処理の並列化や出力データの更なる圧縮を実現。更に「LAVIS」との連携が強化され、「MaskStudio」での処理結果を「LAVIS」上で確認できるようになった。
代表取締役の本垰（ほんたお）氏に聞いたところ、「LAVIS」は国内に限らず海外でも順調に営業が進んでいて中でも台湾での活動が好調。インド、シンガポールエリアなど、台湾以外のアジア市場にも営業網を拡大しており、既にインド/シンガポールエリアには数社の顧客が存在。今後は北米市場での展開により力を注いでいく予定との事だった。
また、製品の機能アップ、国内外での営業展開と合わせてサードパーティとの連携も積極的に進めているという話で、既にEDAベンダや半導体製造/測定装置メーカーとの間で様々な製品のインテグレーションが実現していると聞いた。※画像のパネル写真参照
※TOOL株式会社
http://www.tool-corp.com
2008.02.13
EDSF2008に出展していた、Certess（エッチ・ディーラボ）のブースレポート。
エッチ・ディー・ラボのブースでは、SystemC/SystemVerilogのトレーニングをはじめとした教育サービス、昨年リリースした「SystemC動作合成スタイルガイド」と合わせて代理店販売を行っている、米JEDA Technologies社のSystemC検証ツール「NSC」と米Certess社製の検証環境評価ツール「Certitude」の2製品を展示していた。
取り扱いを開始して約半年となるCertessの「Certitude」について近況を聞いたところ、既に製品を導入した大手半導体ベンダが存在しており、実製品プロジェクトでの評価を経てデザインをテープアウトした実績もあるとの話。また、別の顧客では1週間程度の短期間で評価を完了。その有効性を確認し導入へ向けて動き出しているという事で、日本国内での営業活動は滑り出し上々といった感じであった。
尚、製品の位置付けとしては、RTLシミュレーションを行う環境を評価するツールという認識であったが、SystemCやANSI-Cで記述されたデザインの解析機能やSoCにおけるモジュール間のコネクティビティをチェックする機能なども備えられているという話で、ESL環境と合わせた形で活用を検討する顧客もいると聞いた。
※Certess社
http://www.certess.com
※株式会社エッチ・ディー・ラボ
http://www.hdlab.co.jp
2008.02.13
EDSF2008に出展していた、仏CWS（アノーバ・ソリューションズ）のブースレポート。
CWSはフランスのブルノーブルに本拠を置くEDAベンチャーで今回が初の出展。日本代理店となっている?アノーバ・ソリューションズのブース内で製品を展示していた。
同社の製品「WaveIntegrity」は、アナログ/RF回路用のシグナルインテグリティ解析ツールで、リリースは2007年2月、日本国内では昨年11月からアノーバが販売を始めている。
同社CEOのBrieuc Turluche氏によると、「WaveIntegrity」はSTマイクロとNXPをパートナーとして開発した製品で、独自の電磁界解析手法によって基板/配線/パッケージのノイズ影響を全体的に解析する事が可能。アナログ/デジタルそれぞれのシグナルインテグリティモデルを生成しコンカレントにノイズの影響を解析するという技術は業界唯一という事で、既に北米及び欧州で大手3社が導入済み。日本でも反応は上々で既に評価を開始している顧客もいると聞いた。
※CWS社
http://www.cwseda.com
※株式会社アノーバ・ソリューションズ
http://www.anova-solutions.com/jp
2008.02.13
EDSF2008に出展していた、イノテックのブースレポート。
イノテックブースでは計8社のEDA製品を展示していたが、中でも来場者の注目を集めていたのが独ChipVision社の動作合成ツール「PowerOpt」。
「PowerOpt」は消費電力考慮の動作合成ツールとして昨年その製品化が発表されたツールで、現在は製品のβ版を提供中。この春に正式リリースを予定している。
入力となるのはSystemCまたはANSI-Cで書かれたビヘイビア記述で、関数の負荷などを内部でチェックし、制約条件を変えながら消費電力が最適化されたRTLを自動合成。現在、Powerフォーマット「CPF」の出力機能をサポートする方向で開発を進めており、DAC頃のタイミングで正式サポート予定。もう一つのPowerフォーマット「UPF」のサポートも計画されているとの事。
日本国内では今回のEDSFairが「PowerOpt」の初のお披露目となると聞いたが、既に日本顧客からの問い合わせも多く、USでは顧客と共同で「PowerOpt」を用いた設計プロジェクトが進行しているとの話だった。
※ChipVision社
http://www.chipvision.com
※イノテック株式会社
http://www.innotech.co.jp
2008.02.12
2008年2月5日、シンプリシティは2007年第4四半期（2007年10月?12月）の売上ならびに2007年度の売上合計を報告した。
プレスリリース：http://www.synplicity.com/corporate/pressreleases/2008/Q407release.html（英文）
発表によると、2007年10?12月の売上は前年同時期より23％増の2010万ドル（約22億円）。純損益は前年比6倍強の1030万ドル（約11億円）と好成績を残した。
2007年の売上合計額は、7120万ドル（約76.5億円）と前年比14％ＵＰを達成。FPGA向け合成ツールがシェアを拡大しているほか、DSP合成ツールなどのESL製品が好調。HARDI社の買収によってASIC検証ソリューションも充実され、2008年は、売上8000万ドル以上を見込んでいるという。
※シンプリシティ株式会社
http://www.synplicity.jp
2008.02.12
2008年2月4日、今年で18回目の開催となる米EDN誌の「INNOVATION AWARDS」のオンライン投票が開始された。
関連ページ：http://www.edn.com/info/CA6522717.html?industryid=48661（英文）
「EDN Innovation Awards」は、毎年エレクトロニクス業界における優れた製品および技術に贈られる権威ある賞で、その候補はEDN誌の記者によって選出され、最終的にEDNの読者によるオンライン投票の結果によって受賞者が決定される。
今年は昨年よりも4部門増えた計20の部門毎に候補者がノミネートされており、うちEDA関連部門は、「Digital IC Design Tools」部門と「PCB、FPGA、and Custom IC Tools」部門の2つで、以下7製品が候補に上がっている。
投票は今月一杯（2月29日）で締め切られ、受賞者は4月14日にサンノゼで発表される予定。
◆Digital IC Design Tools部門ノミネート製品
・Amber Analyzer timing-analysis tool (CLK Design)
・Calibre nmOPC optical-proximity-correction tool (Mentor Graphics)
・Certitude functional-qualification tool (Certess)
・PowerPro CG power-optimization tool (Calypto Design Systems)
◆PCB&knm FPGA&knm and Custom IC Tools部門ノミネート製品
・360 EC-FPGA equivalence checker (OneSpin Solutions)
・Sentinel-CPM power- and signal-integrity tool (Apache Design Solutions)
・SolidoSTAT statistical-variation tool (Solido Design Automation)
※米EDN誌：http://www.edn.com
2008.02.12
2008年2月12日、メンター・グラフィックスは、日本における自動車向けソフト・プラットフォームの標準化団体「JasPer」に準会員として入会した事を発表した。
※JasPer：Japan Automotive Software Platform Architecture
プレスリリース：http://www.mentorg.co.jp/news/2008/080212.html
「JasPer」は、自動車開発における車載LAN技術やミドルウェア、ソフトウェア・プラットフォームなど、非競争領域の共同開発を目的に組織された団体で、自動車設計基準の標準化を促進中。現在、幹事会員であるトヨタ、日産、豊通エレクトロニクス、本田技研、デンソーの5社と正会員63社、準会員49社の計117社で組織されている。
メンターは既に、AUTOSAR（AUTOMOTIVE Open System Architecture）のプレミアム会員、FlexRayのプレミアム賛助会員、LINコンソーシアムの共同設立者兼共同幹事と、車載エレクトロニクス関連の主要な標準化団体に全て加盟しており、EDA分野の企業としては自動車業界に対する積極的な姿勢を示している。
ちなみに「JasPer」には、キャッツ、ガイア・システム・ソリューション、アドバンスド・データ・コントロールズ、ガイオ・テクノロジーなど組込みソフト開発関連の会社が正会員として参加しているほか、日本ケイデンス・デザイン・システムズ、コーウェアなどEDAベンダも準会員として参加している。
※JasPerホームページ
https://www.jaspar.jp
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2008.02.12
EDSF2008に出展していた、Averant（ガイア・システム・ソリューション）のブースレポート。
ガイア・システム・ソリューションのブースは、先ごろAverantとの提携を発表した仏AerieLogic社の製品も展示されており、3社共同出展という形。米Averant社の展示コーナーでは、フォーマル検証ツール「Solidify」の最新バージョン5.0が展示されていた。
今年もEDSFairに合わせて来日していたAverant社CEOのRamin Hojati（ラミン・ホジャティ）氏に聞いたところ、フォーマル検証をとりまく市場がこの1年でより活性化してきた感があり、決して新規オーダーが多い訳ではないが、使われていなかったライセンスがここ最近Activeになるというケースが非常に多いとの事。現状出荷済みライセンスの約8割が稼働中で、日本市場での成功に続いてEuro市場においても「Solidify」がブレイクする兆しがあるらしく、既に半導体上位10社への納入実績が示すように技術は定着済み。最近は、より簡単にフォーマルを使いたいというニーズが顕著に現れてきているという。
そんなニーズに対応するべく今回リリースしたのが「Solidify 5.0」という事で、今回のEDSFairで初披露した新バージョンには、テストベンチ無しでセミフォーマル検証が可能な新機能や検証のカバレッジを上げるための新機能も搭載。カバーポイントを設定したテストベンチ不要のチェックを応用する事で、ブロックレベルの検証に留まらずシステム全体の検証にも対応。バージョン4.0で残っていたリセットからでは辿れないバグも、5.0を利用すれば潰す事ができるようになると聞いた。
尚、仏AerieLogic社との提携については、プロトコル・チェックはフォーマル検証が効果を発揮する最大の顧客ニーズとした上で、Averant自信当初からAMBAのプロトコル・チェッカーを作っていた事を強調。更に大きくなる顧客のニーズに対応するために、今回、OCP-IPなどプロトコル・チェック用の検証IPを持つAerieLogic社と提携するに至ったという事で、「フォーマル検証を使い込んでいる人達は、プロトコル・チェックを一つのターゲットとしている。今後フォーマル検証は益々そのニーズに向かって行くだろう。」と語っていた。
※写真の人物はAverant社CEOのRamin Hojati氏
※Averant社
http://www.averant.com
※株式会社ガイア・システム・ソリューション
http://www.gaiaweb.co.jp/
2008.02.07
2008年1月31日、マグマは、IBM、Chartered Semiconductor Manufacturing、Samsung、3社共通の65nmプロセスをターゲットにした認定DFMフローのリリースを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2008013101.html
リリースされたDFMフローは、タイミング、消費電力、ノイズ、歩留まりに関してプロセスのばらつきや、リソグラフィ効果を考慮するもので、その中心となるのはマグマの新製品「Quartz DFM」。
「Quartz DFM」は、マグマのインプリメンテーション・フローに統合されたDFMツールで、クリティカル・エリア解析、ダミー・メタル・フィルを用いた平坦化、リソグラフィ・ホットスポットの修正機能などを備えている。
マグマと共通プラットフォーム技術アライアンスの3社は、このDFMフローの認定を完了し、マグマの既存の最先端低消費リファレンスフローにDFMのサポートを追加。このフローを用いることにより、マグマと共通プラットフォーム技術アライアンスの共通顧客は、性能、歩留まりの向上を実現すると同時に、不要な繰り返し作業を削減し、開発期間を短縮することができる。
※「Quartz DFM」に関する詳細は、マグマ・デザイン・オートメーション株式会社にお問い合わせ下さい。
http://www.magma-da.co.jp
※Common Platform
http://commonplatform.com
2008.02.07
2008年2月6日、レイアウト表示プラットフォーム「LAVIS」を手掛ける日本のEDAベンダTOOL社は、「LAVIS」のバージョンアップを発表した。
プレスリリース：http://www.tool.co.jp/NewsItem/Lavis/News20080206Jp/
発表によると、リリースされた最新バージョン「LAVIS Ver. 7.2」は、既存機能の強化に加え複数の新機能を実装。高速表示、省メモリなど従来から定評のあるレイアウト表示の特長に加え、レイアウトの状態を視覚的に検証することができる環境としてその活用範囲を拡大した。
今回追加された代表的な新機能としては、等電位追跡の結果に対し配線の幅や配線同士の間隔、隣接配線との間隔をチェックできる「等電位チェック機能」、レイヤやデータタイプ、 配線の厚さなど指定した領域を３次元で回転表示可能な「3次元表示機能」、データを読み込ませながら、並行して別の操作を行うことが可能な「バックグラウンドでのファイル読み込み機能」などがあり、そのほかにも、断面図表示機能やGDS簡易編集機能の強化や、各種ユーティリティプログラムの拡張が加えられているという。
※「LAVIS」に関する詳細は、TOOL株式会社までお問い合わせ下さい。
http://www.tool.co.jp
2008.02.06
2008年2月5日、エレクトロニクス分野の国際学会「DesignCon」の主催団体IEC（International Engineering Consortium）は、2008 DesignVision Awardを発表した。
プレスリリース：http://www.designcon.com/2008/press/feb_05_08.html
「DesignVision Award」は、優れた製品、サービス、アプリケーションを表彰するもので、今年は計8部門、24の候補の中から以下の通り受賞製品を発表した。
■ASIC and IC Design Tools部門
Cadence Design Systems 「Cadence Litho Electrical Analyzer」
買収したClear Shape Technologies社から導入した設計レベルのリソ検証ツール
http://www.cadence.com/products/dfm/litho_electrical_analyzer/index.aspx
■Design Verification Tools部門
Mentor Graphics and Cadence Design Systems 「Open Verification Methodology」
ケイデンスとメンターが共同開発したSystemVerilogベースの検証メソドロジ
http://www.ovmworld.org/datasheets/OVM_Datasheet01_23_08JPN.pdf
■Structured/Platform ASIC、FPGA、and PLD Design Tools部門
Lattice Semiconductor 「LatticeXP2 FPGA Family」
90nmフラッシュベースの低コストFPGA
http://www.latticesemi.co.jp/products/fpga/xp2/index.cfm
■System-Level Design Tools部門
FuturePlus Systems 「FS5000 Jitterlyzer」
高速シリアルバスのジッター解析ツール
http://www.futureplus.com/products/fs5000/index.shtml
■Test and Measurement Equipment部門
Agilent Technologies 「Agilent N6705A DC Power Analyzer」
DC電源アナライザ
http://www.home.agilent.com/agilent/product.jspx?nid=-35558.0.00&lc=jpn&cc=JP
※DesignCon 2008公式ページ
http://www.designcon.com/2008/
2008.02.06
2008年2月4日、早稲田大学と日立製作所、ルネサス テクノロジの3者は、マルチコアLSIの低消費電力化技術とプログラムの処理の高速化が可能な、複数CPUコアの同期技術を開発したと発表した。
プレスリリース：
http://japan.renesas.com/fmwk.jsp?cnt=press_release20080204.htm&fp=/company_info/news_and_events/press_releases
発表によると今回開発された2つの技術は、、独立行政法人新エネルギー・産業技術総合開発機構の半導体アプリケーションチッププロジェクトにて、｢リアルタイム情報家電用マルチコア技術の研究開発｣として実施されたもので、低消費電力化技術は、早大の開発したマルチコア用並列コンパイラと協調して1つのプログラムの中で各CPUコアの電源を遮断したり動作周波数を下げるなど、きめ細かな制御によって不要な電力消費を削減するもの。試作チップでオーディオ圧縮用のAACエンコードプログラムを8コアでリアルタイム実行したところ、86％の電力削減を実現したという。
もう一つの複数CPUコア同期技術は、マルチCPUコア間のタイミング調整のためのバリア技術で、従来ソフトウェアで行っていたプログラムの処理の完了をハードウェアで高速に検出するというもの。評価の結果、この技術を用いる事で処理を18倍高速化できる事が確認されている。
尚、今回開発されたマルチコアLSI技術は、並列処理プログラムを自動作成するマルチコア用の自動並列化コンパイラの最適化を効果的に高めるよう設計されており、AACエンコーダの自動並列化では、1プロセッサに比べ5.8倍の高速化を確認済み。処理速度については、今後さらなる向上が見込まれている。また、従来の手動作業で数週間単位の時間が必要だった並列化が、自動並列化コンパイラの利用により数分単位に短縮できるため、マルチコア用ソフトウェアの開発期間の大幅なTAT短縮が期待できるという。
※株式会社ルネサス テクノロジ
http://japan.renesas.com
※株式会社日立製作所
http://www.hitachi.co.jp
※学校法人早稲田大学 理工学術院 基幹理工学部 情報理工学科
http://www.sci.waseda.ac.jp
2008.02.05
2008年1月31日、マグマは2008会計年度第3四半期（2007年10月?12月）の売上を報告した。
プレスリリース：http://www.magma-da.com/articles/Earnings/PR3QFY08Earnings.pdf（英文）
発表によると、マグマの2007年10?12月の売上は前年同時期より23.6％増の5570万ドル。（約59億円）純損益が590万ドル（約6.2億円）で昨年同時期の半分以下に抑えた。※GAAP基準による会計結果
マグマの2007年の売上は順調な伸びを示し、今回発表されたQ3の売上を含め3四半期連続で前年比20％以上の売上増を実現。フォーキャストを上回る成績で前期に続いて今四半期も売上記録を塗り替えた。
尚、マグマはQ4（1月?3月）の売上を5600?5800万ドル、2008会計年度の合計売上額を2億1500?1700万ドルと予測している。
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2008.02.05
2008年1月31日、マグマは、ファブレス半導体大手の米NVIDIA社が45nmIC設計用に、マグマのインプリメンテーション・ツール「Talus」を標準採用したことを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2008013002.html
NVIDIAは、Talusを用いて45nm設計を成功させており、TAT短縮および品質向上を実現。自社の45nm設計課題に対処可能なツールとして、「Talus」の標準採用を決定した。
「Talus」は、65/45nm以降のデザインをターゲットに開発されたインプリメンテーション・ツールで、RTLからGDS-IIまでのフローに対応。合成、フロアプランニング、配置、配線、タイミング解析、DRC、RC抽出などを単一のデータベース上で統合的に処理する事が可能で、複数CPUによる自動分散処理機能も搭載している。
「Talus」の採用事例としては、米MediaTekや米Broadcomの採用が既に発表されているが、日本国内でも「Talus」を用いたテープアウトプロジェクトが進行しているようで、国内ユーザーによる事例発表も近いかもしれない。
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2008.02.04
2008年1月30日、ケイデンスは2007年Q4（10月?12月）の売上を報告した。
プレスリリース：
http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=013008_Q407earnings（英文）
発表によると、ケイデンスの2008年Q4の売上は前年同時期より6％増の4億5800万ドル。（約489億円）うち、純利益は1億2000万ドル（約128億円）で昨年同時期の4500万ドルに対して約250％UPという結果を残した。※金額は全てGAAP基準による会計結果
ケイデンスの今年の売上の対前年比をみてみると、Q1で11％UP、Q2/Q3ともに9％UP、Q4で6％UPと、少々落ち着き傾向はあるが売上は順調。最終的に2007年度の売上合計は、前年比9％増の16億2000万ドル（約1730億円）で、純利益は計2億9600万ドル（約316億円）に達する計算となる。
尚、ケイデンスは2008年の売上を今年より若干低めの14億9000万ドル?15億4000万ドルの間と予想している。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2008.02.04
2008年1月31日、アルテラは2007年Q4（10月?12月）の売上を報告した。
プレスリリース：
http://phx.corporate-ir.net/phoenix.zhtml?c=83265&p=irol-newsArticle&t=Regular&id=1102964&（英文）
発表によると、アルテラの2007年10?12月の売上は、前年同時期より2％増の3億2320万ドル（約345億円）。うち、純利益は6547万ドル（約70億円）で昨年同時期の約35％減。2007年の売上合計額は、前年比2％減の12億6000万ドル（約1346億円）、同純利益は、前年比10％減の2億9000万ドル（約301億円）という結果に終わった。
尚、アルテラの売上の内訳として、2007年日本市場における売上は全売上の20％と2006の23％から3％減少。代わりにアジア地域における売上が全体の34％と2006年より7％近く増加している。分野別の売上としては、通信分野が40％、産業分野35％、コンシューマ分野15％となっている
※日本アルテラ株式会社
http://www.altera.co.jp
