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2008.04.30
2008年4月28日、シノプシスは、PCI Express 2.0基本仕様に準拠した「DesignWare PHY IP for PCI Express 2.0（Gen ?）」を発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2008/20080428.html
シノプシスによると、「DesignWare PHY IP for PCI Express 2.0」は既に実シリコンで実証済みで、優れた電気特性を実現するほか、ビルトイン診断機能とテスタ向けのテスト・ベクタを装備しており、PHYのat-speed製造テストも実行可能。特別なプロセス・オプションを強いられることなく標準的なCMOSデジタル・テクノロジで実装でき、デザインの容易な統合と高い製造歩留まりを実現できる。
シノプシスは、既にPCI Express 2.0基本仕様に準拠したデジタル・コントローラーIPと検証用IPを提供しており、今回の「DesignWare PHY IP for PCI Express 2.0」も含めてそのラインナップは計3種類。EDAベンダとしてこれだけIPを用意しているのはシノプシスだけで、これらIPが単一のベンダから提供されるという事は、ユーザー側からするとリスク低減、コスト低減の面で大きな意味を持つ。
「DesignWare PHY IP for PCI Express 2.0」は、IBM社やチャータード社から提供されているコモン・プラットフォーム・テクノロジをベースに、既に出荷中。一つのGDS?フォーマットから複数のファウンダリーで製造できる。
※日本シノプシス株式会社
http://www.synopsys.co.jp/
2008.04.28
2008年4月24日、WindowsベースのPCBおよびFPGA設計環境を手掛ける、豪アルティウム リミテッド社の日本法人アルティウム・ジャパンは、同社の新代表に山田 聡氏が就任した事を発表した。
プレスリリース：
http://www.altium.com/files/corp/media/pdfs/20080424AltiumInvestsforGrowthinJapan_JP.pdf
アルティウムによると、新しく日本法人の代表である日本地域統括ディレクターに就任した山田氏は、これまで3D システムズ・ジャパン?、ウォッチファイア・ジャパン?（現日本IBM）、スタッフウェア・ジャパン?（現日本ティブコソフトウェア）、アビッド・ジャパン?にて代表取締役を務めた経験を持つほか、サン・マイクロシステムズ?や日本インターグラフ（株）等にて、セールス・ディレクターなどの要職を歴任してきた、欧米の様々な多国籍企業における日本支社経営のベテラン。
山田氏は、製品の日本語対応など、同社が市場として重要視している日本国内でのアルティウムの事業拡大に取り組んでいく。
アルティウム・ジャパン株式会社
http://www.altium.co.jp
2008.04.27
2008年4月22日、システムレベルでの消費電力削減にフォーカスしたソリューションを提供中の独独ChipVision社は、消費電力考慮の動作合成ツール「PowerOpt」とシステムレベルの電力解析ツール「P-SAM」のリリースを発表した。
プレスリリース：http://www.chipvision.com/press/2008-04-22.php（英文）
「PowerOpt」は、昨年のDATEで発表された消費電力考慮の動作合成ツールで、SystemCまたはANSI-Cで書かれたビヘイビア記述から論理合成可能なRTL（Verilog）を自動生成可能。Cコードにおける関数の負荷などをツール内部でチェックし、ダイナミック・パワー及びリーク・パワーの最適化を実現。プロセス/温度/電圧のばらつきを考慮したモデリング技術を用いて、パワー/エリア/タイミングをトレードオフしながら消費電力が最適化されたRTLを自動合成でき、CPF/UPF両方のパワー制約ファイルも出力することができる。
「P-SAM」は、システムレベルでの電力解析のためのフレームワークで、ターゲットユーザーは、システムアーキテクト及びソフトウェア開発者。システムレベルでのシミュレーションによって設計の早期段階でシステムの消費電力を解析するためのツールで、ユーザーの仮想開発環境と接続してシステム上のプロセッサ、バス、ペリフェラル、メモリなどの消費電力を視覚化。バス/IPのトレードオフやハード/ソフトのパーテショニングやソフトウェア開発の最適化に役立てる事ができるという。
尚、両製品共に既に製品の出荷が開始されており、6月にアナハイムで開催される第45回DACにて一般公開される予定。日本国内では、イノテックが販売代理店として製品を供給している。
※ChipVision社
http://www.chipvision.com
※イノテック株式会社
http://www.innotech.co.jp
2008.04.27
2008年4月23日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、ASIC検証ソリューション「HES」の最新バージョン 2008.03 のリリースを発表した。
プレスリリース：http://www.aldec.com/news/news_04_23_2008.htm（英文）
Aldecの「HES」は、HDLシミュレータ、FPGAボード（アクセラレーションボード）、デザインの分割/マッピングツールで構成されるASICデザインのプロトタイピングシステム。
発表によると、最新バージョン2008.03では、デザインの分割とFPGAマッピングを行うツール「Design Verification Manager (DVM)」のバージョンアップにより、The DINI GroupとSynplicityのプロトタイピングボード「HAPS」のサポートが充実され、最大31M ASIC ゲート規模のRTLシミュレーション・アクセラレーション、エミュレーションが可能に。汎用プロトタイプボードを導入しているユーザーは、同一のボードをアクセラレーションおよびエミュレーションボードとして利用することができるようになる。
また、Accelleraが策定しているエミュレーター向けの標準インタフェース「SCE-MI 2.0 インターフェース」をユーザーロジックに自動挿入できるようになり、ソフトウェア側からトランザクタを制御するための「SCE-MI API」をサポート。これら機能強化・サポート強化により、HESボード及び汎用ボード利用者は、投資効果の高いハイパフォーマンス エミュレーションが可能となる。
※アルデック・ジャパン株式会社
http://www.aldec.co.jp
2008.04.26
STARC、STARCAD-CEL2.0でRTL解析をはじめとする複数のAtrenta社製品を採用
2008年4月23日、業界標準ツール「SpyGlass」をはじめとしたRTL解析ソリューションを手掛ける、米Atrenta社は、STARCが最新の設計フロー「STARCAD-CEL Version2.0」で同社の製品を複数採用したことを発表した。
プレスリリース：http://www.atrenta.jp/EDA_News_Details.php.257.html
アトレンタによると、今回「STARCAD-CEL Version2.0」で採用されたのは、「SpyGlass」、「SpyGlass-Constraints」、「SpyGlass-DFT」、「SpyGlass-Power」、「１Team -Implement」の計5製品。
STARCの設計フローは、バックエンド設計を中心としたインプリメント メソドロジというイメージが強いが、最近はRTL周りのフロントエンド設計ツールの採用も進み、その対応範囲を徐々に拡大中。今回のアトレンタ製品の複数採用によって、「STARCAD-CEL Version2.0」は、RTLの品質チェック、設計制約の早期解析および管理、RTLレベルのテスト設計/低消費電力設計、RTLプロトタイピングといったニーズにも対応可能となる。
尚、発表に寄せられたSTARCの西口信行氏（執行役員、開発第1部部長）のコメントによると、「1Team-Implement」を実設計の観点から評価したところ、RTLプロトタイピング機能などにより、フロアプランの繰り返しを5回から2回に削減することができたという。
※アトレンタ株式会社
http://www.atrenta.jp
※STARC（株式会社半導体理工学研究センター）
http://www.starc.jp
2008.04.25
2008年4月22日、シンプリシティは2008年第1四半期（1月?3月）の売上合計を報告した。
プレスリリース：http://www.synplicity.com/corporate/pressreleases/2008/synp_q1_results.html（英文）
発表によると、シンプリシティの2008年Q1（1月?3月）の売上は前年同時期より25％増の1860万ドル（約19.4億円）。前期2007年Q4に続き前年比20％以上の売上増を記録しているが、経常利益はマイナス190万ドル（約2億円）となっている。
※日本円表示金額は＄＝104.25yenで算出
シンプリシティはシノプシスによる買収が決定しており、2008年Q2にて買収手続きを完了する予定。同社の売上報告は今回が最後となるかもしれない。ちなみに買収発表前、同社は2008年度の売上を8000万ドル以上見込んでいた。
※シンプリシティ株式会社
http://www.synplicity.jp
2008.04.25
2008年4月22日、LogicVisionは2008年第1四半期（1月?3月）の売上合計を報告した。
プレスリリース：http://www.logicvision.com/news/Press_Release_312.htm（英文）
発表によると、LogicVisionの2008年Q1（1月?3月）の売上は前年同時期より15％増の300万ドル（約3.1億円）で、純損益が130万ドル（約1億3500万円）という結果に終わった。※金額は全てGAAP基準による会計結果、日本円表示金額は＄＝104.25yenで算出
同社はQ1で1050万ドルの新規受注を獲得しており、同金額は過去2番目となる高記録。次期Q2（4?6月）では、300万?320万ドルの売り上げを予測している。
※LogicVision社
http://www.logicvision.com
2008.04.25
2008年4月24日、シノプシスは、東芝 セミコンダクター社が同社のTCADツール「Sentaurus」を採用したことを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2008/20080423.html
シノプシスによると、東芝は次世代半導体デバイス開発でのエッチングとデポジションのシミュレーション用にTCADツール「Sentaurus」を採用。その結果、量産開始前と量産期間中にプロセス・マージンを定量的に見積もることによって、次世代デバイスの構造と歩留まりの最適化を実現。研究開発期間と試作コストの削減に成功しているという。
「Sentaurus」は、エッチング、デポジション、その他の表面形状の物理現象のシミュレーションを行うTCADで、「Sentaurus Process」、「Sentaurus Device」、「Sentaurus Topography」という3つの主要機能で構成されている。
今回東芝は、より微細な物理シミュレーションを実現する「Sentaurus Topography」用のモデルとして、主要なエッチング/デポジション・モデルに加えて表面反応速度モデルをシノプシスと共同開発。このモデリング技術によって、形状変化プロセスのシミュレーションに特定のガス化学反応が及ぼす影響もシミュレーションできるようになった。
両社の共同開発によって生まれた表面反応速度のモデリング技術は、「Sentaurus Topography」の新機能として2008年の下半期に一般リリースされる予定となっている。
ちなみに、大手EDAベンダの中でTCADツールを提供しているのは唯一シノプシスだけで、同社のTCADラインナップは強力なDFMソリューションの大きな構成要素となっている。
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008.04.24
2008年4月23日、ケイデンスは2008年Q1（1月?3月）の売上を報告した。
プレスリリース：
http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=042308_Q108earnings&lid=cdn_pr（英文）
発表によると、ケイデンスの2008年Q1の売上は前年同時期より21％減の2億8700万ドル（約297億円）。1900万ドルの損益を計上するという結果に終わった。※金額は全てGAAP基準による会計結果
ケイデンスの売上は、ここ数年来確実に対前年比アップの結果を残していたが、ここにきて2003年Q3以来の前年割れ。これまでの成長カーブに反する不自然な売上ダウンは、世界的な経済不況に原因があるという見方が妥当で、ケイデンスはこの結果を予想通りとしている。
尚、ケイデンスは2008年の売上を前年比10?15％減の14億9000万ドル?15億4000万ドルの間と予測しており、Q2の売上は3億1000?2000万ドル程度とみている。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2008.04.22
2008年4月14日、今年で18回目の開催となる米EDN誌の「INNOVATION AWARDS」の受賞者が発表された。
関連ページ：http://www.edn.com/info/CA6522717.html?industryid=48661
EDA製品としては、メンター・グラフィックスの次世代OPCツール「Calibre nmOPC」とアパッチ・デザイン・ソリューションズのパワーインテグリティ解析ツール「Sentinel-CPM」が、それぞれDigital IC Design Tools部門とPCB、FPGA、and Custom IC Tools部門で受賞した。受賞製品の決定は、EDNの読者によるオンライン投票の結果によるもの。
◆Digital IC Design Tools部門ノミネート製品
・Amber Analyzer timing-analysis tool (CLK Design)
・Calibre nmOPC optical-proximity-correction tool (Mentor Graphics)
・Certitude functional-qualification tool (Certess)
・PowerPro CG power-optimization tool (Calypto Design Systems)
◆PCB、FPGA、and Custom IC Tools部門ノミネート製品
・360 EC-FPGA equivalence checker (OneSpin Solutions)
・Sentinel-CPM power- and signal-integrity tool (Apache Design Solutions)
・SolidoSTAT statistical-variation tool (Solido Design Automation)
※米EDN誌
http://www.edn.com
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
※アパッチデザインソリューションズ株式会社
http://www.apache-da.com
2008.04.21
2008年4月17日、メンター・グラフィックスとアジレント・テクノロジーは、両社のRF設計環境とPCB設計環境を統合した新たなソリューションを共同開発した事を発表した。
プレスリリース：http://www.mentorg.co.jp
メンターとアジレントよると、今回発表された統合ソリューションは、それぞれ市場のトップッシェアを誇る、メンターPCB設計環境「Expedition Enterprise」および「Board Station XE」とアジレンドのRF設計/シミュレーション環境「ADS（Advanced Design System)」の機能を双方向に接続するもので、RF設計とPCB設計の間の壁を取り払うことを狙うもの。
具体的には、これまでASCIIファイルによるマニュアル作業で埋められていたRF設計とPCB設計のインタフェースを両社のツールを統合することで自動化。「ADS]で設計されたRF設計データをメンターのPCB設計環境へ簡単に受け渡す事が可能となるほか、メンターのPCB環境に新たに追加されたRF設計機能で設計されたデータをアジレントの「ADS」でシミュレーションする事も可能。メンター環境で設計したPCBを「ADS」で評価/解析することもできるようになる。
各種データの双方向のやり取りに当たっては、両社の設計環境でラブラリと設計データベースが自動的に同期されるようになっており、重複作業やデータの不整合を無くす事が可能。RF設計とPCB設計の並列作業を実現するだけでなく、メンターの「Xtreme」技術を用いてRF基板を遠隔地間でチーム設計することも可能となる。
両社は同ソリューションを用いるメリットとして、並列作業による設計工数の削減と、設計の最適化による歩留まりの向上、RF部品点数の削減による低コスト化を挙げており、RFレイアウトを「ADS」からメンターのPCB環境へと移行するために必要な工数を半減できるとしている。
※メンター・グラフィックス・ジャパン
http://www.mentorg.co.jp
※アジレント・テクノロジー株式会社
http://www.home.agilent.com
2008.04.21
2008年4月18日、アルテラは2008年Q1（1月?3月）の売上を報告した。
プレスリリース：
http://www.altera.co.jp/corporate/news_room/releases/financial/q108results.html?f=hp&k=wn1
発表によると、アルテラの2008年1?3月の売上は、前年同時期より10％増の3億3607万ドル（約346億円）。うち、純利益は8392万ドル（約86億円）で昨年同時期の約11.8％増という好成績を残した。
アルテラの社長兼CEO兼会長のJohn Daane氏のコメントによると、新製品の堅調な伸びによって当初の予想を上回る売上を達成することができたという
尚、アルテラの売上の内訳として、2008年Q1の日本市場における売上は全売上の22％と2007の20％から2％UP。分野別の売上としては、通信分野が41％、産業分野35％、コンシューマ分野15％と全四半期と大差は無い。
※日本アルテラ株式会社
http://www.altera.co.jp
2008.04.21
2008年4月15日、アナログIC製品の販売とLSI試作サービスを提供するステディデザイン株式会社は、中国HED社のアナログIC設計用低価格統合IC設計ツール「ZENI」の本格販売を開始したことを発表した。
ステディデザインによると、「ZENI」は今まで自社シャトルサービスの顧客に限定して販売していた製品で、同社では2003年よりウエハー試作シャトルサービスや自社アナログIC設計に全面的にZENIを使用。既に多数のIC/LSI設計を「ZENI」を使ってテープアウトた実績を持つ。
「ZENI」は、統合マネージャ、回路図入力、レイアウトエディタ、マスク検証ツール、容量抽出/シグナルインテグリティツールで構成されている統合IC設計環境で、Linuxベースで低コストかつ使い勝手の良さが特徴。その販売価格は、大手EDAベンダーの数分の1という低価格を実現しているという。
※製品に関する詳細は、ステディデザイン株式会社にお問い合わせ下さい。
http://www.steady.co.jp
※HED社
http://www.hed.com.cn/english/
2008.04.21
2008年4月17日、メモリIPの大手、米Virage Logicは、Si2の標準Powerフォーマット「CPF」に対応した65nmスタンダードセル・ロジックライブラリを発表した。
※Si2:Silicon Integration Initiative
※CPF:Common Power Format
プレスリリース：http://www.viragelogic.com/render/12_01_00.asp?pageid=110&prid=254
ビラージロジックによると、今回発表された新しい超低電力スタンダードセル・ライブラリ「SiWareロジック」には、ライブラリの中で利用可能な特定のセルを認識するCPFテクノロジービューが含まれているほか、オールウェイズオン・セル、アイソレーション・セル、レベルシフター・セル、パワースイッチ・セル、ステートリテンション・セルが含まれており、CPFを用いた先進の低電力手法を実現。このライブラリを用いることで、モバイルコンシューマ向けのアプリケーション開発など、低電力設計プロジェクトの推進と生産性の向上を実現できるという。
※ビラージロジック社
http://www.viragelogic.com
2008.04.21
2008年4月21日、組み込みソフト開発向けCASEツールの大手キャッツは、組込みシステム開発におけるプロトタイプ開発を効率化する検証実験装置「プロトタイプECU（仮名）」をデンソーと共同開発したことを発表した。
プレスリリース：http://www.zipc.com/infomation/info_2008.html#20080421
発表された「プロトタイプECU（仮名）」は、ハードウェアの開発前に組込みソフトウェアを検証するための検証ボードで、プロセッサは台湾VIA Technologies社の「C7」を採用、USB、Serial、Ethernet、Video、Audio、Card Bus等の多くの汎用IOを搭載しており、RTOSはLinux（Real Time Kernel）を採用。ハードウェアとソフトウェアの仕様を開示しているため、WinCE、VxWorks、μITRONなどの各種OSへの変更や「V850」、「FR」、「SH2」などC7以外のCPUへの変更など、ユーザーカスタマイズの自由度が高い。
また、車載システム開発向けに、車載ネットワークの標準規格である「CAN（4チャネル）」をサポートしているほか、次世代車載LANプロトコルである「FlexRay」もサポートする計画。車載で要求される振動、温度、湿度などの使用環境における耐久性試験を実施しているという。
尚、同製品は、１４０万円という低価格で販売される予定で、5月14日から東京ビッグサイトで開催される組込みシステム開発技術展「ESEC」で展示される。
キャッツは今回の「プロトタイプECU（仮名）」を含め、ESEC直前のこの時期に立て続けに3つの新製品を発表している。
※キャッツ、国産初のソフトウェア・プロダクトライン開発支援ツールを発表
https://www.eda-express.com/news/?m=p&idno=1431
※キャッツ、車載システム開発標準「AUTOSAR」に準拠したCASEツール「ZIPC AUTOSAR」を発表
https://www.eda-express.com/news/?m=p&idno=1435
※キャッツ株式会社
http://www.zipc.com
※株式会社デンソー
http://www.denso.co.jp/ja/
2008.04.18
2008年4月16日、ケイデンスの社長兼CEOのマイク・フィスター氏は、都内のホテルで恒例となっている日本のプレス向けの会見を実施。業界トップである同社の2008年の戦略を明らかにした。
マイク・フィスター氏によると、2007年の売上実績はEDA業界の市場成長率と同等の前年比9％増を達成。ここまで堅調に売上を伸ばしてきていたが、やはり同社も世界的な経済不況の影響を無視できず、2008年度の売上目標は前年比5?10％減の15億ドル前後と昨年実績を下回る数字となっている。
ケイデンスは昨年、より「Holistic（＝包括的）なソリューション」の必要性を強調し、LowPower、DFMなど主要な課題に向け包括的なソリューションを展開。それがユーザーの支持を集め、売上増に繋がってきている。そのため、今年の展開についても大きな戦略の変更は無く、継続して「Holisticなソリューション」によって顧客の問題解決に努めるスタンスをとるが、より対応を強化するとして強調したのが「アナログ/RF/ミックスドシグナル設計」と「システムレベル設計」の2つの分野。
「アナログ/RF/ミックスドシグナル設計」分野については、高まる市場のニーズに応え、「Virtuoso」を中心としたHolisticなソリューションを展開し、「Virtuoso」とデジタル環境「Encounter」の連携も強化していくとの事。「システムレベル設計」分野についての詳細は明らかにされなかったが、コードネーム「Sydney Technology」というシステムレベル設計技術の革新プロジェクトが進められており、「SystemCからの合成ツール」のリリースをはじめとした、幾つかの展開が計画されているという。
その他、LowPowerソリューションの成功ついても強調され、話によるとケイデンスの支持するSi2のPowerフォーマット「CPF」を用いたLowPower設計のテープアウト実績は、この1年間W/Wですでに25件。Web上で配布されている「LowPower設計メソドロジガイド」は、公開1ヶ月でダウンロード数1000件を突破したとの事。（日本：約250件）
尚、ケイデンスはメンター・グラフィックスと共同で4月18日に検証メソドロジ「OVM」のセミナーを開催。同セミナーには100人近い設計者が集まり、「OVM」を用いた検証手法の詳細が紹介された。OVMは検証環境を問わない再利用性の高さが特徴。開設されているOVMの公式サイトでは、既に3000人以上のエンジニアがオンライン・フォーラムに参加しているという。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
※OVM公式ホームページ
http://www.ovmworld.org
2008.04.18
2008年4月18日、組み込みソフト開発向けCASEツールの大手キャッツは、国産初となる車載電子システムの国際標準「AUTOSAR」に準拠した車載システム開発支援用CASEツール「ZIPC AUTOSAR」を発表した。同製品は、来月14日から東京ビッグサイトで開催される、組込みシステム開発技術展「ESEC」に参考出品される。
プレスリリース：http://www.zipc.com/infomation/info_2008.html#20080418
今回キャッツが発表した「ZIPC AUTOSAR」は、車載システム開発のヨーロッパ標準「AUTOSAR」に準拠したアプリケーション開発を支援するCASEツールで、「AUTOSAR」に基づいた4種類のエディタと、設計上の制約を検査するためのバリデータ（入力データとアプリケーションの適合度をチェックする機能）で構成。このツールを用いることで、実装するソフトウェアの構造を記述する「SWC&インターフェース図」と「コンポジション図」、「Runnable図」、ソフトウェア配置対象となるハードウェアを記述し、ソフトウェアとの対応付けを設計していく「トポロジー＆マッピング図」などを、直感的なGUIによって作成できる。
また、「ZIPC AUTOSAR」には、ソフトウェアコンポーネントの配置を自動または半自動で行うといった設計支援機能を備えており、EclipseべースでAUTOSAR準拠のXMLスキーマに沿ったファイルフォーマットを使用。多言語対応、サードパーティツールとの連携も簡単で、ワールドワイドに車載システムの開発プロセスを支援できる。
尚、キャッツは、先日も国産初となるソフトウェア・プロダクトライン開発支援ツール「ZIPC SPLM Core」のリリースを発表したばかり。
関連ニュース：https://www.eda-express.com/news/?m=p&idno=1431
※キャッツ株式会社
http://www.zipc.com
2008.04.17
2008年4月16日、シンプリシティは、IPをシステムレベルからFPGAにインプリメントする新ツール「System Designer」のリリースを発表した。
プレスリリース：http://www.synplicity.com/corporate/pressreleases/2008/SYB-0030.html（英文）
「System Designer」は、各社から提供されているIP-XACT準拠のIPをFPGAにインプリメントするためのツールで、ベンダを問わずActel、Altera、Lattice、Xilinxなど様々なFPGAをターゲットに、システムレベルからのIPインプリメントを実現。IP-XACT仕様で記述されたIPを入力とし、論理合成可能なRTL記述と「Synplify」向けのプロジェクトファイルを自動合成できる。
「System Designer」は、IPのインプリメントを容易化すると同時にIPの流通を促進するという側面も備えており、シンプリシティの推進する「ReadyIP Program」のキーコンポーネントとして、IPを購入する前のユーザー評価をサポート。「ReadyIP Initiative」に参加しているサードパーティ製のIP（ARM、CAST、Gaisler Research、Tensilicaなど）であれば、その評価モデルをダウンロードし様々なオプションの評価やターゲットFPGAのトレードオフを実現できる。
尚、「System Designer」は既にリリースされており、Synplify/Certifyの付属ツールとして同製品のユーザーに無償提供される。
※シンプリシティ株式会社
http://www.synplicity.jp
2008.04.16
2008年4月14日、EDA関連の標準化推進機関米Si2は、標準化活動を進めているPowerフォーマット「CPF（Common Power Format）」の解析ツール「CPF Relational Analyzer」のリリースを発表した。
プレスリリース：http://www.si2.org/?page=945（英文）
Si2によると発表された「CPF Relational Analyzer」は、ローパワー化に向けたデザインの意図ならびにカレント・ステートとCPFデータオブジェクトの関係を解析する事が可能で、CPFの教育やトレーニングにも使用できるもの。CPFの標準化に取り組む「Low Power Coalition」のデータモデルを基にSi2のエンジニアが開発したツールで、Tcl/Tkベースで他のEDAツールにも接続可能。内部にリレーショナルデータベースを備えており、SQLライクなクエリもサポーするほか、検索・レポート機能に向けたGUIも用意されている。
「CPF Relational Analyzer」は、既に用意されている「CPF Parser」や「CPF Pocket Guide」と共に運用できるもので、Si2のLPC(Low Power Coalition)のメンバー全てに無償で提供される予定。Si2では「CPF Relational Analyzer」を無償提供する事で業界におけるCPFの更なる利用促進を目指している。
※Silicon Integration Initiative
http://www.si2.org
2008.04.15
2008年4月15日、組み込みソフト開発向けCASEツールの大手キャッツは、国産初となるソフトウェア・プロダクトライン開発支援ツール「ZIPC SPLM Core」のリリースを発表した。
プレスリリース：http://www.zipc.com/infomation/info_2008.html#20080415
新製品「ZIPC SPLM Core」のSPLMとは、Software Productline Manager 「ソフトウェア・プロダクトライン・マネージャ」の略で、次世代のソフトウェア開発手法として注目されている「ソフトウェア・プロダクトライン」という開発手法を実現するもの。プロダクトライン開発環境の構築コンサルティングとツールのカスタマイズ・サービスを含んだ形で提供される。
「ソフトウェア・プロダクトライン」は、ソフトウェア資産の効果的な再利用を目指す手法であるため、今回発表された「ZIPC SPLM Core」には、製品のバリエーションに対応するトレーサビリティを確保した資産管理や製品構成の整合性検査を行う機能が実装されているほか、亜種製品開発の見積もり支援、プロジェクト管理支援など多様な機能が用意されている。
またキャッツは、「ZIPC SPLM Core」と合わせてソフトウェア・プロダクトライン開発におけるドメインの分析工程を支援するフィーチャ図エディタの新製品「ZIPC Feature」を今年9月に出荷する予定。「ZIPC SPLM Core」と「ZIPC Feature」の製品化は、九州大学との共同研究による一つの成果だという。
尚、「ZIPC SPLM Core」の価格は、コンサルティングやツールカスタマイズなどのサービスを含むため形で個別見積り、「ZIPC Feature」はスタンドアロン版で20万円（税別）で提供される予定。
※キャッツ株式会社
http://www.zipc.com
2008.04.15
2008年4月15日、ESLツール大手のコーウェア社は、業界初となるネーティブSystemC Virtual Platform向けの新機能「チェックポイント/リスタート機能」のリリースを発表した。
プレスリリース：http://www.coware.co.jp/news/2008/2008.04.14.html
コーウェアの「チェックポイント/リスタート機能」は、シミュレーション状態を保存・再スタートする事ができる機能で、Virtual Platformを用いてソフトウェアをデバッグする際に、繰り返しシミュレーションを走らせる事無くワンプッシュで保存状態（チェックポイント）からのリスタートを実現。これによりバグの発生場所を時系列で確認でき、コードの問題箇所にフォーカスした効率的なデバッグが可能となる。
仮想プラットフォーム技術を用いたESL手法は、シミュレーション速度の向上と共に普及が進んでいるが、ソフトウェア開発者はシミュレーション速度の向上と合わせてデバッグの効率化を求めており、そのニーズに対しコーウェアは、「チェックポイント/リスタート機能」の提供で対応を強化した。
尚、同新機能は既にリリース済みで「CoWare Virtual Platform」および「CoWare Platform Architect＋SWD Option」のWindows版で使用可能。今年度後半にはLinux版もリリースされる予定となっている。
※コーウェア株式会社
http://www.coware.co.jp
2008.04.15
2008年4月15日、ケイデンスは、同社の「Cadence QRC Extraction」と「Virtuoso Passive Component Designer」が、TSMC社の65ナノメーター向けプロセス・デザイン・キット(PDK)用に認定されたと発表した。
プレスリリース：http://www.cadence.co.jp/news/H20-4-15.html
「Cadence QRC Extraction」は、寄生インダクタンスとサブストレート抽出を行うツールで、「Virtuoso Passive Component Designer」は、インダクタの合成、解析、およびモデリングを行う新製品。この両製品は、RFの重要課題に対応するためのソリューションで、今回、90nm/65nmプロセス・テクノロジをターゲットとした、TSMCの新しい「Electromagnetic Tool Qualification Program」の一部として認定された。この認定プログラムは、高速デジタル・クロック回路と高周波のミックスシグナルRF設計フロー向けに、より高い電磁場解析の精度を保証するという。
尚、TSMCの65ナノメーター用PDKは、「Virtuoso Passive Component Designer」によって検証された高精度なスケーラブルなインダクタとトランスのモデルが含まれており、PDKインダクタの限定的なセットに制限を受けることはない。また、RF設計者は、TSMC PDKが提供するスケーラブルなパラメータ化されたセルを使用し、「Passive Component Designer」内で独自のインダクタやトランスを構築できるほか、「QRC Extraction」での解析向けにルール・ファイルからDRC、LVSクリーンなコンポーネントを合成することが可能。バイアス、浸食、メタル・フィルやおよびスロッティング等の65ナノメーター・プロセスによる影響に対応している。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
※TSMC
http://www.tsmc.com/japanese
2008.04.14
2008年4月9日、フォーマル検証ツール「JasperGold」を手掛ける、米Jasper Design Automation社は、「JasperGold」の拡張モデリングセット「Proof Accelerator」を発表した。
プレスリリース：http://www.jasper-da.com/press_releases/040908.htm（英文）
Jasperの発表によると新しい「Proof Accelerator」は、複雑なデータパスデザインの検証用に用意されたもので、下記4種類。これらを用いることで、単独シミュレーションによる従来方式の機能検証よりも優れたカバレッジを実現可能で、フォーマル検証の複雑さを減らすと同時にそのパフォーマンスとキャパシティを拡大できる。
・Formal Scoreboard Proof Accelerator
シミュレーションにおけるスコアボードと同等のフォーマル検証スコアボード
・Clock Domain Crossing (CDC) Proof Accelerator
複数の非同期クロックドメインを含むデザインブロックの検証用
・Cache Proof Accelerator
複雑なキャッシュのモデリング用
・FIFO Proof Accelerator
複雑なFIFOのモデリング用
今回発表された「Proof Accelerator」は、Jasperが長年の取り組みで成功させた、バスプロトコルを含めたデータパスデザインの検証から生み出されたもので、「JasperGold」と組み合わせて利用することで、シミュレーションでは不可能な「全てのシーケンスの完全な検証」を実現できるという。
※Jasper Design Automation社
http://www.jasper-da.com
※CyberTec株式会社（Jasper Design Automation社日本代理店）
http://www.cyber-tec.co.jp
2008.04.14
2008年4月10日、並列処理対応のFast SPICEを手掛けるEDAベンチャー米Nascentric社は、業界初のハード加速型のSPICEシミュレーターを発表した。
プレスリリース：http://www.nascentric.com/press/pr_041008.html（英文）
Nascentricの発表したハードウェアで処理を加速するFast SPICEは「OmegaSim GX」という製品名で、大規模並列マルチスレッド処理を実現するNVIDIAの「Tesla hardware platform」をベースとしたもの。「OmegaSim GX」には、NVIDIAの「CUDA」というCコンパイラが組み込まれている。
Nascentricによると、ハードウェアで処理を高速化するFast SPICEは同社の開発した「OmegaSim GX」が世界初の製品で、その処理速度は数日また数週間要する処理を僅か数時間または数分で完了。精度を損なわずに並列処理での高速化を実現した、同社のFastSPICE「AuSim」を更に上回るパフォーマンスを示すとの事。
「OmegaSim GX」の開発には、SPICEシミュレーションのボトルネックを良く理解しているNVIDIAも協力したという。、
尚、「OmegaSim GX」の米国販売価格は、1年間ライセンスで25000ドルから。10ヶ月以上のライセンス利用については月当たり2500ドルという費用設定もある。ハード環境は別途NVIDIAの製品を購入する必要が有る。
製品のデリバリーは今年7月より開始予定で、β版は5月から出荷される計画。
※Nascentric社
http://www.nascentric.com/jp/index.html
2008.04.10
2008年4月8日、パワー・インテグリティ解析ツールを手掛ける、米Apache Design Solutions社は、三洋半導体が同社のダイナミックIRドロップ解析ツール「RedHawk」を採用した事を発表した。
プレスリリース：
http://www.apache-da.com/apache-da/Home/NewsandEvents/PressReleases/04.08.08.html（英文）
発表によると三洋半導体は、先進のコンシューマ製品向けデザインのサインオフツールとして、アパッチの「RedHawk」を採用。「RedHawk」は、スパイス精度のフルチップ・ダイナミックパワー解析というニーズを満たすツールとして選ばれ、今後は三洋半導体のサインオフ・フローの中で「ダイナミックなホットスポット」確認や、パワー/グラウンド・ノイズのジッターやタイミングへの影響分析に利用される。
※アパッチデザインソリューションズ株式会社
http://www.apache-da.com
2008.04.10
2008年4月10日、ESLツール大手のコーウェアは、日本法人の社長に社長に今村信之氏が就任した事を発表した。
プレスリリース：http://www.coware.co.jp/news/2008/2008.04.08.html
コーウェアの発表によると今回の今村氏の社長就任は、コーウェア株式会社の強化を図るためのもので、前社長のジャン・グッドセル氏はコーウェア株式会社の会長に就任し、今村氏をサポートする。
新社長の今村氏は、Empirix社副社長兼エンピレックス株式会社社長を務めていた人物で、ゼロから日本法人を立ち上げ、社員40名、年間売り上げ1600万ドルにまで育て上げた実績を持つ。また、Empirix社以前は、Aspect Development KK の社長、Cadence Design Systems社の営業部長、Teradyne社およびKeyware Solutions社の取締役など、マネジメントポストを歴任。強力な経営実績と日本での営業、営業管理における長年の実績が評価され、コーウェア株式会社の社長に迎え入れられたという。
※コーウェア株式会社
http://www.coware.co.jp
2008.04.10
2008年4月8日、ケイデンスは、セイコーNPCが「Encounter Test Architect」と「Encounter RTL Compiler」を使用して、複雑なオーディオ向けDSP設計のテープアウトに成功したことを発表した。
プレスリリース：http://www.cadence.co.jp/news/h20-4-8.html
発表によるとケイデンスは、論理合成ツール「Encounter RTL Compiler」のバージョン7.2より、「Encounter Test Architect」の全てのDFT機能を「Encounter RTL Compiler」のプラットフォームに統合。これにより設計者は、論理合成とテスト合成を単一のパスで容易に実行可能となり、DFT設計フローの生産性を大幅に向上できる。
今回発表されたセイコーNPCの成功事例は、この新たな統合環境によって、複雑なクロック系統と多数の高速乗算器/RAMを持つオーディオ向けDSP設計を完了したという例で、セイコーNPCは、「Encounter RTL Compiler」のフィジカル・テクノロジを用いてより優れたタイミング収束を実現すると同時に、合成中に「XOR compression macro」を挿入し大テスト・データの大幅な圧縮と製造コストの削減を達成。更に、「Encounter Test Architect」のMemory Built-In Self Test (MBIST)を使用して、徹底的なエンベデッド・メモリのテストも行い、完全にテスト可能な設計をより短期間にハンド・オフすることに成功したという。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2008.04.10
2008年4月8日、Power解析・最適化ツールを手掛ける、米シーケンスデザインは、国内ファブレスチップ大手のアクセルが同社の消費電力解析ツール「PowerTheater」を採用した事を発表した。
プレスリリース：http://www.sequencedesign.com/newsevents/040808.php（英文）
発表によると、アクセルは「PowerTheater」を用いて数百万ゲートのグラフィック・チップをテープアウト。RTLレベルで消費電力を正確に解析する事ができる「PowerTheater」を使う事により、消費電力を約20％削減。設計の早期段階で「power budgets」とパッケージを決定する事が出来たという。
尚、シーケンスデザインは、最近「PowerTheater」に複数の新機能を追加し、Si2のPowerフォーマット「CPF」にも対応させている。
※シーケンスデザイン株式会社
http://www.sequencedesign.com
2008.04.10
2008年4月9日、レイアウト表示プラットフォーム「LAVIS」を手掛ける、日本のEDAベンダTOOLは、同社のフラクチャリングシステム「MaskStudio」のバージョンアップを発表した。
プレスリリース：http://www.tool.co.jp/NewsItem/Lavis/News20080409Jp/
「MaskStudio」は、レイアウト設計データを各種マスク描画装置フォーマットに変換するためのフラクチャリングシステムで、最新の「MaskStudio Ver.７」では、描画データ変換の高速処理に加えてレイアウト設計データの入力部を高速化し、フォーマット変換の大幅なTAT短縮を実現。更に、台形分割手法によって更に精度が高められたほか、同社の旗艦製品「LAVIS」と連動したPreview機能も強化された。
新しい「MaskStudio Ver.７」は、4月16日よりパシフィコ横浜で開催されるPhotomask Japan 2008にて、TOOL社ブースで展示される予定となっている。
※TOOL株式会社
http://www.tool.co.jp
2008.04.09
2008年4月1日、プロセスばらつきを考慮した統計的タイミング解析ツールを手掛ける、株式会社アノーバ・ソリューションズは、同社独自の低消費電力LSI開発技術開発を推進する研究開発テーマがNEDOの助成事業に採択された事を発表した。
※NEDO：独立行政法人 新エネルギー・産業技術総合開発機構
プレスリリース：http://www.anova-solutions.com/jp/press080401-j.html
今回、アノーバの研究テーマが採択された助成事業は、平成20年度第1回「イノベーション推進事業（研究開発型ベンチャー技術開発助成事業）」で、同事業は日本におけるイノベーションの連続的な創出を促進することを目的としたもの。
アノーバは、独自のデータ分析技術とモデル化技術を駆使し、既存の設計・製造工程をそのまま活用しながらも、半導体LSIの低消費電力化と高歩留りの両方を達成するという、ばらつき考慮の低消費電力設計技術の実用化を研究テーマとして掲げており、今回の助成を受けて技術開発と事業化を進めていく。
採択テーマ（助成事業の名称）：
「半導体製造ばらつきを応用した低消費電力LSI設計技術の実用化開発」
採択日：
平成20年4月1日
事業概要：
独自の統計的モデル技術とデータ分析手法を活用し、性能歩留りを格段に向上させ、かつ消費電力を大幅に削減するLSI設計技術を開発し、その事業化を推進する。具体的には、性能と歩留りのトレードオフ分析による最適製造条件・動作条件決定手法を実製品に適用した試験を行い、効果を実証する。また製品の各チップの特性をモニターする特性評価回路を用いた消費電力削減手法の開発を行う。
※株式会社アノーバ・ソリューションズ
http://www.anova-solutions.com
※NEDO
http://www.nedo.go.jp/index.html
2008.04.09
2008年4月8日、ESLツール大手のコーウェアは、欧州を拠点とする半導体大手NXP社と複数年に渡る戦略的パートナーシップ契約を締結したことを発表した。
プレスリリース：http://www.coware.co.jp/news/2008/2008.04.07.html
発表によると今回の両社の契約は、ESL技術の本格的な展開に向けた包括的なパートナーシップ契約で、コーウェアのESL製品の提供に加え、ESL技術の立ち上げに向けたサポート・サービスなども含まれており、家電事業部、携帯/パーソナル機器事業部、車載/認証事業部の3つの主力事業部で展開される予定となっている。
NXPは、数年前からコーウェアユーザとして社内の各開発でESL技術を使用。そのメリットを高く評価し、コーウェアのESL2.0ソリューションの展開と合わせるようにESL技術を用いた設計の標準化に踏み切った。NXPのCTO Rene Penning de Vries氏は、発表の中で「ESL2.0技術を普及させることによりNXP社が技術革新に注力し、優れた製品を迅速に提供できるようになる」とコメントしている。
※コーウェア株式会社
http://www.coware.co.jp
※NXP社
http://jp.nxp.com
2008.04.07
2008年4月7日、ケイデンスは、STARCが同社のスタティック・タイミング解析ツール「Encounter Timing System」を低消費電力設計向けリファレンス・フロー、「PRIDE」バージョン2.0の一部に統合したと発表した。
プレスリリース：http://www.cadence.co.jp/news/h20-4-7.html
STARCの「PRIDE」リファレンス・フローは、STARCが開発する65nmプロセス設計メソドロジ「STARCAD-CEL」の一つのフローで、ケイデンスのインプリメントツールを中心としたもの。もう一つのフローとして、シノプシスのインプリメントツールを中心とした「Eagle」フローがある。
今回「PRIDE」フローで採用されたケイデンスの「Encounter Timing System」は、STA（スタティック・タイミング解析）とSSTA（統計的タイミング解析）を単一のエンジンで実行する統合されたタイミング・サインオフ環境で、一貫した高精度なモデリングや強力なデバッグ機能が特徴。単一の環境で信頼性の高いサインオフ・タイミング解析を実現できる。
もう一方の「Eagle」フローではシノプシスのSTA/SSTAが採用されているが、そちらは2種類のツールを組み合わせ、コストと精度のトレードオフを行う形をとっている。
※STARC：株式会社半導体理工学研究センター
http://www.starc.jp
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2008.04.07
2008年4月1日、台湾のEDAベンダSpringSoft社と米Novas Software社は、両社の合併に合意したことを発表した。
プレスリリース：
http://www.novas.com/.docs/_sid/0e8237faf8d9ff59d02278ca169a99a6/rid/10188/pg/10328（英文）
台湾のSpringSoftは、Novasの旧主力製品「Debussy」の開発やNovasの創立及び北米/EURO市場の開拓に携わってきた大株主で、Novasにとってはグループ親会社と言える大きな存在。発表によると今回SpringSoftは、Novasの発行済株式の未取得分全てを2860万ドル（約29億円）で買い取りNovasを完全に合併。子会社化し、社名をSpringSoft USAに変更する。
SpringSoftは、Novas同様、レイアウト・エディタを手がけるSilicon Canvas社も傘下に置いており、台湾を拠点にアジアで最も実績のあるEDAベンダとして、そのソリューションの範囲を拡大している。
※SpringSoft社
http://www.springsoft.com
※Novas Software社
http://www.novas.com
※ノバフロー株式会社（SpringSoft及びNovas製品代理店）
http://www.novaflow.co.jp
2008.04.04
2008年4月3日、米EDA Consortiumは、2007年度第4四半期（10月?12月）の世界EDA売上報告を発表した。
プレスリリース：
http://www.edac.org/downloads/pressreleases2008/MSS_Q4_2007_PressRelease_20080402_final.pdf（英文）
発表によると、2007年Q4（10月?12月）の世界のEDA売上総額は16億270万ドル（約1636億円）で、昨年の同時期と比較すると約6.7％の売上増という結果を残した。2007年の世界EDA売上総額は、57億6860万ドル（約5890億円）で前年比9.1％増を達成した。
全体的な売上としては好成績を残したと言えるが、四半期ごとの対前年比売上伸び率は、2006年Q4の19％増をピークに下降状態にあり、2008年の成長は一ケタ前半に留まると思われる。
ちなみに日本市場の売上は、Q4は前年比30.4％と大健闘。Q2では前年割れも記録していたが、Q3/Q4と前年比2ケタ増を達成し年間売り上げは計約1302億円。前年比10.1％増という結果に終わった。
2007年Q4の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 6億6360万ドル（約677億円）13.5％UP
■IC Physical Design & Verification分野 4億4050万ドル（約450億円）14.3％UP
■IP分野 2億6540万ドル（約271億円）6.3％UP
■サービス分野 7940万ドル（約81億円）3％UP
■PCB/MCM分野 1億5380万ドル（約157億円）10.4％DOWN
2007年Q4地域別の売上と昨年同時期との比較は以下の通り。
■北米 7億3590万ドル（約751億円）5.6％DOWN
■ヨーロッパ 3億1640万ドル（約323億円）9.8％UP
■日本 3億1600万ドル（約322億円）30.4％UP
■アジアその他地域 2億3380万ドル（約238億円）22.1％UP
※EDAC（EDA Consortium）http://www.edac.org
2008.04.02
2008年4月1日、シノプシスは、論理合成ツール「Design Compiler Ultra」の新しいアドオン機能「Design Compiler Graphical」のリリースを発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2008/20080331.html
「Design Compiler Graphical」は、フィジカル設計で発生する配線密集の問題を回避するための新機能で、論理合成の段階で配線の密集部分を解析。解析結果を設計者に視覚的に示すと同時にレポートを出力し、密集部分の最適化を実行する。これにより、より良質なデザインをスタートポイントとしてフィジカル設計を開始でき、論理合成とフィジカル設計のイタレーションを大幅に削減することが可能となる。
「Design Compiler Graphical」は、Design Compilerの論理合成技術「Topographicalテクノロジ」を拡張したもので、「Design Compiler Ultra」のアドオン機能として提供される。
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008.04.01
2008年3月31日、CAEシミュレーションソフトの大手米Ansys社は、エレクトロニクス分野の電磁界解析ツールの大手米Ansoft社の買収を発表した。
プレスリリース：
http://phx.corporate-ir.net/phoenix.zhtml?c=118715&p=irol-newsArticle&ID=1123341&highlight=（英文）
発表によると、AnsysはAnsoftを8億3200万ドル（約830億円）で買収。買収完了後、AnsoftはAnsysの完全子会社となり、Ansysは年間売り上げ約4億8500万ドル、従業員1700人の企業となる。
Ansysは、CAEソフト大手のFLUENTの買収を完了し統合経営を開始したばかりで、今回のAnsoftの買収によって、そのシミュレーション・ソリューションをEDA分野にまで拡大する。
※アンシス・ジャパン株式会社
http://ansys.jp
※アンソフト・ジャパン株式会社
http://www.ansoft.co.jp
2008.03.31
2008年3月31日、イールド解析ツールを手掛ける米Ponte Solutions社は、同社の最新DFM技術が東芝セミコンダクター社に導入された事を発表した。
プレスリリース：http://www.ponte.com/?p=press&id=26（英文）
東芝は、元々Ponteの提供するモデル・ベースのイールド解析ツール「Yield Analyzer」のユーザーで、今回導入したのは今年1月に発表されたばかりの新技術。「Yield Analyzer」（最近はYA Systemと呼んでいる）の新機能として追加された同技術は、ウエハー上のコンタクトとビアをモデリングし解析するもので、東芝は同技術を導入する事で標準的なTCAD環境を上回るイールド解析を実現。これにより、製造側でのプロセス調整作業が削減でき、より早くより低コストなプロセス開発が可能になるという。
※Ponte 2008年1月21日のニュースリリース（新機能の追加）
http://www.ponte.com/?p=press&id=25
※Ponte Solutions
http://www.pontesolutions.com
2008.03.29
2008年3月27日、メンター・グラフィックスは、STARCが同社の「Calibre LFD」を導入したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2008/080327.html
メンターの発表によると、STARCは、開発中のばらつきおよび歩留まり考慮設計メソドロジの構成要素である「リソグラフィ・フレンドリ設計フロー」に対して、「Calibre LFD」ツールが使用できることを確認。STARCAD-CELプロジェクトの一環として、リソグラフィ変動の影響を予測するために「Calibre LFD」を導入することになった。
「Calibre LFD」は、プロセスの変動をとらえてレイアウトの確実性を高めることができるツールで、レイアウト設計者が設計の早い段階で特定のリソグラフィック・プロセス・ウィンドウ下でどのようにレイアウトが描画されるかを確認することが可能。すでに富士通など大手IDMが採用している。
今回の採用について、STARCの西口 信行氏（執行役員、開発第1部長）は、プロセス変動を意識した設計フローを構築するには、製造プロセスの変動を正確にモデル化したリソグラフィ・プロセスモデルを取り入れることが重要だとコメントしている。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
※STARC（株式会社半導体理工学研究センター）
http://www.starc.jp
2008.03.29
2008年3月26日、ESLソリューションの大手コーウェアとオンチップ・バスのソニックスは、両社のソリューションを統合した新しい設計フローを発表した。
プレスリリース：http://www.coware.co.jp/news/2008/2008.03.26.html
発表された「CoWare-Sonicsジョイントフロー」は、ソニックスの「SMART Interconnect」ソリューションを使用したプラットフォーム・アーキテクチャ開発やプラットフォーム検証を最先端のデバッグ、解析機能を搭載した単一フローで実現するもの。具体的には、ソニックスのインターコネクトIP開発環境「SonicsStudio」とコーウェアのESL環境「CoWare Platform Architect」が連動し、設計者は、「CoWare Platform Architect」ベースの単一フローでシステムレベルのモデリングと解析が可能になる。
マルチコアSoCの需要が急速に広がる中で、マルチコア・システムの開発環境が統合されていくことは、ユーザーにとって様々な面でメリットが大きい。特にインタコネクトは、マルチコアSoCアーキテクチャの中核として、マルチコアSoC開発の重要な要素となるため、その開発環境が業界を先導するESL環境と繋がった意味は非常に大きい。
尚、Sonics SMART Interconnects対応のSonics-CoWare ESL2.0ソリューションは、コーウェアより提供中で、コーウェアは同ソリューションの一環として、SonicsStudioのESLバージョンも提供している。
※コーウェア株式会社
http://www.coware.co.jp
※ソニックス社
http://www.sonicsinc.com
2008.03.29
2008年3月28日、メンター・グラフィックスは、機能検証プラットフォーム「Questa」のオプション・ツール「Questa Codelink」のリリースを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2008/080328.html
今回メンターが発表した「Questa Codelink」は、プロセッサベース・デザインのサイオンフ検証を効率化するためのツールで、QuestaまたはModelsimの機能検証環境上で稼動。今まで有りそうで無かったデバッグツールで、プロセッサモデルを利用したサインオフ検証のデバッグ工数を大幅に短縮する事ができる。
組込みプロセッサを含んだSoCのRTLサインオフ検証は、各プロセッサベンダより提供されるサインオフ精度のプロセッサモデル（RTL）とCのテストベンチを用いて行われるのが一般的であるが、同手法ではCで記述されたテストベンチ、Cコンパイラが出力するアセンブリ・コード、シンボル・テーブル、インストラクション・トレース、そしてRTLシミュレーションの波形データと5種類バラバラに存在する各データの関連性を効率的に追求することができず、これまで人手による多大なデバッグ工数を必要としていた。
「Questa Codelink」は、これら各データを一つの統一されたGUI上でクロスプロービングするための環境で、シングルコア・デザインに限らず複数のプロセッサを用いたマルチコア・デザインにも対応。既存の環境を一切変更する事無く、CのテストベンチとRTLシミュレーションの波形データの相関性を確認しながらGUI上でグラフィカルにデザインのデバッグを行う事ができる。
Cのテストベンチと波形データの関連性をグラフィカル表示する技術は、シミュレーション実行時に収集される各種ログデータをベースとしているもので、この技術により、シミュレーションを複数回実行する事無くたった一回の実行で効率的なデバッグを実現。シミュレーション後にインタラクティブにデバッグできるだけでなく、Cコードあるいはアセンブラ・コードを逆方向にステップ実行する事も可能だという。
「Questa Codelink」は、QuestaまたはModelsimユーザ限定のオプションツールで、現在のところARMおよびMIPSの各種プロセッサモデルをサポート。既にユーザーとして同ツールを利用した米InterDigital社は、従来手法で数週間要していたマルチコアSoCの検証を「Questa Codelink」の利用で数時間で完了。複数回のシミュレーション実行を必要としなかったという点が大幅なTAT削減に繋がったという。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2008.03.27
2008年3月25日、ケイデンスは、静的検証ソリューション「Encounter Conformal」シリーズの新製品「Encounter Conformal ECO Designer」を発表した。
プレスリリース：http://www.cadence.co.jp/news/H20-3-26.html
今回発表された「Encounter Conformal ECO Designer」は、レイアウト前後で行われるデザインの修正作業「ECO（engineering change orders）」を効率化するための製品で、Conformalシリーズの等価性チェック機能が用いてデザインを解析しECOの実現可能性を予測すると同時に、デザインの修正を自動化する事ができる。
同製品は、今年のEDSFair2008（1月）にて「Encounter Conformal ECO」として紹介されていた製品で、ケイデンスが密かに開発を進めていたもの。当初はデザインを解析し、ECOにあたっての最小限のデザイン変更を示唆するツールとして位置付けられていたが、デザイン修正の自動化機能も追加された。
ケイデンスは、「Encounter Conformal」シリーズとして、EC（等価性チェック）、CDC、（クロック・ドメイン・クロッシング検証）、SDC（設計制約検証）、LowPower（低電力化検証）の各分野に対応した製品を提供しており、その市場シェアは70％近いと言われている。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2008.03.26
2008年3月25日、メンター・グラフィックスは、プラットフォームベース設計環境「Platform Express」のバージョンアップを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2008/080325.html
メンターの発表によると、今回の「Platform Express」のバージョンアップの目玉は、先頃バージョンアップが発表されたばかりのIP仕様規格「IP-XACT 1.4」のデータブックと新たな「TGIジェネレータ・フォーマット」をサポートしたという点で、これにより様々な言語で記述されたIPブロックからIP-XACT準拠のXMLファイルを直接生成。IPの再利用によるSoC設計を今まで以上に効率化できるようになる。
また、「Platform Express」の新バージョンでは、RTLとESLのミックスレベル設計機能も拡張され、システム・モデル設計者やOVM（Open Verification Methodology）等のトランザクション・ベースの検証手法を使用する設計者にとってより使い勝手のよい環境となった。
ちなみにメンターは、IP仕様規格「IP-XACT」の標準化団体SPIRITコンソーシアムの創設メンバーである。
※メンター・グラフィックス・ジャパン
http://www.mentorg.co.jp
※SPIRITコンソーシアム
http://www.spiritconsortium.org
2008.03.26
2008年3月24日、アルゴリズム開発環境「MATLAB」を手掛ける米MathWorks社は、MATLAB/Simulinkとシノプシスのシミュレーター「VCS」を繋ぐインタフェース「EDA Simulator Link DS」のリリースを発表した。
プレスリリース：http://www.mathworks.com/company/pressroom/articles/article17025.html?s_cid=HP_PR（英文）
発表された「EDA Simulator Link DS」は、MATLAB/Simulink環境とVCS環境を繋ぎハードウェア検証を効率化させるもので、このインタフェースを用いる事によってMATLAB/Simulinkで作成されたシステムレベルのモデルを論理シミュレーションのテストベンチとして再利用する事が可能となる。MathWorksは、既に同種のインタフェースとして、「EDA Simulator Link MQ」、「EDA Simulator Link IN」をリリースしており、それぞれメンターの「ModelSim/Questa」、ケイデンスの「Incisive」に対応済。MATLAB/Simulink環境とEDA環境とのリンクは、今後アナログ/ミックスドシグナルシミュレータとのインタフェースへと拡大される予定。
尚、「EDA Simulator Link DS」は既に出荷中で米国販売価格は2000ドルからとなっている。
※MathWorks
http://www.mathworks.com
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008.03.25
2008年3月24日、シーケンシャル等価性検証ツール「SLEC」を手掛ける、米Calypto Design Systems社は、同社もう一つの製品ライン「PowerPro CG」のバージョンアップを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1206394637.pdf
カリプトによると、最新の「PowerPro CG 2.0」には、新しいシーケンシャル･クロック･ゲーティング機能が実装されており、従来製品以上の電力最適化を実現。その適用範囲をネットワーク/ストレージやプロセッサなど、制御系の比重の高い設計分野にまで拡大する事が可能となったほか、グラフィカルな解析ツール「PowerPro Analyzer」も新たに製品に追加され、 ユーザーは、RTLソースコード、スケマティック、クロック･ゲーティング間をグラフィカルにハイパーリンクで結ぶ対話的な解析（消費電力最適化のための解析）を行うことができるようになるという。
「PowerPro CG」は、クロック・ゲーティングを駆使してRTLレベルで消費電力の最適化を行うツールで、タイミングやチップ面積にほとんど影響を与える事無く10％から最大60％もの電力削減を実現可能。同社製品「SLEC」で用いられているシーケンシャル･アナリシス技術によってクロック・ゲーティング可能な箇所を動的に探し出し、ゲーティングに必要な論理を自動挿入してくれる。環境は、低消費電力向けの論理合成フローに容易に統合でき、最適化したRTLと元のRTLとの機能等価性は「SLEC」を用いて検証することが可能。その適用効果が実証され、先頃、STARC（半導体理工学研究センター）でも正式採用されている。
※※カリプト・デザイン・システムズ株式会社
http://www.calypto.com
2008.03.25
2008年3月24日、OpenAccessベースのアナログ/カスタムIC向けバックエンドソリューションを手掛ける米Ciranova社は、525万ドル（約5.2億円）の資金調達に成功した事を発表した。
プレスリリース：http://www.ciranova.com/company/documents/Ciranova_Funding_3-2008.pdf（英文）
Ciranovaによると今回の投資には、既存の投資家であるAlloy Ventures、US Venture Partners、Jim Solomon（ケイデンスのファウンダー）の3者に加え、シノプシスとメンター・グラフィックスも参加。シノプシスとメンターの両社は投資と引き換えに、同社のボードオブザーバーとしての地位を獲得した。（同社の取締役構成は変わらず）
Ciranovaは、再利用性と相互運用性（インターオペラビリティ）の高い、OpenAccessベースのPCell作成環境「PyCell Studio」をはじめ、PCellno運用性を高める「PCell Xtreme」などを提供しているEDAスタートアップで設立は2006年。本拠はサンタクララに置き、米EETimes誌の「60 emerging startups list」にも選ばれている。
※Ciranova社
http://www.ciranova.com
2008.03.21
2008年3月19日、タイミング制約の検証ソリューションを手掛ける、米FishTail Design Automation社は、同社の製品「Focus」および「Confirm」がSTARCの開発する設計メソドロジ「STARCAD-CEL V2.0」に採用された事を発表した。
プレスリリース：http://www.fishtail-da.com/media14.htm（英文）
Fishtail社の「Focus」は、論理合成可能なRTL（またはネットリスト）と設計制約から、タイミング例外であるフォルスパスとマルチサイクルパスを検出・抽出し、新たなSDCを作成するツールで、「Confirm」は、RTL（またはネットリスト）とSDCファイルを読み込み、タイミング例外の正当性を形式検証するためのツール。当然ながら、「Focus」で生成したSDCファイルの正当性を「Confirm」で検証する事ができる。
STARCは、以前から「Focus」を導入していたが、今回はSTARC最新の設計メソドロジ「STARCAD-CEL V2.0」の標準ツールとしての正式採用で、「Focus」および「Confirm」共に65nmデザイン向けの超低消費電力設計フローを担う一つのツールとして認められた。
発表によると、STARCの行った評価では、100クロック、1000万ゲートSoCにおけるマルチサイクル・パスの検証に成功したという。
※FishTail社の「Focus」および「Confirm」は株式会社ジーダットが日本代理店として販売中
http://www.jedat.co.jp
※STARC（株式会社半導体理工学研究センター）
http://www.starc.jp
※FishTail社
http://www.fishtail-da.com
2008.03.21
2008年3月20日、シンプリシティは、シノプシスによる買収に合意した事を発表した。
プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2008/synopsys_acq_JP.html
発表によると、シノプシスは今回の買収にあたり、シンプリシティ株1株当たり8ドルを支払い、取引総額は約2億2700万ドル、シンプリシティは実質金額約1億8800万ドルの現金を得る予定。
買収には、管轄規制当局およびシンプリシティの株主による承認、ならびに他の慣例的条項を満たすことが前提となり、2008年第2四半期の締結を見込んでいるという話。締結後、シンプリシティはシノプシスの一部門となり、シンプリシティの株式は取引を終了する。
尚、シンプリシティの社長兼CEOであるGary Meyers氏は、ゼネラル・マネージャとしてシノプシスに加わり、創業者の一人でもあるCTOのKen McElvain氏もシノプシスに参加し、同社のシステム・ソリューションの設計を支援するという。
今回の買収が完了すると、シンプリシティの主力製品であるFPGA向け論理合成ツール、ASICプロトタイピング ソリューション、DSP合成ツールがシノプシスの製品ラインナップに加わり、売上的には年間7000万ドル以上がシノプシスの売上に加わる事になる。
※シンプシシティ株式会社
http://www.synplicity.jp
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008.03.19
2008年3月11日、ベルギーの研究機関IMECは、45nm以降のプロセスのばらつき解析手法を発表した。
プレスリリース：http://www.imec.be/wwwinter/mediacenter/en/IMEC_NR_VAM.shtml（英文）
IMECは、新たに開発したプロセスのばらつき解析手法を「VAM：Variability-Aware Modeling」フローと呼んでおり、同フローを用いる事で45nm以降の製造プロセスのばらつきや欠陥を解析することが可能となり、それらがシステムのパフォーマンスに与える影響を評価できるとしている。
フローの詳細は明らかにされていないが、VAMフローは、プロセスのばらつき情報を上流のシステムレベルまで引き上げ、製造前の設計段階でプロセスのばらつきに対処する事を狙ったもの。IMECによると、VAMフローは市販のDFMツールに取り込むことも可能で、既に同フローを用いて、TSMC45nmプロセスをターゲットとしたARM9プロセッサの性能と消費電力を評価し、その有効性を確認しているという。
※IMEC
http://www.imec.be
2008.03.19
2008年3月17日、ケイデンスは、同社のPCB設計ツール「Allegro」の「DDR2 design-in IP 設計用キット」にエルピーダメモリのデザイン・ガイドラインを追加した事を発表した。
プレスリリース：http://www.cadence.co.jp/news/H20-3-17.html
ケイデンスの提供する「design-in IP」設計キットは、シミュレーション・モデルに加え、レイアウトのガイドライン、設計条件、PCBの設計データなどの情報を設計ツールが直接扱える形式でパッケージしたもの。今回同キットに追加されたエルピーダのデザイン・ガイドラインには、DDR2 SDRAMを簡単に設計するためのIO、パッケージ・モデル、最適なバスやクロックの推奨信号トポロジが含まれており、設計者は最適なバスやクロックの配線設計が可能となる。
尚、エルピーダのデザイン・ガイドラインを含む「DDR2 design-in IP設計用キット」は、国内の設計者向けに日本語で提供される。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
※エルピーダメモリ株式会社
http://www.elpida.com/ja/
2008.03.19
2008年3月18日、低消費電力設計の標準化活動を進めている「Power Forward Initiative（PFI）」は、PowerフォーマットCPFベースの低消費電力設計メソドロジ・ガイドの出版を発表した。
プレスリリース：http://www.cadence.co.jp/news/H20-3-18.html
今回PFIが出版したのは、「A Practical Guide to Low-Power Design - User
experience with CPF」というタイトルのオンライン出版物で、PFIのWebサイトから誰でも無償でダウンロード可能。内容としては、PFIメンバー企業26社から寄せられた、様々な低消費電力設計および製品に関する事例を中心に、Silicon
Integration Initiative (Si2)の標準Powerフォーマット「CPF（Common Power Format）」を使用した最適化された低消費電力設計の詳細な事例が紹介されているという。
※Power Forward Initiative
http://www.powerforward.org
