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2008.06.14
今年のDACでESL以外に目立った話題としてまず挙げられるが、レイアウト関連。
DAC直前にSynopsysが新たな配線技術「Z-ROUTE」を発表し、MentorはDAC初日に配置配線ツール「Olympus」とレイアウト検証ツール郡「Calibre」の本格的な結合を発表。更にAtopTechは、Broadcom社による自社の配置配線ツール「Aprisa」の採用事例を発表、Pyxisは次世代配線ツール「NexusRoute」を初披露、Magmaも5月に発表した新たな階層フロアプランナー「Hydra」を展示するなど、Cadence不在の中、45nm以降のテクノロジをターゲットとした次世代の配置配線ソリューションが一斉に出揃い、今後のレイアウトツールにおける覇権争いの競争激化を予想させた。
一方、DFM関連については、大手による新興ベンダの買収が相次ぎ企業数が減ったのと、各社ソリューションが短期間で浸透したのとで、2年前のDACをピークに話題は収束した感があったが、SSTA関連では、ExtrmeDA、CLK Design、Incentiaなど新興ベンダの鼻息は荒く、かのGary Smith氏もこれからの32/22nm時代に向けて「SSTAはMust！」コメントしていた。
パワー関連については、依然注目の話題の一つとなっており、ESL同様多数のセッションが行われ、Power関連ソリューションを展示するベンダのブースはどこも賑わっていた印象が強い。大手以外では、ESLツールのChipVision、RTL最適化のCalyptoおよびSequence、ゲートレベル最適化のeNVIS、PowerサイオンオフツールのApache等が存在感を示していた。
また、アナログ/ミックスドシグナル関連では、Magmaが発表間もないミックスドシグナル統合環境「Titan」を大々的にアピールしていたほか、既にアナログ・ソリューションビジネスを成功させているBerkeleyがSPICEシミュレータの新製品「Noise Analysis Option」を初披露。アナログレイアウトを手掛けるAnalog RailsやSynCira、Ciranovaの各社も新製品を展示しかなりの来客を集めていた。
2008.06.14
今年のDACの来場者数は、主催者発表によると8468名（月?木）で前年割れの結果に。そんな中、DAC初の試みとなる、来場者アンケート投票による「Best of DAC」の表彰が実施され、Apache Design Solutionsが見事第1回Best of DAC Awardを獲得した。
その他の受賞企業と合わせて、「今年のDACはここを見逃すな！」とDAC開催前にお馴染みのメディアが報じた「Must See List」を以下に紹介します。
◆Best of DAC
?Best Overall New Product - Apache Design Solutions(Sentinel-PI)
・Trendsetter - Duolog Technologies ( Spinner I/O Fabric Generator)
・Trendsetter - Magma Design Automation (Titan)
? Best Demonstration on Exhibit Floor - Apache Design Solutions
・Trendsetter - Hewlett Packard
・Trendsetter - Duolog Technologies
?Most Interesting First-Time Exhibitor - Duolog Technologies
・Trendsetter - Cyclos Semiconductor
・Trendsetter - Common Platform
?Most Interesting Veteran Exhibitor - Synopsys
・Trendsetter - Mentor Graphics
・Trendsetter - Magma Design Automation
?Best Booth - Synopsys
・Trendsetter - Apache Design Solutions
・Trendsetter - Mentor Graphics Corp.
?Best Booth Giveaway - Synopsys
・Trendsetter - Common Platform
・Trendsetter - Mentor Graphics Corp.
◆SCD Source ：Ten top technology developments to see at DAC
?AtopTech http://www.atoptech.com
?Avery Design Systems http://www.avery-design.com
?CLK Design Automation http://www.clkda.com
?ChipVision http://www.chipvision.com
?Ciranova http://www.ciranova.com
?Cyclos Semiconductor http://www.cyclos-semi.com
?Javelin Design Automation http://www.javelin-da.com
?Nascentric http://www.nascentric.com
?Nusym Technology http://www.nusym.com
?Synopsys http://www.synopsys.com
◆Gary Smith EDA ：What to see @ DAC 2008
?Duolog http://www.duolog.com
?Syncira http://www.syncira.com
?Tela Innovations http://www.tela-inc.com
?Ace http://www.ace.nl
?CoFluent Design http://www.cofluentdesign.com
?MathWorks http://www.mathworks.com
?Mirabilis http://www.mirabilisdesign.com
?Synopsys（Z-Route） http://www.synopsys.com
?Calypto http://www.calypto.com
?Extreme DA http://extreme-da.com
?Axilica http://www.axilica.com
?Analog Rails http://www.axilica.com
?Forte http://www.forteds.com
?Sequence http://www.sequencedesign.com
?eXludos http://www.exludus.com
?Tensilica http://www.tensilica.com
?DAFCA http://www.tensilica.com
?Mentor（Intelligent Test Bench） http://www.mentor.com
?Apache http://www.apache-da.com
?ChipVision http://www.chipvision.com
?Magma（Titan） http://www.magma-da.com
?CLK Design Automation http://www.clkda.com
?Ciranova http://www.ciranova.com
?eNVIS http://www.envis.com
※尚、来年のDACはサンフランシスコにて、6月26日?31日まで開催予定。ちなみに、今回出展しなかったケイデンスもエントリーは既に済ませているらしい。
2008.06.13
2008年6月8日?13日、カリフォルニア州アナハイムにて今年が45回目となる、EDA業界最大の学会及び展示会「Design Automation Conference」が開催された。
今年のDACは、ケイデンス不参加の影響も少なからずあるのか、はたまた世界的な経済不況の影響が大きいのか、来場者数の少なさが目立ち、業界関係者の間では「今年は人が少ない」というのが挨拶言葉に。中でも日本からの参加者が昨年よりもかなり減った様子であった。
そんな状況もあり、展示会場は全体的に「熱気あふれる」とは言い難い、ある意味落ち着いた雰囲気に終始していたが、「ESL」関連の話題は昨年よりも活発化。初出展の5社を含め多数のEDAベンダが多様なソリューションをアピールする傍ら、連日ESL関連のセッションが行われ、中には立ち見の出るセッションも。DACに合わせてESL言語SystemCのTLM2.0仕様がリリースされた事もあり、業界におけるESLソリューションの加速が色濃く現れていた。
また、展示会初日に行われたパネルセッション「Trends and Whats Hot at DAC」では、業界一のアナリストGary Smith氏がITRSのフォーキャストを示し、設計コストは2008年以降システムレベルへと大きくシフトし、2020年にはその大半を占めると指摘。ESL関連のトピックスとして、マルチコア・プログラミング・ツールやCに代わる新たな組込み言語の必要性、検証コストを半減する新技術「インテリジェント・テストベンチ」、バーチャル・プラットフォーム市場の激化やIPベース設計を実現するための高品質なIPの重要性などを挙げていた。
※ITRS：International Technology Roadmap for Semiconductors（国際半導体技術ロードマップ）
幾つかのESL関連セッションを聴講し強く感じたのは、ESLに対する設計者側のモチベーション・アップ。これまでは、どちらかと言うとEDAベンダの主導でESLが語られる事が多かったが、今回のDACでは各セッションで設計者がESL採用事例を積極的に語るケースが多く、STマイクロやTIなど従来からESLにポジティブな企業に加え、Intel、NVIDIA、Qualcommといった米国大手からも社内のESL事例が複数紹介された。
今年のDACは昨年同様、「これ！」と一言で表現できる明確なトレンドは無かったが、システムの多様化/複雑化、マルチコア化を背景に、長い間話題ばかりが先行していたESL技術が北米市場でも実用フェーズで本格始動している様が確認できたのは事実。将来的には2008年が「ESL元年」と称されるかもしれないが、同分野においては、以前から積極的に取り組んでいる日本企業の方が経験・ノウハウが圧倒的に豊富なはず。今回のDACでも随所で日本企業からのスピーカー、オーガナイザーが存在感を示していたが、ESLを主導する立場として、今後の日本企業のリーダーシップに期待したい。
2008.06.06
2008年6月4日、カスタムIC設計ツールを手掛ける英Pulsic社の日本法人パルシックジャパンは、新たに高性能PLLレイアウトブロックの自動化ソリューションを発表した。
プレスリリース：http://www.pulsic.com/Japan/news_index.php?id=3
発表によると、新しいPLLレイアウトソリューションは、日本国内の顧客ニーズに基づき、Pulsicの基本ツールを元に日本側でカスタマイズして作り上げた製品で、従来手作業で行われていた自動化の難しい高性能PLLのレイアウトを自動化することができる。
具体的には、セルを自動でグルーピングしグループ単位の自動配置を行う「スケマティックドリブン配置機能」や、子ブロック内でのレイアウトの最適化を行う「子ブロック自動配置配線機能」、全配線を魚の骨のようなフィッシュボーン配線を行う「Spine & Stitch配線＋詳細配線」などが統合されており、プロジェクト単位の期間ライセンスとして５００万円からの構成で提供されるという。
英Pulsic社は、200年1月に設立されたシェープベース・テクノロジを核としたEDAベンチャー。メモリの配線に関しては殆どの大手が同社の「Lyric Unity」を採用しており、業界デファクトツールとなっている。
※パルシックジャパン
http://www.pulsic.com/Japan/cda.php
2008.06.06
2008年6月3日、ESLソリューションの大手コーウェアは、Freescale Semiconductor社とContinental社がCoWare ESL 2.0ソリューションを用いて作成した仮想プラットフォームを用いて車載MCUの共同開発を行ったことを発表した。
プレスリリース：http://www.coware.co.jp/news/2008/2008.06.03.html
発表によると、コーウェアの顧客であるFreescaleは、コーウェア環境で作成した仮想プラットフォームをパートナーであるContinentalに提供し、両社でトリプルコアのMCUを共同開発。「SPACE」と呼ばれるそのMCUは、電子ブレーキシステム（EBS）の制御用マイクロコントローラで、Power Architecture 技術をベースにした3つのe200プロセッサコアで構成されており、コーウェア環境で作られた仮想プラットフォームは、MCU実チップ完成前のソフトウェア開発に使用された。
仮想プラットフォームを利用した両社は、ソフトの先行開発というメリットに加え、企業間のコミュニケーションが効率化されたとコメントしている。
※コーウェア株式会社
http://www.coware.co.jp
※Freescale Semiconductor社
http://www.freescale.co.jp
※Continental社
http://www.conti-online.com/generator/www/start/com/en/index_en.html
2008.06.06
2008年6月3日、仮想検証向けのESLソリューションを手掛ける米Carbon Design Systems社は、同社の「Carbon Model Studio」がSTARCのトランザクション・レベル・モデリング・ガイドラインをサポートしていることを発表した。
※STARC：株式会社半導体理工学研究センター
プレスリリース：http://www.carbondesignsystems.co.jp/newsevent/pressrelease06022008.html
STARCのトランザクション・レベル・モデリング・ガイドラインは、TLMを用いた標準的なシステム設計メソドロジの確立に向けて開発されたもので、STARCの発行する「TLモデリングガイドライン」には、TLMのリファレンスとして、TLMの抽象レベル、モデル構造、通信APIの標準規定が示されており、それに応じたモデル作成手順や記述例などが記載されている。
カーボンの「Carbon Model Studio」は、RTL資産からサイクル精度のシステムモデルを自動生成可能で、コーウェアやARMのESL環境で検証モデルとして利用可能。そのモデルは、STARCのTLガイドラインに準拠しており動作も確認済みであるという。
尚、ソリューションは各社異なるが、カーボンの他にコーウェア、アトレンタ、メンター、ARM、Actisの各種ツールがSTARCのTLガイドラインをサポートしている。
※Carbon Design Systems社
http://www.carbondesignsystems.co.jp
※STARC：株式会社半導体理工学研究センター
http://www.starc.jp
2008.06.06
2008年6月4日、SystemC入力の動作合成ツールを手掛ける米Forte Design Systems社は、富士通マイクロエレクトロニクスがASICリファレンスフローに同社の動作合成ツール「Cynthesizer」を採用した事を発表した。
プレスリリース：http://www.forteds.com/japan/pdf/Forte_Fujitsu_pr_Jpn-final-2_080530.pdf
「Cynthesizer」の採用にあたり詳細な製品評価が実施された事は言うまでも無く、既に富士通マイクロエレクトロニクスの各拠点では、複数の設計チームが「Cynthesizer」を用いたIP開発を進行中。富士通マイクロエレクトロニクスは社内に限らず、同社の顧客に対しても「Cynthesizer」とSystemCを組み込んだ設計のサポートを進めるという。
尚、フォルテの「Cynthesizer」は、5月下旬に新バージョン3.4をリリース。シノプシスの「Power Compiler」と連携した自動パワー・マネンジマント機能、カスタム・インタフェースにも対応したインタフェース生成機能、新しいRTLビューワなどが実装されている。
※フォルテ・デザイン・システムズ株式会社
http://www.forteds.com/japan/index.asp
※富士通マイクトエレクトロニクス株式会社
http://jp.fujitsu.com/group/fml/
2008.06.05
2008年5月29日、タイミング解析ツールを中心としたEDAソリューションを手掛ける、米Incentia Design Systems社は、自社のSTAツール「TimeCraft」の大幅な機能拡張を発表した。
プレスリリース：http://www.incentia.com/newsnevents/news052908.htm（英文）
発表によると今回Incentiaは、STA「TimeCraft」に分散処理機能を追加し、より高速なタイミング解析を実現。更にSSTA機能（統計的タイミング解析）も追加し、45nm以下プロセスのばらつき解析にも対応させた。
IncentiaのSTA「TimeCraft」は、処理速度の速さをウリにしているが、分散処理による高速化対応については、ExtremeDAやCLK Designといった新興ベンダに先行されていた。
Incentiaは、「TimeCraft」の解析エンジンを用いて、ポストレイアウトECOツール「ECOCraft」、リーク電流の最適化を行う「ECOCraft-Power」といった新製品をリリースしており、今回のマルチスレッドおよびSSTA対応により、これら派生製品のパフォーマンスアップも見込まれる。
※Incentia Design Systems社
http://www.incentia.com
※の丸紅情報システムズ株式会社（Incentia代理店）
http://www.marubeni-sys.com
2008.06.05
2008年6月2日、ケイデンスとメンター・グラフィックスは、検証メソドロジ「OVM：Open Verification Methodology」に関する書籍が出版されたことを発表した。
プレスリリース：http://www.ovmworld.org/press_release_052908.php（英文）
発売されたOVM関連初の書籍は、「Step-by-Step Functional Verification with SystemVerilog and OVM」というタイトルのOVM手引書で、OVMベースの検証環境を構築するための手順・技術情報に加え、SystemVerilogを用いた検証そのものについても学習できる内容となっている。執筆したのは、機能検証分野で著名な Sasan Iman氏で、Dr. Imanは、e検証言語や低消費電力設計メソドロジに関する著書なども執筆しており高い評価を受けているという。
尚、「Step-by-Step Functional Verification with SystemVerilog and OVM」は、既にオンライン書店で購入可能。米国販売価格は139ドルとなっている。
※OVMコミュニティサイト
http://www.ovmworld.org/
2008.06.05
2008年6月3日、Windowsベースの統合エレクトロニクス設計環境を手掛ける、豪アルティウム・リミテッドは、新製品「Altium Designer Summer 08」を発表した。
プレスリリース：
http://www.altium.com/files/corp/media/pdfs/20080603AltiumDesignerSummer08_JP.pdf
発表によると今回アルティウムは、FPGA設計、PCB設計、組込みソフト開発の全てを統合した統一開発環境「Altium Designer」に下記大きく4つの新機能・技術を追加。、製品を開発するハードウェア・プラットフォームが決定していなくても、ソフトウェア上で設計が行えるというアルティウムの設計思想「Altium Innovation Station」を具現化した。
＜新機能・技術＞
■C言語によるFPGAロジック開発機能
■仮想計測器のカスタム機能
■ECAD-MCAD 協調設計機能
■新型のインタラクティブ配線エンジン
中でも興味深いのがC言語によるFPGAロジック開発機能で、同機能を用いることで、Cソースコードから直接、特定用途向けのコプロセッサ機能を生成したり、一部の機能をハードウェアで直接実行してCコードの実行速度を向上するなど、ハードウェアをCで記述し、それを直接ハードウェアに組み込むという言わば動作合成的な処理が事が可能だという。
※アルティウムジャパン株式会社
http://www.altium.co.jp
2008.06.05
2008年6月4日、フォーマル検証ツールを手掛ける独OneSpin Solutionsは、SVA（SystemVerilog Assertions）を用いた新たな検証ソリューションを発表した。
プレスリリース：http://www.onespin-solutions.com/news_SVA-Solution.php（英文）
発表によるとOneSpinは、ユーザーがタイミングダイアグラムをSVAプロパティとして簡単に入力できる新しい技術「SVA Timing Diagram Assertion Library：TIDAL」を提供。同社のフォーマル検証ツール「360 Module Verifier」のユーザーはこの「TIDAL」を用いることで検証工数を大幅に削減し最高の検証品質を保証する事が可能となるという。
OneSpinは、「360 Module Verifier」および「TIDAL」を含む同社の包括的な検証ソリューションを「GapFreeVerification」と呼んでおり、検証工数を最大1/5までに削減可能で、10万行以上のRTLコードを含む設計の検証を可能にすることができるとアピール。検証プラン作成、実行、デバッグおよびフォーマルカバレッジ解析においてユーザーをトータル的にガイドし、検証エンジニアの経験を問わず短期間で検証効率の改善を実現するという。
OneSpin Solutions日本法人
http://www.onespin-solutions.jp
2008.06.04
2008年5月28日、メンター・グラフィックスは、STマイクロエレクトロニクスが「Calibre DFM」プラットフォームを採用したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2008/080528.html
メンターの発表によるとSTマイクロは、65ナノメータ以降の製造ばらつきの制御を目的とした自社の「Litho Variability Analysisソリューション」にメンターの「Calibre LFD（Litho-Friendly-Design）」を含む「Calibre DFM」プラットフォームを採用。
STマイクロは、メンター以外の市販ツールの評価も実施したが、精度、速度、既存の設計フローとの親和性という観点から、130nm以降利用しているメンターのCalibre製品群の採用を決定したという。
「Calibre LFD」は、国内では昨年富士通が導入を発表したほか、今年に入ってSTARCがSTARCAD-CELプロジェクトの一環として導入を発表している。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2008.06.04
2008年5月28日、SystemCのアサーション・ベース検証環境を手掛ける、米JEDA Technologiesと高速インターコネクトIPの米SONICSは、両社の製品コラボレーションを発表した。
プレスリリース：http://www.sonicsinc.com/index.php?page=295
発表によると、今回SONICSは顧客に提供中の専用環境「SonicsStudio 4.8」にJEDAのSystemCベースのOCPプロトコルチェッカ「OCPchecker」をバンドル。SonicsStudioのインターフェイスから「OCPchecker」を用いてプロトコル違反を検出する形を整えた。
SONICSは、これまでプトロコルチェックには自社の内製ツールを利用していたが、「OCPchecker」の優れたエラー検出能力を評価し、自社環境に標準採用することを決定した。
来日していたJEDA Technologies社の社長兼CEO Eugene Zhang氏に聞くと、「バーチャル・プラットフォームによるESLソリューションが普及しつつあるが、そのプラットフォームを作る上でのデバッグ工数は設計者にとって大きな負担。」、「我々はESL手法で必要となる各種モデルの品質向上にフォーカスしたソリューション提供を進めており、今回のSONICSの採用は、その一つの成功例。」とコメント。
現在、NOKIAをはじめ複数の企業と「ESL IPの品質向上とバーチャル・プラットフォーム開発のTAT短縮」に向けたコラボレーションの計画を進めているというで、今後はOCP（オープン・コア・プロトコル）に限らず、一般的なバス・プロトコル全てのチェッカを提供すべく製品開発に着手している聞いた。
尚、複数存在している各種プロトコル・チェックツールとの違いを聞いたところ、「他社製品の殆どはRTLレベルでチェックを行う製品。我々の製品はSystemCをベースにシステムレベルでのチェックを実行。間もなく発表されるSystemC TLM2.0にも完全に対応している。」との事。
最後に昨年末に発表したSystemCコードカバレッジツール「NSCVcc」の営業状況を訊ねると、動作合成ユーザーを中心に特に日本で評判がよく、出荷開始半年間で既に6社が導入を決めたという。
※JEDA Technologies社
http://www.jedatechnologies.net
※株式会社エッチ・ディー・ラボ（JEDA社製品代理店）
http://www.hdlab.co.jp
2008.06.04
2008年5月28日、レイアウト表示プラットフォーム「LAVIS」を手掛ける日本のEDAベンダTOOL社は、KLA-Tencor社の「LithoWare」とTOOLのレイアウト表示プラットフォーム「LAVIS」との統合環境を発表した。
プレスリリース：http://www.tool.co.jp/NewsItem/Lavis/News20080530Jp/
発表によると、「LithoWare」と「LAVIS」の統合環境を用いることで、フルチップレベルのレイアウトデータを表示して、選択したエリア上で厳密な物理モデル検証を行うことができるほか、予測された輪郭形状により、OPC処理後のパターンとオリジナルパターンの重ね合わせや計測など、その結果を徹底的に解析することが可能。製造プロセスの早期段階でデザインの物理的な問題を視覚的に予測できるようになる。
これらのメリットは、LithoWareの内部に完全に統合された業界標準のPROLITHの物理モデルと、大規模データハンドリングと高速表示を実現するLAVISの組み合わせによって生み出されているという。※同統合環境は、第45回DAC、TOOL社ブースにて展示予定。
尚、TOOLは業務拡張に伴い、サンノゼに米国支社「TOOL America」を開設。7月上旬より営業を開始する予定で北米顧客のサポートを強化していく。
※TOOL株式会社
http://www.tool.co.jp
※KLA-Tencor
http://www.kla-tencor.co.jp
2008.06.03
2008年5月22日、SystemVerilogベースのESL合成ツールを手掛ける、米Bluespec社は、同社のESL合成ツールを米Denali社が導入した事を発表した。
プレスリリース：http://bluespec.com/news/Denali-Software-Selects-Bluespec.htm（英文）
発表によると、Denaliは提供するIPやDDRコントローラなど、既存の動作合成ツールでは作成が困難なデザインの開発用にBluespecのツールセットを導入。高い抽象度でデザインのモデリング、検証、インプリメントを行うツールとして社内で利用する。Denaliは、提供するIPを顧客毎にカスタマイズする必要があるため、Bluespecの制御回路に適用可能な動作合成と高度なパラメータ化が可能なソリューションが最適と判断したという。
Bluespec社の日本代理店であるサイバネットの江頭氏によると、Bluespecのツールセットは、既存の動作合成ツールとは全く性質の違うツールで、「アトミック・トランザクション」と呼ばれるデータベースの世界では有名なSystemC TLMよりも更に細分化された「処理の単位」をベースに合成を実行。合成という概念が一般的な動作合成ツールと異なるため、スケジューリングやアロケーションと呼ばれる処理は行わず、それ同等の処理は設計者のコントロールの下で別の形で実行されるという。
また、Bluespecのツールセットは、ビット幅を増やすといったレベルを超えて、様々な形で高度なパラメータ化が可能なためIPの再利用に活用できるほか、テストベンチやトランザクタのRTL合成も可能。トランザクタ合成機能によってSCE-MI準拠のトランザクタを自動合成できるため、エミュレータを用いた検証用途のツールとしてBluespecを導入している顧客も多いと聞いた。
※Bluespec社
http://bluespec.com
※Denali社
http://www.denalisoft.co.jp
※サイバネット株式会社
http://www.cybernet.co.jp
2008.06.03
2008年5月28日、シノプシスは、配置配線ツール「IC Compiler」の新しい配線エンジン「Zroute」を発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2008/20080527.html
シノプシス米国本社のMaria Gkatziani氏（Physical Design Implementation、Sr.Technical Marketing Manager）によると、発表した「Zroute」はシノプシスがスクラッチで作った全く新しい配線エンジンで、オプション製品ではなく「IC Compiler」に標準装備されるもの。新たなアルゴリズムによって配線処理の大幅な高速化が図られており、分散処理にも対応。シングルライセンスで4コアまで利用可能で、4CPUで分散処理を行った場合、約10倍の高速化が実現できる。
また、「Zroute」には最新の配線技術とDFM技術が多数盛り込まれており、例えば配線技術では、DRCクリーンなフレキシブルな配線を実現する「Virtual Wire」を用いた仮想配線技術や、形状を四角形スライスせずにポリゴンを認識できる図形認識技術などがあり、DFM技術ではユーザーが記述できるリソフレンドリな「Soft Rule」が扱えるようになったほか、ゲートの大きさに対するメタル面積の最適化機能や、配線中にダブル・ビアの挿入やワイヤ・スプレッディングを行う機能も追加された。これにより、ダブル・ビアに出来なかったシングル・ビアを大幅に削減可能でタイミングの最適化にも良い結果をもたらすという。
尚、「IC Compiler」のビジネス面での実績を訊ねたところ、先端プロセスのユーザーを中心に「IC Compiler」の導入は加速しており、既に「IC Compiler」によるテープアウト実績は300件以上、国内でも他社ツールから乗り換える顧客が多く、そのビジネス規模は論理合成ツール「Design Compiler」を上回っていると聞いた。
「Zroute」は、6月より特定顧客にリリース予定。シノプシスはアナハイムで開催される45thDACにて、10Mゲートのデザインを8CPUで「僅か30分」で配線するというライブデモを披露するらしい。
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008.06.03
2008年5月28日、シノプシスは、SystemVerilogベースの検証メソドロジ「VMM」のソースコード（VMM標準ライブラリやVMM Applicationなど）をApache 2.0オープンソース・ライセンス方式で公開すると発表した。
※VMM：Verification Methodology Manual for SystemVerilog
プレスリリース：http://www.synopsys.co.jp/pressrelease/2008/20080528.html
発表によると、シノプシスの包括的なVMM資産は既に下記Webサイトにて公開されており、、無償でダウンロード可能。http://www.vmmcentral.org
同Webサイトでは各種ライブラリやアプリケーション、ドキュメントをダウンロードできるほか、VMMユーザコミュニティサイトとしてVMM関連の様々な情報を入手できる。
シノプシスは、検証手法の標準化活動に向け、つい先日VMM資産をAccelleraに寄贈することを発表したばかり。完成度は高いがオープンではないと指摘されていたVMMであったが、今回のソース公開によって対抗馬のOVMに先行されていたオープン性の壁は一気に無くなり、Accelleraの検証手法標準化活動にも大きく影響を及ぼすと思われる。
ちなみに来週アナハイムで開催される45thDACでは、最終日の12日にVMM/OVM検証関連の下記パネルセッションが開催される。
「Your Functional Verification Roadmap: OVM&knm VMM&knm or Roll Your Own? 」
http://www.dac.com/events/eventdetails.aspx?id=77-111
※日本シノプシス株式会社
http://www.synopsys.co.jp
※45thDAC
http://www.dac.com/45th/index.aspx
2008.06.02
2008年5月21日、シノプシスは、2008会計年度第2四半期（2008年2月?4月）の売上を報告した。
プレスリリース：http://synopsys.mediaroom.com/index.php?s=43&item=573（英文）
発表によると、シノプシスの2008年2月?4月の売上は、前年同時期より10.8％増の3億2460万ドル（$=104.45yen換算で約339億円）と前期の予測を上回る結果となり、純利益は3940万ドル（約41.1億円）と昨年同時期とほぼ同じ結果に終わった。※GAAP基準による会計結果
シノプシスは、次の四半期の売上を3億3500?4500万ドルと見込んでおり、Q1/Q2の好結果を受けて、2008会計年度の売上予測を13.25億?13.40億ドルと上方修正した。
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008.06.02
2008年5月29日、アンソフトは2008会計年度第4四半期（2008年2月>>4月）の売上を報告した。
プレスリリース：http://www.ansoft.com/news/press_release/080529hgu.cfm（英文）
発表によると、アンソフトの2008年2月?4月の売上は前年同時期より約19％増の3390万ドル（＄＝104.45yen換算で約28.2億円）で、会計年度を通じて四半期全て前年比2ケタ増を達成。純利益は850万ドル（約8.9億円）で昨年同時期より微増という結果を残した。※GAAP基準による会計結果
2008会計年度（2007年5月?2008年4月）の売上合計は、1億340万ドル（＄＝104.45yen換算で約108億円）で前年比16％増。純利益は2410万ドル（約25.2億円）に達した。
アンソフトは、今年3月末にCAEシミュレーションソフトの大手米Ansys社による買収が発表されているが、好調な売上水準は維持している。
※関連ニュース：
CAEシミュレーションの米Ansysが米Ansoftを8億3200万ドルで買収
https://www.eda-express.com/news/?m=p&idno=1415
※アンソフト・ジャパン株式会社
http://www.ansoft.co.jp
2008.06.02
2008年5月22日、メンター・グラフィックスは、2009会計年度第1四半期（2008年2月>>4月）の売上を報告した。
プレスリリース：http://www.mentor.com/company/news/upload/Q1FY09_052108.pdf
発表によると、メンターの2008年2月?4月の売上は、前年比約6％減の1億7920万ドル（＄＝104.45yen換算で約187.2億円）。純損益が2748万ドル（約28.7億円）という結果に終わった。※GAAP基準による会計結果
メンターは、ESL、アナログ/ミックスドシグナル、Automotive、DFTといった製品分野への投資を引き続き継続。年度後半での売上向上を予測しているという。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2008.06.02
2008年5月20日、マグマは自動フロアプランニングツールの新製品「Hydra」を発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2008052001.html
マグマの発表によると新製品「Hydra」には、自動チップ・プランニング、自動パーティショニング、フィジカル・ブロック・シェイピング、トップレベル・クロックツリー生成、ブロックレベル・インプリメンテーションに対するタイム・バジェッティング機能などが搭載されており、既存のフロアプランニング、プロトタイピング・ツールとは異なり、タイミング、電力、過密、面積を考慮し、即座にインプリメンテーション可能なフロアプランを生成する事が可能。物理最適化機能を備えた完全に自動化されたフロアプラン機能によって、超大規模設計のTATを削減できる。
運用にあたっては、マグマのインプリメンテーションツール「Talus」と統合することは勿論のこと、サードパーティのフローでも使用可能。「Talus Design」や「Talus Vortex」と共に運用すれば、同じデータモデル内でプロトタイピングからインプリメンテーションまでシームレスに統合できる。また、「Hydra」はパッケージを考慮したチッププランニング・ソリューション「RioMagic」ともシームレスに統合可能で、両製品を用いることで設計の早い段階でチップ・パッケージのIOプランニングや配置のトレードオフを行うことができるという。
※新製品「Hydra」は、来週9日よりアナハイムで開催される第45回DACで展示予定
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2008.05.21
2008年5月19日、シノプシスは、松下電器産業株式会社が、同社の半導体社の設計フロー全般をカバーするEDAツールのメイン・サプライヤーとしてシノプシスを選定し、両社間のEDAツール・ライセンス契約を拡大して締結したと発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2008/20080519.html
シノプシスによると、今回の松下との契約には、論理合成ツール「Design Compiler」、STA「PrimeTime」、配置配線ツール「IC Compiler」、論理シミュレータ「VCS」、回路シミュレータ「HSIM」、各種DFMツールなど、シノプシスの製品群が包括的に含まれており、その使用をこれまでより拡大。SoC開発品質を向上させるために設計フローの効率や処理能力を改善することにも主眼を置いている。
松下はシノプシスとベンダとユーザーという関係を超えた協業関係を築いており、論理合成ツール「Design Compiler」の新機能 「Design Compiler Graphical」や、開発中の新たな配線技術などを早期試用しその効果を実証しているという。
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008.05.20
2008年5月16日、システムレベルの低電力化ツールを手掛ける、独ChipVision Design Systems社は、資金調達の第二ラウンドでベンチャーキャピタルから新たに450万ドル（約4.6億円、＄=103.66円換算）を調達した事を発表した。
プレスリリース：http://www.chipvision.com/press/2008-05-16.php（英文）
発表によると、今回ChipVisionに投資したのは、ミュンヘンの既存投資家Target PartnersとBayTech Venture Capitalの2社。調達した資金は、今年日本国内でも初めて紹介された消費電力考慮の動作合成ツール「PowerOpt」や、システムレベルの消費電力解析・モデリングツール「P-SAM」の更なる研究開発に宛てられるという。
※ChipVision社
http://www.chipvision.com
※イノテック株式会社（ChipVison製品代理店）
http://www.innotech.co.jp
2008.05.20
2008年5月16日、シノプシスは、シンプリシティの買収完了を発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2008/20080516.html
シノプシスは、シンプリシティを一株あたり8ドルの総額約2億2300万ドルで買収。（実際には、この総額から同社が所有している現金資産を差し引いた残りの 約1億8100万ドルを同社に支払う。）
シノプシスは、買収の完了を受けて新たにシンプリシティ事業部を設置、シンプリシティの社長兼CEOを務めていたGary Meyersは、同事業部のジェネラル・マネージャーに就任。また、同社の共同設立者兼CTO Ken McElvainは、同事業部にてシノプシスのシステムレベル・ソリューションの開発に携わるという。
シンプリシティの買収によりシノプシスは、他分野に渡るFPGA合成市場ならびにASICプロトタイピング市場を手に入れる事ができる。
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008.05.20
2008年5月20日、メンター・グラフィックスは、東芝が45nm以降の製造ばらつきを制御するためのデバイス抽出フローに「Calibre DFM Platform」を採用したことを発表した。
プレスリリース：http://mentorg.co.jp/news/2008/080520.html
メンターの発表によると、東芝は、製造ばらつきの問題対処に向けて、45nm以降のノードで顕著となる各種効果を正確に反映した、より高精度なトランジスタ・モデルを提供できる、リソグラフィ・フローと統合された体系的な先端デバイス抽出フローの開発を目指しており、今回その主要な技術としてメンターの「Calibre DFM Platform」を採用。その高い精度と東芝のフロー全体との親和性が評価された。
東芝の松岡 史倫氏（セミコンダクター社、システムLSI事業部、システムLSIデバイス技術開発部、部長）は、「先端プロセスノードにおいて競争力を維持するためには、製造ばらつきを最小化するために設計段階で対策を講じることが非常に重要。」とコメントしている。
「Calibre DFM Platform」は、「Calibre LFD」と「Calibre LVS機能」の組み合わされたソリューションで、実際のシリコン性能をより正確に反映した高精度な結果を生成し、SPICEシミュレーションの精度を向上させることができる。
※メンター・グラフィックス・ジャパン株式会社
http://mentorg.co.jp
2008.05.19
2008年5月13日、EDAツールの開発用ツール及び開発サービスを手掛けるインドのSoftJin社は、EDAベンチャーの米Gaudaが同社のEDA開発ツールキット「Nirmaan」を採用した事を発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1211156529.pdf
Gauda社は、一般的なPCに搭載されているGPUを利用した高速OPCソリューションを提供するEDAベンチャーで、45nm/32nmのフルチップレイアウトのRETニーズをターゲットとした自社製品の開発にSoftjinの「Nirmaan」を採用。その高速な幾何学計算インフラを利用する事で製品開発時間を大幅に短縮したという。
主にポストレイアウトツールの開発に用いられている「Nirmaan」は、DFM系ツールの開発を中心に複数のEDAベンダで利用されているほか、一部の大手IDMでも内製ツール向けに導入されている。
※株式会社セルコン・テクノロジー（Softjin社製品日本代理店）
http://www.selcontech.com
※SoftJin社
http://www.softjin.com
※Gauda社
http://www.gauda.com
2008.05.16
2008年5月15日、メンター・グラフィックスは、DFMベンチャーの米Ponte Solutionsの資産を買収した事を発表した。
プレスリリース：http://www.mentor.com/company/news/pontesolutionstechnologycalibredfm.cfm（英文）
買収条件に関する詳細は明らかにされていないが、メンターは今回の買収によって、Ponteの技術資産ならびにスタッフをCalibre製品を扱う「design-to-silicon business unit」に統合。イールド解析を中心としたPonteのDFM技術は、来るべき32/22nmプロセスに対応するソリューションとしてCalibreのDFM製品に取り込まれる。
Ponteの供給していた製品「Yield Analyzer」は、設計フェーズでのイールド最適化によって歩留まりの向上を実現するという、モデル・ベースのイールド解析ツールで、IBM/Charterd/Samsung、UMC、TSMC、Qualcomm、東芝など大手が採用。東芝は、今年になって実装された新たなDFM技術（ウエハー上のコンタクトとビアをモデリングし解析）もいち早く導入していた。
尚、Ponteの製品はそのままメンターに引き継がれ、その顧客はメンターがサポート。PonteのアルメニアのR&D拠点や東ヨーロッパにおけるソフトウェア企業（Microsoft、 Virage Logic、 Synopsys、Credence Systems） との共同開発についても、メンターによって維持される。
45nmプロセスの実用化と合わせて数々のDFM系EDAベンチャーが生まれたが、BRION、Clear Shape、Ponteと実績のある企業は皆大手に買収されており、名の通ったDFMベンチャーとしては、残るはBlazeDFMだけとなった。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
※Ponte Solutions社
http://www.ponte.com
2008.05.15
2008年5月12日、シノプシスは、検証手法の標準化の推進を目指し、業界に定着したVMMの包括的な資産、VMM標準ライブラリならびにVMMアプリケーションをEDA技術標準化団体のAccelleraに寄贈することを発表した。
※VMM：Verification Methodology for SystemVerilog
プレスリリース：http://www.synopsys.co.jp/pressrelease/2008/20080512.html
今回のシノプシスの発表は、先週Accelleraが発表した「Verification IP （VIP） Technical Subcommittee（TSC）」の立ち上げを受けてのもので、Accelleraの推進する検証手法の標準化活動を全面的に支援すると同時に、その主導権を握る狙いもある。
SystemVerilogをベースとした検証手法としては、シノプシスの「VMM」に対抗する形でケイデンスとメンターの共同開発した「OVM」が存在しているが、その普及度と実績では先行して世に送り出された「VMM」の方が上。現在は、ケイデンスとメンターが協力して巻き返しを目指しているが、Accelleraの標準化活動が「VMM」ベースとなると、検証ソリューションにおけるシノプシスの主導権は更に磐石なものとなる。
尚、シノプシスは、アナハイムで開催されるDesign Automation ConferenceにてVMMランチ・ミーティングを主催。同イベントでは、シノプシスとVMMユーザーが実践してきたVMMの拡張メソドロジが発表される予定となっている。
※http://www.synopsys.com/dacvmm/
※Accellera
http://www.accellera.org
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008.05.14
2008年5月9日、バーチャル・システム・プロトタイピング環境を手掛ける米VaST Systems Technology社は、セイコーエプソンがプリンタ製品の設計用開発ツールとして、VaSTの「CoMET」を導入したことを発表した。
プレスリリース：http://vastsystems.co.jp/Epson.html
今回エプソンは、ソフトウェア開発の期間およびコスト短縮を目的にVaSTの「CoMET」を導入。「CoMET」を用いてシステムの仮想プラットフォームを開発し、試作ボードの完成を待たないソフトウェアの先行開発を目指す。
発表に寄せられたエプソンの青山氏（情報機器事業本部 コンシューマ機器事業部 部長）のコメントによると、「CoMET」を評価したところ、仮想モデルの精度の高さ、検証速度の速さと合わせて、デバッグにおける高い可視性を確認できたという。
エプソンは「CoMET」導入によって期待できる効果として、開発期間の短縮とソフトウェアおよびハードウェアの品質向上をあげている。
※VaST Systems Technology社
http://www.vastsystems.co.jp
※セイコーエプソン株式会社
http://www.epson.jp
2008.05.14
2008年5月13日、ESLツール大手のコーウェアとAgility Design Solutions社は、日本における両社間の付加価値再販契約により、コーウェアがAgility社の「MATLAB-to-C製品」の取り扱いを開始したことを発表した。
プレスリリース：http://www.coware.co.jp/news/2008/2008.05.13.html
Agilityは、今年の1月、米Catalytic社が英CeloxicaのEDA事業部門を買収した後に設立した新会社で、CeloxicaのESLツールと旧CatalyticのMATLAB-to-C製品を供給している。
今回、コーウェアが日本で販売を開始するのは、MATLABモデルのシミュレーション高速化ツール「RMS」とMATLABモデルをCモデルに変換するツール「MCS」の2製品。両製品共に旧Catalytic社で開発された製品で、開発者であるRandy Allen博士（Catalytic創設者）ははシノプシスのシミュレーター「VCS」をインタプリター式からコンパイル式に作り変えた実績を持つ人物。「RMS」/「MCS」ともに同氏のコンパイラ最適化理論がベースとなっている。
コーウェアは、「RMS」/「MCS」を取り扱うことのメリットとして、同社製品「CoWare Signal Processing Designer」のユーザーがよりスムーズにMATLABモデルを移行できる点や、「CoWare Platform Architect」で作成されたSystemCベースの仮想ハードウェア・プラットフォーム上に、MATLABモデルを組み込む事ができる点を挙げている。
今回の両社の協業はMATLAB-to-C製品関連に限られているようだが、将来的には、Agilityの持つもう一つのESLソリューション（Celoxcia製品）も何かしらの形でコーウェアのESLソリューションと繋がる事になるかもしれない。
※コーウェア株式会社
http://www.coware.co.jp
※Agility Design Solutions社
http://www.agilityds.com
2008.05.13
2008年5月7日、Power解析・最適化ツールを手掛ける、米シーケンスデザインは、国内のファブレス・ベンチャーDMP社に消費電力解析ツール「Power Theater」が導入されていることを発表した。
プレスリリース：http://www.sequencedesign.com/newsevents/050708.php（英文）
シーケンスの発表によると、DMPは最新の3DグラフィックスIPコア「PICA200」の開発にて「Power Theater」を活用。「PICA200」は、マルチプロセッサ化が可能なコンシューマ向けのコアで、高品質なグラフィックス描画を省メモリで実現。OCP（Open Core Protocol）に準拠しており他のIPとの接続性も高い。
DMPは、「Power Theater」を使ってRTLで電力のベクトルとピークを解析しデザインを最適化。Powerバグを取り除き、低電力の最適なPowerアーキテクチャの実現に成功したという。
「Power Theater」は、RTLでのPower解析ツールとして幅広いユーザーに導入されており、グラフィックス・チップの開発に利用するユーザーも多いと聞く。
※シーケンスデザイン株式会社
http://www.sequencedesign.com
2008.05.13
2008年5月12日、メンター・グラフィックス社は、DFTツールに関するNXPセミコンダクターズとのパートナーシップを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2008/080512.html
メンターによると、NXPはこれまで利用してきた内製のDFTツールに代わり、メンターのDFTツールを導入することに決定。今後、NXPでは、圧縮パターン生成ツール「TestKompress」、故障診断ツール「YieldAssist」といったメンターの市販製品が利用されることになる。
尚、今回の両社のパートナーシップ契約では、NXPの内製DFTツールの技術、権利、人材がメンターに移管される事になっており、NXPのDFTツール開発組織の一部がメンターのDFT製品部門に統合。メンターは、ハンブルグにDFT関連の新しいR&D拠点を設立し、DFTツールの開発を進めると同時に、当面NXP内製ツールのサポートも継続するという。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
※NXP社
http://jp.nxp.com
2008.05.13
2008年5月6日、シノプシスは、鉄道システムの開発ツールを手掛ける、Prover Technology社への資本参加を発表した。
プレスリリース：http://www.synopsys.co.jp/pressrelease/2008/20080506.html
Prover Technology社は、スウェーデンのストックホルムに本社を置くソフトウェアメーカーで、電車やポイント、信号機の制御などの鉄道関連システムの信号設計自動化ソリューションを提供。フランス、アメリカに子会社があり、Airbus、Ansaldo、Bombardier、ニューヨーク市都市交通局、RATP（パリメトロ）、スウェーデン国鉄、Thalesなどを顧客としている。
Proverではソリューションの一部でフォーマル検証技術を利用しており、シノプシスの資本参加によって、半導体の設計に用いられていたフォーマル検証技術が鉄道システムの開発に応用される可能性があるという。
※日本シノプシス株式会社
http://www.synopsys.co.jp
※Prover Technology社
http://www.prover.com
2008.05.08
2008年5月6日、設計言語などEDA関連の各種標準フォーマットの仕様策定及び推進団体である、米Accelleraは、検証IPに関する新たな標準化委員会「Verification Intellectual Property Technical Subcommittee」の新設を発表した。
プレスリリース：http://www.accellera.org/pressroom/2008/Accellera_VIP_050608.pdf（英文）
Accelleraの発表によると、「Verification Intellectual Property Technical Subcommittee」の立ち上げは、検証ツールユーザーのリクエストに応えるもので、検証環境を問わず利用できる検証IPの標準規格や認識手法の策定を目指すもの。
現在、検証IPと検証環境は異なるフォームで作られており、その相互運用性を阻害しているため、標準規格を作ることで検証IPの再利用性を高め、検証効率の改善と検証コストの低減を狙う。
具体的には、既にIEEE標準となっているハードウェア設計/検証言語SystemVerilogによる、検証IPの作成と運用の普及が最終的なゴールとなる。
※Accellera
http://www.accellera.org/activities/vip
2008.05.08
2008年5月8日、メンター・グラフィックス社は、台湾UMCと協力し「Calibre nmDRC」を使ったUMCの65nm物理検証フローの精度を実証したことを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2008/080508.html
発表によると、メンターとUMCの両社は、UMCの先端65nmプロセスを使った顧客製品をテスト・データとして物理検証フローの精度を評価。その結果、UMCの65nm Calibreルールデックはこのノードに対するデザイン・ルールマニュアルを正確に反映していることを確認。「Calibre nmDRC」を使う事でUMCの65nmプロセスを用いたチップの製造可能性を高精度で検証できることを実証した。
「Calibre」は、UMCの顧客から高く評価されており、UMCの新しいテクノロジ・ノードに常にいち早く対応。UMC社内の開発グループでも使用されており、包括的なEDAおよび設計サポート・リソースが含まれているUMCの「Foundry SoC Solutions」の一部として提供されている。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
※UMC
http://www.umc.com
2008.05.08
2008年5月6日、タイミング解析ツールを中心としたEDAソリューションを手掛ける、米Incentia Design Systems社は、新製品「ECOCraft-Power」のリリースを発表した。
発表によると「ECOCraft-Power」は、先日発表されたばかりの「ECOCraft」に追加でラインナップされるファミリ製品で、「ECOCraft」と同様に同社の静的タイミング解析ツール「TimeCraft」の機能を統合し、ポストレイアウトでリーク電流の最適化を実行する。
リーク電流の最適化は、配置配線ツールによって、タイミングやダイサイズ、配線性、シグナル・インティグリティなど様々な要素と合わせて最適化されるのが一般的であるのに対し、「ECOCraft-Power」はリーク電流の最適化に集中するため、配置配線後のデザインに対して更に20％のリーク電流削減効果をもたらす事が可能。最適化されていないデザインであれば、セットアップタイムに影響を及ぼす事無く、最高60％のリーク電流の削減を実現するという。
※関連ニュース：
米Incentiaが新製品「ECOCraft」をリリース?ポストレイアウトECOを効率化
https://www.eda-express.com/news/?m=p&idno=1457
※Incentia Design Systems社
http://www.incentia.com
2008.05.08
2008年5月8日、ケイデンスは、回路シミュレータ「Virtuoso Spectre Circuit Simulator」とアナログ/カスタムIC設計環境「Virtuoso custom design platform」の機能強化を相次いで発表した。
プレスリリース：
http://www.cadence.co.jp/news/H20-5-8-2.html（回路シミュレータ）
http://www.cadence.co.jp/news/H20-5-8-3.html（アナログ/カスタムIC設計環境）
発表によると、回路シミュレータ「Virtuoso Spectre Circuit Simulator」には、新たに「turbo」テクノロジが搭載され、精度を犠牲にすることなくシミュレーション速度を5?10倍高速化。また、「turbo」テクノロジに組み込まれたマルチスレッドのアルゴリズムを使用することにより、最新のマルチコア・プロセッサ・ベースのハードウェアを用いた更なる高速化が実現できるという。同ツールは既に数社のユーザーに利用されており、発表には「シミュレーション実行時間を5分の１に削減（ルネサス）」、「レイアウト後のシミュレーションにおいて特に優れている（Maxim）」といったコメントが寄せられている。
もう一方のアナログ/カスタムIC設計環境の機能強化については、回路シミュレータ「Virtuoso Spectre Circuit Simulator」の機能強化により、「Virtuoso Analog Design Environment GXL」で設計早期段階での寄生素子解析が可能となったほか、「Virtuoso custom design platform」にコンカレントな設計機能や製造性考慮の新機能を追加、更に「Virtuoso Layout Suite GXL」にはスペース・ベースの配線テクノロジが統合された。これら一連の機能強化によって、アナログ/カスタムIC設計におけるデザインのパフォーマンスは大幅に向上可能。「Cadence Express Pcells」テクノロジを用いれば、設計の手直し時間を従来手法の10分の１程度に短縮できるという。
尚、これら新機能の紹介は、ケイデンスのプライベートセミナー「CDNLive! EMEA」で発表されたもの。日本では7月17日、18日の2日間、「DA SHOW/CDNLive! Japan 2008」が開催される予定となっている。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2008.05.08
2008年5月8日、米Mathworks社のMATLAB、米Cadence社のOrCADをはじめ、各種CAE/ITソリューションを提供しているサイバネットシステムは、新たに米Bluespec社のESLツールの取り扱いを開始する事を発表した。
プレスリリース：http://www.cybernet.co.jp/documents/pdf/press/2008/080508.pdf
発表によるとサイバネットは、Bluespec社との間で日本における販売総代理店契約を締結。「Bluespec SystemVerilog」製品ラインを含むBluespecの全ての製品販売を、本日5月8日より開始する。
BluespecのESL合成ツール「Bluespec SystemVerilog」は、SystemVerilogベースの合成エンジン「Bluespec Compiler」と専用のシミュレーターで構成されるツールセットで、独自に拡張したSystemVerilogのビヘイビア記述（動作記述）から論理合成可能なVerilogのRTLを自動合成可能。いわゆるスケジューリングについては設計者に委ねられるが、より簡素な記述からアプリケーションを問わずコントロール・ロジックや複雑なデータパス・ロジックを合成することが可能。その合成結果は人手設計によるRTLよりも品質が高いと言われている。
Bluespecは当初、SystemVerilogからの合成ツールという事で話題にはなったものの、その展開は北米市場に限られ未知のツールとされていた。その後、EURO市場やインド市場での製品供給が始まり、北米モバイル大手とSTマイクロの採用やSystemC対応用の拡張ライブラリの発売が報じられ更に注目を集め、ESLソリューションのニーズが高い日本への上陸は時間の問題と見られていた。
尚、詳細は明らかにされていないが、SystemCの拡張ライブラリ「ESE（ESL Synthesis Extensions）」に関する情報はBluespec社のホームページ上に記載がなく、その取り扱いはディスコンとなった様子。
※サイバネット株式会社
http://www.cybernet.co.jp
※Bluespec社
http://www.bluespec.com
2008.05.07
2008年5月6日、ハードウェアベースの検証環境を手掛ける仏EVE社は、同社の2008年度の収益が前年比40％増を達成。複合年間成長率は過去4年間で100％に達したことを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1210194267.pdf
発表によると、EVEはこの1年間でワールドワイドの顧客数を57に拡大し、ハードウェアベースの検証システムを約300システム納入。その中心は最高200メガヘルツ、最大容量1億ASICゲートを誇る高速エミュレーション・プラットフォーム「ZeBu-XXL」で、LSI Logic、Marvell Technology Group、Qualcommなど新たな顧客を獲得。新規顧客の中には日本のメーカーも含まれているという。
EVEはこの成功を、SoCデザイン内のソフトウェア・コンテントの使用増加に対応したトランザクション・レベル・シミュレーション技術やリコンフィギャブル・テストベンチなど、同社独自の技術が市場に革新をもたらした結果だとしている。
※日本イヴ株式会社
http://eve-japan.co.jp
2008.05.07
2008年5月7日、シーケンシャル等価性検証ツール「SLEC」を手掛ける、米Calypto Design Systems社は、同社の2008会計年度の収益が前年の2倍に達したことを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1210196687.pdf
発表によると、カリプトは新製品として投入したRTLレベルの消費電力最適化ツール「PowerPro CG」とシーケンシャル等価性検証ツール「SLEC」共に好調で前年比250％の受注を達成。2008会計年度の第4四半期は四半期の売上記録を更新し、年間売り上げも過去最高を記録した。
製品ラインナップも増え、新規顧客も開拓した同社は、売り上げ増加に伴いアプリケーション・エンジニアやR&Dスタッフを増員。現在ワールドワイドで70名以上の社員を雇用しているという。
※カリプト・デザイン・システムズ株式会社
http://www.calypto.com
2008.05.07
今年2月にミックスドシグナル設計をターゲットとした新製品「Titan」をリリースしたマグマ。好調と噂される同社直近の業績と合わせて、新製品「Titan」に関する詳細を来日していたMilan G.Lazich氏（Vice President、Corporate Marketing）とSuk Lee氏（General Manager、Custom Design Business Unit）に聞いた。
Milan G.Lazich氏によると、マグマは2008会計年度（2007年3月?2008年4月）において、EDA市場の成長率を上回る20％以上の売上増を達成し、一株当たりの利益/営業利益ともに前年の倍以上を実現。受注実績は4億2000万ドル以上と日本市場も含めワールドワイドで予想以上の好成績を残しており、業績は「いたって順調」との事。
※関連ニュース：
マグマ売上報告、2008年1?3月は前年比9．7％増の5500万ドル（約57.5億円）
https://www.eda-express.com/news/?m=p&idno=1459
配置配線にはじまり、合成、レイアウト検証、アナログ/回路シミュレーションとマグマはソリューションを拡大する事でそのマーケットシェアの手堅く拡大しており、今回のミックスドシグナル設計環境「Titan」のリリースによって同社のソリューションはロジック検証以外を全てカバー。その製品群は更に包括的にIC設計の各分野をカバーし、より強力なものになるという。
「何故、今ミックスド・シグナルに力を入れるのか？」という問いに対して、Milan G.Lazich氏は、先端マルチメディア機器に代表される市場のニーズを挙げると同時に、同社の回路シミュレータ「FineSim」の成功についても言及。新製品「Titan」は、急速に採用が進んでいる「FineSim」が組み込まれたソリューションで、そのシミュレーション能力は「競合製品よりも上」。デジタル設計環境とアナログ設計環境が密接に統合された「Titan」は、そのエンジン自体が新しく、古いテクノロジをベースとした旧来のアナログ設計環境よりも「確実に優れている」と断言した。
Suk Lee氏によると新製品「Titan」は、自動化が遅れておりデザインの再利用も低い現状のアナログ/カスタム設計環境を改善するために開発された製品で、プロセスが変わる毎にゼロからやり直していた、手作業による再設計を大幅に改善。デジタル設計環境「Talus」と密接に統合された「Titan」を利用すれば、設計チームはミックスドシグナル設計のTATを数十分の1にまで短縮可能だという。
具体的には、「Titan」には回路シミュレータ「FineSim」、デジタル設計環境「Talus」の他に、先頃買収した米Sabio Labs社のアナログ回路のマイグレーションツールやレイアウト検証ツール「Quartz DRC/LVS」がOpenAccess互換のデータベース上に統合されており、アナログ設計?デジタル設計間の反復作業ならびにアナログ回路のマイグレーション作業を大幅に効率化。「Titan」のGUIからダイレクトに「Talus」を操作可能、42GBのGDS-IIファイルを僅か4分で開く超高速レイアウトエディタを装備、デジタル?アナログのグローバル配線の実現、クロスプロービング・デバッグ機能など、ミックスドシグナル設計を効率化する数々のテクノロジが包括的に統合されている。
実際に「Titan」を用いてアナログIPのプロセス・マイグレーションを行ったところ、従来手法で約3週間要していたバンドギャップ（33コーナー）のデザインを約5分、2ヶ月要していた1.5Ghz/1V PLL（9コーナー）を約1時間で処理することができたという。
尚、Milan G.Lazich氏によると、マグマは「Titan」のカバーするミックスドシグナル設計のマーケットを重要な市場と捉えており、メインのデジタル・インプリメンテーションと合わせて引き続き積極的な投資と研究開発を進めていく予定であるとの事。Milan G.Lazich氏は、配置配線の分野で「Blast Fusion」が成功したように、旧来手法では真似出来ない最新のテクノロジによってミックスドシグナル市場を切り開くのがマグマの戦略であると語っていた。
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2008.05.02
2008年4月30日、アナログ／RFおよびミックスシグナル設計向けの検証ソリューションを手掛ける、米Berkeley Design Automation社は、新製品「Noise Analysis Option」のリリースを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1209678750.pdf
「Noise Analysis Option」は、複雑なアナログ／RF 回路向けのフルSPICE精度のノイズ解析ツールで、ADC（Analog-to-Digital Converters）、PLL（Phase-Locked Loops）、DC/DC コンバータ、周波数シンセサイザ、VCO（Voltage-Controlled Oscillators）等、様々なタイプの複雑なアナログ／RF 回路に包括的に対応。Berkeleyは、同製品をトランジスタレベルのノイズ解析（ホワイトノイズやフリッカーノイズを含む）をあらゆるタイプの回路に対してフルSPICE精度で提供する業界初のEDAツールとしている。
また、「Noise Analysis Option」は、ケイデンスの「Spectre」およびシノプシスの「HSPICE」形式のネットリスト/モデルを入力可能で、ケイデンスのアナログ環境「Virtuoso」に統合しコマンドラインから操作することも可能。その特徴と言える主要機能は以下の通り。
? 過渡ノイズ解析を他のどのツールよりも5 倍?10 倍高速、5 倍?10 倍高速に実行。
? 最大50000 要素のキャパシティを持つPSS（Periodic Steady-State）収束性。
? 周期ノイズ（pnoise）解析精度とパフォーマンスのトレードオフが全くなく、複雑な回路に対して他のどの
ツールよりも5 倍?10 倍高速。
? オシレータ位相ノイズ（oscnoise）解析は自律系回路に比類のない精度を提供。
ノードおよびデバイスノイズの影響を考慮し、全ノードのISF（Inpulse Sensitivity Function）情報を自動的に生成。
尚、Berkeleyによると、「Noise Analysis Option」は既に世界で十数社のユーザーが使用しているとの事。発表には、富士通研究所の小林 修氏（システムLSI 開発研究所、アナログ回路研究部、部長）が次のようにコメントを寄せている。
「「Noise Analysis Option は富士通研究所の回路データに対し、真のSPICE 精度のADC、PLL ノイズ解析を従来のSPICE を使ったデバイスノイズを含まない過渡解析よりも圧倒的に高速に実行しました。Noise Analysis Option は、弊社の複雑なミックスシグナル回路に対してフルSPICE 精度のトランジスタレベル ノイズ解析が可能な我々が知るところ唯一のツールです。」
※Berkeley Design Automation社
http://www.berkeley-da.com
2008.05.02
2008年5月1日、マグマは2008会計年度第4四半期（2008年1月6日>>4月6日）の売上を報告した。
プレスリリース：
http://files.shareholder.com/downloads/LAVA/287696253x0x192805/2cad4550-c24c-4c59-bec7-eb44f0d0417a/LAVA_News_2008_5_1_Financial_Releases.pdf（英文）
発表によると、マグマの2008年1?3月の売上は前年同時期より9.7％増の5500万ドル。（約57.5億円）純損益が720万ドル（約7.5億円）で昨年同時期の3分の1以下に抑えた。2008会計年度の売上合計は、最終的に2億1440万ドル（日本円で約224億円）に達し、前年比20.4％増という好成績を残した。
※GAAP基準による会計結果、日本円表示金額は＄＝104.65yenで算出
尚、マグマは次の四半期の売上を5000?5150万ドルと予測している。
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2008.05.02
2008年4月30日、ビラージロジックは2008会計年度第2四半期（2008年1月?3月）の売上を報告した。
プレスリリース：http://investors.viragelogic.com/releasedetail.cfm?ReleaseID=307502（英文）
発表によると、ビラージロジックの2008年1?3月の売上は前年同時期より約38％増の1470万ドル（約15.4億円）。営業利益は60万ドル（約6280万円）の黒字で昨年同時期の180万ドルの赤字から大きく盛り返した。
※GAAP基準による会計結果、日本円表示金額は＄＝104.65yenで算出
尚、全売上の中でロイヤリティの売上は260万ドル（約2.7億円）で、昨年同時期ならびにQ1よりも低い数字となっており、製品本体（ライセンス）の売上が好調である事を示している。
同社社長のコメントによると、ライセンスの売上は期毎に13％ずつ延びており、前年比55％という好調ぶりで、今期のライセンスの売上は同社の記録を更新したという。
ビラージロジック株式会社
http://www.viragelogic.com/index_jp.asp
2008.05.01
2008年4月28日、LSI設計のデバッグにフォーカスしたソリューションを提供する米Novas Software社は、デバッグツール「Verdi」とデバッグ効率化ツール「Siloti」のバージョンアップを発表した。
プレスリリース：
http://www.novas.com/.docs/_sid/8caced03499b1d2269fa913ed56332d1/rid/10191/pg/10328（Verdi）
http://www.novas.com/.docs/_sid/8caced03499b1d2269fa913ed56332d1/rid/10190/pg/10328（Siloti）
発表によるとデバッグツール「Verdi」は、ユーザーのリクエストを基に機能検証中の生産性向上を実現。アサーションのトレースやモジュールベースのincremental behavior analysis、複数バス構造のデザイン生成・編集などにフォーカスした機能強化が施された。
また、シミュレーション時間の短縮やダンプファイルサイズの削減を実現するデバッグ効率化ツール「Siloti」は、オプションのアドオン・モジュール「Replay」の機能が拡張され、ゲートレベル・シミュレーションを用いたタイミングエラーの検出や修正をより合理的に実行可能となったという。
※ノバフロー株式会社（Novas社製品国内代理店）
http://www.novaflow.co.jp
※Novas Software社
http://www.novas.com
2008.05.01
2008年4月28日、パワー・インテグリティ解析をはじめとした各種解析ソリューションを手掛ける、米Apache Design Solutions社は、SiP/ICパッケージの3D解析ツール「PakSi-E」のバージョンアップを発表した。
プレスリリース：
http://www.apache-da.com/apache-da/Home/NewsandEvents/PressReleases/04.28.08.html（英文）
「PakSi-E」は、アパッチが昨年11月に買収した米Optimal社が開発した製品で、3次元有限要素法解析を用いてSiPおよびIPパッケージの寄生抽出を行うツール。
発表によると今回のバージョンアップでは、新たな寄生抽出アルゴリズムが採用され、その解析エンジンは前バージョンよりも10倍の高速化を実現している。
また、「PakSi-E」はケイデンスとのコラボレーションにより、ケイデンスのIPパッケージおよびSiP設計フローに埋め込まれていたが、スタンドアロン製品の「PakSi-E」とケイデンスのフローに埋め込まれている解析エンジンが同一のものに統合された。
尚、最新の「PakSi-E Version 8.1」は2008年Q2後半より出荷が開始される予定。
※関連ニュース：
米Apache Design Solutions、3D解析ツールの米Optimal社を買収?パッケージ領域におけるソリューションを強化
https://www.eda-express.com/news/?m=p&idno=1200
※アパッチデザインソリューションズ株式会社
http://prizma.jp/apache/aboutus.html
2008.05.01
2008年4月29日、タイミング解析ツールを中心としたEDAソリューションを手掛ける、米Incentia Design Systems社は、新製品「ECOCraft」のリリースを発表した。
プレスリリース：http://www.incentia.com./newsnevents/news042908.htm（英文）
Incentiaによると「ECOCraft」は、同社のゲートレベル・タイミング解析ツール「TimeCraft」と統合された製品で、デザイン変更に伴うタイミング収束において、ホールドタイムの最適化を自動化するツール。
具体的には、セットアップタイムには問題が無く、ホールドタイム違反を起こしている箇所に対し、最小のディレイを自動挿入しエラーを修正。セットアップタイムに影響を及ぼす事無く、レイアウトへの影響も最小限に抑えた形でタイミング収束を実現する。
Incentiaの説明では、「ECOCraft」は高速処理をウリにする「TimeCraft」が統合されているため、既存の同種のソリューションよりも8?10倍処理が高速。複数マシンを用いた並列処理も可能でマルチモード・マルチコーナーでのデザインの最適化などで効力を発揮するという。
※Incentia Design Systems社
http://www.incentia.com
2008.04.30
2008年4月27日、ケイデンスは、ブラジル政府と協力してブラジル国内にICデザイン・トレーニングセンターを開設した事を発表した。
プレスリリース：
http://cadence.com/company/newsroom/press_releases/pr.aspx?xml=042708_brazil_design_center（英文）
発表によるとケイデンスは、ブラジル政府と協力して向こう3年間にブラジル国内に4つのICデザイン・トレーニングセンターを設立し、およそ1500人のエンジニアを養成する計画で、今回、ブラジルのハイテク産業の中心地「Porto Alegre」にICデザイン・トレーニングセンター第一号を設立した。
北米、EURO、日本を除く「アジアその他の地域」のEDA市場は、年20％増のペースで拡大を続けており、ケイデンスはインド、中国、ロシア、ブラジルなどで人材の育成を進めている。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp/
