2008年10月7日、米AMDは、同社の製造部門を切り離しUAEの投資会社と共同で新会社を設立する事を発表した。
プレスリリース：http://www.amd.com/us-en/Corporate/VirtualPressRoom/
発表によるとAMDは経営不振の中、大きな負担となっている製造部門の固定費を無くし経営を効率化。UAE（アラブ首長国連邦）の投資会社から60億ドル以上の出資を受け、製造部門を新会社としてスタートさせる。
AMD本体は今後、プロセッサの設計に注力する経営方針をとり、ファブレスベンダとして生き残りを目指す。
2008年10月7日、メンター・グラフィックスは、同社のレイアウト検証ツール「Calibre nmDRC」の新機能に関するTSMCとのコラボレーションを発表した。
プレスリリース：
http://www.mentor.com/company/news/tsmccalibreequationbasedrcadvancedphysicalverification（英文）
発表によるとTSMCは、「Equation-Based DRC」と呼ばれる「Calibre nmDRC」の新機能を32nm向けのフィジカル・ベリフィケーション・ソリューションとして採用。同機能は、従来のDRC手法ではチェックできなかった難解な問題を解決。単純な方法で複雑なDFM現象をモデル化し、フィジカル・ベリフィケーション・フローの中にDFM機能を取り込む事ができるという。
TSMCは、2年前の発売当初から「Calibre nmDRC」を採用しており、65nm、45nmと同ツールを用いたファブレス顧客のサポートをメンターと共同で進めている。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
※TSMC社
http://www.tsmc.com
2008年10月1日、国内EDA大手のジーダットは、米Legend Design Technology 社の新製品「Model Diagnoser」の販売開始を発表した。
プレスリリース：http://www.jedat.co.jp/NewsRelease081001.html
「Model Diagnoser」は、スタンダードセル、IOセル用遅延、タイミングライブラリの検証ツールで、プロセスの微細化に伴いより高精度な特性解析が求められるライブラリ作成用のツールとして開発されたもの。
従来、セルライブラリは、ライブラリ生成ツールとSPICEシミュレータ、そして設計者の経験とノウハウを使って作成されていたため、不良などのリスクが混入する危険があった。
「Model Diagnoser」を使えば、ユーザが保有しているライブラリのタイミング値や遅延値の不良を検出することが可能で、メタ・スタビリティを自動で観測し、ライブラリ内部に潜むリスクをレポートとして出力。検出された不良やリスクは、オプションの「Automatic adjust Margin機能」を使用して自動修正することもできるという。
ジーダットはこれまでにもLegend社製品を国内で販売・サポートしてきた実績があり、今回発表した新製品「Model Diagnoser」は、1年間で約20セットの販売を見込んでいる。
尚、ジーダットは10月15日、17日に開催するプライベートショウ「JEDAT EDA Fair 2008」で、「Model Diagnoser」を紹介する予定。
※株式会社ジーダット
http://www.jedat.co.jp/
※Legend Design Technology社
http://www.legenddesign.com/
2008年9月29日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、FPGA設計向け低価格シミュレータ「Active-HDL」の最新バージョン 8.1 のリリースを発表した。
プレスリリース：http://www.aldec.co.jp/news/news_09_29_2008.htm
アルデックによると、今回「Active-HDL 8.1」のバージョンアップの目玉は、アサーション、ファンクショナル・カバレッジのサポートで、この機能アップにより、設計者は従来高機能シミュレータに限られていたSVA、PSL、OVLによるアサーション検証、プロパティ・チェック、機能カバレッジを安価な「Active-HDL」で実行できるようになる。
その他、今回のバージョンアップでは、Verilog シミュレーション速度（ゲートレベル）が前バージョン比2.3倍に向上されたほか、VHDL 2008 の新構文とライブラリをサポート。更にSystemVerilog と C アプリケーションのインターフェースである DPI も新たにサポートされているという。
※アルデック・ジャパン株式会社
http://www.aldec.co.jp
2008年10月2日、マグマは、同社のオペレーションを一部再編成し、コスト削減と主要製品分野への注力を図ることを発表した。
プレスリリース：http://www.magma-da.co.jp/newsandevent/press/2008100201.html
発表によるとマグマの役員は10月1日付けで2008年5月に開始した、人員削減を含む業務再編成計画を次の段階に進めることに同意。 コスト構造を改善し、成長分野へ注力することで業務効率を高めていくという方針を打ち立てた。
しかし、実際にどの製品分野の人材を削減し、どの製品分野に注力していくのか？その詳細は明確にされておらず、今後マグマがどの方向に進んでいくかは分からない。
新興のバックエンドソリューションが台頭しつつある中で、アナログ/カスタム分野への展開に注力していくという意味にもとれる。
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2008年10月2日、メンターとIBMは、22nmノード以降のチップ製造向けに次世代コンピュテーショナル・リソグラフィ･ソフトウェア・ソリューションを共同開発し、販売することを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2008/081002.html
発表によると共同開発される新たなリソグラフィソリューションは、IBMのリソグラフィ・プロセス技術、アルゴリズム、高性能コンピューティング技術とメンターのOPCソリューション「Calibre nmPlatform」が組み合わされたもので、既存手法では克服できないと言われている22nmノード以降のチップ製造を実現するもの。
実際の共同開発はこれからで未だ現実レベルの話ではないが、両社は既にCellを用いたOPCソリューションの共同開発実績があり、22nmを視野に入れた業界初の試みとして今後に期待が高まる。
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
※日本アイビーエム
http://www.ibm.com/jp/
2008年10月3日、ESLツール大手のコーウェアと組込みLinuxソリューション大手のMontaVista Softwareは、Linuxベース機器の開発促進に向けて提携し、共同ソリューションを提供することを発表した。
プレスリリース：http://www.coware.co.jp/news/2008/2008.10.03.html
発表によると両社の共同ソリューションは、MontaVista Linuxが動作するリファレンス仮想プラットフォームとMontaVistaのソフト開発環境で構成されており、仮想プラットフォームは当然ながらコーウェアのESL技術で作られており、仮想環境をパッケージングしてソフトウェア開発者に配布する「CoWare Virtual Platform技術」が利用されている。
同ソリューションを用いる事で、Linuxの教育をはじめ、Linuxサポート・パッケージやLinuxベース電子機器の開発を促進できるという。
※コーウェア株式会社
http://www.coware.co.jp/
※MontaVista
http://www.montavista.co.jp/
2008年8月22日、アナログ／RFおよびミックスシグナル設計向けの検証・解析ソリューションを手掛ける、米Berkeley Design Automation社は、プログラマブルRFICの革新的技術で知られるファブレスベ半導体ベンダ米BitWave Semiconductor社が、回路路シミュレータ「Analog FastSPICE」とデバイスノイズ解析ツール「Noise Analysis Option」を導入したことを発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1219703735.pdf
発表によると、BitWave Semiconductor社は、自社のプログラマブルCMOS RFトランシーバの検証用に、Berkeleyの回路シミュレータ「Analog FastSPICE」を導入。その決め手は、SPICE精度と優れたパフォーマンス。更に、ADC、ミキサ、PLLを含む複雑なアナログ/RF回路に対するトランジスタレベルのノイズ解析を実行するために、「Noise Analysis Option」も合わせて導入した。
Berkeleyの回路シミュレータ「Analog FastSPICE」は、精度はSPICE同等、速度とキャパシティはSPICEの5?10倍という次世代の高速SPICEで、国内外で幅広く採用が進むヒット製品。デバイスノイズ解析ツール「Noise Analysis Option」は今年4月にリリースされた新製品。
※Berkeley Design Automation社
http://www.berkeley-da.com
2008年8月25日、マグマは、同社のミックスド・シグナル・デザインプラットフォーム「Titan」の中核をなす新製品「Titan Analog Migration」を発表した。
プレスリリース：http://investor.magma-da.com/releasedetail.cfm?ReleaseID=329953（英文）
発表によると「Titan Analog Migration」は、アナログ・ミックスド・シグナル回路の設計、ポーティングにフォーカスした製品で、独自のモデリング・アプローチによりシミュレーション・ベース技術に比べてはるかに迅速に回路の最適化やポーティングを行うことが可能。数学的な最適化技術によりパワーやジッタの削減を実現するほか、これまで多大な工数を要していたデザインのポーティング（マイグレーション）を数週間から数日に短縮することができる。
詳細は明らかにされていないが、今回発表された「Titan Analog Migration」には、今年2月に買収したSabio Lab社のプロセス・マイグレーション技術が移植されていると見られる。Sabioのソリューションは国内大手半導体も活用しており、信頼性の高い技術とされている。
尚、Rambus社は既に「Titan Analog Migration」の評価を完了。同社のXDRメモリをはじめ複雑かつ高性能なアナログ回路の設計、ポーティングに同ツールが適用可能な事を確認したという。
マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
2008年8月4日、シーケンシャル等価性検証ツール「SLEC」を手掛ける、米Calypto Design Systems社は、同社の消費電力最適化ツール「PowerPro CG」をプロセッサ大手のAMD社が採用した事を発表した。
プレスリリース：https://www.eda-express.com/edalibrary/files/1219708830.pdf
発表によるとAMDは、次世代ビジュアルメディア・プロセッサの消費電力を最適化する目的で「PowerPro CG」を採用。採用理由は、複数の消費電力最適化ツールの中で、唯一PowerPro CG だけがピーク作動時の消費電力を削減することができたため。
「PowerPro CG」は、複数のクロック･サイクルをまたいで回路の動作を解析、ゲーティング可能な論理を特定し、元のRTL コードに対してシーケンシャルなイネーブル論理を挿入。可能な限りクロック・ゲーティングを行うことで、消費電力の削減を実現する。
「PowerPro CG」のRTLクロックゲート最適化機能は使い勝手がよく、最小限の労力でクロックゲーティングの改善すべき箇所を見つけ出すことができたと、AMDのシリコン・エンジニアリング部フェローが述べている。
消費電力の最適化という括りでは多くのツールが存在しているが、その対象を「RTLレベルで」と限定すると僅か数種類の製品しかない。そんな中、シーケンシャル・アナリシス技術をベースとした「PowerPro CG」のアプローチは業界唯一のものとなっている。
※カリプト・デザイン・システムズ株式会社
http://www.calypto.com
2008年8月20日、リコンフィギュラブル・プロセッサコアを手掛けるテンシリカは、同社のコンスーマ向け汎用コア「HiFi2オーディオ・プロセッサ」がインテルのデジタル家電向けメディア・プロセッサ「CE 3100」に搭載されている事を発表した。
プレスリリース：http://www.tensilica.co.jp/news_events/pr_2008_08_20.html
テンシリカの「HiFi2プロセッサ」は、Dolby、DTS コーデックをはじめ、50以上のオーディオ・ソフトウェア・パッケージを効率的に使用するために最適化されたコアで、新世代のセットトップ・ボックス、メディア・プレーヤー、およびテレビに、インテルのメディア・プロセッサCE 3100を統合する場合、最適化されたHiFi2オーディオ・ソフトウェア・コーデックの包括的なライブラリをインテルから直接入手し利用することが出来るという。
インテルは実績のあるテンシリカのコアを採用する事で、コンスーマ向けメディア・プロセッサをより短期間で市場投入できる。
テンシリカ株式会社
http://www.tensilica.co.jp/news_events/pr_2008_08_20.html
2008年8月22日、メンター・グラフィックスは、2009会計年度第2四半期（2008年5月?7月）の売上を報告した。
プレスリリース：http://www.mentor.com/company/news/upload/082008Q2FY09Earnings_pdf
発表によると、メンターの2008年5月?7月の売上は、前年比約11％減の1億8240万ドル（＄＝109.99yen換算で約200億円）。純損益が1719万ドル（約18.9億円）という結果に終わった。※GAAP基準による会計結果
売上の前年割れはQ1（2月?4月）に続いて2期連続。メンターはQ2（5月?7月）にて、DFMツールのPonte、熱解析ツールのFlomericsを買収。ケイデンスによる買収提案は先頃撤回されている。
2009会計年度に入り業績が伸び悩んでいるが、メンターは年度の売上合計は前年比4％UPの9億ドル以上と見込んでいる。（メンターは例年、Q4の売上が非常に強い。）
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2008年8月20日、シノプシスは、2008会計年度第3四半期（2008年5月?7月）の売上を報告した。
プレスリリース：http://synopsys.mediaroom.com/index.php?s=43&item=604（英文）
発表によると、シノプシスの2008年5月?7月の売上は、前年同時期より13％増の3億4410万ドル（$=109.99yen換算で約378億円）、純利益も昨年を上回る5770万ドル（約63.4億円）と好結果に終わった。※GAAP基準による会計結果
シノプシスは、次の四半期の売上を3億4800?5600万ドルと予測しており、2008会計年度の合計売上の予測を13.32億?13.40億ドルと若干上方修正した。
※日本シノプシス株式会社
http://www.synopsys.co.jp
2008年7月30日、ケイデンスは、沖電気工業のシステムメモリ部門が検証メソドロジ「OVM」を採用し検証工数の削減に成功したことを発表した。
プレスリリース：http://www.cadence.co.jp/news/h20-7-30.html
発表によると、OKIのシステムメモリ部門は、コンシューマ機器向けのメモリ・コントローラの検証プロセスを改善し、開発スピードを加速するという目的で「OVM」を採用。「OVM」を適用することで検証環境開発を効率化し、テストベンチを従来手法よりも30%少ないコード数で開発することに成功した。（開発したのは、Universal Verification Componentsと呼ばれる検証用IPで、ポータブル機器用ホスト・プロトコルやSPI、メモリ・インターフェース向けに、プラグ・アンド・プレイで利用することができる。）
また、OKIの検証チームは、開発早期段階でのバグ検出に向けてケイデンスの「Incisive Enterprise Simulator」に含まれる、オブジェクト指向のデバッグ機能「SimVision」も活用。既存の検証メソドロジを生かしたOVMの検証環境によって、プロジェクトの初期段階から検証作業を開始し、プロジェクト全体の検証時間と検証コストを削減することができたという。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2008年7月28日、メンター・グラフィックスは、自社のUnified Coverage Database （UCDB）仕様およびAPIを、米AccelleraのUCIS技術小委員会に寄贈することを発表した。
※UCIS技術小委員会：Unified Coverage Interoperability Standard Technical Subcommittee
プレスリリース：http://www.mentorg.co.jp/news/2008/080728.html
メンターのUCDBは、機能検証プラットフォーム「Questa」を中心に、「０-in」や「Seamless」、「Veloce」などの検証ツールが生成したあらゆる検証カバレッジ・データを統合管理するデータベースで、無駄な検証サイクルを無くし、検証効率の改善を狙うもの。2006年5月に「Questa」に採用されてから既に2年以上、メンターの検証ソリューションを横断するデータベースとして運用されている。
AccelleraのUCIS技術小委員会は、2006年12月に組織された「カバレッジ・フォーマットの標準化」にフォーカスした委員会で、検証ツールや検証プロセスに依存しない、業界内で相互運用可能なカバレッジデータ・フォーマットの標準化に向けて活動を進めている。
今回、メンターがAccelleraに寄贈したのは、UCDBのC言語APIヘッダーファイル、UCDBリファレンス・マニュアル、UCDB APIユーザ・ガイドなどで、これら運用実績のある資産が加わる事でAccelleraの標準化活動は更に加速するとみられる。
※Accellera
http://www.accellera.org
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
2008年7月24日、ケイデンスは2008年Q2（4月?6月）の売上を報告した。
プレスリリース：
http://www.cadence.com/cadence/newsroom/press_releases/Pages/pr.aspx?xml=072308_Q208earnings（英文）
発表によると、ケイデンスの2008年Q2の売上は前年同時期より16％減の3億2900万ドル。（約353億円 ＄＝107.39換算）うち、純利益は500万ドル（約5.3億円）で昨年同時期の6000万ドルを大きく下回る結果となった。※金額は全てGAAP基準による会計結果
売上の前年割れは前四半期に続き2期連続となるが、この状況は年初から予想されていたもので、ケイデンスとしては恐らく想定の範囲内。前期Q1売上報告の時点では、Q2の売上を3億1000?2000万ドルと予測していたため、予測していたほど落ち込まなかったと見ることも出来るが、今期の売上見通しは依然厳しいものがあり、次期Q3の売上は2億3500?4500万ドルと予測。2008年度の通年売上に関しては、当初の数字より下方修正し11億2000?4000万ドルと予測している。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp
2008年7月18日、アルテラは2008年Q2（4月?6月）の売上を報告した。
プレスリリース：
http://www.altera.co.jp/corporate/news_room/releases/financial/q208results.html?f=hp&k=wn1
発表によると、アルテラの2008年4?6月の売上は、前年同時期より13％増の3億5985万ドル（約386億円 $=107.39円換算）。うち、純利益は9798万ドル（約105億円）で昨年同時期に対して約22％増という好成績を残した。
アルテラの社長兼CEO兼会長のJohn Daane氏のコメントによると、売上げをドライブしたのは90nm FPGAで、65nm FPGAの売上も2倍以上に増加。FPGA全体の売上は前年同期比18％増となっているという。
尚、アルテラの売上における2008年Q2の日本市場の売上は全売上の21％。
製品別の売上としては、新製品が前期の40％から30％と10％下げたのに対し、初代Stratix、Cycloneといったメイン製品とMAX7000/9000、Flex、APEXといった成熟製品がそれぞれ5％づつ売上げ全体に対する割合を増やしている。
※日本アルテラ株式会社
http://www.altera.co.jp
2008年7月4日、SystemCにフォーカスした技術セミナー「SystemC Japan 2008」が新横浜のホテルで開催された。
セミナー関連ページ：https://www.eda-express.com/systemc2008/
今年で3回目となる同セミナーは、国内でSystemC関連ソリューションを提供している複数の企業が共催するもので、今年は、アトレンタ、エッチ・ディー・ラボ、カリプト・デザイン・システムズ、コーウェア、フォルテ・デザイン・システムズ、メンター・グラフィックス・ジャパンの計6社がスポンサーとして参加。SystemC関連のセミナーとしては、恐らく世界的にも例が無い300名以上の参加者を集めた。（申し込み数は447名）
基調講演を行った東芝の古山 透氏（セミコンダクター社半導体研究開発センター センター長）は、同社の次世代SoCアーキテクチャ「Venezia」を紹介。システムの要求仕様に応じてプロセッサ・コアの数をスケーラブルに変更するというアプローチの同アーキテクチャは、コンフィギュラブル・プロセッサ・コア「MeP」をベースとしたホモジニアス（対称型）なマルチコア・プラットフォームで、既存のヘテロジニアス（非対称型）アーキテクチャよりもソフトウェア指向が強く、システムの柔軟性や開発工数の面で大きなメリットが得られるとの事。東芝では、これらSoCアーキテクチャの設計・検証にSystemCベースの手法を適用しており、協調検証や動作合成、等価性検証（C vs RTL、C vs C）などで効果を上げているという。
ユーザー事例として講演を行ったのは、リコーの塚本氏（電子デバイスカンパニー 画像LSIセンター）とルネサス テクノロジの浅野氏（設計技術統括部、システム設計技術開発部）の2名。いずれも動作合成関連の事例で、塚本氏は長年フォルテのCynthesizerを利用している動作合成ユーザーとして、動作合成の適用を開始した2003年から現在に至るまでの変遷を紹介した上で、直近の画像処理回路（80万ゲート）の設計事例を題材に「ラインバッファの設計を楽にしたい」、「モジュール分割を楽にしたい」という現場ならではの具体的な要望を提言。動作合成を普及させ効率的に設計を進めるためには、SystemCのスタイルガイドと合わせて、モデリングにおける共通の悩みどころを解決する「デザインパターン」が必要であると訴えた。
また、塚本氏は、急遽引き受けたセミナー終了後のレセプション・パーティーの挨拶で、「動作合成ユーザー同士の横の繋がり/情報交換の機会も重要」とした上で、デザインパターンの話も踏まえ、「ユーザー主体の何かしらのコミュニティを作りませんか？」とパーティー参加者に投げかけていた。
尚、後日談となるが、SystemC Japan 2008参加者を対象としたセミナー当日のアンケート結果を見ると、塚本氏の言う「デザインパターン」に同調するかのように、SystemCにおける「モデリングの容易化」を求める声が多く、SystemCソリューションに対する要望として最も多かったのは、「汎用IPモデルの流通」だった。（有効回答数277件のうち103件が回答）
もう一つの事例講演、「ルネサステクノロジにおける高位設計適用事例」では、ルネサスの浅野氏が同社のSystemCベースの高位設計フローを紹介。その時点では使用しているツール名は明らかにされていなかったが、後日発表された各社の情報から推測すると、同社ではケイデンスの新製品「C to Silicon Compiler」を用いている様子。
浅野氏によるとルネサスでは、設計モデルの流用性やツール選択肢の広さ等の観点から、システムレベル設計用の言語としてSystemCを選択。設計の起点となるアルゴリズム（Cモデル）から動作合成用のSystemCモデルを作成する手順を規定し、その過程で性能評価向けのCモデルや期待値生成向けCモデルも作成。ソフトウェアの先行開発を含めたシステムレベル設計に生かしている。
また、動作合成後のRTL検証には、動作合成用モデルの検証に使ったSystemC
のテストベンチを再利用する形をとっているほか（合成ツールがSystemCラッパ付きのRTLを出力可能）、市販の等価性検証ツールを用いたSystemC対SystemCの検証（SystemCの記述を変更した場合）、動作合成前後の機能等価性検証、SystemC記述チェッカを用いたルールチェックなど、様々なフェーズでSystemCベースの検証を多用し、問題の早期発見と早期デバッグを実践している。
実際に動作合成を用いた設計事例としては、画像処理モジュールの設計例を2例紹介。1つは、要求仕様変更に伴う既存デザインの修正で、スループット制約の緩和に伴う面積削減という課題をRTL生成と等価検証を含めて僅か2日で完了。人手工数に換算すると10日は要するもので、約80％の工数削減を実現。
もう一つの事例は、アルゴリズムC記述からFPGA向けとSoC向けにレイテンシの異なる2種類のRTLを生成したというもので、合成用SystemCの記述量は元のCコード643行に対して3549行とかなり増えたが、単純記述の追加が殆どで、実質的には元のCに対して4割増し程度の記述増。合成した結果、FPGA向けとSoC向け共に目標周波数を達成し、面積は人手RTLの見積りに対して108％。合成前のSystemCシミュレーションで制御タイミング間違い、端処理領域間違い、ビット幅不足などの不具合を検出し、検証TATの削減も実現でき、実質的に人手設計工数の約55％で作業を完了できたという。（人手工数は見積り値）
尚、セミナーの最後には、STARCの吉永氏（企画部、標準化推進室）がリリースされたばかりの「OSCI SystemC TLM-2.0」の概要を説明。Transport Interfaces、Sockets、Generic Payload、Base Protocolと4つのポイントにフォーカスし、その機構とメリットを解説した。
■SystemC Japan 2008 セミナー会場におけるアンケート結果（抜粋）
有効回答数：277
Q．主に使用・開発しているSystemCモデルの抽象度は？（複数回答あり）
?Functional Level 36件
?Transaction Level 57件
・UT(Untimed) 36件
・LT(Loosely-timed) 20件
・AT(Approximately-timed) 25件
・CA(Cycle Accurate) 38件
?RTL 28件
Q．SystemC及びSystemCソリューションに対する要望
?自動インプリメンテーションのパス 53件
?シミュレーションの高速化 86件
?汎用IPモデルの流通 103件
?アサーションの標準化 54件
?テストベンチの自動生成 76件
?デバッグ及びアナライズ環境の強化 68件
?HW/SW自動パーティショニング 51件
?アナログ/ミックスドシグナル/RFシステムのモデリング能力 17件
?その他（※自由記述抜粋）
・合成前後の等価性チェックツール
・モデリングの容易化
・デザインパターン
・TLM20含む各種マニュアルの日本語化
・TLMの合成
・モデル自動生成
・等価検証のアサーション作成標準化
・ソフトウェア結合シミュレーション
・SW:アプリ指向のSW/HW混在でのフォーマル検証
・導入、人材育成
2008年7月15日、メンター・グラフィックス社は、同社のDFMツール「Calibre nmOPC」がSemiconductor International誌のEditors Choice Best Product賞を受賞したことを発表した。
プレスリリース：
http://mentorg.co.jp/news/2008/080715.html
Semiconductor International誌のEditors Choice Best Product賞は、半導体製造関連の製品を対象に、記者の目によって選ばれた優れた製品を表彰するもので、今年の受賞製品の中でEDAツールは「Calibre nmOPC」ただ一つ。「Calibre nmOPC」は、今年の「INNOVATION AWARDS」（米EDN誌）も受賞しており、業界紙関連のアワードにて2冠達成となる。
「Calibre nmOPC」は、65nm以降の先端プロセスをターゲットに開発された、次世代のOPCツールで、マスク・レイヤに対して100%のシミュレーション・カバレッジを提供する新たなOCPアルゴリズムや「Cell Broadband Engine」を用いたリソグラフィ演算処理の高速化システムが大きな特徴。桁違いのTAT短縮効果が国内外の顧客に高く評価されている。
※メンター・グラフィックス・ジャパンL株式会社
http://www.mentorg.co.jp
2008年7月16日、コンフィギュラブル・プロセッサを手がけるテンシリカは、同社の社長兼CEOにJack Guedj氏が就任したことを発表した。
プレスリリース：http://www.tensilica.co.jp/html/press/CEO-0716.html
新社長兼CEOのジャック・ガウジ氏（Dr. Jack Guedj&knm Ph.D.）の前職は、Magnum SemiconductorのCEO、更にその前はデジタル・ディスプレイ・プロセッサの主要サプライヤTVIAの社長を務め同社のIPOを実現。その他、セットトップボックス及びビデオチップのFaroudjaの副社長、National Semiconductorの営業兼マーケティングのデジタル・メディア/宅内ブロードバンド部門のディレクタなども経験。パリ大学でエレクトロニクスの修士課程及び博士課程、UCLAでビジネスの修士課程を修了している。
テンシリカの今回の人事は、同社の次なる成長ステップへ向けた組織固めの一貫で、創業者である前CEOのクリス・ローウェン氏は、引き続き取締役兼CTOとしてテンシリカの重要顧客と共に最先端のプロセッサ・テクノロジとアプリケーションを推進していく。
クリス・ローウェン氏は1997年にテンシリカを起業、同氏によって生み出された革新的なXtensaプロセッサ・テクノロジ及び設計手法によりテンシリカは、130以上のライセンシーに対して、年2億個以上のプロセッサ・コアを出荷している。
※テンシリカ株式会社
http://www.tensilica.co.jp
2008年7月14日、シーケンシャル等価性検証ツール「SLEC」を手掛ける、米Calypto Design Systems社は、動作合成ツールユーザー向けの製品「SLEC System-HLS」がケイデンスの動作合成ツール「C-to-Silicon Compiler」をサポートしたことを発表した。
プレスリリース：
https://www.eda-express.com/edalibrary/files/1216239851.pdf
カリプトによると、発表された「SLEC System-HLS（C-to-Silicon Compiler対応版）」は、ケイデンスとの共同開発によって製品化。既にリリースされている、Forte社のCynthsizer対応版、Mentor社のCatapult対応版と同様に、動作合成の運用フローに沿って入力（C/SystemC）と出力（RTL)の機能等価性を検証することができる。
既に「C-to-Silicon Compiler」を導入しているルネサス テクノロジでは、この「SLEC System-HLS（C-to-Silicon Compiler対応版）」も合わせて導入しており、動作合成を用いた設計の生産性向上を実現済みだという。
尚、「SLEC System-HLS」は、サポートする動作合成ツール毎にライセンスが分かれており、価格はそれぞれ5万ドル（米国販売価格、1年間ライセンス）。最近は動作合成ツールの入出力の等価性検証に加えて、入力（元のコード）対入力（動作合成向けに修正したコード）の等価性をチェックするユーザーも増えているようだ。
※カリプト・デザイン・システムズ株式会社
http://www.calypto.com
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp/
2008年7月15日、ケイデンスは、C/SystemC入力の動作合成ツール「C-to-Silicon Compiler」を発表した。
プレスリリース：
http://www.cadence.com/cadence/newsroom/features/pages/feature.aspx?xml=ctosilicon&CMP=071408_c2s（英文）
ケイデンスの後藤氏（マーケティング本部 フィールド プラットフォーム マーケティング部 Incisive担当 シニア マネージャー ）によると、「C-to-Silicon Compiler」は、2003年に買収したGet2Chip社の「Architecture Compiler」の技術と、ケイデンスのBerkeley Labでの研究成果をベースに開発された製品で、その名の通りC言語モデルからSiliconまでの一貫したインプリメントの実現を狙うもの。入力言語としては、C、C++、SystemCに対応している。
ターゲットユーザーは、動作合成に対する要求レベルの高い、ASIC設計を中心としたハードウェア設計者で、RTL資産の再利用を中心とした現在のIPベース設計の更なるレベルアップ、即ちCモデルベースの再利用設計を実現する事で、設計の効率化と最適化を目指している。
「C-to-Silicon Compiler」は、市場における後発ツールとして、既存の市販製品で指摘されていた共通の問題をカバー。それがそのままツールの特徴となっている。例えば、モデルの再利用という観点から、入力となるCモデルにプラグマ、ディレクティブなどを追加する手法は取らず、各種合成成約やパラメータは別ファイルとして用意し、合成対象と合わせて入力する。合成は、アンタイムド/タイムド両方の記述に対応しており、与えられた制約条件の下で最適解を追求。内部に組み込まれた論理合成エンジンを用いて、ターゲットデバイスのライブラリ情報を見ながらゲートレベルの精度で物理層を考慮した合成を行う。
また、合成後のECOに対応するため手立てとして、「BST（Behavior-Structure-Timing Database）」と呼ぶ、入力コードと合成コードの相関情報を保持するデータベースが用意されており、最小限のデザイン修正を実現するインクリメンタルな合成が可能。更に、合成結果を高速あるいは瞬時にシミュレーションする手段として、高速検証用のモデル「FHM（Fast Hardware Model）」とテストベンチの再利用が可能なSystemCラッパー付RTLを出力する事もできる。
尚、「C-to-Silicon Compiler」は、一般ツールのように単品製品として販売されるのではなく、コーポレート契約やプロジェクトベースの契約などケイデンスのトータルソリューションの一部として供給される予定。既に国内ではケイデンスとパートナー契約を結んでいるルネサス テクノロジ、日立製作所が導入しているという。
ちなみに「C-to-Silicon Compiler」は、SYDNEYプロジェクトと呼ばれるケイデンスのESLソリューション開発プロジェクトで産み出された製品であるが、同プロジェクトは現在も進行中で、「C-to-Silicon Compiler」のリリースは最初の一歩。来年には更に上位のシステムレベルソリューションが登場する予定となっている。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp/
2008年7月8日、ケイデンスは、松下電器産業の半導体社が先端ノードによるアナログ・ミックスシグナル設計向けに、「Virtuoso custom design platform」の最新版6.1を採用したと発表した。
プレスリリース：http://www.cadence.co.jp/news/h20-7-8.html
発表によると、松下が採用した「Virtuoso IC 6.1」は、ケイデンスと松下の共同開発によって産み出された製品で、松下社内では既に最先端ノードのカスタム設計と検証で「Virtuoso IC 6.1」を使用しTAT短縮に成功。また、「Virtuoso Analog Design Environment」 と、「Virtuoso Layout Suite XL」を併用し、生産性の向上を高めているほか、IPの再利用とマイグレーションのために、「Virtuoso Layout Migrate」も採用しているという。
カスタム、アナログ・ミックスドシグナル設計ツールは、ケイデンスのツールがデファクトとして君臨しているが、ここ最近、マグマをはじめ多くのベンチャーが既存技術の置き換えソリューションを発表しており、アナログニーズの高まりと共に、にわかに市場が活性化しつつある。
そういった状況の中、今回の発表は、カスタム/アナログ分野におけるケイデンスの存在感を改めて示した形となる。
※松下電器産業株式会社
http://panasonic.co.jp/semicon/
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp/
2008年7月8日、ケイデンスは、ルネサス テクノロジが、アナログおよびミックスシグナル設計向けに、最新の「Virtuoso Spectre Circuit Simulator」を採用したことを発表した。
プレスリリース：http://www.cadence.co.jp/news/h20-7-8-2.html
ケイデンスによると、今回ルネサスが採用した「Virtuoso Spectre Circuit Simulator」には、今年4月に発表したばかりの高速化技術「turbo」テクノロジ搭載が搭載されており、ルネサスは同技術の早期アクセス・プログラムに参加し、レイアウト前のシミュレーション実行時間の大幅な削減を実現。SPICE精度を一切犠牲にすることなく、シミュレーション速度を最大で5倍も向上させた。
ちなみにケイデンスのアナウンスによると、「turbo」テクノロジ搭載の「Virtuoso Spectre Circuit Simulator」を用いる事で、精度を犠牲にすることなく、回路シミュレーションの速度を最大で10倍高速化可能。更に「turbo」テクノロジは、寄生素子の潜在的な影響を効率的に解析する事も可能で、多大な寄生素子の影響をうける先端プロセスをターゲットとした設計の性能を最大20倍向上できるという。
※株式会社ルネサス テクノロジ
http://japan.renesas.com/
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp/
2008年7月7日、仮想検証向けのESLソリューションを手掛ける米Carbon Design Systems社は、英ARM社からARM搭載システムの仮想開発環境「SoC Designer」を買収したことを発表した。
プレスリリース：
http://www.carbondesignsystems.co.jp/newsevent/pressrelease07072008.html
カーボンによると、ARMのSoC Designer開発チームのキー・メンバーは、カーボンに移りSoC Designerツールの開発、サポート、販売を継続。カーボンは、カリフォルニア州アーヴァインに新しい開発オフィスを設立する。
今回の買収によってカーボンは、RTL資産から高速検証用Cモデルを生成するソリューションに加え、SoCの仮想開発環境も提供可能に。ARM IPのサイクル精度モデルの生成機能を武器に、ARMユーザーにサイクル精度のツールソリューションを売り込む。
尚、カーボンは、先月開催された第45回DACにて、Cモデルの生成環境「Carbon Model Studio」の新機能「モデル・クリエイション・ウィザード」を発表。ソフトウェア開発者（＝仮想環境ユーザー）をターゲットとしている同機能は、RTLの知識が無くても高速検証用Cモデルが作れるというもの。今年度中には、作成したCモデルをセキュアな形で配布可能な仕組みとライセンス形態を提供する計画だという。
また「Carbon Model Studio」は、GUIやデバッグ機能、シミュレーションの観測性なども強化されているほか、VHDL資産からのCモデル生成もサポート。RTLの情報を元にCモデルで消費電力の解析・最適化を行うという、ユーザーのツール利用法からヒントを得た新製品の試作も進行していると聞いた。
※カーボン・デザイン・システムズ・ジャパン株式会社
http://www.carbondesignsystems.co.jp
2008年7月10日、システムシミュレータを手掛ける米Mirabilis Design社は、ヘテロジニアス・マルチコア・プロセッサIPを手がけるトプスシステム社が同社の日本代理店となった事を発表した。
プレスリリース：
https://www.eda-express.com/edalibrary/files/1215731063.pdf
Mirabilisのシステムシミュレータ「Visual Sim」は、予め用意された2000種にものぼるコンポーネントを利用する事でスピーディーに仮想プラットフォームを構築。設計の早期段階でシステムの性能分析、アーキテクチャ探求、消費電力見積りなどを行う事ができる。
トプスシステムは、自社製品のヘテロジニアス・マルチコア・プロセッサIPの開発に、Mirabilisの「Visual Sim」を利用しており、ユーザーとしてその性能と効果を確認。マルチコア・システムの開発を大幅に効率化できる有用なツールであると判断し、自社リソースを活かした製品の代理店販売に踏み切ったという。
「Visual Sim」は、サイクル精度のモデルを利用する仮想開発環境よりも抽象度の高いレベルで性能解析を行うツールであるが、その精度は実システムと比較して80％以上とかなり高いポテンシャルを持っている。
※Mirabilis Design社
http://www.mirabilisdesign.com/
※株式会社トプスシステムズ
http://www.topscom.co.jp/
2008年7月3日、米EDA Consortiumは、2008年度第1四半期（1月?3月）の世界EDA売上報告を発表した。
プレスリリース：
http://www.edac.org/downloads/pressreleases2008/MSS_Q1_2008_PressRelease_20080624_final.pdf（英文）
発表によると、2008年Q1（1月?3月）の世界のEDA売上総額は、前年比1.2％減の13億5070万ドル（約1447億円、＄＝107.13yen換算）。前年比減という結果は2005年Q1以来3年ぶりで、長らく成長を続けていたEDA業界にも遂に世界的な経済不況の影響が出始めた。
EDACチェアマンであるメンターCEOのWalden C. Rhines氏によると、今期の売上げ結果は大手の売上げ減少をベンチャーの売上げ増で相殺した結果との事で、ESL、DFM、DFT、レイアウト検証、パワー解析、アナログ/RFといった分野の製品売上げは好調。業界における雇用人員数は前年比5.9％増の27329名となっている。
地域別売上げでみると、北米市場の売上げが前年比8.2％減と大きく落ち込んでいるのに対し、欧州と日本はそれぞれ13.5％増、2.4％増と売上げを拡大。これまで2ケタ成長を続けていたアジア・その他の地域は北米以上に急ブレーキがかかり、2.5％減となっている。
2008年Q1の分野別の売上と昨年同時期との比較は以下の通り。
※＄＝107.13yen換算
■CAE分野 5億3540万ドル（約573億円）2.7％UP
■IC Physical Design & Verification分野 3億2500万ドル（約348億円）9.1％DOWN
■IP分野 2億7140万ドル（約291億円）1.7％UP
■サービス分野 8780万ドル（約94億円）1.7％UP
■PCB/MCM分野 1億3110万ドル（約140億円）1.4％UP
2008年Q1地域別の売上と昨年同時期との比較は以下の通り。
■北米 5億6510万ドル（約605億円）8.2％DOWN
■ヨーロッパ 2億6870万ドル（約288億円）13.5％UP
■日本 3億2700万ドル（約350億円）2.4％UP
■アジアその他地域 1億8980万ドル（約203億円）2.5％DOWN
※EDAC（EDA Consortium）http://www.edac.org
2008年7月1日、メンター・グラフィックス社は、今年2月に発表したインテリジェント・テストベンチ自動化ツール「inFact」の機能アップを発表した。
プレスリリース：http://www.mentorg.co.jp/news/2008/080701.html
発表によると今回メンターは、「inFact」に「Simulation Distribution Manager」と呼ぶ分散処理のマネンジメント機能を追加。機能仕様ルールか重複の無いテストパターンを自動生成するというコア機能に加え、インテリジェントな分散処理に対応した。
具体的には、各CPUやシミュレーションファーム全体でテスト・シーケンスを重複することなく大規模シミュレーションを複数のCPUに分散できるようになり、理論上、CPU1個で1000時間かかるシミュレーションをCPU100個で10時間で処理することが可能に。しかし、実際のシミュレーションでは、全てのCPUが同等の性能で、全てのCPUを100％使う事は不可能なため、「Simulation Distribution Manager」がシーケンス全体を小さい仮想スライスに分割し、CPUの利用状況に応じてスライスを割り当てるという形でCPUの稼動効率を高めてくれるという。
メンターの「inFact」は、テストパターンを作成する手間とテストパターンのバグを無くし、機能カバレッジの向上を実現するためのテストベンチ自動化ツールで、テスト項目と検証対象の機能仕様をルールとして入力すると、目的とするテスト項目に則した全てのテストパターンを自動生成することが可能。例えばUARTを検証対象とした場合、僅か20行程度のルールを記述するだけで、約160パターンある動作シーケンス全てのテストパターンをツールが自動的に生成してくれる。
メンターが業界でリードするインテリジェント・テストベンチ技術は、テストコストの増大を抑え、削減する新技術として注目されており、ITRSのロードマップでは、2011年の実用化が想定されている。
※ITRS：International Technology Roadmap for Semiconductors
http://www.itrs.net/
※メンター・グラフィックス・ジャパン株式会社
http://www.mentorg.co.jp
第45回DACに出展していたSynfora社のブースレポート。
Synforaは、DAC初日の9日に新製品「PICO Extreme FPGA」を発表。ブースにてデモを披露していた。
プレスリリース：http://www.synfora.com/news/press/060908.html
「PICO Extreme FPGA」は、独自の拡張C言語から並列化やパイプライン処理を行い、テンプレートアーキテクチャに落とし込むという合成ツール「PICO Extreme」の兼価版で、合成するアクセラレーターをFPGAにマッピングする事が可能。ハード設計者に加えソフト設計者もそのユーザーとして想定している。
同社のPICOシリーズの製品は、競合他社製品と比較して知名度は低いが、日本国内でもプロジェクトユーザーが存在しており、1年以内に大規模プロジェクトでPICOを適用する計画も有るとの話。
ワールドワイドでは、TIとSTマイクロが2大ユーザーで、TIは世界各地の拠点でPICOを展開。ワイヤレス関連やプロセッサ設計にてPICOを活用しているという。
尚、Synforaはここ最近、サードパーティとの連携を強化している様子で、Certess社の検証環境品質評価ツールやSynopsys社のESL環境とのインタフェースを用意。PICOはSynopsys社のセミナーでも実名を挙げて紹介されていた。
※Synfora社
http://www.synfora.com
2008年7月4日（金）、新横浜国際ホテルで開催予定の国内唯一のSystemC専門技術セミナー「SystemC Japan 2008」に定員の約1.5倍の447名がエントリーした。
今年で3回目の開催となる同セミナーは、SystemC関連ソリューションを取り扱うEDAベンダ及び設計コンサルティング会社によるプライベートセミナーで、SystemCユーザーの事例紹介と絡めて最新のSystemC関連技術を紹介するもの。
今年は?東芝と?ルネサス テクノロが社内のSystemC環境について講演するほか、?リコーが動作合成ツールへの要求・期待について講演。更に、先日正式リリースされたばかりの「OSCI SystemC TLM 2.0」の概要について、OSCIメンバーのSTARCが発表を行う予定となっている。
IEEE標準化によって一時は落ち着いたかに見えたSystemCも、ここ最近活発化してきたESL手法の本格的な普及により、「TLM」を中心にユーザーが拡大しており、SystemC Japan 2008 の開催に向けて実施した事前アンケート調査の結果からもユーザーの積極的な姿勢が見てとれる。
■SystemC Japan 2008 事前アンケート調査結果（抜粋）
※アンケート対象：４４７名
Q．SystemCの使用状況についてお聞かせ下さい
?言語に触れた事は無い 132名（30％）
?言語を習得中 116名（25.7％）
?業務で使用した事がある 112名（25.2％）
?使用中・良く知っている 51名（11.5％）
?言語は習得しているが未使用 51名（11.5％）
※3割以上がSystemC実務経験者
Q．どのような用途でSystemCを使用されていますか？
※経験者198名に質問（複数回答あり）
?機能検証 108名（54.5％）
?動作合成 84名（42.4％）
?仮想環境構築・SW開発 68名（34.3％）
?アーキテクチャ探求 59名（29.8％）
?その他 7名（3.5％）
※複数の用途でSystemCを使用
Q．SystemC対応ツールを使用したことがありますか？
?未使用だが使用予定あり 113名（25.5％）
?使用経験あり 96名（21.6％）
?使用中 87名（19.6％）
?使用ツールを検討中 46名（10.4％）
?使用予定なし 26名（5.9％）
?無回答 76名（17.1％）
※3割以上がこれからのツール利用を予定
尚、SystemC Japan 2008の参加申し込みは既に終了となっているが、余りが出た場合に限り、希望者にセミナーテキストを配布する予定。ご希望の方は、下記窓口までご連絡下さい。
SystemC Japan 2008 運営事務局 ： systemc2008@eda-express.com
※SystemC Japan 公式セミナーページ
https://www.eda-express.com/systemc2008/
第45回DACに出展していたSequence Design社のブースレポート。
Sequenceは、DAC開催直前に新製品となるRTLレベルの消費電力最適化ツール「Power Artist」を発表。ブース内スイートにてデモを披露していた。
「Power Artist」は、RTLを読み込んで消費電力解析を行う、Sequenceの既存製品「Power Theater」の解析エンジンを流用した新製品で、消費電力解析の結果を元にRTLの最適化を行う事が可能。クロック関連、メモリ関連、データパス関連の計10のルールがツールに登録されており、デザインに応じてそれぞれのテクニックで消費電力の最適化を追求する。
入力はRTLコード、出力は最適化されたRTL、消費電力最適化のためのガイダンス、論理合成向け制約ファイルの3種類。デザインに対してどのようなルールを適用するかにより出力は異なり、ルールの適用はツールに自動的に判断させる事も設計者自身が指定する事も可能。設計者自らルールを作りツールに適用する事もできる。
「Power Artist」は、ブロックレベルのパワー解析や簡単な電力最適化の自動処理を狙うもので、GUIベースでインタラクティブにRTLを最適化可能。最適化能力に加え、既に「Power Theater」で実績のある質の高い消費電力解析エンジンを利用している点、高速処理、論理合成ツールとの親和性の高さ、などが「Power Artist」の謳い文句で、「Power Artist」で最適化した後の最終的なチップ全体の解析は「Power Thater」を利用という流れになる。
話によると、既に日本企業を含む計5社が「Power Artist」をβカスタマーとして利用中。間もなく製品が正式リリースされる予定との事。
「Power Artist」のベースとなっている「Power Theater」は、既にその採用数がワールドワイドで100社を超え、同社の業績アップの原動力となっていると聞いた。
※Sequence Design社
http://www.sequencedesign.com
第45回DACに出展していたAldec社のブースレポート。
Aldecのブースでは、既存のHDLシミュレータ「Riviera」、「Active-HDL」、ハードウェアアクセラレータ「HES」に加え、今年から製品ラインナップに加わったRTLコードチェッカー「ALINT」を展示していた。
「ALINT」は、元々昨年のDACで「Riviera」オプションLint機能として紹介されていたが、その後、単体製品として出荷を開始。STARCの「RTLスタイルガイド」のルールを標準サポートしている。
AldecのDavid Rinehart氏（Vice President）によると、「ALINT」は日本市場をはじめワールドワイドで予想を上回る反響を得ており、正式リリースから半年で既に多数の顧客を獲得しているとの事。小まめなエンハンスを繰り返し、先日もシミュレーション速度を従来比2?3倍に引き上げたHDLシミュレータ「Ｒｉｖｉｅｒａ」と合わせて、Ａｌｄｅｃの業績アップの原動力になっているという。（Ａｌｄｅｃはこの1年間で総売り上げを15％以上アップ）
「ALINT」好調の要因についてDavid Rinehart氏に聞くと、「まだまだRTLのコーディングや検証に対するニーズは大きく、RTLツールを使用するユーザー数は増えている。」、「性能もさることながら、競合製品の半額というコストパフォーマンスの高さが多くの顧客に支持されている。」というコメントが返ってきた。
「ALINT」の最新版は6/23日に正式リリースされたが、DACでも一部の顧客にデモを披露。新バージョン2008.06では、STARCルールのサポートが更に拡張されたほか、新たなGUIもサポートされLintチェックの結果とソースコードの照合やチェック項目の設定がし易くなった。
更に、新機能として「CDCチェック」機能を追加。CDC (Clock Domain Crossing) に関する問題を検出するためのチェック項目がサポートされ、非同期クロックドメイン間に組み合わせ回路があるかどうかを検出可能で、クロック違反に関するコーディング上の問題を設計の初期段階で取り除くことができるようになるという。
尚、VHDLのサポート（１０月）、SystemVerilogのサポート、ユーザー定義ルールのサポート（共に２月）などが「ALINT」の今後のロードマップとしてFIXしていると聞いた。
※アルデック・ジャパン株式会社
http://www.aldec.co.jp
第45回DACに出展していたMentor Graphics社のブースレポート。
Mentorの今年の一番の話題は、配置配線ツール「Olympus-SoC」とレイアウト検証ツール「Calibre」の組み合わせによる、次世代のインプリメンテーション・ソリューションの発表。Sierra社の買収から約1年を経てついに実現したという「Olympus-SoC」と「Calibre」の強力な結合について、メンター・ジャパンCalibre部門AEマネージャーの青木氏に聞いた。
青木氏によると、「Olympus-SoC」と「Calibre」は買収前からツール間の連携を実現していたが、これまでバッチで流していたツール間のやり取りを今回の統合では完全にシームレスに結合。配置配線→レイアウト検証→エラー修正という一連の処理を「Olympus-SoC」のGUI上で実行可能で、「Calibre」で見つけたエラー箇所の修正はなんとプッシュボタン実現。このエラー自動修正機能は、MCMMエンジンの解析結果を考慮しながら実行され、45nmデザインであれば、ほぼ100％近くエラーを修正できるという。
青木氏曰く、両ツールの結合は、「今まで蓄積してきた実績の有るCalibreのルールを設計でも利用しよう」という考えがベースとの事で、単純に配置配線結果をサインオフ検証に流すという一方通行の話ではなく、設計?検証間のイタレーションを実現している点が肝。殆どの設計者が最後の最後には「Calibre」でチェックしている現実を考えると、その結果からのレイアウト自動修正機能を喜ばない人は恐らくいない。
尚、話によると、「Olympus-SoC」によるテープアウト実績は既に３ケタを超え、日本でも年内には最終製品が市場に出回るのでは？との事。MCMMの収束性、処理の速さに加え、サインオフ検証との密接な結合という強力な武器を手に入れたMentorのインプリメント・ソリューション。その市場へのインパクトは計り知れない。
その他、インプリメント/DFM関連では、メンター自社開発のCMPシミュレータ「CMP Analyzer」を新製品として今回のDACで初披露。これにより、DFM関連では唯一弱かったCMPのシミュレーションも可能となり、顧客に対して磐石なDFMソリューションを提供できるようになる。
※Mentor Graphics社
http://www.mentor.com
第45回DACに出展していたTOOL社のブースレポート。
TOOLは、DAC前にKLA-TencorのOPC/RET最適化ツールとの統合とUS支社のオープンを立て続けに発表。話題性が功を奏し、ブースは活況であった様子。
マーケティングの長谷部氏によると、人が少ないと言われる中、昨年並みの集客を実現。米国市場も意識したマーケティング活動により、ブースに訪れる現地エンジニアが増えたとの事。
ブースでは、発表したばかりのKLA-Tencorとの統合環境の他に、7月上旬リリース予定のレイアウト表示プラットフォーム「LAVIS」バージョン8.0を先行公開していた。
「LAVIS」の新バージョン8.0は、現行のバージョン7.2の新機能のエンハンスがメインで、等電位追跡機能の結果表示や3D断面図表示のズームやカラーリング、簡易編集機能の複数同時編集対応など、既に実装済みの各機能のユーザビリティを向上。データ表示速度の向上という同社永遠の開発テーマを進行しつつ、ユーザー数の増加に伴い、その使い勝手の改善にも力を注いでいるとの事。
また、配線長や抵抗値などの情報も欲しいというユーザーニーズに応え、同機能を次期バージョンの「LAVIS」に実装する予定で、その他にもSTAツールからの情報入力や、DRC結果のレビュー表示など、レイアウト検証周辺の様々なニーズに応えていく予定で、既にプロトタイプ開発にも着手していると聞いた。
TOOL社の社長、本垰氏にビジネスの状況について尋ねたところ、他社ツールとの積極的な連携によって顧客層が拡大しており、ビジネスは全体的に好調。今後もLitho周り、レイアウト検証周りを中心に他社ツールとのインテグレーションを進める予定で、現在も複数のプロジェクトを進めているとの事。北米市場では既に10社以上の顧客があり、7月からのUS支社開設は、それら顧客に対するローカルなサポートがメイン。アジア地域では代理店経由で製品展開を進めており、全エリアで右肩上がりで売上げが伸びているほか、日本国内でも堅実に顧客数を増やしており、間もなく新たな採用事例が発表できるだろうとの話だった。
最後に本垰氏に、今後のTOOL社の展望について聞いたところ、「DFMが落ち着いたと言われているが、問題解決手法が確立されたからで、市場が悪くなっている訳ではない。」、「現在、GDSからOASISへの移行が本格化しつつあるので、我々のソリューションに対するニーズは更に高まるだろう」とコメントしていた。
尚、TOOLは、毎年モントレーで開催されている「BACUS Symposium on Photomask Technology」に今年は出展者としてフラクチャリングシステム「Mask Studio」を出品する予定だという。
※TOOL株式会社
http://www.tool.co.jp
第45回DACに出展していたBluespec社のブースレポート。
Bluespecは、この5月から日本でもサイバネットが代理店販売を開始。ここ最近のHOTな話題をブースで顧客対応を行っていたサイバネットの江頭氏に聞いた。
江頭氏によると、DACと併設されている学会「MEMOCODE 08」で行われた「Co-Design」コンテストにて、Bluespecを使ったMITチームが断トツの優勝。XilinxのFPGA上のPowerPCコア8個で実行されているソフトウェアを高速化するというのが、コンテストの命題で、与えられた期間は僅か4週間。MITチームは3人で3週間かけて2通りの回路実装。その結果、元の実行速度に対して1100倍の高速化を実現したという。（2位のチームは100倍の高速化）
※コンテストの結果
→http://rijndael.ece.vt.edu/memocontest08/everybodywins/#results
また、未確認ではあるが、東京大学も参画しているスーパーコンピューターの開発プロジェクトにおいても、BluespecのESL合成ツールが用いられているとの話で、まもなくテープアウトが予定されていると聞いた。
日本での製品展開は始まったばかりであるが、既に北米/EURO市場では、NOKIA、STマイクロ、Qualcomm、IBM、TI、AnalogDevicesなど複数の大手企業がBluespec製品を利用中で、その実力から、今後日本においてもESL市場に新たな風を巻き起こす事は間違いない。
※Bluespec社
http://www.bluespec.com
2008年6月17日、EDA業界最大手のケイデンスは、業界第3位のメンター・グラフィックスに対し買収を提案した事実を明らかにした。
プレスリリース：
http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=061708_announcement
発表によるとケイデンスは、メンター・グラフィックス株の2008年6月16日の終値に30％を上乗せした1株当り16ドル、総額16億ドル（約1730億円 ＄＝108.09Yen換算）の現金にてメンターに買収を提案。同買収金額は、メンターの抱える負債6900万ドル（約74.5億円）を差し引いた取引金額になるという。
ケイデンスは、今回の買収提案を両社の株主利益に繋がると主張しており、提示した1株当り16ドルという金額は、メンターの過去30日間の平均株価の約2倍に相当する。
ケイデンスCEO Michael J. Fister氏の公開した文書によると、Michael J. Fister氏は今年4月16日にメンターCEOのWalden C. Rhines氏に買収話を提案。しかし、Walden C. Rhines氏は議論に応じる気が無く、5月末に買収拒否の意をケイデンスに伝えていたという。
ケイデンスは、買収提案を公にする事でメンターの株主に対して買収メリットをアピールする構え。いずれにしても、メンターの株主の意向によって、EDA業界の勢力図は大きく塗り変わる事になる。
ちなみに、メンター・グラフィックスは現在従業員数4200人、年間売り上げはおよそ8.5億ドル。CEOのWalden C. Rhines氏は、DAC初日のプライベートパーティーで、今後のレイアウトソリューションはメンターが制すると力説していた。
第45回DACに出展していたCalypto Design Systems社のブースレポート。
Calyptoは、DAC開催前にRTLでの消費電力最適化に関するケイデンスとのインテグレーション・フローを発表。消費電力最適化ツール「PowerPro CG」は、Powerフォーマット「CPF」をサポートしており、パワー制約に関する情報を扱う事ができるが、今回ケイデンスの論理合成ツール「RTL Compiler」とのインタフェースを整え、「PowerPro CG」によって最適化処理を施したRTLを「RTL Compiler」へと渡せるようになった。
また、「PowerPro CG」は、クロックゲーティング可能な箇所を見つけ、自動的に回路を挿入してクロックゲーティングを実現するほかに、既存のクロックゲーティングを「よりゲートする」ように最適化する機能も備えているが、その際に利用するクロックゲーティングのプロファイラーを「PowerPro-filer」という単体ツールとして、無償配布開始。これを利用すればゲートの状態を確認する事ができるという事で、ブースではUSBメモリに入れて訪れる顧客に配布していた。（Web上からダウンロード可能）
シニアAEの山本氏に、リリース後半年を経過した「PowerPro CG」の売れ行きについて尋ねたところ、NVIDIA、IDT、STARCをはじめ複数の顧客が「PowerPro CG」を導入。中にはライセンスを複数購入した顧客もあり、既に数チップでテープアウト実績があるという話で、山本氏は「正直、短期間でこれだけの実績が出るとは思わなかった」とコメント。その理由については、シーケンシャル等価性検証ツール「SLECがあるからこその結果」という事で、「PowerPro CG」と「SLEC」を組み合わせて使えば、RTLの最適化と最適化後のRTLの等価検証をプッシュボタン式で完全に自動処理できると自負していた。
尚、「SLEC」の近況については、日本が中心だった動作合成前後の等価性検証のニーズが北米/EUROでも活発になってきており、少しずつユーザーを増やしているとの事。中にはSTマイクロのように、動作合成前後に限らず、元となるCコードと動作合成向けに修正したCコードの等価性を「SLEC」でチェックするユーザーもあり、日本でもSystemC×SystemCのチェック（配列外アクセスをチェック）を行うユーザーがいるなど、様々な応用例が出てきていると聞いた。
※Calypto Design Systems社
http://www.calypto.com
第45回DACに出展していたAtrenta社のブースレポート。
Atrentaの今年の目玉は2つ。新製品「1Team Genesis」とRTL解析ツール「SpyGlass」をベースとした「GuideWareメソドロジ」で、いずれもDAC初日の6/9に発表され、ブースにて展示されていた。
新製品「1Team Genesis」は、一言で表現するとChip AssemblyのToolで、STマイクロエレクトロニクスと共同で開発された製品。RTLからデザイン仕様のドキュメントを自動生成し、設計の早期段階でのデザイン仕様の確認、探求、最適化を実現可能。話によると、既にUSの某大手IDMでは、既存ツールから「1Team Genesis」への乗換えが完了しているという。
「GuideWare」は、SpyGlass Familyの推奨Rule Setで、多数存在しているSpyGlass FamilyのRuleの中で、どのRuleを適応すれば効果的な設計が行えるか？というユーザーの問いに応えるもの。実際の設計現場からのフィードバックを元に、設計の各ステージにに対し、実行すべきRule Setをメソドロジとして体系化している。
Atrentaのブースは例年通りスイート主体の構成で、詳細な製品デモ等は公開していなかったが、ステージで定期的に行われていたパフォーマンスは、かなり人を集めていた。
第45回DACに出展していたSpringSoft社のブースレポート。
Spring Softは、今年の4月にデバッグツール大手のNovas社の合併を発表したばかり。今回のDACでは、元々傘下のSilicon CanvasとNovasとの新たな統合体制を大々的にアナウンスしていた。
SpringSoftのScott Sandeler氏（ワールドワイド・コーポレート・マーケティングVP）によると、今回のNovasの合併を機にSpringSoftはこれまでの代理店経由の製品供給体制を直販体制にシフト。この7月からは日本代理店のノバフロー社もSpringSoft株式会社として活動する予定との事。
尚、FPGAベースのプロトタイピングシステムを手掛けるForteLink社もSpringSoftにマージされており、従業員数は400人以上に。業務規模を拡大したSpringSoftは米国及び台湾のDual Head Quater体制を取り、従来から定評のある顧客サポート体制に更に磨きをかける。（Novasは米EETimes誌の顧客満足度調査で2002年から4年連続で1位を獲得している）
聞くところによると、既に業界デファクトのデバッグツールVerdi/Debussyは、ワールドワイドで400社にのぼる顧客を持ち、50以上のサードパーティ・ツールと連携。レイアウト・エディタLakerは、台湾ではデファクトツールとなっており、ワールドワイドで300近いユーザーが存在。2年前に発表したデザインの可視化/デバッグ強化を行うツールSilotiも順調に顧客数を増やしているという。
ちなみに直接聞いた話ではないが、SpringSoftはNovasの合併により、売り上げ総額で業界5位にランクアップするらしい。
※SpringSoft社
http://www.springsoft.com
第45回DACに出展していたMagma Design Automation社のブースレポート。
Magmaの今年の目玉は、2月に発表したアナログ?デジタル統合開発環境「Titan」とDAC直前に発表した新たなフロアプランナー「Hydra」。いずれも今回のDACをターゲットに急ピッチで開発が進められてきた製品で、正式リリースは未だ先の予定で現在は特定顧客のみの製品提供となっているが、ブースではデモを披露していた。
「Titan」は、デジタル・インプリメンテーション環境「Talus」と並ぶもう一つの柱として開発されたこれからの主力製品で、アナログ設計ニーズの高まりを受け、旧来ソリューションを打破するべく生み出されたもの。統合環境によるアナログ?デジタルのインタラクティブな設計を目指すその環境は、回路シミュレータ「FineSim」の成功によって実現したと言っても過言ではない。
MagmaのFAE斉藤氏および右高氏によると、「FineSim」がウケる理由は「その速さとフレキシブル性」という事で、特定のアプリケーションにフォーカスした高速SPICEと違い汎用性が高く、分散処理機能によって一般的な高速SPICEよりも更なる高速化を実現。ユーザーの使い勝手で言うと、通常SPICEモードと高速SPICEモードをスイッチ一つで切り替え可能なため、SPICEを使い分ける際の煩わしいオプションのフィッテング作業が一切不要。これだけでもユーザーの作業負担はかなり減るという。
もう一つの目玉「Hydra」は、一言で表現すると次世代階層フロアプランナー。より高い抽象度でフロアプランを行うことで品質の高い「美しいレイアウト」を実現するという製品で、RTLから階層プランニングを行いその結果を「Talus」へ。一部「Talus」とオーバーラップする処理もあるが、「Hydra」はクロックツリー・シンセシス/配線に至るまでの前作業を一括して処理する事が可能。当然「Talus」と密接に連携しているが、サードパーティ製レイアウトツールとも組み合わせて利用できる。
尚、発表によると、先行ユーザーである米ファブレスのOpen-Silicon社は既に「Hydra」を導入し顧客のデザインを実装。その結果、顧客のデザイン意図をより確実に掴み、予測可能なデザイン・ハンドオフを実現できたという。
ちなみに、Magmaの「Titan」は今回のDACで発表されたBest Of DACの?Best Overall New Product 、Trendsetter賞を受賞。ブース全体としては、?Most Interesting Veteran Exhibitor、Trendsetter賞も受賞した。
※Magma Design Automation社
http://www.magma-da.com
第45回DACに出展していたMirabilis Design社のブースレポート。
Mirabilis Designは、システムレベルの性能解析ツール「VisualSim」を提供するベンチャー。「VisualSim」は、予め定義されたIPをベースにグラフィカルな環境上でシステムをモデリングし、設計初期段階でシステム性能の見積りやアーキテクチャ探求を行う事ができる。
プロセッサモデルをデータシートからのパラメータ入力で僅か6時間で作成可能としているが、CoWare/Vastといった高精度なシステムシミュレーション環境の上に位置する製品で、詳細設計に入る前により大きな視点でシステム仕様を評価することを目的としている。
CEOのDeepak Shankar氏によると、マルチスレッド・システムのモデリング機能の追加やSystemC TLM2.0のサポートなどが同社のHOTな話題。ビジネス面では、ボーイング社や日立USAなど数社がこの１年間に新たに「VisualSim」を導入。
来月7月にはシステムレベルでパワー解析を行う新製品をリリースする予定で、ブースではリリースに先立ちデモを披露していた。同新製品は、システムのピークパワーの削減に主眼を置いており、GUI上でシステムのピークパワーを確認。タイミングの調整によってどの程度ピークパワーに変化が起こるかをビジュアル的に確認し、パワーの最適化に生かすという。
同社のブースは小さいながらも来訪者が多く、Deepak Shankar氏曰く「年々日本企業からのコンタクトが増加中」。今年も多数の日本企業が訪れているようで、日本向けの製品展開強化に向けて、新たな販売代理店契約の締結を計画中だと聞いた。
※Mirabilis Design社
http://www.mirabilisdesign.com
第45回DACに出展していたCoWare社のブースレポート。
CoWareは、昨年同様、コメディアン風の人物がブース内ステージで定期的にプレゼンを実施。時折笑いを織り交ぜながら、一人三役のパネルディスカッションで、バーチャル環境におけるソフト開発のメリットをアピールしていた。
毎年DACに合わせて新たなデモ・ストーリーを仕込んでいるコーウェアの今年の題材は、インターネット端末「Chumby」。インターネットへのアクセス他、様々なマルチメディア機能を搭載したキューブ体端末「Chumby」のGUIシステム（ソフトウェア）をバーチャル環境で動かしながらデバッグするという内容のデモを披露していた。
予めバグが埋め込まれたコードを動かし、エラー箇所を解析。問題のコードを修正した上で再度システムを動かして正常動作を確認するというストーリーで、実機同等の速度とデバッグの容易性を強調。ESLへの追い風を味方に来場者を集めていた。
CoWare米国本社CEOのAlan Naumann氏に聞いたところ、ESL2.0ソリューションが顧客に浸透し始めており、ここ最近はEURO市場を中心にワールドワイドで30％以上の売上げUPを記録。中でもソフト開発に対するニーズやメカのバーチャル開発ニーズが売上げを牽引しているとの事で、同社ソリューションを利用しているソフトウェア開発者の総数は、この1年で1000人から2000人以上に倍増しているという事だった。
※CoWare社
http://www.coware.co.jp
第45回DACに出展していたDenali Software社のブースレポート。
Denaliは、業界初となる「USB 3.0」の検証IPを発表。製品の正式リリースは2008年Q3を予定しているとの事であったが、先行して製品詳細をパネル展示していた。既にコンシューマ系の顧客が強い興味を示しているという。
また、聞くところによると、メモリの新規格「LPDDR2」のMMAV（検証モデル）とDatabahn（設計IP）を新製品としてリリースする予定で、Flash版/SDRAM版ともに今年のQ2?Q3には出揃うとの事。
今年のEDSFair（1月に開催）で発表した、NANDフラッシュ＋PCI ExpressのSoC開発プラットフォーム「FLASH Point」については、デザインのパフォーマンス向上を実現するソリューションとして、ストレージやモバイル関連の顧客から引き合いが多いと聞いた。
尚、Denaliは、DAC恒例となったパーティーを今年もアナハイム・スタジアム近くのクラブで開催。業界の有名バンドFull Disclosure Blues と The Chad Tuckersのライブや第2回EDA idolコンテストが行われ、業界のサロンと化したパーティーは、今年のDACで一番人を集めていた。（エントリー数は1000人以上）
※Denali Software社
http://www.denalisoft.co.jp
第45回DACに出展していたCertess社のブースレポート。
Certessは、昨年よりも規模を大幅に拡大して出展。日本代理店のエッチ・ディー・ラボ社のスタッフもブースに立ち、既存のユーザーを講師に迎えたセミナーとスイート対応に力を注いでいた。
聞くところによると、STマイクロ、Cisco、Juniper Networksといった海外大手顧客に続いて遂に日本でも東芝が「Certitude」を採用。Certessの日本顧客第一号となる東芝は、デジタルTV用SoCの開発における検証品質のチェックに「Certitude」を使用するという。
尚、日本では、東芝以外にも本格評価を進行中あるいは終了した企業が複数あるという話で、近い将来、新たな日本企業の採用事例も発表できるだろうとの事だった。
また、公にされていない話題としては、C言語ベースの動作合成ツール「PICO」を手掛けるSynfora社とコラボレーションを進めているようで、動作合成ツールが合成したRTLコードの検証やデバッグに対して「Certitude」を活用するというソリューションを構築。既に同ソリューションを採用している顧客も存在していると聞いた。そのあたりの話は、今後、日本でも定期開催するという技術セミナーで詳しく聞けるかもしれない。
ブースで対応してくれた現地技術スタッフの話によると、検証品質を評価・改善するという同社のソリューションの性質から、現場の検証エンジニアもさることながら、管理職などマネンジメント系の立場からの引き合いも多いという。
※Certess社
http://www.certess.com
第45回DACに出展していたDoulos社のブースレポート。
Doulosは、設計トレーニング及びコンサルティングを手掛けるイギリスの会社で、EDA大手各社とのコラボレーションを中心にUKおよび北米市場で実績を持つ。
トレーニングテキストとしては、Verilog/VHDLの他にSystemC、SystemVerilogの教材も開発。論理設計と機能検証全般をカバーしている。
ブースでは、未だ暫定版ではあるが、リリースしたばかりの検証メソドロジ「OVM」のトレーニングテキストを展示。「VMM」については、未だテキストを準備していないがコンサルティング・サービスでは対応実績があると聞いた。
尚、DoulosはDAC開催前にCoWareとのコラボレーションの拡大を発表。CoWareのバーチャル環境を用いたARMベースのシステム設計について、TLMの新たなトレーニング・ソリューションを展開していくという。
残念ながら同社のソリューションは、UK及び北米のみの提供となっているが、提携しているEDAベンダを経由すればサービス及び教材にアクセスできるかもしれない。
※Doulos社
http://www.doulos.com
第45回DACに出展していたCLK Design Automation社のブースレポート。
CLK Design Automation社は、SDCsourceの「DAC Top10」やGary Smith EDAの「What to see @ DAC2008」に選ばれるなど話題性が高く、スイート主体のブースは連日満員御礼。足しげくブースを訪問し、ようやく取材する事ができた。
DAC直前に発表した、TSMCリファレンスフロー9.0向けの次世代SSTA「Amber FX」は、TSMCとの共同プロジェクトにて既存製品をエンハンスしたもので、同リファレンスフローに対応したSSTAは「Amber FX」が業界初。当然ながらTSMC先進の40nmプロセステクノロジをターゲットとしている。
複数存在するSSTAの中で「Amber FX」がなぜ注目されるのか尋ねたところ、他社製品同様マルチスレッド処理に対応し高速化を実現しているのは勿論で、最大の違いは「ツールにSPICEが内蔵されている点」との回答。
SynopsysやCadenceはSSTA用に独自のライブラリフォーマットを用意しているが、ユーザーからするとそのライブラリを作る手間が膨大で、通常、大量のSPICEを用いて数週間かけてライブラリを作っている。しかし、CLKのライブラリは非常にシンプルで、SPICEネットリストが有れば内部のSPICEを用いて容易にキャラクタライズ可能。8ライセンス使えば約4時間でライブラリを作成できるという。
更に、「Amber FX」で行ったタイミング解析の結果を用いて、クロックツリー・シンセシスを行うことも可能（別製品「CLKWorks」を用いたCTS）で、どこに回路マージンが有るかを知った上でグローバルにスケジューリングでき、ゼロスキューではないスキューをリスケジューリングする事も可能。同時スイッチングによる余分な電力のばらつきや配線リソースの問題にも対処可能だという。
尚、同社は既に北米市場にて多数の顧客を獲得しており、昨年9月より日本国内でも営業を開始。現在複数の企業が評価中との事。また、韓国でも製品展開を開始していると聞いた。
※CLK Design Automation社
http://www.clkda.com
第45回DACに出展していたEve社のブースレポート。
Eveは今回のDACで発表間もない新たなトランザクタ自動生成ツール「Zemi-3」を展示。同ツールを用いる事で同社のエミュレーション・システム「Zebu」シリーズ製品用のトランザクタをトランザクションレベルの記述から自動合成する事が可能。設計者は少ない記述量で素早くカスタム・トランザクタを作成できるようになる。
合成されるトランザクタは、SystemVerilogと完全互換でSCE-MI2.0規格に準拠。同規格を上回る多彩な機能を内蔵しており、エミュレーションでもシミュレーションでも問題なく動作する。協調検証を行う際につきまとうやっかいな問題を同機能が大方解消してくれるため、他のハードウェアベース検証ソリューションに対するアドバンテージは大きい。
また、Eveは「ARM AMBA-AXI Master/Slaveト」と「PCI Express Gen 2.0 16x」の2種類のトランザクタを新たにライブラリに追加したほか、FPGA合成ツール向けのライブラリ「DW-FPGA」をリリース。新機能「Zemi-3」と合わせてDAC初公開製品としてデモ及び展示を行っていた。
尚、マーケティングVPのLauro Rizzatti氏によると、Eveのビジネスは非常に順調で、Eveは4年連続で売り上げ2ケタ増をキープ。特に日本市場での売り上げが好調で、その合計はEve全体の売り上げの40％近くに達しているという。
SynopsysによるSynplicity買収の影響について訪ねたところ、「HAPS」は同じカテゴリと思われがちだが、「彼らのプロトタイピング市場と我々の協調検証市場は全く別。何ら影響は無い」と語っていた。
※展示ブースでは、6月に就任したばかりの日本イヴ社長岩上氏が早速顧客対応を行っていた。
第45回DACに出展していたDuolog社のブースレポート。
Duologは今回のDACが初出展となるアイルランドの新興EDAベンダ。先頃、新横浜で開催された「OCP Technology Forum」に、はるばるアイルランドから参加したこともあり、日本では知る人ぞ知るEDAベンダ。
同社は、OCP（オープン・コア・プロトコル）のパフォーマンス・アナライザの他に、Denali社の「BluePrint」と同種のレジスタ管理ツール「BITWISE」を提供しているが、DAC直前の6月6日に新製品「SPINER」を発表。DACのブースにて、早速新製品を展示していた。
「SPINER」は、GUI上で作り上げたSOCのI/O仕様からRTLを自動生成するというツールで、SoCの複雑I/O設計におけるバグの排除とTAT短縮を狙うもの。Verilog/VHDLいずれのRTLも生成可能で、I/O仕様の作成にあたってはIP-XACT仕様の入力も可能。生成したRTLに対してDRCライクなチェックを行いその品質を保証するという。
競合はどこか？という質問に対しては、「競合は存在しない。有るとすると各社の内製ツール」という事で、業界初のESLツールと自らアピール。新製品ながら既にEURO市場には同製品を使用しているユーザーが存在しているとの事で、間もなく北米顧客の導入事例も発表する予定と聞いた。
日本には未だ代理店が無いと聞いていたが、DAC最終日に聞いた話では、今回のDAC開催中に複数の日本企業から代理店販売に関するコンタクトを受けたとの事。また今回、見事、第1回Best of DACの「Most Interesting first time Exhibitor」他3賞を受賞し、ビジネスに弾みをつけた感じであった。
尚、レジスタ管理ツール「BITWISE」と競合製品との違いについて尋ねたところ、「速さが圧倒的に違う」との事であった。
※Duolog Technologies社
http://www.duolog.com
第45回DACに出展していたAtopTech社のブースレポート。
AtopTechは昨年はスイートのみの出展であったため、ブースでの製品展示は今回のDACが初。話題の次世代レイアウトツール「Aprisa」を展示し、かなりの賑わいを見せていた。
ブースで聞いたところ、同社の大手ユーザーとしては、米Broadcom、日本のシャープに続いて、リコーも正式導入を決定。更に、米国のファブレスメーカーLASA社も導入したとの事。実際にBroadcomが発表していた設計事例によると、Aprisaのランタイムは既存ツールの約2倍、スクリプトがシンプルで使い易くサインオフDRC（Mentor Calibre）との親和性もGood。375kインスタンスのデザインをNetlistからGDS-IIまで34h20mで処理。7コーナー3モードのMCMMを走らせチップ面積は5?10％削減する事に成功。カスタマーサポートの良さが印象的だったとの事。
対応してくれたエンジニアに競合他社との違いを聞いたところ、AprisaのMCMM機能は、処理のマルチスレッド化とマルチコア化の両方に対応しており、処理速度が上。また、フラット設計の使い勝手で階層設計を実現できる点がウケているとの事だった。
尚、Aprisaの実績については、既に20以上のテープアウトを完了済みという話で、現在は更なるツールの機能強化を目指し、サンタクララのR&Dチーム約40名で階層設計自動化機能の準備を進めているという。
※AtopTech社
http://www.atoptech.com
第45回DACに出展していたカナダPolyteda社のブースレポート。
Polytedaは、今年が初出展のカナダのEDAベンダ。元Cadenceのエンジニアを中心にウクライナで次世代DCRツールの製品開発を進めている。
Polytedaの製品「PowerDRC」は、独自のDRCアルゴリズムとマルチコア技術により、既存のデファクトDRCツールよりも10?100倍高速な処理を実現するというものであるが、未だ製品はβ段階。正式リリースは来年の予定で、現在は某パートナー顧客と共同で製品開発を進行中との事。
しかし、開発中の製品によるベンチマーク結果では、シングルCPUでもデファクトツールの10倍以上の高速処理を実現しており、「DRCの次なるブレイクスルーは我々のPowerDRCが実現する」と対応してくれたDan Marr氏（Business Development）は語っていた。
尚、日本には未だ代理店は存在していなが、今後は日本やEURO市場でも製品を展開していく計画であると聞いた。
※POLYTEDA社
http://www.polyteda.com