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2009.10.06
2009年10月5日、ケイデンスはシリコンバレーで開催中のプライベートセミナー「CDNLive!」にて、フォーマル検証とダイナミック・シミュレーションのハイブリッド検証ツール「Incisive Enterprise Verifier」を発表した。
プレスリリース文
「Incisive Enterprise Verifier」は、フォーマル検証とダイナミック・シミュレーション双方の利点を享受できるハイブリッド型の検証ツールで、より品質の高い検証と検証の効率化を目指すもの。
フォーマル解析で使用したアサーションで、設計向けに新しいスティ ミュラスを生成し、シミュレーションに活用できるほか、フォーマルおよびシミュレーション・エンジンの両方の自動実行可能。従来のIncisiveファミリの製品と同様に、検証プランニング機能やサーバーファーム上のリグレッション、マルチコア処理にも対応しており、検証マネジメント環境「Incisive Enterprise Manager」とシームレスに接続できる。
「Incisive Enterprise Verifier」は既に利用可能で、シリコンバレーで開催中の「CDNLive!」では先行ユーザーの事例も発表されるという。
→ Combining Simulation and Formal Analysis for Memory Controller Verification -Ying Yu - Marvell （このセッションだと思われます。）
ちなみにフォーマル検証とシミュレーションのハイブリッド型の検証ツールとしては、シノプシスも「Magellan」を提供している。
※CDNLive!2009の情報
※ケイデンス・デザイン・システムズ社
2009.10.05
2009年10月1日、ESLソリューションを手掛ける米Carbon Design Systems社は、新製品「Carbon Model Studio for AMBA Designer」を発表した。
プレスリリース文
「Carbon Model Studio for AMBA Designer」は、ARMが提供しているAMBA AXIバスの設計環境「AMBA Designer」と組み合わせて使うESLモデルのモデリング環境で、ARM AXIのRTLに対して100％の精度を持ったシステムレベル設計用（仮想環境やSystemC環境用）の高位モデルを自動生成する事が出来る。
カーボンの「Model Studio｣は、システムレベルの仮想環境やSystemC環境用の高速検証モデルをRTLから自動生成する環境で、今回の新製品は、ARM「AMBA Designer」とカーボン「Model Studio｣のタイトなインテグレーションによって生まれたものと言える。
※カーボン・デザインシステムズ・ジャパン株式会社
※アーム株式会社
2009.10.02
2009年10月2日、ケイデンスは、PCI Express Base Specification 3.0 向けの検証IPを発表した。
プレスリリース文
今回ケイデンスが発表した検証IPは、検証メソドロジOVM（Open Verification Methodology）ベースの検証IPで、同社が提供しているIncisive Verification IP製品郡の一つ。OVMベースのSystemVerilogの検証環境で利用可能で、PCI Express 3.0を用いた開発を効率化できる。
ケイデンスによると、現在のところPCI Express 3.0 の検証IPは早期導入者向けのみの提供で、2010年の第一四半期には一般ユーザー向けにも提供の予定。
ケイデンスは、バスおよびインターコネクト、ストレージ、ペリフェラル、コミュニケーションと大きく4つの分野の検証IPを展開中でその数は既に30以上。AMBAバス、PCI、SATA、SAS、USB、Ethernet、I2Cといった一般的な規格は一通り検証IPをラインナップしている。
尚、PCI Expressの検証IPはシノプシスやデナリ、トランスEDA、国内ベンチャーのベリフィケーション・テクノロジーなど複数の企業が製品を提供しているが、OVMベースのPCI Express 3.0 の検証IPを提供しているのはケイデンスだけとなっている。
※日本ケイデンス・デザイン・システムズ社
2009.10.02
2009年9月29日、ケイデンスは、富士電機デバイステクノロジーがケイデンスの回路シミュレータ「Virtuoso Accelerated Parallel Simulator」を使用して開発コストを約3分の1削減したことを発ました。
プレスリリース文
発表によると富士電機デバイステクノロジーは、グリーンIDC電源、通信、および自動車電装機器市場向けに開発している高耐圧・高効率のAC/DC 電源制御用ICの電源システムをフルチップレベルで検証するために、ケイデンスの「Virtuoso Accelerated Parallel Simulator」を使用。
「Virtuoso Accelerated Parallel Simulator」は、高性能で完全なSPICE精度を備えたシミュレーションを必要としていた富士電機デバイステクノロジーのニーズに応え、チップの品質向上とより迅速な製品の市場投入に貢献したという。
富士電機デバイステクノロジー 半導体事業本部 電子デバイス研究所 デバイス開発部 部長 小林 孝氏のコメント：
「Virtuoso Accelerated Parallel Simulatorにより、我々の設計チームはプロトタイプの数を削減し、それが設計コストの30%削減に繋がりました。また、Virtuoso Accelerated Parallel Simulatorを使用することで、精度を一切犠牲にすることなくフルチップ設計のシミュレーション時間を最大で75%削減できました。その結果、我々は、ビジネスチャンスを逃すことなく高品質なデバイスを市場に投入できました。」
ケイデンスの「Virtuoso Accelerated Parallel Simulator」は、2008年12月にリリースされた新世代の回路シミュレータで、既存の「Virtuoso Spectre Circuit Simulator」の精度を保ちながら、マルチスレッド処理によりシミュレーション速度を大幅に向上。新たなシミュレーションエンジンは、単一スレッドでも「Virtuoso Spectre Circuit Simulator」以上のパフォーマンスを発揮できる。
※日本ケイデンス・デザイン・システムズ社
※富士電機デバイステクノロジー株式会社
2009.10.02
2009年9月30日、設計言語の標準化団体Accelleraは、同組織のVIP Technical Subcommittee (TSC)が作成したOVM/VMM準拠のVIP(検証IP）の利用ガイド「Verification Intellectual Property (VIP) Best Practices Interoperability Guide」を承認し公開した事を発表した。
プレスリリース文
発表によると、今回公開されたVIP利用ガイドは、検証メソドロジOVM（Verification Methodology）およびVMM（Verification Methodology Manual）ベースのSystemVerilog testbench環境で作られた検証IPの使用方法の詳細ををまとめたもので、VIP Technical Subcommitteeが開発した実際に利用可能なVIPリファレンス・ライブラリも含まれている。
AccelleraのVIP Technical Subcommitteeは、今後もCommon Base Class Library (CBCL) の開発を継続し、検証メソドロジのIEEE標準化を目指すとしている。
関連記事：EDA関連の標準化団体Accellera とSpirit Consortiumが合併へ
※Verification Intellectual Property (VIP) Best Practices Interoperability Guide
※Accellera
2009.10.02
2009年10月1日、「design-for-e-beam (DFEB) 技術」の普及・促進を目標としたフォーラム「eBeam Initiative（イービーム・イニシャティブ）」 は、同フォーラムのステアリング委員会メンバー 米D2Sとアドバンテストが協業しEB直描のスループットを向上したと発表した。
プレスリリース文
発表によると、D2Sが開発したDFEB高集積ステンシル技術（packed stencil technology）をアドバンテストのEB直描リソグラフィ装置と連動させる事でEB直描のスループット向上を実現。
D2Sの高集積ステンシル技術は、特定レイヤ向けに利用可能なキャラクタ数を向上することにより、チップ描画に必要なショット数を削減するテクノロジで、EB直描装置のステンシル・マスク上のキャラクタの複雑なパターンを1回のショットでウエハ上に描画することが可能。ステンシル・マスク上のキャラクタ・セットを、標準セル・ライブラリのDFEBオーバーレイと協調設計することによりステンシル・マスクが最適化され、EB直描にかかる時間を１桁短縮できるとしている。
今回のD2Sとアドバンテストの協業のケースでは、アドバンテストのEB直描装置において利用可能な１キャラクタ・ブロック内のキャラクタ数を100から250以上まで増加させ、ステンシル・マスク毎のキャラクタ・ブロック数も12から20にまで向上。1枚のステンシル・マスク上で利用可能なキャラクタ数を、従来の1200個から4倍強である5000個にまで増やしたという。
今回の協業は、マスクレスのSoCプロトタイプ試作や少量生産への適用に向けて取り組まれたもので、D2Sの高集積ステンシル技術を用いることで、アドバンテストのEB直描リソグラフィ装置を使用する半導体ファブは、DFEB設計チップの描画スループットを格段に向上することができるようになる。
関連記事：
-DFEB技術を推進する米D2S社、資金調達第2ラウンドで900万ドル以上を調達
-業界20社がDESIGN FOR E-BEAM技術の普及を目指し「eBeam Initiative」を設立
※D2S社
※株式会社アドバンテスト
2009.10.01
2009年9月28日、カスタムIC設計ツールを手掛ける英Pulsic社は、東芝が同社の配線ツール「Ｌｙｒｉｃ」を次世代メモリレイアウト設計にも拡大したことを発表した。
プレスリリース文
発表によると、東芝はここ数年にわたりパルシックの配線環境をフラッシュメモリのレイアウト設計に使用してきた経緯があり、この度同環境を世代メモリレイアウト設計にも拡大。
パルシックの配線ツール「Ｌｙｒｉｃ」は、特許取得済み、シェープベース・テクノロジを核としたカスタムICのレイアウト自動化ツールで、メモリの配線に関しては殆どの大手が同社の「Lyric Unity」を採用中。業界デファクトツールとなっている。
東芝 セミコンダクター社 フラッシュメモリ技師長 百冨 正樹氏のコメント：
「当社では、メモリレイアウトの自動化を検討してきました。パルシック社配線ツールは当社のメモリ設計に使用できる性能と品質を備えた製品で、メモリレイアウト設計において重要なツールになっております。」
※パルシックジャパン
※株式会社東芝 セミコンダクター社
2009.10.01
2009年9月30日、メンター・グラフィックスは、同社の低消費電力RTL-to-GDSIIツールフローがTSMCのリファレンス・フロー10.0に採用されたことを発表した。
プレスリリース文
発表によると今回TSMCのリファレンス・フロー10.0に採用されたメンターの低消費電力フローは、「0-In Clock-Domain Crossing」、「Questa」、「FormalPro」、「Olympus-SoC」、「TestKompress」で構成されるもので、PowerフォーマットUPFをベースにRTLレベルで消費電力アーキテクチャを検証し、「Olympus-SoC」でインプリメント。ATPGツール「TestKompress 」によるスキャンテストにおいても消費電力を削減する。
今回TSMCに採用されたフローには含まれていないが、メンターではシステムレベル設計分野においてもESLフロントエンド環境「Vista」や高位合成ツール「Catapult」において低消費電力化の機能を相次いで投入しており、低消費電力ソリューションの拡張に力を注いでいる。
※メンター・グラフィックス・ジャパン株式会社
※TSMC
2009.10.01
2009年9月30日、シノプシスは、IBM、チャータード、サムスンのCommon Platformアライアンスが、シノプシスの「IC Validator」をCommon Platformの32nmプロセス・テクノロジ向けデザイン・ルール・チェックツールに認定したことを発表した。
プレスリリース文
「IC Validator」は、シノプシスが今年5月にリリースを発表した新製品で、同社既存のフィジカル検証ツール「Hercules」の後継ツール。デザインターゲットを45nmプロセス以降に定めており、同社の配置配線ツール「IC Compiler」とのシームレスな連携による"インデザイン"フィジカル検証を実現している。
"インデザイン"フィジカル検証のメリットは、インプリメントを進めながらサインオフ品質のルールチェック/修正を実施できる点にあり、インプリメントした後にサインオフ検証という2段階の設計フローをシームレスに統合可能。「IC Validator」は、サインオフ検証におけるメンター「Calibre」製品の強力な牙城を切り崩すべくシノプシスが送り出した製品と言える。
今回のCommon Platformアライアンスの認定は、次世代サインオフ検証ツールとして「IC Validator」の地位を確立するもので、Common Platformアライアンスでは更にその先の28nmプロセス向けの認証作業にも着手しているという。
尚、「IC Validator」は、TSMCの新たなフィジカル検証向けの統一フォーマット「iDRC」ならびに「iLVS」にも対応している。
※Common Platform
※日本シノプシス株式会社
2009.10.01
2009年9月28日、SystemC言語からの高位合成ツールを手がける米Forte Design Systems社は、データパス合成ツールや演算器IPを手がける米Arithmaticaの買収を発表した。
プレスリリース文
両社は今回の買収に関する条件などは公開していないが、一部情報によるとフォルテが現金で買収した様子。
フォルテは自社の高位合成ソリューションにarithmaticaの高性能演算器ソリューションを取り込み、合成する回路の更なる品質向上を目指す。
Arithmaticaは、元々独自のアルゴリズムによる高性能演算器「CellMath IP」で事業を開始。その後、高性能演算器を自動生成するデータパス合成ツール「CellMath Designer」の提供を開始し、更にその拡張版でデータパス系のIPモジュールを効率良くリターゲティングするための最適化ツール「CellMath Optimizer」をリリースしていた。
「CellMath Designer」は、独自の演算器アルゴリズムをベースに、処理速度を向上させコストを削減するデータパスを自動生成することが可能。SAVIと呼ばれる独自の専用言語によって記述されたデータバスの仕様記述を入力すると、データパス回路が自動生成され論理合成可能なゲート・レベルまたはRTLのVerilog-HDLコードが出力される。また、検証用のビット・アキュレートなCモデル、Verilog-HDLモデルを出力することができるほか、フォーマル検証用のゲート・レベルのモデルも出力できる。
「CellMath Optimizer」は、パフォーマンスを損なう事無く、IPを新たなタイミング制約や新たなシリコンターゲットに基づいて再マッピングするツールで、オリジナルのHDLデザインと合わせテクノロジ・ファイル（．lib互換）とタイミング制約（SDC互換）を読み込んだ上でデータパスを最適化。10-20％のパフォーマンス改善を見込む事ができる。
当然ながら両社共通の顧客は今回の買収を歓迎しており、日本国内で両社のソリューションを使用しているグラフィカルIPベンダのDMP社（ディジタルメディアプロフェッショナル）もフォルテの買収発表にコメントを寄せている。
※フォルテ・デザイン・システムズ社
2009.10.01
2009年9月30日、米EDA Consortiumは、2009年度第2四半期（4月-6月）の世界EDA売上報告を発表した。
プレスリリース文
EDACの発表によると、2009年Q2（4月-6月）の世界のEDA売上総額は、前年比15.8％減の11億2550万ドル。前期Q1に続き前年比2ケタ減を記録し、この1年間の売り上げは前年比平均13.9％減と業界は苦しい状況。売り上げ前年割れは2008年Q1から続いており、2009年Q2で6四半期連続。未だ回復の兆しは見えていない。
分野別売上でみると、前期Q1で唯一前年比増を記録していたサービス分野が一気に前年比28.6％減となり、PCB/MCM分野も前年比24.1％減と大きく売り上げを落とした。
地域別でみると、北米市場は前期Q1と比較してさほど大きな変化はなかったが、日本とヨーロッパが前年に対して20％以上の売り上げ減を記録。この1年間（08年Q3-09年Q2）の日本市場の売り上げは平均して前年比17.9％減となっている。
2009年Q2時点でのEDA業界の従業員数は26298人で前期Q1と比較すると1.0％減少した。
2009年Q2の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 4億4970万ドル 12.2％Down
■IC Physical Design & Verification分野 2億7060万ドル 12.8％Down
■IP分野 2億2160万ドル 16.3％Down
■サービス分野 億7780万ドル 28.6％Down
■PCB/MCM分野 1億580万ドル 24.1％Down
2009年Q2地域別の売上と昨年同時期との比較は以下の通り。
■北米 5億900万ドル 11.5％Down
■ヨーロッパ 2億1240万ドル 21.1％Down
■日本 2億1780万ドル 21.5％Down
■アジアその他地域 1億8630万ドル 13.1％Down
※EDAC（EDA Consortium）
2009.08.06
第46回DACに出展していたBlueSpecのブースレポート。
BlueSpecはこれまでのデモを中心とした展示ブースから、商談ルームを中心とした展示ブースに変身。HLSツール「Bluespec Compiler/Simulator」と合わせて、新製品としてリリース予定のエミュレーション・ソリューションを展示していた。
未だ正式な製品名を明らかにしていないエミュレーション用の新製品は、FPGAエミュレーションをターゲットとしたもので、Bluespec Compilerのトランザクタ生成機能、Bluespec Compilerによって生成される合成可能なテストベンチコンポーネント、別途用意されるインタフェースIPによって構成される。
このソリューションは、セットアップ作業が大変なFPGAエミュレーションをシミュレーションの手軽さで実現するというモチベーションで開発されたもので、下記のブロック図に示されたような環境を簡単に構築できる。
同環境は汎用のFPGAエミュレーションボードで構築でき、SCE-MI APIの利用やテストベンチコンポーネントをデザインと合わせてFPGAに入れる事で50?100Mhzと高速なエミュレーションを実現可能。FPGAボードとシミュレーターの接続はコ・シミュレーション用のインタフェースIP（USB、Ethernet、PCIxなど）を利用できるという。
Bluespec CompilerはSystemVerilogをベースとしたHLSツールで、CまたはSystemCが中心のHLSツール市場の中では異端的な存在であるが、コントロールロジックにも対応した合成機能が優れていると評判で、業界アナリストGary Smith氏も「HLSツールのダークホースはBluespec」とDACの講演でコメント。日本国内でも複数の大手が本格的な評価を進行中で、それら顧客は既存HLSツールとの使い分け、または置き換えを検討していると聞いた。
※サイバネットシステム株式会社（Bluespec国内代理店）
※Bluespec社
2009.08.05
第46回DACに出展していたメンター・グラフィックスのブースレポート。
物理検証の「Carible」ファミリ、配置配線の「Olympus-SOC」、機能検証環境「Questa」などで存在感を示しているメンター・グラフィックスだが、今回のDACではESLにおける主役として数々の話題を提供していた。
まず今回のDACに合わせてメンターのESLソリューションの柱の一つである「Vista」の新機能が発表された。
新機能はシステムレベルでの消費電力最適化をうたうもので、アーキテクチャ設計環境「Vista Archtect」に搭載。「Vista」の「TLM Power Model」を用いて、SystemC TLM2.0ベースでトランザクション・レベルでシステムのスタティックおよびダイナミックな消費電力を相対的に解析することが可能で、解析結果を元にHW-SWの切り分けなどシステム・アーキテクチャを検討できる。
また、「Vista Archtect」には「TLM Power Model」を自動生成するための、HLSツール「Catapult C Synthesis」との連携機能や、RTLからPowerを解析しその情報をシステムレベルの消費電力解析に活かすといった機能もあるようだ。
HLSツール「Catapult C Synthesis」については、今年7月に最新バージョンを発表。これまで合成不可能だった制御ロジック（制御を主体としたロジック）の合成に対応し、アービター、メモリ・コントローラ、バス・インタフェース、キャッシュ・ユニットといった制御回路が合成可能となり、データパス系の回路に限らずより大規模なデザインをC++コードから自動合成できるようになるらしい。（※HLS：High Level Synthesis）
また、最新の「Catapult C Synthesis」には、Power最適化のための自動クロック・ゲーティング機能が新たに追加され、C++コードからRTLを自動合成する段階でゲーティング・ロジックを自動挿入する事が可能に。これにより設計者は、消費電力を考慮した回路合成のトレード・オフが可能になるという。
ブース内で行われていた「Catapult C Synthesis」の事例発表では、日立製作所がFEC回路への適用を紹介。流通しているベンダIPとほぼ同等の面積で、かつ要求性能を満たす回路をRTL設計の約5分の1の工数で設計しチップ化に成功したという事例で、設計はRTL設計の経験は無い入社2年のエンジニアが一人で行ったと聞いて驚いた。日立ではこれ以外に既に8件、「Catapult C Synthesis」による設計の実績があるという。
今年のDACではESLとLowPowerに関する話題が目立っていたが、その両方を兼ね備えたメンターのESL-LowPowerソリューションは、今後のESL市場で大きな影響力を及ぼす事は間違いない。
尚、ESLとは若干方向が異なるが、メンターは今回のDACにてAndroidおよびLinux開発システムを手掛ける米Embedded Alley社の買収を発表。メンターは自社のRTOS「Nucleus」とEmbedded AlleyのAndroidおよびLinuxソリューションを組み合わせ、Androidの組込み機器利用やマルチOS関連のビジネスへと同社の組込み事業を展開していくとしている。
※メンター・グラフィックス・ジャパン株式会社
2009.08.04
2009年7月26日‐31日、カリフォルニア州サンフランシスコで第46回「Design Automation Conference」が開催された。
第46回DAC公式サイト
今年のDACは、開催前から来場者の少なさが噂されていたが、やはり昨年以上に人の少なさが目立ち、Conference会場はともかく、展示会場は初日のFree Mondayを除き人もまばらな状態。公式発表では来場者数は前年比12％増の約5100人（7月29日時点の累計）となっているが、感覚的には昨年よりも来場者が少ない印象で少なくとも日本企業からの参加者は数十名レベルといった感じであった。
展示会場における展示ブースの数は昨年の218に対し今年は192で、そのうち29が初出展のブース。出展した企業・団体数は昨年の約2割減の計184社だった。
Conferenceでは、6つのチュートリアル、8つのワークショップ、25のパネル・セッション、10のスペシャル・セッションが行われ、発表された論文数は計117。Best Paperには、Berkeley Design Automationの技術者が発表した「A Robust and Efficient Harmonic Balance (HB) Using Direct Solution of HB Jacobian」が選ばれた。
今年のDACで話題となっていたのは、ズバリ「ESL」と「Low Power（＝Green）」。
■「ESL」
「ESL」は昨年に引き続き「これからの成長分野」として注目を集めており、チュートリアル、ワークショップ、パネルなど分野別で最も多い計30もの特別セッションが行われた。展示会初日には、業界アナリストGary Smith氏が恒例のパネル・セッションで冒頭から「ESL」の成長と必要性を語り、ESL Synthesisすなわち高位合成の真のリーダーは今年決まるとして、その候補としてMentor、Forte、Bluespecなどの名を挙げた。
Gary Smith氏の主宰する業界の調査会社「Gary Smith EDA」では、昨年からDACにおける要チェック企業のリストを展示会場で配布しているが、今年リストアップされた企業24社のうち16社がESL関連。「これからはESL」というのがGary Smith氏のここ数年の持論であるが、「今年はESLマーケットが倍増する」、「ESLツールによってソフトウェア開発もEDAの市場となる」といった話しを各所で語っていた。
また、業界メディア「SCD Source」でも、「SCDsource's ten hot technologies to see at DAC 2009」としてチェックすべき製品を紹介していたが、リストアップされた10種の製品のうち半分はESLにカテゴライズされるもので、やはりMentor、Forteの高位合成ツールが名を連ねていた。
高位合成ツールは、これまでHigh Level Synthesis、Behavioral Synthesis、ESL Synthesisなど様々な呼称が使われていたが、最近は「HLS（High Level Synthesis）」という表現が定着しているようで、今回のDACでは、AutoESL、Bluespec、Cadence、ChipVision、Forte、Mentor、Synforaと7社のHLSベンダが出展。その技術が設計の現場で広がりつつある感じを受けた。ちなみに上記企業以外にも、NECシステムテクノロジー、Impulse、YXI、SystemCrafterなどが「HLS」を提供しており、某EDA最大手も再び「HLS」市場に参入するという噂もある。
■「Low Power」
「Low Power」については、世の中の「Green（エコ）」志向に引っ張られるように、EDAの世界でも設計の目前の課題に対処する技術として改めて注目が高まっている。これまではどちらかというとRTL設計からインプリメントに渡るLowPower技術がその中心となっていたが、今回のDACではシステムレベル設計からRTL設計へかけてのLowPower技術の話題が目についた。
NVIDIAのWilliam J. Dally氏は、基調講演の中で「設計初期段階で使えるPower解析用のESLツールを求めている」とコメント。先出のESLの話題とオーバーラップするが、Gary Smith氏はESLにおけるパワーソリューションの必要性を訴え、パワーを考慮したHW-SWのパーテショニング技術が特に重要であると指摘。SequenceやAtrentaなど既存のRTLレベルのLowPowerツールベンダに対し、ESLの方向へ進むべきと語っていた。 尚、Gary Smith氏の指摘はさておき、Sequenceは今回のDACで新たなLowPewerツール「Power Artist XP」を発表。また、同じくRTLレベルのLowPewerツールを手掛けるCalyptoも新製品「PowerPro MG」を発表していた。
ESLツールとしてLowPowerをうたうツールはこれまでも存在していたが、大きくはシステム・パフォーマンス解析系のツールとHLSツールとに分類できる。前者では、Mentorが今回のDACでトランザクションレベルでパワー解析/最適化を行う「Vista」の新機能を発表。その他、CoFLuent、Mirabilis、DOCEAなどがシステムレベルのパワー解析ツールを展示していた。
HLS関連では、ChipVisionが以前から消費電力考慮のHLSをウリにしているが、AutoESLやMentorもこれに追随し自社HLSにおける新たなLowPower機能をアピール。また、LowPower関連のUserセッションでは、NECがHLSツール「Cyber Work Bench」を用いて動作記述からPowerプロファイルを取り、消費電力の最適化を行うという事例を紹介していた。
尚、Low Powerチップの設計技術は「Green Technology」と位置づけられており、今回のDACでは「Green」をキーワードとした特別セッションが複数行われていた。RTL設計以降のLowPowerソリューションについては、Cadence、Synopsysの2社が業界をリードする中、Power解析で健闘しているApacheがブースに人を集め目立っていた。
2009.08.02
2009年7月29日、ケイデンスは2009年Q2（4-6月）の売上を報告した。
プレスリリース文
発表によると、ケイデンスの2009年Q2（4-6月)の売上は、前年同時期比約32％減の2億1000万ドル。前期に続いて今四半期も赤字となり、7400万ドルの損益を計上した。（※GAAP基準による会計結果）
ケイデンスの四半期ごとの売上前年割れは今回発表した2009年Q2で6四半期連続。しかし、非GAAP基準でみるとQ2の損益は1300万ドルで、ケイデンス社長兼CEOのLip-Bu Tanは、「ケイデンスの業績回復はかなり進んでいる」とコメントしている。
ケイデンスは次期2009年Q3の売上を2億1000-2000万ドルと予測しており、このままいくと2009年の売上総額は約8億3000-8000万ドル程度となる見通し。この数字は2008年売上総額の約87％、2007年売上総額の約54％となる。
※日本ケイデンス・デザイン・システムズ社
2009.08.02
2009年7月29日、ビラージロジックは2009会計年度第3四半期（09年4月-6月）の売上を報告した。
プレスリリース文
発表によると、ビラージロジックの2009年4-6月の売上は、前年同時期より約21％減の1190万ドル。前期Q2よりも若干微増となったが、Q1、Q2、に続いて3四半期連続して前年比2割以上売上を落とした。収支は190万ドルの赤字で前期よりも大きく戻したが、（前期Q2はリストラ費用がかさみ2630万ドルの赤字）前年同時期よりも損益額を増やした。（※GAAP基準による会計結果）
Q3売上の内容的にはライセンス収益がQ2よりも18％伸びており、Q4はQ3を上回る1375万?1475万ドルの売上を見込んでいるという。
※ビラージロジック株式会社
2009.08.02
2009年7月30日、LogicVisionは2009年第2四半期（4月-6月）の売上を報告した。
発表によるとLogicVisionの2009年Q2（4月-6月）の売上は、前年同時期と同じ300万ドルで、純損益が26万2000ドル。（※全てGAAP基準による会計結果）Q2収支には、5月に話しが持ち上がったメンターとの合併に関する経費47万5000ドルが計上されており、これが無ければ黒字だった。
LogicVisionは、8月に予定されいる株主承認を受けて、Q3からメンター・グラフィックスに合併される予定となっている。
※関連ニュース
メンターがLogicVisionを1300万ドルで買収へ
※Logic Vision社
2009.07.16
2009年7月15日、米EDA Consortiumは、2009年度第1四半期（1月-3月）の世界EDA売上報告を発表した。
プレスリリース文
EDACの発表によると、2009年Q1（1月-3月）の世界のEDA売上総額は、前年比10.7％減の11億9210万ドル。前期Q4に続き前年比2ケタ減となり遂に12億ドルを割り込んでしまったが、減少率という意味では前期の17.7％減よりも抑えた。
2008年Q1以降、世界EDA売上は前年割れが続いており、2009年Q1で5四半期連続で前年比マイナスという酷い状況に陥っている。
08年Q1：1.2％減、Q2：3.7％減、Q3：10.9％減、Q4：17.7％減
09年Q1：10.7％減
2009年Q1売上を地域別でみると、全ての地域で前年比2ケタ減を記録。中でも最も売上を落としたのが日本市場で前年比17.7％減の2億6550万ドル。ちなみに前期は北米市場が前年比22.7％減と最大の落ち込みを示していたが今期は11.6％減の4億9400万ドルと少し持ち直した。
分野別売上でみると売上の約4割を占めるCAE分野が前年比18.8％と最大の落ち込み。唯一サービス分野だけが前年比20.4％増と前期に続いて売上を伸ばしている。
2009年Q1時点でのEDA業界の従業員数は26561人で前期Q4と比較すると2.7％減少した。
2009年Q1の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 4億2790万ドル 18.8％Down
■IC Physical Design & Verification分野 3億220万ドル 5.4％Down
■IP分野 2億3630万ドル 12.8％Down
■サービス分野 1億570万ドル 20.4％Up
■PCB/MCM分野 1億1990万ドル 7.1％Down
2009年Q1地域別の売上と昨年同時期との比較は以下の通り。
■北米 4億9400万ドル 11.6％Down
■ヨーロッパ 2億2320万ドル 15.9％Down
■日本 2億6550万ドル 17.7％Down
■アジアその他地域 2億940万ドル 11.5％Down
※EDAC（EDA Consortium）
2009.07.15
2009年7月14日、ハードウェアベースの検証環境を手掛ける仏EVE社は、最大10億ASICゲートに対応可能な新型エミュレータ「ZeBu-Server」を発表した。
プレスリリース文
「ZeBu-Server」は、これまでEVEの最上位製品だった「ZeBu-XXL」の更に上を行く新製品で、対応可能なデザイン規模は「ZeBu-XXL」の10倍の10億ゲートへと拡張され、マルチコア化によりコンパイル時間も短縮され2億ゲートを10時間以下/10億ゲートを12時間以下で処理可能に。検証速度も向上され、4000万ゲートのデザインで通常10メガヘルツの性能でアクセラレーション/エミュレーション可能で、複数ユーザーによる複数モードの同時利用（マルチユーザー）にも対応した。
EVEは「ZeBu-XL」、「ZeBu-XXL」、そして今回の「ZeBu-Server」と順調に製品の拡張を進めており、それに合わせて売上＝シェアも拡大中。容易なセットアップ、高速な実行スピード、強力なデバッグ機能と合わせて大容量をうたい、EDA大手のエミュレーター・ユーザーやFPGA検証システム・ユーザーの切り崩しを狙う。
※日本イヴ株式会社
2009.07.15
2009年7月14日、ケイデンスは、、東芝情報システムがミックスシグナル設計環境として、ケイデンスのカスタムIC設計環境「Virtuoso」とデジタルインプリメント環境「Encounter Digital Implementation（EDI）System」の統合環境を採用したことを発表した。
プレスリリース文
「Virtuoso」と「Encounter Digital Implementation System」の統合環境は、RTLからGDSIIまでに対応するミックスドシグナル設計の統合環境で、論理合成からフロアプランニング、配置、クロック・ツリー合成、タイミング最適化、配線、ECO、サインオフまでを完全に自動化。階層的なアナログ/デジタルのフロアプランニング、配線、電気的解析、ECO、最終のチップ・フィニッシングといった面で従来からの環境よりも高速・高品質な機能を提供してくれる。
東芝情報システムは統合環境の採用にあたり、純粋なデジタル設計、および階層的なミックスシグナル設計のインプリメンテーションにおいて、配置配線とGUIでの解析機能が特に優れていたことを評価。高品質なミックスシグナル・デザインをより短期間で設計でき、チップサイズも削減可能な事を確認しているという。
※同採用事例の詳細は、明日、明後日と開催されるケイデンスのDA SHOW/CDNLive! Japan 2009で発表される予定。
※日本ケイデンス・デザイン・システムズ社
※東芝情報システム株式会社
2009.07.14
2009年7月13日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、VHDL/Verilog 混在シミュレーター「Active-HDL」の低価格版「Active-HDL Designer Edition 」のリリースを発表した。
プレスリリース文
発表によると、「Active-HDL Designer Edition」はFPGA市場をターゲットに新たに用意された製品で、価格は1年間TBLのノードロックで\198,000（フローティングで\247,500）という安さ。機能としてはVHDL/Verilog/SystemVerilog混在言語のシミュレーションが実行可能で、特に実行行数制限等はなく、シミュレーション速度はFPGA各社から提供されているHDL シミュレータの約2倍に設定されている。
また、アルデックでは「Designer Edition」以外にオプション機能を備えた「Plus Edition」 及び 「Expert Edition 」という製品を用意しており、これらのシミュレーション速度は「Designer Edition 」の約3倍、FPGAベンダから提供されるHDLシミュレーターの約6倍に設定されているという。
尚、コード・カバレッジ、SystemC、アサーション・ベース検証、SWIFT インターフェース、MATLAB/Simulink 協調検証などの先進機能の利用を望む場合には、「Designer Edition」から上位の製品へアップグレードするパスも用意されているとの事。評価ライセンスはhttp://www.aldec.com/downloads から申請可能。
※アルデック・ジャパン株式会社
2009.07.14
2009年7月6日、フォーマル検証ツールを手掛ける独OneSpin Solutionsは、フィンランドの大手ITサービス企業Tieto社が同社のフォーマル・アサーションベース検証ソリューションを採用した事を発表した。
プレスリリース文
Tieto社は、通信会社、ネットワーク機器メーカー、モバイル機器メーカー、オートメーション、自動車および医療機器メーカーなど様々な分野の顧客に組み込みシステム開発サービスを提供する北欧の大手ITサービス企業で、約16000名のエンジニアを抱えている。
OneSpinとTietoは今回、OneSpinの360 MVフォーマル・アサーションベース検証ソリューションをTietoのハイエンドFPGA 検証フローに導入する長期契約を締結。Tietoは、2011年までに通信向けハードウェア開発の世界的大手R&Dパートナーとなることを目指しており、機能検証をより早い段階から始め、"初回から正しい"FPGA設計を顧客に提供するという目的に向けてOneSpinのフォーマル検証ツールの導入を決定。ツールの適用範囲、様々な技術者スキルに対する順応性、優れた顧客サポート、これら３つがOneSpinのフォーマル検証ツールの導入を促したという。
フォーマル検証ツールの導入事例として、FPGA設計を明確なターゲットとした例は珍しい。
※OneSpin Solutions社
※Tieto社
2009.07.14
2009年7月8日、ケイデンスは、宇宙航空研究開発機構（JAXA）が、ケイデンスのVirtuoso IC 6.1カスタム設計システムおよびVirtuoso Spectre Simulatorを採用したと発表した。
プレスリリース文
発表によるとJAXAは、宇宙空間で動作するICデバイスの開発や宇宙航空技術の先端的研究、教育用途でVirtuoso IC 6.1およびVirtuoso Spectre Simulatorを使用。JAXAの久保山 智司氏のコメントによると、Virtuoso IC6.1を使う事で、宇宙放射線下での動作状況をより正確に予測することが可能になるという。
※日本ケイデンス・デザイン・システムズ社
※JAXA（宇宙航空研究開発機構）
2009.07.14
2009年7月8日、ケイデンスは、富士通マイクロソリューションズがミックスシグナル設計向けに、Virtuoso Multi-Mode Simulation製品群を採用したと発表した。
プレスリリース文
発表によると富士通マイクロソリューションズは、携帯電話業界向けの大規模ミックスシグナルSoCの検証用に、Virtuoso Multi-Mode Simulation製品群を採用。同製品群に含まれるVirtuoso AMS Designerを使用して、トランジスタ・レベルのFastSPICE Virtuoso UltraSim Full-Chip Simulator と、高精度SPICE Virtuoso Spectre Circuit Simulatorを、要求される性能と容量によって切り替えながらミックスシグナル検証を最適化した。
富士通マイクロソリューションズでは、ケイデンスのミックスシグナル・シミュレータを利用することで、従来の検証手法では不可能な水準の検証を実現。同ツールによってシミュレーション実行時間を最大で90%短縮できると予測しているという。
※日本ケイデンス・デザイン・システムズ社
※富士通マイクロソリューションズ
2009.07.14
2009年7月13日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、VHDL/Verilog 混在シミュレーター「Active-HDL」の低価格版「Active-HDL Designer Edition 」のリリースを発表した。
プレスリリース文
発表によると、「Active-HDL Designer Edition」はFPGA市場をターゲットに新たに用意された製品で、価格は1年間TBLのノードロックで\198,000（フローティングで\247,500）という安さ。機能としてはVHDL/Verilog/SystemVerilog混在言語のシミュレーションが実行可能で、特に実行行数制限等はなく、シミュレーション速度はFPGA各社から提供されているHDL シミュレータの約2倍に設定されている。
また、アルデックでは「Designer Edition」以外にオプション機能を備えた「Plus Edition」 及び 「Expert Edition 」という製品を用意しており、これらのシミュレーション速度は「Designer Edition 」の約3倍、FPGAベンダから提供されるHDLシミュレーターの約6倍に設定されているという。
尚、コード・カバレッジ、SystemC、アサーション・ベース検証、SWIFT インターフェース、MATLAB/Simulink 協調検証などの先進機能の利用を望む場合には、「Designer Edition」から上位の製品へアップグレードするパスも用意されているとの事。評価ライセンスはhttp://www.aldec.com/downloads から申請可能。
※アルデック・ジャパン株式会社
2009.07.13
2009年7月9日、ケイデンスは、同社のインプリメント環境がSTARCの大規模設計フローで認定された事を発表した。
プレスリリース文
発表によるとSTARCは、大規模な半導体設計向けに定義した「STARCAD-CEL V3.0 フロー」にて、ケイデンスの各種インプリメント・ツールを認定。2000万ゲート以上の大規模設計においてこれらツールの使用をSTARCメンバ企業に向けて推奨する。
今回大規模設計向けに認定された主要ツールは、Encounter Digital Implementation System、Encounter Conformal ECO Designer、Encounter RTL Compilerの3種類。これらツールは、設計期間とメモリ使用量に関してSTARCの基準を超えるパフォーマンスを示したという。
また、ケイデンスは、「STARCAD-CEL V3.0 フロー」向けに、Encounter Digital Implementation SystemとDFMテクノロジを統合。Cadence Litho Physical Analyzer (LPA)、 Cadence Litho Electrical Analyzer (LEA)、およびCadence CMP Predictorが統合された同ソリューションによって、STARCはテスト設計における致命的な不良、歩留まりの低下要因となる不良を、短時間で100%修正することができたという。
最新のSTARCAD-CEL V3.0については、2009年8月25日に開催予定のSTARCフォーラム/シンポジウムにて、何かしらの発表を耳にできるはず。
※日本ケイデンス・デザイン・システムズ社
※STARC（株式会社半導体理工学研究センター）
2009.07.07
2009年7月2日、レイアウト表示プラットフォーム「LAVIS」を手掛ける日本のEDAベンダTOOL社は、「LAVIS」の最新版、「LAVIS Ver.9.0」のリリースを発表した。
プレスリリース文
http://www.tool.co.jp/NewsItem/Lavis/News20090702Jp/
TOOLによると今回の「LAVIS」のバージョンアップでは、新機能として領域指定による簡易デザインチェック機能を搭載。同機能はユーザーの指定した領域内における配線幅や配線間隔のルールチェックをユーザー定義のルールで簡易的に行うもので、微小図形のチェックや被覆率の計算にも対応。サインオフ工程前段階での「ちょっとしたチェック」に素早く対応する事が可能で、従来から実装されている等電位追跡機能を利用したチェック機能よりも容易に簡易ルールチェックを行うことができる。
また、等電位追跡機能もエンハンスされたほか、斜め配線が含まれるレイアウトへの対応として計測機能が強化され、選択した2辺の角度を計算することも可能となった。
TOOLは年数回「LAVIS」をバージョンアップしているが、毎年DAC開催前のタイミングで必ず新機能を投入している。新たな「LAVIS」は例年通りDACで初披露の運びとなる。
※TOOL株式会社
2009.07.07
日立がケイデンスの次世代PCBプランニング環境で配置・配線設計工数を4割削減
2009年7月1日、ケイデンスは、同社の次世代PCBプランニング・ツールによって、日立が通信用高速PCBの配置・配線設計工数を40％削減した事を発表した。
プレスリリース文
発表によると日立は、推進中の設計効率向上と設計期間短縮のためのプロジェクトにおいて、ケイデンスの次世代PCBプランニング・ツール「Global Route Environment （GRE）」を実設計プロセスで使用。これまで自動配線の適用が不可能であった高速デジタル信号用のコンストレイントがフルに適用されたPCBの配置・配線を「GRE」で行い、その結果、インターコネクトのプランニングから詳細配線に至るまでの配置・配線設計工数を40％削減する事に成功したという。
ケイデンスの「GRE」は、従来自動化が困難であったハイスピードのインタフェースを持つPCB設計の自動化を目指すもので、DDR2やDDR3などのメモリ・インターフェース、PCI Express、PCI Express Gen IIなどのシリアル・インターフェース配線など、ギガヘルツ帯の配線設計において大きな効果を発揮。高速基板開発の品質保持とTAT短縮に貢献する。
※GREを用いた日立の成功事例は、7月16-17日に開催されるケイデンス「DA SHOW/CDNLive! Japan 2009」において発表される予定。
※日本ケイデンス・デザイン・システムズ社
2009.07.06
2009年7月2日、メンター・グラフィックスは、同社の動作合成ツール「Catapult C Synthesis」のバージョンアップを発表した。
プレスリリース文
発表によると、「Catapult C Synthesis」は今回のバージョンアップでコントロール・ロジックの合成と低消費電力化を意図した合成を実現。設計者はC++コンストラクトを用いてデータパス・ロジックとコントロール・ロジックを単一のモデルで記述し両ロジックをインタフェースさせた回路を一括で合成できるようになり、合わせて回路の消費電力を追求する事が可能となる。
新たに追加された低消費電力化の機能は、マルチレベルでのクロック・ゲーティングと、動的な電力およびクロック管理ユニットへのインタフェースを自動化することで実現されており、ツールがゲーティング可能なクロックを解析し、フロップレベルでの処理に対して100%に近いクロック・ゲーティングを実現。更に全てのシステム・ブロックのステートについてのリアルタイム情報を動的な電力およびクロック管理ユニットにエクスポートし、システム全体の更なる消費電力削減を実現する。メンターによると、これら低消費電力化機能により、最高で90％、平均して40%の消費電力削減効果を確認しているという。（ユーザー設計データ300件以上を用いたベンチマーク結果）
また、メンターは「Catapult C Synthesis」による合成結果の検証・デバッグ環境として、C++対RTLの検証を自動化し詳細なRTLブロックの連携をCレベルで検証することができる検証環境を新たに提供。同環境は特許出願中の技術が用いられており、これまで動作合成ツールのウイークポイントの一つであった合成結果の検証を容易なものにするという。
市販の動作合成ツールの中には、一般的に動作合成ツールが不得手とするコントロール・ロジックの合成を特徴とするものや、消費電力の削減効果をうたうものが存在しているが、今回のバージョンアップにより「Catapult C Synthesis」はそれら他社製品のアピールポイントを一気にカバー。「Catapult C Synthesis」は、動作合成ツールとしては後発組でありながら既にシェア50％以上を獲得していると言われており（2007年GarySmithレポートによる）、今回の機能強化は更なるシェア拡大の可能性を秘めている。
※メンター・グラフィックス・ジャパン株式会社
2009.06.24
2009年6月22日、コンフィギュラブル・プロセッサを手掛けるテンシリカは、DOCOMO Capitalがテンシリカに戦略的投資を行ったことを発表した。
プレスリリース文
DOCOMO Capitalは、NTTドコモが設立した米国の子会社でモバイル通信関連のベンチャー企業へ戦略的投資を行っている。
今回のDOCOMO Capitalによるテンシリカへの投資は、CPU（中央演算処理装置）とDSP（デジタルシグナルプロセッサ）を組み合わせたテンシリカのデータプレーン･プロセッサ・コア（DPU）技術への投資と言えるもので、DOCOMO Capitalの社長兼CEO 逸見 知也氏は、以下のようにコメントしている。
「我々は、低電力消費かつ革新的な携帯機器を実現するための半導体にテンシリカのカスタマイズ可能なDPUの重要性が高いと考え、投資を決定しました。」
「テンシリカのオーディオ、ビデオ、およびベースバンド機能を実現する高性能DPUは、今後の携帯電話の新機能およびバッテリ持続時間の向上を実現させるカギとなるでしょう。」
※テンシリカ株式会社
※DOCOMO Capital
2009.06.23
2009年6月22日、C言語入力の国産動作合成ツール「CyberWorkBench」を手掛けるNECシステムテクノロジーは、日本ビクターが「CyberWorkBench」を採用したことを発表した。
プレスリリース文
NECシステムテクノロジーの発表によると、日本ビクターは画像処理用LSIの設計に用いるために「CyberWorkBench」を採用。
日本ビクター株式会社 技術本部 主席技師 片瀬氏は、以下のようにコメントしている。
「CyberWorkBenchを弊社Soc開発フローに導入したことにより、複雑なアルゴリズムの機能を短期間で高品質に搭載でき、弊社製品の開発へ大きく貢献しています」
「CyberWorkBench」は、「All-in-C」をコンセプトとしたC言語によるハードウェア設計環境で、携帯電話やビデオカメラなど民生品向け量産チップの開発で多くの実績を持つ。動作合成エンジンを中心に多数の周辺機能が整備されており、C言語設計の統合環境として利用できる。
※NECシステムテクノロジー株式会社
2009.06.23
2009年6月22日、シーケンシャル等価性検証ツール「SLEC」を手掛ける、米Calypto Design Systems社は、オン・チップ・メモリの消費電力を削減する新ツール「PowerPro MG」を発表した。
プレスリリース文
カリプトによると新製品「PowerPro MG」は、同社のコア技術である「シーケンシャル・アナリシス技術」を用いて、オン・チップ・メモリの低消費電力モードを効率よく活用するための「メモリ・ゲーティング・ロジック」を自動生成するツールで、これにより消費電力を削減すると同時にバグ混入回避、設計工数削減を実現する。
消費電力の最適化処理が施されたRTLは、追加されたメモリ・ゲーティング・ロジックを除けば元のRTLとほぼ同等で、そのまま論理合成フローへと渡す事が可能。同社の既存製品「PowerPro CG」と組み合わせて利用すれば、メモリ部に限らずSoC全体の消費電力最適化を行う事が可能となる。
尚、同製品の開発にあたりカリプトはメモリIPベンダ大手のビラージロジックと協力。「PowerPro MG」はビラージロジックのメモリIPをサポートしており、両ソリューションを用いれば電力効率の良いメモリ設計が実現できるという。
「PowerPro MG」は7月にサンフランシスコで開催予定のDACで初お披露目の予定。製品はすでに出荷されており、米国販売価格は年間295,000ドル。カリプトの低消費電力化技術は、システムベンダ、SoCベンダの世界上位10社のうち7社で採用されているという。
※カリプト・デザイン・システムズ株式会社
2009.06.17
2009年6月16日、ESLツール大手のコーウェアは、ARMベースシステムの新たな最適化設計フローを発表した。
プレスリリース文
今回発表されたコーウェアの新たな最適化設計フローは、ARMベースシステムにおけるインタコネクトおよびメモリ・サブシステムのパフォーマンス改善を目的としたもので、「CoWare Platform Architect」のユーザーを対象としている。
具体的には、「CoWare Platform Architect」に搭載されるトランザクション・トラフィックの生成機能により、アプリケーションの動的なパフォーマンス負荷を反映したモデルを作成し、そのモデルを用いてインタコネクトおよびメモリ・サブシステムのパフォーマンスを解析。ソフトウェアを入手する前の段階でシステムレベルで最適化を行うというフローとなる。
モデリング→解析→最適化と繋がる一連の最適化フローのミソは、モデリングに対する労力が少なく最低限のモデリングを行うだけでパフォーマンスを確認できる点で、グラフィカルな解析環境も充実しており、トランザクション・カウント、トランザクション・スループット、トランザクション・レイテンシといったパフォーマンス測定が可能だという。
※コーウェア株式会社
2009.06.16
2009年6月11日、EDA関連の標準化団体Accellera と Spirit Consortium は、両団体の合併計画を発表した。
プレスリリース文
発表によると両団体は2010年5月までの完了を目指し合併を進める予定で、新組織の名称は「Accellera」を継承。合併もAccelleraのリードによって進められる計画で、その詳細は７月にサンフランシスコで開催されるDACで発表される。
合併後も両団体がこれまで進めてきた標準化活動は継続される予定で、新団体では設計言語など各種標準フォーマットと、IPの流通・再利用促進のための標準フォーマットの仕様策定及び推進を行う。
現在、両団体内の活動グループとして、下記８つのsubcommitteeが存在している。
SystemRDL (Register Description Language), IPtagging, Interface Technical Committee (ITC), Open Verification Library (OVL), Unified Coverage Interoperability (UCI), Verilog Analog/Mixed Signal (AMS), Verification IP (VIP) and IP-XACT
※Accellera
※Spirit Consortium
2009.06.15
2009年6月9日、ANSI-C言語からの動作合成ツールを手掛ける米Synforaは、新製品「PICO Extreme Power」のリリースを発表した。
プレスリリース文
発表によると「PICO Extreme Power」は、消費電力削減機能を持つ動作合成ツールで、その主なターゲットはモバイル機器用のチップ設計。システムレベルでブロックレベルのクロックゲーティングを行う独自機能により、設計の早期段階での効率的な消費電力削減を実現する。
「PICO Extreme Power」によるブロックレベルのクロックゲーティングは、合成対象となるCコードにクロックゲーティング挿入のディレクティブを付加するだけで、あとはツールが自動的に処理してくれる。ユーザーが次世代ワイヤレスハンドセットSoC向けLDPCデコーダの設計で「PICO Extreme Power」を用いたところ、標準的なフローによる設計よりもダイナミック消費電力を23.5％削減。別の事例では、複雑なアプリケーションの単一タスクの実行においてダイナミック消費電力を50％削減できたという。
尚、SynforaはR&D部隊がインドのバンガロールにあり、その関係からかSpyGlassのAtrenta社とビジネス的な繋がりがあるようで、「PICO Extreme Power」と「SpyGlass-Power」を組み合わせて利用すれば、RTLインプリメンテーション前に消費電力削減効果を計測できるとしている。
※Synfora社
※Atrenta社
2009.06.14
2009年6月9日、フォーマル検証のカリプト・デザイン・システムズとケイデンスは、カシオがデジカメ向けのESLフローで両社の製品を採用した事をそれぞれ発表した。
プレスリリース文（ケイデンス）
プレスリリース文（カリプト）
発表によるとカシオは、デジタルカメラの設計効率化を目指し、ケイデンスの動作合成ツール「C-to-Silicon Compiler」とカリプトのシーケンシャル等価性検証ツール「SLEC-HLS」を採用。「C-to-Silicon Compiler」を用いてSystemCコードからRTLを自動生成し、SystemCコードと合成されたRTLの機能等価性を「SLEC-HLS」で検証する。
カシオは、「C-to-Silicon Compiler」によって合成されたRTLをケイデンスの論理合成ツール「RTL Compiler」を用いてインプリメント。（当然この組み合わせは相性が良く品質が高いとされている）論理検証の環境としては、ケイデンスの「Incisive Enterprise Simulator」を用いる。
カリプトの「SLEC-HLS」は、ケイデンスの動作合成ツールに限らず、メンターの「Catapult」、フォルテの「Cynthesizer」とのインタフェースを備えているが、顧客事例として「C-to-Silicon Compiler」との連携を発表するのは今回が初めて。
カリプトのソリューションを用いれば、動作合成前後の等価性検証だけでなく、動作合成前の入力コードのリファインメントについても元のコードと最適化後のコードとでその等価性を検証できる。
※カシオ計算機株式会社
※カリプト・デザイン・システムズ株式会社
※ケイデンス・デザイン・システムズ社
2009.06.02
2009年5月29日、メンター・グラフィックスは、2010会計年度第1四半期（2009年2月-4月）の売上を報告した。
プレスリリース文
発表によると、メンターの09年2月-4月の売上は、前年比約8％増の1億9380万ドル。1300万ドルの損益を計上しているが、損益額は前年の約半分に抑えた。2009会計年度は全ての四半期で前年割れという厳しい状況であったが、2010年度Q1は好調な滑り出しで2年前の同時期の売上を上回った。
しかし、メンターは、次の2010会計年度第2四半期（09年5月-7月）の売上を1億6500万ドル程度と予測。この数字は前年実績を10％程度下回る数字で、まだまだ回復基調に入ったとは言えない状況にある。
※メンター・グラフィックス・ジャパン株式会社
2009.05.28
2009年5月27日、マグマは2009会計年度第4四半期（2009年2月-4月）の売上を報告した。
プレスリリース文
発表によるとマグマの2009年2月-4月売上は、前年同時期より32％減の3410万ドルで880万ドルの損益を計上。マグマは4月を決算月（厳密には5月3日までの売上で決算）としており、2009会計年度の最終的な売上合計は前年比31％減の1億4700万ドル、損益1億2710万ドルという結果になった。※GAAP基準による会計結果
マグマは、2008年度は年間売上2億1440万ドルと前年比20.4％増の好成績を残していたが、2008年5月以降売上不振が続き、2009会計年度はQ1からQ4まで全て前年割れという状況だった。
マグマは次期2010年Q1（2009年5月-7月）の売上を2750-2850万ドル、2010年の年間売上は2009年を下回る1億2000万-2500万ドルと予測している。
※マグマ・デザイン・オートメーション株式会社
2009.05.26
2009年5月20日、メンター・グラフィックスは、HDMIおよびDisplayPort インタフェースを含むHDTVシステムの検証に向けた高性能検証プラットフォームを発表した。
プレスリリース文
発表されたHDTV検証プラットフォームは、メンターのエミュレーター「Veloce」と「Veloce」と組み合わせて使うマルチメディア・アプリケーション向けの検証ソリューション「iSolve Multimedia」で構成されるもので、HDTVシステムの設計初期段階で実際のHDTVスティミュラスを用いた数千レベルのフルHDTVフレーム検証を実現。解析ツールによってHDTVフレームを直接動画像データとしてモニターすることができ可視化性の高いデバッグも可能となる。
メンターは以前からHDTV設計をターゲットとしたエミュレーション・ソリューションを手掛けており、コンスーマ大手複数社への納入実績がある。これまでのソリューションに加えて今回新たにVGAに代わる次世代インタフェース規格「DisplayPortが「iSolve Multimedia」によってサポートされた。
※メンター・グラフィックス・ジャパン株式会社
2009.05.25
2009年5月19日、フォーマル検証ツールを手掛ける米Jasper Design Automation社は、同社のフォーマル検証ツール「JasperGold」がARMに採用されたことを発表した。
プレスリリース文
発表によると、ARMでは自社のプロセッサ開発にフォーマル検証を適用しており、「JasperGold」はARM Cortex製品ファミリーのような複雑なプロセッサの検証にも使用。同ツールによる網羅検証で負担の大きいランダム検証を軽減し、新しいIPの様々な仕様を明確化するのに役立てているという。
「JasperGold」はARMの世界各地のデザインセンターに配備されているようで、ARMの技術者は、「フォーマル検証で成功するかどうかは、良いメソドロジーであるかに依存する」とした上で、「JasperGoldは、従来に比べてより複雑で 効果の高いプロパティに取り組むためのメソドロジーとワークフローを提供している」とコメントしている。
Jasperは、今年1月にデザイン動作からRTLの解析・デバッグを行う新ツール「Active Design」を発表。その後、VCからの資金調達も成功し、2月にはデザインの再利用を促進する新たなコンサルティング・サービス「Design Activation Services」をスタートさせている。
※Jasper Design Automation社
※CyberTec株式会社（Jasper製品国内販売代理店）
2009.05.24
2009年5月20日、シノプシスは、2009会計年度第2四半期（09年2月-3月）の売上を報告した。
プレスリリース文
発表によると、シノプシスの2009会計年度Q1の売上は、前年同時期より3.8％増の3億3680万ドル。売上額は前期Q1よりも減少したが、EDA各社が前年比を大幅に下回る売上にあえぐ中、今期も前年比増と一人勝ちの強さを改めて示した。
営業利益は4830万ドルで前年比22％増。※金額は全てGAAP基準による会計結果
シノプシスは、次期Q3（09年5月-7月）の売上額も前年を上回る3億4200万‐5000万ドルと予測しており、年間売上についても13億5000?8000万ドルと前年比増の強気な予測を崩していない。
日本シノプシス株式会社
2009.05.12
2009年5月12日、シノプシスは、新たなフィジカル検証ツール「IC Validator」のリリースを発表した。
プレスリリース文
シノプシスの発表によると、「IC Validator」は同社既存のフィジカル検証ツール「Hercules」の後継となる、45nm以降のデザインをターゲットとしたフィジカル検証ツールで、新アルゴリズムの採用により、マルチスレッド式の高速処理、インクリメンタル検証、DRCエラーの自動デバッグ・修正、タイミングドリブンの自動メタルフィル挿入など、これまでの「Hercules」には無かった数々の新機能を搭載している。
最大の特徴は、配置配線ツール「IC Compiler」とのシームレスな連携により、設計を進めながらインクリメンタルなレイアウト検証を実行できる点で、設計と検証を交互に繰り返す従来手法と違い、閉じられた一つの設計フローの中で効率よく品質の高いデザインが可能。当然ながら最終的なサインオフ検証に対する高品質な検証能力も備えている。
また、検証パフォーマンスについても絶対的な自信を持っており、マルチスレッド技術によりCPU数に応じてリニアに検証速度を向上可能。これまで数時間かかっていた処理を数分で実行可能で、多くの顧客事例において競合製品を上回るパフォーマンスを示しているとの事。フィジカル検証に伴うセッティングも容易で、ランセット記述は独自言語により2?10分の1の記述量で済むという。
発表で紹介されている先行顧客の事例によると、NVIDIAでは「IC Validator」を採用し25CPUのコンピューティング環境でフィジカル検証スピードを20倍向上。TSMC社は、28nmプロセス以降のDRC/LVS用EDAツールの認証プログラムにIC Validatorを適用するという。※NVIDIA採用発表
尚、「IC Validator」は既に出荷中で既存の「Hercules」ユーザーには無償提供という大盤振る舞い。「Hercules」と「IC Validator」のライセンスは統合されており、新規購入の場合でも45nm以上/以下で用途に応じて「Hercules」と「IC Validator」を使い分ける事が可能となっている。
これまでフィジカル検証ツールはメンターの「Calibre」シリーズの独壇場と化していたが、配置配線ツールとして勢力を伸ばしている「IC Compiler」と緊密に連携可能な「IC Validator」の登場は、次第に同分野の勢力図を変えることになるだろう。
※日本シノプシス株式会社
2009.05.10
2009年5月8日、シノプシスは、MIPS Technologies社のAnalog Business Groupを2200万ドルで買収した事を発表した。
プレスリリース文
今回の買収によりシノプシスは、Digital to Analog Converters、Analog to Digital Converters、Audio Codecs、Power ManagementなどのアナログIPやHDMI TX/RXプロトコルのインタフェースIPを獲得。同社のDesignWareIPポートフォリオを更に拡張する。
MIPSは、2007年8月にポルトガルのアナログIPベンダChipidea社を1億4700万ドルで買収し、アナログIP事業の展開に乗り出していた。
関連ニュース：
ジーダットの子会社ＡソリューションがポルトガルのアナログIPベンダChipidea社と業務提携-Chipidea社は買収によってMIPS社の傘下に
※日本シノプシス株式会社
※MIPS社
2009.05.10
2009年4月28日、シノプシスは、オーディオ向けミックスドシグナル半導体の大手である英ウォルフソン・マイクロエレクトロニクス社が、シノプシスとのEDAツール・ライセンス契約を拡大したことを発表した。
プレスリリース文
http://www.synopsys.co.jp/pressrelease/2009/20090428.html
発表によるとウォルフソンは、EDAツールのメイン・サプライヤーとしてシノプシスを選定し、複数年契約により、アナログ・ミックスドシグナル（AMS）検証を始めとする検証ツール環境をシノプシスのDiscoveryベリフィケーション・プラットフォームに集約。設計ツール環境もシノプシスのGalaxyデザイン・プラットフォームに集約することにした。
また、ウォルフソンは、AMS検証/デバッグ・フローの基盤として、シノプシスのトランジスタレベル・デバッグ環境「SpiceExplorer」を採用。同ツールを利用する事で、設計者はシミュレーション実行状況を視覚化し、デバッグ効率を向上できるという。
「SpiceExplorer」は、シノプシスの高精度回路シミュレーター「HSPICE」と併用するトランジスタレベルのデバッギング環境を備えたAMS波形解析ツール。元々は回路シミュレーターのデバッグツールを手掛けていた米Sandwork Design社が開発した製品で、同社を2007年10月に買収。昨年よりシノプシス製品として市場への供給を開始している。
関連記事：
シノプシスが回路シミュレータデバッグツールの米Sandwork Designを買収-AMSソリューションを強化
※日本シノプシス株式会社
※ウォルフソン社
2009.05.08
2009年5月7日、メンター・グラフィックスとLogicVisonは、メンターによるLogicVisionの買収に合意した事を発表した。
プレスリリース文
発表によるとメンターは、1300万ドル相当の株取引でLogicVisionを買収する予定で、LogicVisionは2009年第3四半期で業務をクローズする。今回の買収が実現すればメンターは、LogicVisionのビルトインセルフテスト技術を中心としたDFT製品ならびに顧客を獲得し、得意分野の一つであるDFT分野のシェアを更に強化できる。
LogicVisionは、今年2月にマグマよりATPG技術を供与され、マグマの技術をベースとしたマルチスレド対応のATPGツールの開発を進めていたが、その扱いが今後どうなるかは不明
尚、LogicVisionは昨年12月にVirageLogicからの1000万ドルの買収提案を拒否している。
関連記事：
マグマがLogicVisionにATPG技術をライセンス
Virage LogicがLogicVisionに1000万ドルで買収提案
※メンター・グラフィックス・ジャパン株式会社
※LogicVision社
2009.05.07
2009年4月20日、フォーマル検証ツールを手掛ける米Averant社は、同社のフォーマル検証ツール「Solidify」の新バージョン5.1の新機能を発表した。
プレスリリース文
アベラントの発表によると、今回のバージョンアップにおいて「Solidify」にシーケンシャル等価性検証（SEC）と自動テストベンチ生成機能を新たに実装。シーケンシャル等価性検証機能は、一般的に行われている低消費電力のための設計最適化を主なターゲットとするもので、最適化前後のRTLの振る舞いの等価性を検証する事が可能。通常プロパティ検証で確認されている、デザイン最適化における環境仮定の検証もこのシーケンシャル等価性検証機能で対応可能だという。
自動テストベンチ生成機能はこれまでも「Solidify」に備えられていたが、従来機能は、プロパティ反証のデバッグとして行うダイナミック・シミュレーション用のテストベンチを生成するもの。それに対し今回新たに実装された自動テストベンチ生成機能は、デザインの全てのブランチと任意のカバレッジ対象に到達する一連のテストベンチを生成するもので、設計者はテストベンチを記述すること無くカバレッジを意識した網羅性の高いテストベンチを自動的に入手できるようになる。
また、「Solidify」の特徴的な機能の一つである、プッシュボタン方式のバグ検出機能「オートチェック機能」がエンハンスされ、性能と堅牢性が向上。同機能を用いれば、デッドコードやデッドロック、配列境界違反、信号衝突、クロックドメインクロッシング、リセット伝播などRTL記述中のバグを簡単に発見できる。
更に、デバッグサブシステムも改善され、デザインの解析性能も最大10倍近くに引き上げられているという。
尚、アベラントは、半導体ベンダや検証サービス会社向けに「Solidify」を活用した格安のパートナープログラムを新たに用意。同プログラムの詳細については、販売代理店のガイア・システム・ソリューション社が来週東京ビッグサイトで開催されるESEC（組込みシステム開発技術展）において発表を予定している。
※Averant社
※株式会社ガイア・システム・ソリューション
2009.05.07
2009年4月30日、メンター・グラフィックスは、同社のATPGツール「TestKompress」がTest & Measurement World誌のTest of Time賞を受賞した事を発表した。
プレスリリース文
Test & Measurement World誌は、文字通りテスト・計測関連の専門誌でオシロシコープやテスタ等のハードウエア機器の情報が紙面の中心。2005年より開始されたTest of Time賞は、同誌のTest Product of the Yearに続く優秀賞で、製品投入から5年以上にわたり最先端のサービスを提供したテスト・計測製品を称えるもの。今回、メンターのATPGツール「TestKompress」がEDA製品としては初めてTest of Time賞を獲得した。
「TestKompress」は、テストデータの圧縮における技術で優れた評価を得ている製品で、その最新製品では100倍以上のデータ圧縮を実現。テストパターンをより小さく、高度に圧縮するでテスト工数の削減とテスト品質の向上に貢献している。
※メンター・グラフィックス・ジャパン株式会社
※Test & Measurement World
2009.05.06
2009年4月28日、マグマは、同社のインプリメント環境「Talus」がCommon Power Format (CPF)をサポートする事を発表した。
プレスリリース文
http://www.magma-da.co.jp/newsandevent/press/2009042701.html
マグマの「Talus」は、「Talus Design」、「Hydra」、「Talus Vortex」によって構成されるインプリメント環境で、これら各ツールと連動するパワー・マネンジメントツール「Talus Power Pro」も用意されている。
低消費電力化のニーズにより登場したパワー制約の記述フォーマットは、ケイデンスが中心となっ標準化を推進しているCommon Power Format (CPF)と、シノプシス、マグマ、メンターが標準化を推進しているUnified Power Format (UPF)の2つの規格が存在している。マグマはこれまでUPF陣営の一員というスタンスを取っていたが、今回のCPFサポートの表明によりCPF/UPF両フォーマットに対応可能な業界唯一のインプリメント環境として「Talus」の売込みを図る。
尚、現在CPFはEDA関連の標準化推進機関米Si2で標準化が進行中。一方のUPFは、同じくEDA関連の標準化推進機関Accelleraの標準フォーマットとして普及が進められている。
※マグマ・デザイン・オートメーション株式会社
http://www.magma-da.co.jp
※Silicon Integration Initiative
http://www.si2.org
※Accellera
http://www.accellera.org
2009.05.01
2009年4月29日、ケイデンスは2009年Q1（1-3月）の売上を報告した。
プレスリリース文
発表によると、ケイデンスの2009年Q1（1-3月)の売上は、前年同時期比24％減の2億600万ドル。前期に続いて収支は赤字となり、6300万ドルの損益を計上した。これでケイデンスは過去5四半期連続で売上の前年割れを記録。経営的に厳しい状況が続いている。※金額は全てGAAP基準による会計結果
ケイデンスの社長兼CEOのLip-Bu Tan氏は、2009年度はケイデンス経営改革の年としている。
尚、ケイデンスは2009年Q2の売上を2億500-2億1500万ドルと予測しており、2億ドルを割る事態は避けられそうだ。
※日本ケイデンス・デザイン・システムズ社
2009.05.01
2009年4月29日、ビラージロジックは2009会計年度第2四半期（09年1月-3月）の売上を報告した。
プレスリリース文
発表によると、ビラージロジックの2009年1-3月の売上は、前年同時期より約25％減の1100万ドル。前期Q1に対しても約3％売上を落とした。収支は2630万ドルの赤字でその大半はリストラ策敢行に伴う費用。（※GAAP基準による会計結果）
ビラージロジックはQ1、Q2と2四半期連続で前年比2割以上の売上減となり、早々に打ち出しだ事業所閉鎖を含むリストラ策が今後の経営の鍵となる。
尚、同社は来期Q3売上を今期よりも多い1150?1250万ドルと予測している。
※ビラージロジック株式会社
