NEWS
2010.01.26
2010年1月25日、シノプシスは、東芝情報システムが低電力チップデザインの検証で検証メソドロジ「VMM-LP」を標準化した事を発表した。
※VMM-LP：Verification Methodology Manual for Low Power
プレスリリース文
「VMM-LP」は、シノプシス、アーム、ルネサステクノロジの3社が共同で作成したローパワーデザイン向けの検証ガイドラインで、SystemVerilogベースの検証メソドロジ「VMM」で実現されている再利用可能な検証環境の構築や、アサーションおよびカバレッジ技術による効率的な検証手法をローパワーデザインの検証に応用するもの。昨年2月に完成が発表されている。
東芝情報システムは、この「VMM-LP」を低電力チップデザイン検証の標準メソドロジとして採用し、シノプシスのシミュレータ「VCS」、マルチ・ボルテージ・シRTLミュレータ「MVSIM」を用いて運用。自社の設計および検証サービス業務にて展開する予定としている。
尚、東芝情報システムでは、既にモバイル・マルチメディア・アプリケーションの低電力機能の検証にて「VMM-LP」を適用しており、再利用可能なテストベンチ環境も構築済みだという。
※日本シノプシス合同会社
※東芝情報システム株式会社
2010.01.25
2010年1月25日、ザイリンクスは2010会計年度第3四半期（09年10-12月）の売上を報告した。
プレスリリース文
ザイリンクスの2010 会計年度Q3 (09年10-12月) の売上は、前年比12％増、前期（Q2）比24％増の5億1330万ドル。純利益は1億ドルを上回った。
ザイリンクスは、売上記録の更新は全ての製品カテゴリおよび地域で売上が好調であった結果としており、中でもニュープロダクトに分類される「Virtex-5」および「Spartan-3」の両ファミリが大きく成長。ニュープロダクトの売上は前期比32％増を記録した。
地域別の売上でみると日本市場以外は全て前年比２ケタ増で北米およびアジアは30％以上の売上増。マーケット別では通信分野における売上が前年比46％増と目立つ伸びを示している。
※ザイリンクス株式会社
2010.01.21
2010年1月20日、シーケンシャル・アナリシス技術でEDA製品を展開する米Calypto Design Systems社は、人手による消費電力最適化を支援する新手法「PowerAdviser Flow」を発表した。
プレスリリース文
発表によると「PowerAdviser Flow」は、カリプトの消費電力最適化ツールファミリ「PowerPro」のデザイン解析結果を基に、人手によるRTL変更を支援するもので、「PowerPro」ファミリを構成する「PowerPro CG」、「PowerPro MG」、「PowerPro Analyzer」の各ツールに追加された様々な新機能によって実現されている。
具体的には、「PowerPro Analyzer」のデザイン解析機能を用いて消費電力の削減が可能な箇所とその効果を調べるプロセスを自動化し、RTLの変更、回路図、およびテキスト記述の形式で設計最適化の候補箇所を提示。それら候補箇所は、個々に電力低減値がハイパーリンク化された表形式で提供され、設計者はその情報を基にRTLの変更を行い、「PowerPro」でイネーブル論理式を自動生成する事が可能。変更前後のRTLの機能等価性は、カリプトのフォーマル検証ツール「SLEC RTL」で確認できる。
カリプトによると、消費電力の節減に向けて人手でRTLを変更する場合、変更箇所の特定に費やす時間が全作業のうち最も多いという事で、今回発表した「PowerAdviser Flow」はそのプロセスを自動化することによる最適化作業の工数削減を狙っている。
尚、「PowerPro」ファミリの一つで、オンチップメモリの消費電力自動最適化を行う「PowerPro MG」は、米Electronic Design誌の「Best of 2009」アワードを受賞している。関連プレスリリース
※カリプト・デザイン・システムズ株式会社
2010.01.20
2010年1月19日、低消費電力化のためのクロックツリー合成ツール「PowerCentric」を手掛ける米Azuro社は、2009年売上げが前年を上回り5年連続で売上げ増を達成した事を発表した。
プレスリリース文
発表によるとAzuroは、既存顧客の契約更新と合わせて半導体トップ10に名を連ねる大手新規顧客を2社獲得。半導体市場の影響で厳しさの続く中、2009年も前年を上回る売上の獲得に成功した。
2009年、AzuroはCTSとフィジカル最適化をコンカレントに処理する新製品「Rubix」を発表。前年の倍以上となる50件のテープアウトに携わり、TSMCのデザインフローにも認定された。
※関連ニュース：
米AzuroがCTSとフィジカル最適化をコンカレントに処理する新製品「Rubix」を発表
※Azuro社
2010.01.20
2010年1月19日、次世代配置配線ツール「Aprisa」を手掛けるATopTechは、TSMCとのコラボレーションを発表した。
ATopTeckによると、TSMCはATopTeckの次世代配置配線ツール「Aprisa」をTSMCの40nmプロセス向けの配置配線ツールとして認定。「Aprisa」は40nmプロセスにおけるTSMCの必要条件を満たしていた。
TSMCは更に次のプロセスノードへの適用に向けてもATopTeckとのコラボレーションを継続するとしている。
ATopTecの「Aprisa」は、netlist-to-GDSIIフローを包含する配置配線ツールで、フロアプランニング機能やクロックツリー合成/最適化機能、マルチモード・マルチコーナー解析やオンチップ・バリエーションが可能なタイミング解析エンジンが統合されている。
新世代の配置配線ツールとして高速、高精度をうたう「Aprisa」は、Broadcom、シャープ、リコーなどが採用している。
※ATopTeck社
2010.01.19
2010年1月18日、半導体及びEDA技術関連の調査、ベンチマーク、コンサルティングを手掛ける米Berkeley Design Technology（BDTI）社は、SynforaとAutoESLに関する高位合成ツールの評価レポートを公開した。
・BDTI Certified™ Results for the AutoESL AutoPilot High-Level Synthesis Tool
・BDTI Certified™ Results for the Synfora PICO High-Level Synthesis Tool
いずれのレポートもBDTIの「BDTI High-Level Synthesis Tool Certification Program」の下で実施されたもので、使用されたツールはSynforaの「PICO Extreme」とAutoESLの「AutoPilot」。ビデオアプリケーションとワイヤレスアプリケーションを題材に、ザイリンクスのFPGA「Spartan-3A DSP 3400」をターゲットとした両ツールの評価結果が示されている。
BDTIの活動としては、プロセッサの信号処理性能のベンチマークが有名で、公平性・信頼性の高い業界標準として知られている。
※Berkeley Design Technology（BDTI）社
※Synfora社
※AutoESL社
2010.01.19
2010年1月15日、シミュレータ、波形ビューワなどシミュレーション関連のEDAソリューションを手掛ける、米SynaptiCAD社は、同社のVerilogシミュレータ「VeriLogger Extreme」の64bit Linux版のリリースを発表した。
プレスリリース文
「VeriLogger Extreme」は、同社が単体のVerilogシミュレータとして販売している「VeriLogger Pro」の上位製品で、HDLスティミュラス生成機能が追加装備されているほか、「BugHunter Pro」と呼ばれるデバッグ環境と波形エディタ「WaveFormer Pro」が統合されている。
SynaptiCADによると、今回リリースした「VeriLogger Extreme」の64bit Linux版は、従来の32bit版よりも約30％の高速化を実現。合わせてシステムのメモリを制限無く利用できることから、大規模デザインのシミュレーションも可能になったという。
尚、SynaptiCADは自社のホームページで64bit Linux版の6ヶ月間の無償評価ライセンスを配布中。Windows版も間もなくリリースの予定で、いずれも米国販売価格は4000ドルとなっている。
※有限会社インターリンク（SynaptiCAD社製品代理店）
※SynaptiCAD社
2010.01.18
2010年1月14日、フォーマル検証ツールを手掛けるる米Jasper Design Automation社は、同社の旗艦製品「JasperGold/ JasperCore」の最新版を1月28日から始まるEDSFair 2010において公開する事を発表した。
プレスリリース文
発表によると「JasperGold/ JasperCore」の最新版では、アーキテクチャ検証からポストシリコンでのデバッグまでを対象に、複数の検証エンジンを用いた高度なフォーマル検証技術を提供。一般的にフォーマル検証はその網羅性から、ブロック単位の検証が限界とされていたが、より大規模なデザインへの適用を実現しており、ユニットサイズのブロックやコア全体、場合によっては複数コアの検証も可能となる。
また、新たなデザイン解析用のGUIが装備されたほか、不定値 (Xステート)の利用、新たなパス・センシタイゼーション解析機能、デザインのビジュアライゼーション機能などがサポート及び強化されたという。
※CyberTec株式会社（Jasper製品国内販売代理店）
2010.01.18
2010年1月15日、IPベースSoC設計ソリューションを手掛ける仏Magillem Design Service社は、日本でのオペレーション開始に伴い東京品川にオフィスを開設した事を発表した。
プレスリリース文
Magillem社はXML、ウェブ技術、IP再利用技術を核としたIPベースのSoC設計ソリューションを手掛けるESLソリューション・ベンダで設立は2006年、プラットフォームベース設計手法を手掛けていた旧Prosilog社を起源としている。
Magillem社の提供する「Magillem Suite 5.0」は、設計ツール、設計データ、IPなどをシステムレベルで統合するプロットフォームベース設計環境で、ESLからRTL設計までのフローをサポートしている。
※Magillem社
2010.01.18
2010年1月14日、アジレント・テクノロジーは、山形大学が同社のEDAツール「Agilent SystemVue」を採用したことを発表した。
プレスリリース文
発表によると山形大学は、平成21年度 総務省 戦略的情報通信研究開発推進制度(SCOPE)による競争的研究支援を受けている「OFDM（直交周波数分割多重）無線信号を光ファイバで中継伝送する基盤技術の研究開発」において「Agilent SystemVue」を採用。
光領域位相推移型光SSB（抑圧搬送波単側波帯）変調方式の実証を行い、OFDM信号中継伝送への適用を検討する中で、様々なOFDM変調信号のアルゴリズムの検討と検証が必要で、その用途にアジレントの「Agilent SystemVue」を使用するという。
※「Agilent SystemVue」情報
※アジレント・テクノロジー株式会社
2010.01.15
2010年1月14日、米EDA Consortiumは、2009年度第3四半期（7月-9月）の世界EDA売上報告を発表した。
プレスリリース文
EDACの発表によると、2009年Q3（7月-9月）の世界のEDA売上総額は、前年比7.2％減の11億6790万ドル。売上前年割れは依然続いているが（2008年Q1から7四半期連続）、Q3に入り対前年比の減少率は1ケタ台になり、直前のQ2売上と比較するとQ3は若干売上を伸ばした。
分野別売上でみると、ほぼ前期Q2と同等の比率で前年比減を記録。唯一PCB/MCM分野だけが前年比増となった。
地域別でみると、アジアその他地域だけが唯一前年比増。ヨーロッパが前期Q2に続いて前年比2ケタ減を記録。日本は前期20％以上の売り上げ減を記録していたが、Q3では微減に留まった。
2009年Q3時点でのEDA業界の従業員数は25942人で前期Q2と比較すると1.4％減。前年同時期と比較するとこの1年で7.9％減と大きく減っっている。
2009年Q3の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 4億5010万ドル 3.3％Down
■IC Physical Design & Verification分野 2億6080万ドル 10.0％Down
■IP分野 2億4070万ドル 10.1％Down
■サービス分野 8350万ドル 20.3％Down
■PCB/MCM分野 1億3290万ドル 1.5％Up
2009年Q3地域別の売上と昨年同時期との比較は以下の通り。
■北米 5億1120万ドル 8.0％Down
■ヨーロッパ 2億400万ドル 17.6％Down
■日本 2億4890万ドル 2.3％Down
■アジアその他地域 2億380万ドル 1.6％Up
※EDAC（EDA Consortium）
2010.01.15
2010年1月14日、シノプシスは、USB 3.0のデザイン検証に向けた新製品「DesignWare USB 3.0 Protocol Analyzer」を発表した。
プレスリリース文
「DesignWare USB 3.0 Protocol Analyzer」は、USB 3.0が組み込まれたデザインの検証用のグラフィカル・デバッガで、DesignWare USB 3.0検証用IPと併用し、DesignWare USB 3.0検証用IPが生成するプロトコル・トラフィックをトランザクションごとに色分けされたサマリー・ビューと、個々のパケットとその中身を示す詳細なシンボル・ビューでグラフィカルに表示する事が可能で、想定外のトラフィック・パターンの検出やその原因特定など、USB3.0またはUSB2.0のデザイン検証/デバッグを効率化する事ができる。
「DesignWare USB 3.0 Protocol Analyzer」とDesignWare USB 3.0検証用IPは、現在VCSユーザー向けに提供されている。
※「DesignWare USB 3.0 Protocol Analyzer」詳細情報
※関連ニュース：
シノプシスがバーチャルプラットフォーム用のUSB3.0 TLMモデルをリリース
※日本シノプシス合同会社
2010.01.15
2010年1月12日、メンター・グラフィックスは、昨年リリースした同社の新製品「Calibre PERC」が米Electronic Products Magazine誌の「Product of the Year Award」を受賞した事を発表した。
プレスリリース文
Electronic Products Magazine誌の「Product of the Year Award」は、34年の長い歴史を持つアワードで、同誌の記者により数千の製品の中から選ばれた優れたエレクトロニクス関連製品を毎年表彰している。今年は計11種類の製品が表彰されたが、EDA製品として表彰されたのはメンターの「Calibre PERC」だけであった。
「Calibre PERC」は、メンターが昨年5月にリリースした新製品。「PERC]とは、Programmable Electrical Rule Checkerの略で、回路のトポロジカル・チェッキングを行う業界初のアプローチとしてメンターが打ち出した。
手法としては、回路図パターンとレイアウトを比較するLVSの派生で、回路図をゴールデンとするLVSの盲点をターゲットに回路図のトポロジカル・チェックを行う。例えばESD保護回路の回路構成などは、半導体プロセスによって仕様が様々で、回路図が仕様を満たしているかどうかを自動チェックする術はこれまでなかった。
チェックにあたっては、メンター独自のTCLベース言語「TVF」を用いてルールを記述。SPICEネットリスト（回路図）を入力としてチェックを行う。「TVF」はDRCで使用する「SVRF」を拡張したもので、簡単な表現でルールを記述し１行の記述で１つのルールをチェックする事が可能。DRCの約1/5-1/10の時間でデザインチェックが可能で、エラー箇所とエラータイプの両面をチェックし今まで隠れていたエラーを見つけ出すことができる。
※TVF：TcL Verification Format
※SVRF：Standard Verification Rule Format
メンターは「Calibre PERC」で実現する新たなチェック手法をDRC、LVSに次ぐ第三の手法として提唱しており、DRCクリーン、LVSクリーン、PARCクリーンなデザインの浸透を狙っている。
※メンター・グラフィックス・ジャパン株式会社
2010.01.14
2010年、ESLソリューションを手掛ける米Carbon Design Systems社は、同社の2009年売り上げが前年比28％増に達した事を発表した。
プレスリリース文
発表によるとカーボンは、2009年にワイヤレスや家電など主要市場にて新規顧客12件を獲得。主にヨーロッパとアジアで売上げを伸ばした。
カーボンはARMプロセッサモデルやペリフェラル・モデルなどの製品数とTensilica, VeriSilicon, CEVAなど新規パートナー数が売上げ拡大を助けたとしており、2010年上半期中に主力の新製品をリリースする計画である事から、2010年も売上増を見込んでいる。
※カーボン・デザインシステムズ・ジャパン株式会社
2010.01.14
2010年1月11日、メンターは、フリースケールとのバックエンド設計分野における包括的なパートナーシップを発表した。
プレスリリース文
メンターとフリースケールは以前から強力なパートナー関係にあり、DFT、物理検証および解析、先端RET、プリ／ポスト・テープアウトのDFMといった分野でコラボレーションを進めており、半導体製造とテスト品質の改善に力を注いでいる。
今回の発表はこれまでの両社の関係が更に強まったというアピールで、具体的には、物理検証ソリューション「Calibre」に加え、フリースケールはメンターが昨年新製品として発表した故障診断ツール「Tessent」をが利用出来るようになったという。
「Tessent」は、旧製品名「YieldAssist」の「Tessent Diagnosis」と「Tessent YieldInsight」の2製品で構成されており、「Tessent Diagnosis」は自動化された製造テスト故障診断を実現し、「Tessent YieldInsight」は「Tessent Diagnosis」の診断データを高度な統計的解析機能で解析する。
※メンター・グラフィックス・ジャパン株式会社
2010.01.14
2010年1月11日、メモリIPの大手ビラージロジックは、ネットブックで急成長中の台湾ASUSTeK Computerが同社のオーディオ・ソフトウェア「Sonic Focus」を採用した事を発表した。
プレスリリース文
発表によるとASUSTeKは、次世代ASUS NX90マルチメディア・ノートパソコンのオーディオ環境強化に向けてビラージロジックのオーディオ・ソフトウェア「Sonic Focus」を採用。「Sonic Focus」は、昨年ビラージロジックが買収した旧ARC International社の開発した製品で、デジタル圧縮されたオーディオの品質向上を実現するオーディオ・エンリッチメントソフトとして、デジタル信号処理ソフトウェアブロックのカスタマイズが可能。
ASUS、シニアスペシャリスト、Henry Huang氏のコメント
「今にいたるまで、オーディオファンが求める品質を実現したノートパソコンはありませんでした。しかしASUS NX90は、今までハイエンドのホームシアター・スピーカーシステムのみでしか実現できなかった、弊社の目標である究極のオーディオファン環境を提供します。ビラージロジックのSonic Focusソフトウェアを使用することで、弊社は当初の予想を上回るオーディオ品質を実現することができました。SonicFocusオーディオ・エンリッチメント・ソフトウェアツールにより、弊社のサウンド・デザイナーはユニークなデジタル信号処理ソフトウェアブロックの管理・設定を行うことができ、ワイドで迫力満点のサウンドステージを作り上げることができました。また、弊社が独自に開発したノートパソコンスピーカにより、映画や音楽向けに最適な音響を実現しました。弊社はアーティストの意図を忠実に再現した、世界トップクラスの音響品質を実現することができ、大変喜ばしい結果となりました。」
※ビラージロジック株式会社
2010.01.13
2010年1月13日、シノプシスは、DesignWare System-Level Libraryの新モデルとして、業界初となるUSB3.0のTLMモデルのリリースを発表した。
プレスリリース文
シノプシスがリリースしたUSB3.0のTLMモデルは、同社のDesignWare SuperSpeed USB 3.0デバイス・コントローラIPとxHCIホスト・コントローラIPをTLM-2.0でモデリングしたもので、当然ながらOSCI TLM-2.0 API仕様に準拠。DesignWare System-Level Libraryが提供しているその他のモデルと同じく、バーチャル・プラットフォーム開発用として提供されるもので、このモデルを用いる事でUSB 3.0インターフェイスを搭載したデザインのバーチャル・プラットフォームの構築を加速できる。
シノプシスは、バーチャル・プラットフォームの開発環境「Innovator」を提供する傍ら、迅速なバーチャル・プラットフォーの構築を実現するSystemC TLMモデルライブラリの拡充に力を注いでおり、汎用性の高いものを中心に各種プロセッサコアモデル、バスモデル、インタフェースモデルなど100以上のモデルを提供中。バーチャル・プラットフォーム構築のベースとなるプリ・アッセンブリ・プラットフォームも用意しており、これら全てのモデルはシノプシスのツール環境に限定されずあらゆるSystemC環境で利用する事が出来る。
※日本シノプシス合同会社
2010.01.12
2009年1月11日、シノプシスは、スタティックタイミング解析ツール「PrimeTime」のバージョンアップとその適用効果を発表した。
プレスリリース文
発表によると「PrimeTime」の最新バージョン2009.12は、マルチコア技術の導入により、その処理速度を向上。複数コアを用いた計算処理、デザインの自動分割に加え、複数シナリオの分散処理の実現により、従来性能の倍以上の速さでタイミング解析を実行可能に。実際に顧客が試した例では、4800万ゲートのデザインでタイミング・サインオフの工数を約40％削減できたという。
※日本シノプシス合同会社
2010.01.07
2010年1月6日、アナログ／RFおよびミックスシグナル設計向けの検証ソリューションを手掛ける、米Berkeley Design Automation社は、昨年2月に市場投入した「Analog FastSPICE Nano™ (AFS Nano)」が米EDN誌「Hot100 Electronic Product」に選出された事を発表した。
プレスリリース文
Berkeleyの「AFS Nano」は、ブロック単位のアナログ・シミュレーションをターゲットとしたSPICEシミュレーターで、最高5000素子というキャパシティ上の制限はあるものの、上位製品の「Analog FastSPICE」と同じ正確なSPICE精度の高速シミュレーションが可能。その価格設定は年間ライセンスで1900米ドルとなっており、性能とコストの両面で業界の常識を覆す存在となっている。
既に上位製品の「Analog FastSPICE」が、2007年に同じくEDA誌の権威あるアワード「EDN Innovation Awards」を獲得しているが、Berkeleyにとって2009年はアワードの受賞ラッシュで、今回の「EDN Hot100 Electronic Product」のほかに、DACのBest Paper Award、、AlwaysOn Global 250、Silicon India 100を受賞しているという。
尚、Berkeleyの「AFS Nano」以外に、下記EDA製品が今回の2009年「EDN Hot100 Electronic Product」に選ばれている。
・Agilent Technologies 「ADS signal-integrity channel simulator」
・Ansys 「Ansoft SIwave Version 4.0」
・Cadence Design Systems 「Virtuoso APS circuit simulator」
・Jasper 「Behavioral Indexing」
・Mentor Graphics 「Tessent Yield Insight tool」
・OneSpin 「360MV」
・Synopsys 「Custom Designer 2009.06」、「Synphony」、「Yield Explorer」
※関連ニュース：
BerkeleyDA、僅か1900ドルのSPICEシミュレータ「Analog FastSPICE Nano」を発表
※Berkeley Design Automation社
2010.01.07
2010年1月6日、メンター・グラフィックス社は、キヤノン・インディアのデザインセンターが同社のシミュレーター「Questa」を導入し、SystemVerilog/OVMベースの検証環境を構築した事を発表した。
プレスリリース文
発表によるとキヤノン・インディアは、SystemVerilog/OVMの導入と合わせてメンターのシミュレーター「Questa」を採用。メンター・インディアのサポートを受けSystemVerilog/OVMベースの検証環境を構築し、マルチレイヤーのコミュニケーションIPの検証に使用したところ、検証工数を削減することが出来たという。
※メンター・グラフィックス・ジャパン株式会社
2010.01.07
2010年1月5日、FPGAボードを中心とした検証ソリューションを手掛ける韓国Dynalith Systems社とFPGA向け高位合成ツールを手掛ける米Impulse Accelerated Technologies社は、両社で共同開発したCtoFPGAプロトタイピングシステムを発表した。
プレスリリース文
発表によると、両社の開発したツールキットは、ハイパフォーマンス・コンピューター・システムのプロトタイピングをターゲットとした環境で、ザイリンクスのFPGAをベースとしたFPGAボードとホストコンピュータをUSBやPCI等の標準インタフェースで接続。アルゴリズムCからHW-SWの分割を行い、HW部分を高位合成しFPGAに実装すると共にHW-SW間のAPIを自動生成する事が可能。FPGA上に実装された論理と同時にホストプログラムを実行することができる。※図参照
このCtoFPGAプロトタイピングシステムを利用することで、ソフトウェア開発者は、ハードウェアの知識を必要とせずに、アルゴリズムをFPGAのI/Oアーキテクチャに適応させる事が可能となるという。
尚、Dynalith社の製品はスピナカーシステムズ社が、Impulse Accelerated Technologies社の製品はインターリンク社が国内で代理店として提供している。
※Dynalith社
※Impulse Accelerated Technologies社
2010.01.06
2010年1月5日、検証IPを手掛ける国内ベンチャー、アクティブテクノロジーは、同社の検証IP製品「＠VIPシリーズ」がケイデンスのIncisive Enterprise Simulatorに対応したことを発表した。
プレスリリース文
アクティブテクノロジーは、ARM AMBAバスの検証IPとして、SystemVerilogと検証メソドロジOVMで開発した「AHB＠VIP」、「AXI＠VIP」、「APB＠VIP」の3製品をリリースしており、その動作環境としてメンターのシミュレータ「Questa」をサポート。
今回そのサポート環境をケイデンスのシミュレーター「Incisive Enterprise Simulator」にまで拡張した。いずれのシミュレーターも検証メソドロジOVMをサポートしているため、対応は容易だったという。
検証IPの嬉しさは、決して容易とは言えない検証環境の構築を支援し、SystemVerilogの導入メリットを引き出す点にあり、アクティブテクノロジーでは、汎用的に利用されているAMBAバスにフォーカスして検証IPを充実させている。
これからSystemVerilog/OVMというエンジニアにとっては、頑張って自前で検証環境を構築するよりは、低コストな検証IPを導入してベンダのサポートを受けながら環境を構築する方がより近道かもしれない。
※アクティブテクノロジー株式会社
※日本ケイデンス・デザイン・システムズ社
2009.12.16
2009年12月8日、シノプシスは、中国のファブレスASICベンダ ハイシリコン・テクノロジ社がEDAツールのメイン・サプライヤにシノプシスを選定したと発表した。
プレスリリース文
ハイシリコン・テクノロジは、通信ネットワーク/デジタルメディア機器向けのASICを手掛けるファブレス・ベンダで、中国の移動体通信ソリューション大手のHuawei Technologies社のASICデザインセンターが別法人として独立した企業。
ハイシリコン・テクノロジ社は、EDAツールに積極的に投資しており、メンターのエミュレーター導入やケイデンスとの協業なども報じられているが、今回シノプシスとの契約拡張により関係を強化。シノプシスをEDAメイン・サプライヤと選定し、以下のツール利用が可能となった。
・配置配線ソリューション IC Compiler
・論理合成ソリューション DC Ultra
・アダプティブスキャン圧縮合成ソリューション DFTMAX
・多電圧考慮の機能等価性検証ソリューション Formality
・シグナルインテグリティ解析ソリューション PrimeTime SI
・パワー解析ソリューションPrimeTime PX
・RC抽出ソリューション StarRC
・Galaxyデザイン・プラットフォーム
・多電圧考慮の機能検証ソリューション VCS/MVSIM
・高精度回路シミュレータ HSPICE
・多電圧考慮のルールチェッカ MVRC
・アルゴリズム設計/検証ソリューション System Studio
・Discoveryベリフィケーション・プラットフォーム
・DesignWare IPソリューション
?PCI Express 2.0、Super Speed USB 3.0、DDR2、DDR3など
シノプシスは顧客企業との包括的な契約に力を注いでおり、EDAメイン・サプライヤとしての顧客との2009年契約実績は、発表されているものに限り今回で10件目となる。
※日本シノプシス合同会社
2009.12.16
2009年12月8日、ケイデンスは、同社主力製品のカスタムIC設計プラットフォーム「Virtuoso」の大規模なバージョンアップを発表した。
プレスリリース文
ケイデンスによると「Virtuoso」の最新バージョン IC6.1.4は、28nmプロセスまで効率的に利用できるよう機能拡張されており、64ビット・プロセッサをサポート。元々は個別のツール環境であった「Virtuoso Space-Based Router」と「Virtuoso Layout Suite」が統合され、インタラクティブな配線編集とフルチップの自動配線が単一の環境上で可能となった。
「Virtuoso Analog Design Environment XL」においては、より多くの高品質なデータシートを生成する新たな表示機能や、コーナーをまたぐばらつき、統計的なばらつきを含めた複数テストの同時解析機能も実装された。また、レイアウト作業の工数最適化を目指すデザイン・コンストレイント・メソドロジも機能強化され、45nm以下のデザインに向けた新たなデザイン・コンストレイントが追加されたほか、デザイン・コンストレイントを容易に追加できるようになった。
その他、Virtuoso IC6.1.4では、複数ユーザーによるセル・ライブラリ「ExpressPcells」のアクセスがサポートされ、アナログ波形表示機能も強化されたという。
※日本ケイデンス・デザイン・システムズ社
2009.12.11
2009年12月3日、マグマは2010会計年度第2四半期（2009年8月-10月）の売上を報告した。
プレスリリース文
発表によるとマグマの2009年8月-10月売上は、前年同時期より約19％減の2970万ドルで430万ドルの純利益。長期に渡り赤字経営が続いていたが、ようやく黒字を達成した。
※GAAP基準による会計結果
マグマのCEO兼チェアマンRajeev Madhavan氏のコメントによると、マグマのコア製品「Talus」を中心に新製品が好調なようで、直近の実績としては、Hynix社が回路シミュレーター「FineSim」を採用、東芝がフィジカル検証ツール「Quartz DRC/Quartz LVS」を採用、Exar社がアナログ設計環境「Titan ADX」製品している。
マグマは次期2010年Q3（2009年11月-2010年1月）の売上を2950-3000万ドルと予測している。
※マグマ・デザイン・オートメーション株式会社
2009.12.10
2009年12月2日、マグマは、フロントエンドの合成ツール「Talus Design」および「Talus RTL」の最新バージョン 1.1を発表した。
プレスリリース文
「Talus Design」と「Talus RTL」は、RTLからネットリスト以降のインプリフローへと繋ぐマグマのフロントエンド環境で、配置配線ツール「Talus Vortex」との緊密な連携による設計の効率化と品質向上がうり。「Talus Design」には「Talus Vortex」と同じスタティック・タイミング・アナライザが搭載されており、タイミングのミスマッチを減らす事が可能なほか、「Talus Vortex」と同じVolcanoデータベース上で設計データを管理することができる。
「Talus Design」と「Talus RTL」は、いずれもVHDL、Verilogに加えSystemVelirogをサポートしており、論理合成機能のほかにスキャン挿入やスキャン最適化などDFT機能や自動マクロ配置機能なども搭載。今回のバージョンアップでは、設計の各ブロックに対してロジックの抽象化を行う「GlassBox機能」が追加され、各ブロックの再合成の工数と使用メモリ量を削減出来るようになった。
また、サードパーティーツールとの連携も考慮されており、メンターのATPGツール「TestKompress」やBIST製品群とのインタフェースやケイデンスのフォーマル検証ツール「Conformal」用のスクリプトなどが用意されたほか、マグマがここ最近積極的に取り組んでいる各種IPベンダ対応のRTL-to-GDSIIリファレンスフローも新バージョンに含まれているという。
※マグマ・デザイン・オートメーション株式会社
2009.12.08
2009年12月7日、検証技術を主体とした設計サービスおよび検証IP製品を手掛ける、ベリフィケーションテクノロジー社は、USB3.0端末のエミュレーション・システム「VITIS-EM」を自社開発した事を発表した。
プレスリリース文
発表によるとVtech社の「VITIS-EM」は、パソコンや各種組み込み機器を想定した「ホスト」と自社開発した「エミュレーション用ボード」で構成されるUSB3.0システムのエミュレーション環境で、エミュレーション用ボード「VITIS-EM PCI Expressボード」をUSB3.0端末と見立てることで端末が完成していない状態でホストの動作確認が可能。
これにより、実機無しでUSB3.0システムの早期試作、早期性能見積もりが可能となり、USB3.0システムの品質向上と、端末開発/ホスト開発の並列作業が実現できる。
今回Vtechが開発したエミュレーション・システム「VITIS-EM」は、中小企業庁の国家プロジェクト「平成21年度戦略的基盤技術高度化支援事業(平成21年度補正予算事業)」に採択され開発をしている製品で、USB3.0デバイス(端末)機能を搭載した「VITIS-EM PCI Expressボード」の他に、ボードにアクセスするための「VITIS-EMソフトウェア」が提供される。
※ベリフィケーションテクノロジー株式会社
2009.12.07
2009年12月3日、メンター・グラフィックスは、2010会計年度第3四半期（2009年8月-10月）の売上を報告した。
プレスリリース文
発表によると、メンターの09年8月-10月の売上は、前年比約2.3％増の1億8920万ドル。四半期単体で黒字には至っていないが、Q1,Q2,Q3と3四半期連続で売上前年比増を達成し、業績の回復を明確なものとした。メンターは売上増の要因として組み込み、ケーブル、エミュレーション分野の好調を挙げている。
メンターは例年Q4の売上比重が高く、今年は10月に買収を完了したLogicVision製品の売上も積算されるはずであるが、Q4の売上予測は前年比減の2億3000万ドルと控え目。2010会計年度の売上合計は前年比微増の7億8900万ドルと予測しており、業界2位のケイデンスに近づきつつある。（ケイデンスの2009年1-12月の売上予測は8億4500-5500万ドル）
※メンター・グラフィックス・ジャパン株式会社
2009.12.05
2009年12月2日、シノプシスは、2009会計年度第4四半期（09年8月-10月）の売上を報告した。
プレスリリース文
発表によると、シノプシスの2009会計年度Q4の売上は、前年同時期より約4.1％減の3億3830万ドル。この数字は同社の2009会計年度における四半期統計では最低で、唯一の前年割れ。しかし、通年で見ると2009会計年度の売上合計は13億6000万ドルに達し、売上は前年比2％増で1億6770万ドルの黒字。低迷するEDA業界の中でその強さをあらためて示した。
※金額は全てGAAP基準による会計結果
シノプシスは、次期2010年Q1（09年11月-10年1月）の売上額を3億2500-3000万ドルと予測。年間売上については、今期微減の13億3000-5000万ドルを目標としている。
※日本シノプシス合同会社
2009.12.03
2009年11月19日、ANSI-C言語からの高位合成ツールPICOを手掛ける米Synforaは、日本オフィスのジェネラルマネージャに新井雅之氏を任命した事を発表した。
プレスリリース文
新井氏は、EDA業界20年以上の経験を持ち国内EDA業界では著名な存在。2000-2008年までシンプリシティ日本法人の社長を務めていたが、それ以前にもメンター・グラフィックス・ジャパンの役員、Compass Design Automationの日本法人代表を歴任。エスシーハイテク、住商電子デバイスに出向していた住友商事在職時代には、シノプシスの合成ツールの日本展開にも携わっていた。
※Synfora社
http://www.synfora.com/
2009.10.30
2009年9月28日、ケイデンスは2009年Q3（7-9月）の売上を報告した。
プレスリリース文
発表によると、ケイデンスの2009年Q3（7-9月)の売上は、前年同時期比約7％減の2億1500万ドル。前期に続いて今四半期も赤字となり1400万ドルの損益を計上したが、売上額は5四半期ぶりに前四半期を上回った。（※GAAP基準による会計結果）
ケイデンスの四半期ごとの売上前年割れは今回発表した2009年Q3で7四半期連続。
ケイデンスは次期2009年Q4の売上を2億1500-2500万ドルと予測。2009年の売上総額は約8億4500-5500万ドル程度となる見通し。
※日本ケイデンス・デザイン・システムズ社
2009.10.30
2009年10月28日、メンター・グラフィックスとARMは、ARMプロセッサ･コアで動作する「Nucleus RTOS」および「Nucleus Graphics」向けの包括的なソフトウェア開発ソリューションを発表した。
プレスリリース文
今回のコラボレーションは、カリフォルニア州サンタクララで開催された「ARM TechCon3」において発表されたもので、ARMの開発環境「RealView」とメンターのRTOS「Nucleus」および開発ツール「EDGE」が相互にサポートし合うという内容。
具体的には、メンターが「Nucleus RTOS」およびミドルウェア向けのリファレンス・コンパイラとして採用しているARMの「RealView Compiler」を自社製品ラインアップの一部として販売。NucleusおよびEDGE開発ツールに「RealView Compiler」の評価版を用意する。
ARMは、「RealView Development Suite」内に「Nucleus RTOS」および「Nucleus Graphics 3D GUIテクノロジ」のサンプル・パッケージを用意。「RealView Debugger」でNucleusカーネルのデバッグをサポートし、「ARM Profiler」でNucleusアプリケーションの解析・プロファイリングもサポートする。
メンターは、ここ最近組み込みソリューションへの拡張を積極的に進めており、ARMと組む事でARMユーザーに対する「Nucleus」の拡販を狙う。
※メンター・グラフィックス・ジャパン株式会社
※アーム株式会社
2009.10.29
2009年10月26日、マグマは、同社のインプリメントツール「Talus」を米Mellanox Technologies社が40nm 通信ICの設計に採用した事を発表した。
プレスリリース文
発表によるとMellanox社は長年のマグマ製品ユーザーで、高速InfiniBandやEthernet接続をサポートする複雑な通信用チップを複数テープアウトした実績を持つ。
今回Mellanox社は、バージョンアップした「Talus1.1」の評価を行い、40nm ICデザインフローに組み込むことを決定した。Mellanox社は40nmプロセスへの移行に際して、面積の縮小、消費電力の削減、テープアウトまでの期間短縮を大きな目標としており、今回の「Talus1.1」の採用は、それら目標に対して良い評価結果が得られた事を意味している。
※マグマ・デザイン・オートメーション株式会社
※Mellanox Technologies社
2009.10.29
2009年10月28日、ケイデンスは、PCB/ICパッケージ設計ツール「Allegro」と「OrCAD」のバージョンアップを発表した。
プレスリリース文１
プレスリリース文２
発表によると「Allegro」の最新リリース16.3には、新たな製品パッケージ「SiP Layout XL」が用意され、パッケージ設計とIC設計のコ・デザインの最適化を実現。新たなコ・デザイン技術によって、パッケージ設計者はIC設計ツールの習得が不要となり、容易にパッケージとIC設計チーム間の設計を最適化できるという。
また、従来製品「Allegro Package Designer (APD)」にも新たなSiPフィニッシング・テクノロジが追加され、パッケージの設計者、パッケージ設計サービス・プロバイダ、組み立ておよびテスト・サービス・プロバイダ間のデザイン・チェーンをコ・デザイン技術によってより強化できるようになった。
PCB設計ツールとしてのバージョンアップは、「Allegro」/「OrCAD」共に複数の機能強化・改善が実現されているほか、ユーザービリティの向上や部品データ管理の強化など、設計技術と運用技術の両面からPCB設計の生産性向上が図られている。
「Allegro」/「OrCAD」いずれも最新リリース16.3は、2009年12月上旬より提供開始予定となっている。
※日本ケイデンス・デザイン・システムズ社
2009.10.22
2009年10月21日、メンター・グラフィックスは、富士通九州ネットワークテクノロジーズが、同社の設計環境にメンターの高位合成ツール「Catapult C Synthesis」を導入したことを発表した。
プレスリリース文
発表によると富士通九州ネットワークテクノロジーズは、これまでソフトウェアで処理していたモバイル機器向けの複雑な音声処理アルゴリズムをLSIにハードウェアとして実装するために「Catapult C Synthesis」を導入。「Catapult C Synthesis」を用いて専用のハードウェア・アクセラレータを開発することで、音声性能要件を満たしつつ、従来のプロセッサ処理よりも低いクロック周波数で動作する設計を実装することに成功。結果として、83%の消費電力削減を実現したという。
富士通九州ネットワークテクノロジーズは、「Catapult C Synthesis」の適用を画像認識システムや無線処理システムなどに拡大中で、画像認識システムの開発では、従来専用DSPで処理されていた機能を「Catapult C Synthesis」でカスタムハード化し、性能向上を図っているという。
※メンター・グラフィックス・ジャパン株式会社
※富士通九州ネットワークテクノロジーズ株式会社
2009.10.22
2009年10月21日、メンター・グラフィックスは、米GLOBALFOUNDRIESと複数年契約を締結し、同社が「Calibre」プラットフォームを導入した事を発表した。
プレスリリース文
メンターによるとGLOBALFOUNDRIESは、32、28nm以降のプロセス・テクノロジをターゲットにした複雑な半導体デバイスの設計および検証、ならびにコンピュテーショナル・リソグラフィとマスクデータ作成フロー構築のために「Calibre」プラットフォームを導入。GLOBALFOUNDRIESは「Calibre」を導入した理由として、物理検証におけるメンターのリーダーシップと、包括的なRET、OPCおよびMDPソリューションの存在を指摘。これらメンターのツールとGLOBALFOUNDRIESのDFMを組み合わせることで、マスク作成までの期間を最短にできるとしている。
尚、GLOBALFOUNDRIESは、前身であるAMD半導体製造部門の時代からの「Calibre」ユーザー。今回のメンターとの複数年契約を受け、各国にあるメンターのサポート部隊と協力し、先端プロセスノードを使用した新製品を開発する顧客を支援していくという。
※メンター・グラフィックス・ジャパン株式会社
※GLOBALFOUNDRIES
2009.10.21
2009年10月21日、ケイデンスは、ARMベースSoCの設計および検証コストを削減する次世代のSoC設計フローの構築でARMと提携した事を発表した。
プレスリリース文
発表によると両社の提携の具体的な中味としては、ケイデンスの「Chip Planning System」および「Incisive」機能検証ソリューションを、ARMの「AMBA Designer」、「Verification and Performance Exploration（VPE)」、「ネットワーク・インターコネクトIP（CPUバス）」と統合。これにより、ARMファブリックIPの消費電力とコストの早期見積りとSoCに統合されたIPの機能検証の効率化を実現する。
この両社ツールを統合したフローは、両社共通の顧客に向けて2010年中に開発フェーズに合わせて提供される予定。現在サンノゼで開催されている「TechCon3コンファレンス」にて紹介されている。
※日本ケイデンス・デザイン・システムズ社
※アーム株式会社
2009.10.21
2009年10月20日、ジーダットは新製品となる統合回路設計ツール「C3（Circuit-Cube）」の発売を発表した。
プレスリリース文
発表によると「C3」は、回路図エントリ、シミュレーション実行制御、波形表示、結果解析の各工程をシームレスに統合した統合回路設計ツールで、回路図や回路制約情報および回路の検証シナリオをトータルな設計資産としてデータベース化することで、設計ノウハウの共有や設計資産の容易な再利用が可能。回路設計品質向上と合わせて回路設計のTAT短縮を実現する。
また、「C3」には回路制約情報からレイアウト制約を自動生成する機能があり、レイアウトの品質向上とレイアウト設計からの手戻り削減にも効果を発揮するという。
新製品は、今月21日（大阪会場）および23日（東京会場）に開催されるJEDAT EDA Fair 2009にてデモが披露される。
※株式会社ジーダット
2009.10.21
2009年10月16日、検証IPを手掛ける国内ベンチャー、アクティブテクノロジーは、検証IPの新製品「APB@VIP」の発売を発表した。
プレスリリース文
「APB@VIP」は、ARM AMBA APBバスの検証IPでSystemVelirogベースのOVM環境でのランダム検証をターゲットとする製品。動作環境としては、メンターのシミュレーター「Questa」をサポート（動作確認）しており、基本的にSystemVerilogとOVMをサポートするシミュレータ環境であれば利用できる。
「APB@VIP」の出荷は2009年10月20日より開始されており、価格は1ライセンスあたり25万/月となっている。
同社ではAPBの検証IPのほかに、AHB、AXIの検証IPも用意している。
※アクティブテクノロジー株式会社
2009.10.21
---PR---
■========================================================================■
Apache Technology Forum 2009のご案内
■========================================================================■
既に当セミナーへご登録をいただいている方には、失礼のほどお詫び申し上げます。
≪ 実現する協調設計環境 ≫
既存設計環境における現状の問題点に対する
弊社の協調設計ソリューションと、お客様の実例のご紹介
●参加費無料（事前登録制）●
11/11（水） 定員150名 新横浜プリンスホテル
システムの高速化、高機能化により、
チップ、パッケージ、ボードを順次設計する手法では
動作不良による設計見直しが頻発するようになりつつあります。
これはTime-to-Marketの観点からも問題であり、
必然的にコストの増大へと繋がります。
弊社はPI/SI/EMI解析システムプロバイダとして
Chip Power Model (CPM)をはじめとするソリューションにより、
チップ-パッケージ-ボード協調設計環境を実現しています。
是非、この機会をお見逃しなく、ご参加ください。
↓↓↓詳細とご登録はこちら↓↓↓
https://eentry.securesites.com/apache/
主催：アパッチデザインソリューションズ株式会社
■開催概要 ================================================================
＊日 時 2009年11月11日（水） 受付開始12：30 / 終了予定17：00
＊会 場 新横浜プリンスホテル ノクターン
＊参 加 費 無料（事前にｗｅｂよりご登録ください）
＊定 員 150名
※受講登録後にE-mailで受講票をお送りいたしますので、
プリントのうえ名刺と共に当日ご持参ください。
※誠に勝手ながら、受講者数が定員になり次第登録を締め切らせて頂きます。
お早めのご登録をお願いいたします。
■スケジュール ============================================================
12：30? 受付開始
13：00?13：40 Chip-Package-Board Convergence
アパッチデザインソリューションズ CEO
Andrew Yang
13：50?14：50 基調講演 「協調設計によるPI・EMI技術と課題」
講師：芝浦工業大学 工学部電気電子工学科 教授
須藤 俊夫氏
14：50?15：15 休憩
15：15?16：00 Apache Product Overview
アパッチデザインソリューションズ 副社長
Dian Yang
16：00?16：50 事例発表 「CPSは何を解決するのか？
?CPMそれぞれの立場からの期待値」
講師：株式会社東芝セミコンダクター社
システムLSI事業部 システムLSI設計技術部
設計インフラ技術担当 参事
福場 義憲氏
16：50?17：00 質疑応答
17：00 終了予定
※開催スケジュール、講師および講演内容につきましては
やむを得ず変更となる場合がございますので、ご了承ください。
■本セミナーに関するお問い合わせ先 ========================================
アパッチデザインソリューションズ株式会社
Apache Technology Forum 2009事務局
〒222-0033 神奈川県横浜市港北区新横浜2-7-17 KAKiYAビル
Tel：045-478-6360 / Fax：045-478-6361
E-mail：japan_seminar_2009@apache-da.com
============================================================================
2009.10.21
2009年10月20日、ケイデンスは、STARCと共同でSTARCの次世代のアナログ・ミックスシグナル設計向けリファレンス・フロー「STARCAD-AMS」を構築することを発表した。
プレスリリース文
発表によるとSTARCは、STARC初のアナログ・ミックスシグナル設計向けリファレンス・フロー「STARCAD-AMS」の構築にあたり、そのベースとなる設計ツールを評価。その結果、ケイデンスの「Virtuoso IC 6.1」がSTARCの評価基準を満たしたため、リファレンス・フロー開発プロジェクトの協業先としてケイデンスを選定した。
「STARCAD-AMS」は、歩留まりの高い設計を目指しスケマティック、コンストレイント・ドリブン・レイアウト、プロセスのばらつきなどの機能を含むカスタムIC設計手法をサポートする予定で、STARCの標準設計フローとして採用される。
尚、デジタル・インプリメントフローについては、「STARCAD-CEL」として「PRIDEフロー」と「EAGLEフロー」の2つのフローが存在し、それぞれケイデンスとシノプシスのツールがフローのベースとなっていたが、今回の「STARCAD-AMS」については、カスタムIC設計で強力なシェアを誇る「Virtuoso」べースのフローで一本化されるのかもしれない。
※STARC：株式会社半導体理工学研究センター
※日本ケイデンス・デザイン・システムズ社
2009.10.20
2009年10月19日、レイアウト表示プラットフォーム「LAVIS」を手掛ける日本のEDAベンダTOOL社は、「LAVIS」の最新版、「LAVIS Ver.9.1」のリリースを発表した。
プレスリリース文
発表によると今回のバージョンアップによってエンハンスされたのは、等電位追跡機能、簡易編集機能、描画機能と大きく3つで、その内容は以下の通り。
前回7月のバージョンアップにて簡易デザインチェック機能が追加された「LAVIS」は、今回のバージョンアップによりその解析機能、編集機能を更に強化。レイアウトデータの表示プラットフォームとしてその心臓部にあたる描画機能も更に高められ、より「使い易い・使いたくなる」レイアウトビューワへと進化した。
今年のDACでは、唯一日本から出展したEDAベンダとしてその存在感を示していたが、同社の顧客は国内、北米に留まらず、アジア、欧州へと拡大しているという。
・「LAVIS 9.1」バージョンアップ内容
（１） 等電位追跡機能の拡張
追跡したノードの最大幅と最小幅、およびその場所と個数を検出する機能を追加しました。
検出結果はGDSファイルに出力され、用途に応じて元データと同期、もしくは重ね合わせて
表示することができます。また、接続箇所当りのビア数をチェックする機能では、チェック
結果の出力形態を改善し、統計的数量として容易に把握できるようにしました。これらの
機能拡張により、設計の早期段階における簡易レイアウト検証作業の容易化を実現できます。
（２） ファイルオープンおよび描画速度の向上
MEBESおよびJEOL52パターンファイルにおいて、潰れて表示されるような小さな図形の表示
処理を最適化し、描画全体の速度を改善しました。また、MEBESパターンファイルについては
オープン速度も改善しました。さらにMEBESジョブデックファイルの描画については、新しい
描画技術を取り入れたことで飛躍的に描画速度の改善を図ることができました。
（３） 簡易編集機能（オプション）の強化
LAVISのオプション、「簡易編集機能」において、領域指定による編集を可能にしました。
また、編集対象をセルにするか、図形にするかの指定や図形のミラーリング、さらには同様の
編集を繰り返す際に便利な移動量の保持機能も搭載しました。これらの機能強化により、編集
時間の短縮を図ることが可能となり、手軽に利用できる「簡易エディタ」としてのユーザビリ
ティが、さらに向上しました。
※TOOL株式会社
2009.10.19
---PR---
フォルテ・デザイン・システムズより、「Cynthesizerユーザー交流会２００９」
開催のご案内
http://www.forteds.com/japan/cynthesizer2009/index.html
☆２００９年１１月６日（金）「Cynthesizerユーザー交流会２００９」を開催
致します。
☆開催場所：新横浜国際ホテル、２Ｆ，チャーチル
☆開催時間：
１２：３０ 受付開始
１：００?５：３０ セミナー
５：４０?７：３０ 懇親会
☆参加費：無料。動作合成に興味を持たれる皆様、どなたも参加頂けます。
（但し、競合メーカーの方の参加はお断り申し上げます）
☆セミナー内容（予定）：
１）弊社お客様３社より、Cynthesizer/CMD(旧Arithmatica製品)の適用事例
などを発表頂きます。
２）ビジネスコンサルタント会社さんより、将来のデジタル産業のビジネス予測
について発表頂きます。
３）弊社R&DエンジニアよりCynthesizerの最新技術について発表いたします。
４）セミナー協力会社さんよりコンサルティング実績にもとづく最新設計手法の
ノウハウを紹介頂きます。
お申し込み及びセミナー詳細はこちら→
http://www.forteds.com/japan/cynthesizer2009/index.html
----------------------------------------------------------------
■■プレスリリース：弊社は英国Arithmatica社を買収しました：
☆SAN JOSE, CALIF, -- Sep 28,2009,弊社は、英国に拠点をおく、
Intellectual Property(IP)およびデータパス合成のプロバイダーである
Arithmatica社の買収が完了したことを発表しました。
☆Forteは今後とも、旧Arithmatica社のCellMath Designer(CMD),を継続して
開発、販売、サポートを行います。また、その技術をCynthesizerに統合化
することも計画しています。
☆なお、Arithmatica社の製品,CellMath Designer((CMD)の製品概要、
Cynthesizerへのインテグレーションプラン、お客様の使用事例等を来る
ユーザー交流会におきまして説明申し上げます。
☆詳細はこちらまで！
http://www.forteds.com/news/pr092809.asp
○○○━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━
フォルテ・デザイン・システムズ株式会社
http://www.forteds.com/japan
━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━
2009.10.15
---PR---
╋━ Headlines ━╋━━━━━━━━━━━━━━━━━━━━━━━━━ ┃
●◎アトレンタ社 User's Meeting2009開催のお知らせ◎●
╋━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━
○○○━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━
御陰様をもちまして、第2回User's Meetingを開催する事となりました。
今年は、DACで実施しましたJoint DemoをDenali Software社、Sonics社の
御協力で日本でも実施する事となりました。
User事例のみならず、Atrentaの最新情報を合わせて御紹介致します。
是非とも、この機会に御客様同士の情報交換の場として御利用頂ければ幸いで
御座います。
○○○━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━
記
開催場所: 新横浜国際ホテル 南館 2F
開催日時: 2009年10月28日（水）
開催時間: 講演14：00?17：50、レセプション18：00?
参加: 無料 ※事前登録制
（確認メールを後日送付致します）
詳細はこちら ↓
http://www.atrenta.jp/users_meeting2009.html
○○○━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━
【講演プログラム】
◆14:00?14:20
開会のご挨拶
アトレンタ株式会社
代表取締役社長 ビル・ベーカー
◆14:20?15:00
「日立製作所 情報・通信グループにおける
共通設計基盤整備の取り組みについて」
株式会社 日立製作所
情報・通信グループ ハードウェアモノづくり統括本部
本部主管 檜山 徹 様
◆15:00?15:30
「FPGA設計に於ける非同期検証手法」
富士通九州ネットワークテクノロジーズ株式会社
システムロジック開発センター
古谷 裕二 様
◆15:30?15:50 休憩
◆15:50?16:20
「SpyGlass-AutoVerify事例紹介」
NECエレクトロニクス株式会社
第二SoC事業本部 チームマネージャー 尾崎靖 様
◆16:20?17:20
「DAC Partnership Demonstration」
デナリソフトウェア株式会社
アシスタントマネージャー 小山田 博史 様
ソニックス社
Field Application Director 鈴木 一可 様
アトレンタ株式会社
長谷 哲夫、小宮 健一
◆17:20?17:50
「Atrenta Technical Topics」
アトレンタ株式会社 谷川 寛
○○○━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━
【お申込方法】
下記、必要事項をご記入の上、japan-sales@atrenta.comまでご連絡ください。
貴社名 ：
部署名 ：
御役職 ：
御芳名 ：
郵便番号：
御住所 ：
電話番号：
メールアドレス：
レセプションパーティ：参加 / 不参加
皆さまのお越しを心よりお待ち申し上げます。
━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━
※アトレンタ株式会社
2009.10.15
2009年10月14日、ケイデンスは富士通マイクロソリューションズ（以下、FMSL）がケイデンスの「Incisive」検証ソリューションを導入した事を発表した。
プレスリリース文
発表によるとFMSLは、SoC設計向けの検証プランの策定、管理、およびシミュレーションのために「Incisive」検証ソリューションを導入。同社は元々シミュレーター「Incisive」のユーザーであり、今回の発表は検証のマネンジメント環境「Incisive Enterprise Manager」の導入に関する話がその中心。
「Incisive Enterprise Manager」はケイデンスが2005年にリリースした製品で、全てのIncisiveエンジン、言語、及びカバレッジ・ツールを統合管理する事が可能。検証メソドロジ「OVM」を用いたカバレッジドリブン検証の管理にも対応しており、複雑化するSoCの検証プロセス全体を運用面で効率化する。
FMSLの検証チームは、「Incisive Enterprise Manager」の検証メトリクス生成機能、解析機能といった検証プロセスの管理機能を用いて検証を効率化。メトリクス・ドリブン検証手法と呼ばれる同手法により、検証の生産性の向上、予測性の向上など効果の高い検証を実現できたという。
※日本ケイデンス・デザイン・システムズ社
※富士通マイクロソリューションズ
2009.10.13
2009年10月12日、シノプシスは、新製品となるMatlab Mコードからの高位合成ツール「Synphony」を発表した。
プレスリリース文
シノプシスによると、今回発表したHLS（高位合成）ツール「Synphony」は、買収したシンプリシティのDSP合成ツール「Synplify DSP」の合成技術をベースに開発したもので、シノプシスが以前提供していた「Behavior Compiler」とは無関係。新たにシノプシス社内で開発された新世代のHLSツールとなる。
「Synphony」の最大の特徴は、その入力をMathWorks社「MATLAB」のMコードとしている点で、競合他社製品のそれとは違い、アルゴリズム開発者の大半が利用していると言われている「MATLAB」の出力するMコードから、一気にRTLを合成する事ができる。
※↓「Synphony」のスクリーンショット
シノプシス、ソリューション・マーケティング部門VPのGeorge Zafiropoulos氏によると、既に多数のHLSツールが市場に存在しており、新たなHLSツールを製品化するにあたり、シノプシスとしては他社製品には無い新しい価値を提供する必要があった。その一つが「MATLAB」Mコードからの合成で、これにより本当の意味でアルゴリズム開発からのダイレクトなインプリメントが可能。多くのHLSツールが採用しているC言語からの合成というアプローチは、Mコードからの変換作業を発生させるだけでなく、言語やモデリング方法の教育など手間がかかり過ぎてしまう点が難点であったが、「Synphony」はそれら課題を解決し更に効率的な高位合成フローを実現しているという。
「Synphony」には、M言語コンパイラと高位合成エンジンの2つの処理機構が搭載されており、まず最初にMコードから固定小数点化されたCモデルを生成し、同モデルから高位合成を実行、RTLを生成するというフローをとる。固定小数点化モデルの生成はユーザー制約に基づいて自動的に行われ、ツールに備えられているハイレベルな合成用IPモデルを利用して効率化することも可能。Mコードの合成には制約があるが、合成サブセットとして一般的な機能やデータタイプは一通りサポートされている。
高位合成においては、スケジューリング、リソースシェアリング等一般的な処理のほかに、自動パイプライン挿入機能や「Design Compiler」と連携したタイミング見積機能などを搭載。クロック周波数、面積、パワーなどのトレードオフに伴うユーザー制約は全て制約ファイルとしてツールに与える形を取り、ASICおよびFPGAの各種ターゲットに応じて最適なRTLを合成する。高位合成エンジンには中間成果物としてANSI-Cモデルを生成する機能も備えられており、同モデルは各種仮想プロトタイピング環境やSystemC環境で利用する事が可能。しかしCモデルは生成できるが、Cモデルからの高位合成は受け付けない。また、高位合成エンジンには、シミュレーション向けのテストベンチ生成機能やシノプシスのシミュレータ「VCS」向けのスクリプト生成機能も備えられているという。
George Zafiropoulos氏によると、「Synphony」はCモデルに一切触れることなくMコードからRTLを合成する事が可能で、既存HLSツールの課題とされているコントロール系回路の合成にも対応。ターゲットデバイスによってツール構成が変わるが、最上位の製品パッケージでも既存の市販HLSツールより安価な価格設定がなされているとの事。HLS市場は、フォルテ、メンターが先行し、それをケイデンスが追随する形となっていたが、新たに登場した「Synphony」のMATLAB Mコードからの高位合成というアプローチが大きく市場規模とシェアを変えるのは間違いない。
尚、「Synphony」は現在特定の先行顧客に提供中。一般リリースは2009年12月の予定となっている。
※「Synphony」詳細情報
※日本シノプシス合同会社
2009.10.08
第46回DAC（Design Automation Conference）におけるOVMブース・セミナーの話。
OVM（Open Verification Methodology）の普及促進コミュニティ「OVM World」のブースでは、OVMユーザーによる様々なOVM活用事例がセミナー形式で紹介されていた。
中でも面白かったのは、富士通研究所 高山浩一郎氏の講演。
（※同講演は、今年9月に開催されたEDA Tech Forumでも披露されたようで、その詳細はブログ「Verification Engineerの戯言」にも記事が掲載されている。）
高山氏によると富士通研究所のチームは、高性能並列コンピューティングシステムで用いられるインターコネクトLSIの検証に、富士通が開発した「Cedar」と呼ばれるUMLベースの仕様レベルの検証手法とOVMを組み合わせて適用。シミュレーション前にX-bar unitで9個、Transaction Layer unitで12個、計21個の仕様上のバグを検出することに成功し、同手法が検証品質の向上に有効であり、将来的には検証工数も削減できる事を示した。
彼らが次世代の検証メソドロジと位置付けている「Cedar+OVM」の検証手法とは、「Cedar」フロー上でのマニュアル作業をOVMで補うもので、具体的には、UMLを用いた仕様解析の結果（シナリオやパラメータ）をテストケースへ落とし込むマニュアル作業を無くしOVMのテストケースへ流用。テストベンチのリファレンスモデルの作成についても、OVMを利用する事でゼロからのマニュアル作業を無くし再利用性を高める。
高山氏曰く、何を検証するか？＝Whatの部分は「Cedar」のUMLベースの手法で対処し、どうやって検証するか？＝Howの部分はOVMで対処するという考え方で、この両手法を組み合わせる事で検証の品質を向上。同社では2007年6月にメンターの検証メソドロジAVMを採用しその後オープンかつフリーなOVMへと移行。現在は、メンターのシミュレータ「Questa」を用いたOVMベースの検証環境を構築している。
尚、元々「Cedar」はUMLとSystemCを組み合わせた手法であるが、高山氏は、OVMを用いた方が検証のイタレーションが「断然にラク」で「検証エンジニアのモチベーションアップに繋がる」とコメントしており、同検証手法にはハードの動作記述とオブジェクト指向の両方のスキルが必要としつつ、オブジェクト指向については、クラスの継承と仮想メソッド/多態性の2つの基本だけおさえておけば「OVMを使える」と語っていた。
※OVM World
※株式会社富士通研究所
※メンター・グラフィックス・ジャパン株式会社
2009.10.08
第46回DAC（Design Automation Conference）における米Calypto Design Systems社の話。
市場全体の売上が明確な下降線をたどる中、前年比200％の売上（?2009年4月までの1年間）を達成したというカリプト。ケイデンスの参入もあり、高位合成ツールのユーザーが増加する中で、高位合成前後の等価性検証のニーズに対応した「SLEC System-HLS」の売上が伸びているほか、独自のLowPowerソリューションが実績を上げているという話で、LowPowerソリューションとしてはDACの約1ヶ月前に新製品「PowerPro MG」を発表し、更なる攻めの姿勢を見せている。
カリプトのLowPowerソリューションは、RTL対RTL、各種C対RTLの等価性検証で培った独自のシーケンシャル・アナリシス技術を利用して生み出されたもので、既に多数の実績を誇る「PowerPro CG」と発表されたばかりの「PowerPro MG」の2製品がある。
「PowerPro CG」は、自動的にクロック・ゲーティングを追求しRTLレベルでダイナミックな消費電力の削減を実現するツールで、ARMに代表される各種IPのカスタム/最適化に利用し製品の差別化を図るユーザーが増えているとの事。カリプトでは、この「PowerPro CG」のLowPower機能を最大限引き出す手法として、クロック・デーティングを効かせるために論理合成ツールのリタイミング機能を利用するという独自の消費電力最適化フローを提唱しており、その効果を実証している。（挿入図参照）
同手法では、ARM Coretex A9で28%の電力削減に成功したという結果もあり、新しいIPほど効果があるという。
新製品「PowerPro MG」は、オン・チップ・メモリの消費電力を削減するツールで、ダイナミックな電力消費と合わせてスタティックなリーク電流の削減を実現するもの。具体的には、シーケンシャル・アナリシス技術を用いて不必要なメモリ・アクセスを検出し、それを発生させないような論理をメモリ周辺に追加する事でダイナミックな電力消費を削減。更に、不要なメモリ・アクセスを減らした結果をふまえ、動作モードを通常モードからライト・スリープ・モードに移行する論理を追加する事も可能で、モード移行に伴う電力消費とライト・スリープ・モードで削減可能なリーク電流を比較し、タイミングも考慮した上で最適化を実行してくれる。
カリプトによると、チップ内に計14個のメモリモジュールがあるデザインで「PowerPro MG」を適用したところ、トータル的なメモリの消費電力を40％削減する事に成功したという。
カリプトは、LowPower関連とESL関連という市場の期待も大きく、業界でも今後の成長が予測されている2つの分野に跨って製品を提供する珍しいベンチャー。新製品を投入したばかりだが、シーケンシャル・アナリシス技術を用いた更なる製品展開に今後も期待したい。
※カリプト・デザイン・システムズ株式会社
2009.10.07
2009年10月7日、ケイデンスは、同社のTLMドリブンの設計および検証ソリューションと、業界標準の組込みソフトウェア環境を統合したことを発表した。
プレスリリース文
ケイデンスのTLMドリブン設計/検証ソリューションとは、同社の機能検証プラットフォーム「Incisive Enterprise Simulator」とその拡張機能「Incisive Software Extensions 」を指しており、ケイデンスはVirtutech社との協業により、同社の仮想環境「Simics」と「Incisive Software Extensions」を組み合わせた仮想プラットフォーム上のハード/ソフト設計を実現している。
※TLM：transaction-level model
発表によると今回ケイデンスは、このTLMドリブン設計/検証ソリューションに以下の3つの機能を追加。ソフトウェア開発者をターゲットとしたソリューションの強化を図った。
・OVMベースのTLMハードウェア/ソフトウェア コ・ベリフィケーション機能
・TLMとC/C++ ハードウェア/ソフトウェアの統合コ・デバッキング機能
・ARM、GNU、Green Hills SoftwareおよびARCのC/C++コンパイラ向け組込みソフトウェアのシンボリック・デバッグ機能
この拡張により、ソフトウェア開発者は、開発の早期段階で「Incisive」を用のTLMデバッグ機能を用いたソフトウェアの検証・デバッグが可能に。TLMトランザクションの自動プロービング、組込みソフトウェア・スレッド・トレースといった機能が使えるほか、組込みソフトウェアのソースからOVMテストベンチのテンプレートを自動生成することも可能で、ハードとソフトの協調検証も容易に実行できるという。
ケイデンスは、DA SHOW/CDNLiveやDACなど、ここ最近の各種イベントで「今後はESLとアナログ/ミックスドシグナル分野に更に注力」と明言しており、好調な様子の高位合成ツール「CtoSilicon Compiler」を足掛かりに、更に上位のTLMベースのシステムレベル設計の分野へと積極的にソリューションを拡大している。
※日本ケイデンス・デザイン・システムズ社
2009.10.07
2009年10月6日、アナログ／RFおよびミックスシグナル設計向けの検証ソリューションを手掛ける、米Berkeley Design Automation社は、同社の「Analog FastSPICE」統合回路検証プラットフォームをSTエリクソンが導入したことを発表した。
プレスリリース文
発表によるとSTエリクソンは、ワイヤレスハンドセットおよびモバイルコンシューマGPSの開発用にBerkeleyDAの「Analog FastSPICE」プラットフォームを採用。STエリクソンの設計チームは「Analog FastSPICE」を使うことによって、複雑なアナログブロックやGPS RFフロントエンド全体のシミュレーションを従来SPICEシミュレーターよりも20倍高速に実行。波形は同一で真のSPICE精度を維持したシミュレーションの高速化を実現できたという。
「Analog FastSPICE」は、SPICE精度で従来比5-20倍の高速なシミュレーションを実現する最大キャパシティ100万素子以上の次世代回路シミュレーターで、日本国内でも多数の採用実績を誇る。同製品を核とした「Analog FastSPICE」統合回路検証プラットフォーム」には、「Analog FastSPICE」の廉価版「Analog FastSPICE Nano」、デバイスノイズ解析ツール「Noise Analyze Option」、マルチトーン周期解析ツール「RF FastSPICE」などが含まれている。
※Berkeley Design Automation社
※ST-Ericsson社
