2010年4月27日、組み込みソフト開発向けのCASEツール「ZIPC」を手掛けるキャッツは、NTTデータMSEとの資本提携を発表した。
発表によるとNTTデータMSEは、キャッツの発行済株式の63.1％を取得。事実上、キャッツを買収し傘下の子会社とした。
NTTデータMSEは、今回の本資本提携を通じ、CASEツール「ZIPC」の展開で実績を持つキャッツとの協業体制を強化し、自社の次世代型組込みトータルソリューション「BizGrandist™（ビズグランディス）」の拡販を目指すという。
キャッツは、主力製品のCASEツール「ZIPC」のほかに、UMLからのSystemCモデル生成ツール「XModelink SoC Modeler」や「SystemC Debugger」など、SystemC関連のEDAソリューションも手掛けていた。
2010年4月26日、ケイデンスは同社のエミュレーター「Palladium」シリーズの最新版「Palladium XP」を発表した。
発表された「Palladium XP」は、従来製品「Palladium III」の後継製品で、デザイン容量はこれまでの最大2億5600万ゲートを大きく上回る最大20億ゲート。実行速度は従来品の倍に当たる最高4Mhzを実現。ユーザーの同時利用数についても最大32ユーザーから最大512ユーザーへと大きく引き上げられた。
ケイデンスの「Palladium」シリーズは、FPGAではなく独自のプロセッサ・アレイにデザインをマッピングする方式を取るエミュレーターで、超高速なコンパイルと超高速なハードウェア・ベースの検証を両立。「Palladium XP」には、ローパワー解析機能が備えられているほか、ケイデンスの提唱するメトリック・ドリブン検証も実現できるという。
ケイデンスの発表には「Palladium」のビッグ・ユーザーであるNVIDIAとARMがコメント。製品は、「XL」と「GXL」の2グレードで既にリリースされている。
2010年4月26日、プロトコル処理の高速化ソリューションを手掛ける米CebaTech社は、サンノゼで開催中のESC2010（Embedded Systems Conference 2010）にて、ネットワーキングおよびストレージ・システム向けのアクセラレーション・ボードを発表した。
CebaTechは、元々IPベンダとしてオーディオ・コーデックのIPなどを提供していた会社で、後にIP開発で利用していた内製ツールを製品化。2006年に「C2R Compiler」という名のANSI-C入力の高位合成ツールをリリースしていた。
その後の経緯は不明だが、現在は、ネットワーキングおよびストレージ・システムをターゲットとしたプロトコル処理の高速化ソリューションをビジネスの柱としているようで、今回発表したFPGAベースのアクセラレーション・ボード「CebaFlex」とIP製品「CebaRIP」を提供している。
「CebaFlex」は、プロトコル処理をFPGA上で実行することで、CPU負荷の低減や消費電力の削減を実現する製品で、PCI Expressインタフェースを備え特定のCPUに依存せずに利用可能。プロトタイピング用途だけでなく製品としての利用も想定されており、カード・サイズのボードとして提供される。
設計者は、カスタム・プロトコルの実装にあたり、同社の提供するGZIP圧縮やAESなどの「CebaRIP」を利用できるほか、以前製品化していた「C2R Compiler」を利用していると推測される「ANSI-C Compiler」も利用可能。C言語で記述されたアルゴリズムを容易にFPGAに実装出来るという。
高位合成技術は、設計のパラダイム・シフトを狙った汎用的な展開を目指すEDAベンダが存在する一方で、ターゲットを絞り特定ニーズ向けにその技術の応用ソリューションを展開するベンダもあり、CebaTechはその後者にあたると言える。
2010年4月26日、シーケンシャル・アナリシス技術でEDA製品を展開する米Calypto Design Systems社は、日本市場におけるイノテックとの代理店契約を発表した。
発表によると今回の代理店契約により、イノテックはカリプト社の低消費電力化ツール「PowerPro」とシーケンシャル・ロジック等価性チェッカー「SLEC」製品ラインの販売と技術サポートを担う予定。
カリプトが「SLEC」製品ラインの一つとして提供している「SLEC-HLS」は、高位合成の入力と結果の等価性を確認できるソリューションで、イノテックも取り扱うケイデンスの高位合成ツール「C-to-Silicon Compiler」との連携フローを構築済。カシオなど両製品をセットで導入している事例もある。
DAC2010（6月13日よりアナハイムで開催）に今年初出展する、機能検証ソリューションのVennsa Technologies社。同社のツール「OnPoint」について日本販売窓口を務める木村氏に話を聞いた。
木村氏によるとVennsaは、カナダ・トロント大学の教授Dr. Andreas Veneris氏が2006年に設立したEDAベンチャーで、本拠地はトロント。北米および日本にも拠点を持っている。日本での営業活動は2009年10月から開始しており、既に国内ユーザーを獲得。間もなく日本法人を設立する予定となっている。
Vennsaのソリューションは一言で表すと「バグの原因特定の自動化」を狙ったもので、検証の自動化が進む一方で依然手作業で進められている「バグの原因特定」と「バグの修正」を何とか効率化しようというモチベーションが起点となっている。
現在Vennsaは、「OnPoint」という名のデバッグツールを提供しているが、同ツールのコア・アルゴリズムは20年前から開発されていたもので、近年の「SATアルゴリズム」の進化により大幅な性能向上という恩恵を受け、製品としての販売に弾みをつけた。
「OnPoint」は、フォーマル検証ツールの検出したエラー情報からその原因を自動的に特定してくれるツールで、フォーマル検証ツールとしては市販の名のある製品ほぼ全てに対応。VerilogおよびSystemVerilog、SVA、OVLをサポートしており、ツールに対し対象とするデザイン、エラー情報（期待値と検証結果の差分、反例など）、エラーを再現するためのテストベンチを入力すると、ピンポイントのエラー箇所からコードのバックトレース（自動診断）を行い、コード上の問題箇所を「サスペクト（原因候補）」として出力する。
「サスペクト」は、自動的に概ね30個程度を出力するが、それら候補には「怪しい順に」プライオリティ付けがなされており、木村氏曰く、上位5番位までの候補をチェックする事でほほ100％バグの原因を特定できるとの事。また、「サスペクト」はカテゴライズされており、通常のデザイン上の設計バグだけではなく、アサンプションの欠如、アサーション自体のエラー、システムレベルの接続ミスなどのバグについてもその原因を特定する事が可能。合わせてバグ修正のための情報、ヒントなども提供してくれるという。
木村氏によると、フォーマル検証を提供するEDAベンダ側で「OnPoint」を利用しているケースもあるという事で、検証結果でRTLがおかしいのは分かっていても、その原因が特定できないケースに対して「OnPoint」は非常に有効との事。フォーマル検証ツールを利用するのであれば、「是非OnPointをセットで使い、デバッグ作業の効率化を図って欲しい」との事だった。
尚、「OnPoint」は、現在フォーマル検証ツール向けのソリューションと位置づけられているが、間もなくシミュレーター向けの製品がリリースされる予定だという。
2010年4月21日、ケイデンスは、複雑なミックスド・シグナル・チップの機能検証技術をEDA関連の標準化団体Accelleraに提供した事を発表した。
発表によるとケイデンスは、ミックスド・シグナル・デザインの機能検証用にVerilog-AMS言語を独自に拡張。この拡張はアナログ・モデルの精度向上と容易なプラグ・アンド・プレイを実現するもので、それら技術をAccelleraに寄贈した。
2010年4月20日、オープンなPDKの普及に取り組むIPL（Interoperable PDK Libraries） Allianceは、同団体のメンバーにSTARCが加わったことを発表した。
※STARC：株式会社半導体理工学研究センター
発表によると、STARCはIPL Allianceの提供するオープンなプロセス・デザイン・キット「iPDK」を採用し、メンバー企業への普及をサポートしていく予定。
「iPDK」は、EDAツールを問わずに利用できるプロセス・デザイン・キットの普及を目的に作られたもので、今年2月に90nmプロセスをターゲットとしたリファレンス「IPL 1.0」が発表されたばかり。
IPL Allianceの活動は、固有のPDKで顧客の囲い込みを行うこれまでの大手ベンダのスタイルに風穴を開けるもので、ビジネス的な思惑も背景にあるようだが、ユーザーにとっては標準化されたPDKが利用できるメリットは大きい。
STARCの加入によってIPL Allianceのメンバーは計23社となった。
2010年4月20日、アルテラは、2010会計年度第1四半期（2010年1-3月）の売上を報告した。
アルテラの2010会計年度Q1 (2010年1-3月) の売上は、前年比52％増、前Q4比10％増の
4億230万ドルという結果。前Q4（2009年10-12月）にて過去2年間で最高の3億6500万ドルという売上結果を残していたが、今四半期はそれも上回る好成績。純利益は前年比の3倍以上となる1億5320万ドルを記録した。
アルテラの好調は新製品の40nm FPGA「Stratix-4」の順調な売上増がドライブしており、新製品カテゴリの売上は前四半期比29％増。FPGAのニーズがプロトタイピングから実製品用へと移行している事がアルテラの40/65nm FPGAの売上増に繋がっているという。
尚、アルテラは先日新製品となる次期28nm FPGA「Stratix-5」を発表したばかり。2010年度一杯は「Stratix-4」で売上を伸ばし、2011年以降は「Stratix-5」で更なるシェア獲得を目指す。
2010年4月20日、IEEEはプロパティ記述言語「PSL」のリビジョン・アップを発表した。
発表によると今回のリビジョン・アップでは、技術的な問題に対処したほか、プロパティの再利用とシミュレーション・ユーザビリティの改善に関する拡張を行った。
IEEE 1850 Working Groupのチェアマンを務めるHarry Foster氏（メンター・グラフィックス）のコメントによると、今回のリビジョンアップは検証時間と検証コストの削減に寄与するもので、IEEE P1076（VHDL）、IEEE P1364（Verilog）、IEEE P1647（e）、IEEE P1800（SystemVerilog）の委員会メンバーと協力して作業を進めたという。
PSLはEDA関連の言語・技術標準化団体Accelleraが仕様を策定し、2005年にIEEE1850として承認された。
※IEEE
2010年6月13日から18日の間、カリフォルニア州アナハイムで開催されるDAC2010に向けて、今年もDenali, Atrenta, SpringSoftの3社が「I Love DAC」と称した合同キャンペーンを実施。
今年は人数無制限でDACの展示エリアへの無料パス（50ドル相当）をプレゼント！
しかも申し込み先着500名には、抽選でiPadが当たるチャンスがある。
詳細はこちら→https://www.denali.com/en/events/register/ilovedac.jsp
2010年4月19日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社のLINTツール「ALINT」のバージョンアップを発表した。
発表によると今回アルデックがリリースした「ALINT 2010.02」は、SoC設計手法における再利用と検証についての手法を記した「Reuse Methodology Manual （RMM）」のルールをサポート。また、最新のFPGAデバイスのデザイン・ルール・チェックを正確に行うためのAltera社およびXilinx社のFPGAベンダ・プリミティブを追加した。
アルデックの「ALINT」は、STARCのRTL 設計スタイルガイド Verilog HDL編およびVDHL編をサポートしている。
その他、ALINT 2010.02 の新機能については下記URLの資料に詳細が記されている。
http://www.aldec.co.jp/support/documents/alint/document/ALINT_2010.02_WhatIsNew.pdf
2010年4月20日、プロトタイピング・ジャパンは、同社の取り扱う台湾Terasic社製プロトタイピング・ボードの新製品「DE4」の発売を発表した。
プロトタイピング・ジャパンによると、Terasic社のASICプロトタイピングボード「DE4」は、Alteraの40nmFPGA「Stratix-4GX」を搭載。超低価格な同ボードは、Stratix-4GX230搭載モデルで30万円台。最大規模のStratix-4GX530デバイスを搭載したモデルでも税込み100万円を切るという、コストパフォーマンスの高い価格設定となっている。（発売記念限定20台のみ特別価格）
「DE4」は、ASICプロトタイピング用に旧DE3Stratix-3製品をはるかに凌ぐ、汎用性の高いクロック取り扱いが可能で、2xDDR2 SO-DIMMソケット、プッシュボタンスイッチ、スライドスイッチ、SDカードソケット、4xシリアルATAポート、4xギガビットイーサネットポート、PCI Express x8エッジコネクタ、2x172ピンAltera標準HSMCコネクタなどオプションやインタフェースが豊富。世界各国の数十種類のドータボードを接続し、多様なアプリケーションに対応できるという。
台湾Terasic社は、Alteraのパートナーとして国内でもパナソニック、シャープ、ルネサス、大学などへ納入実績がある。
2010年4月19日、シノプシスは、ラピッド・プロトタイピング・システムの新製品 HAPS-60ファミリーを発表した。
ラピッド・プロトタイピング・システム「HAPS」は、元はスウェーデンのHARDI Electronics社が開発した製品で、その後2007年6月にシンプリシティが買収。2008年7月にシノプシスがシンプリシティを買収した事によって、シノプシスの製品ラインナップに加わった。
今回発表された新製品「HAPS-60」ファミリーは、Xilinxの40nmFPGA「Virtex-6」をベースとしたプロトタイピング・ボードで、「HAPS-61」、「HAPS-62」、「HAPS-64」と3種類の製品展開している。製品名の2ケタ番号の「6」はVirtex-6を意味し、「1,2,4,」はそれぞれ搭載されているFPGAの個数を表している。最小構成の「HAPS-61」でデザイン容量は450万ASICゲート。「HAPS-64」では従来製品「HAPS-54」の倍以上となる最大1800万ASICゲートのデザインに対応できる。また、各ボードはフレキシブルに接続可能で、例えば「HAPS-64」に「HAPS-61」を繋げてオリジナルの「HAPS-65?」を構成する事もできる。
デザイン容量の拡張に加え「HAPS-60」ファミリーは実行速度の高速化も果たしており、FPGA自体の進化を凌ぐ従来比30％Upの最大200Mhzのクロック・スピードを実現。これは40層のPCB製造技術やPCB上のコネクタ技術、更にシノプシスの新技術「自動HSTDM（High Speed Time Division Multiplexing）機能」によって実現されている。
「HSTDM」機能は、デザインを複数FPGAに分割してインプリメントする際に自動的にTDMロジックを挿入し、FPGA間の通信を多重化するもので、これにより1Gbpsのデータレートを実現。インターコネクトの帯域幅を最大7倍に拡張しパフォーマンスを大きく改善する。この技術は、FPGAのピン数に起因する（キャパシティは増えてもそのピン数は増加しない）インターコネクトのボトルネックを解消するもので、「HAPS」の高速化に大きく貢献している。
また、「HAPS-60」には検証用の新技術としてシノプシスが独自開発した「UMRBus（Universal Multi-Resource Bus）」が搭載されており、このバス技術を利用することでボード上のFPGA全てを個々にホストマシンでリモート・コントロールできるほか、標準PLIやSCE-MI 2.0インターフェイスを介して論理シミュレータ「VCS」やバーチャル・プラットフォーム「Innovator」とのコ・シミュレーションが可能。RTLシミュレーションよりも最大10,000倍高速なトランザクションベース検証なども実践できる。
尚、「HAPS-60」では「HAPS」上でプリテスト済の「DesignWare IP」を利用する事ができるため、ASIC/FPGAターゲットを問わず実証済のRTL-IPをデザインの一部として取り込み、システムの検証を迅速に進める事が可能。シノプシスの豊富なIP群を安心してプロトタイピング環境で利用出来る点は、ユーザーにとって大きなメリットと言える。
今回発表された「HAPS-60」ファミリーは、「HAPS-64」を皮切りに今年6月より順次正式リリースの予定。「HAPS」シリーズ製品は、ネットワーキング、ワイヤレス、コンスーマ・エレクトロニクス（ビデオ処理など）といった分野で使用しているユーザーが多く、システムレベル検証、ソフトウェア検証、個別開発したチップの統合検証などで成果を上げている。
2010年4月16日、EDAの業界団体米EDA Consortiumは、組織のチェアマンにメンター・グラフィックスのCEO Walden C. Rhines氏を選出した。
Walden C. Rhines氏は、2008年4月より2年間EDA Consortiumのチェアマンを務めており、そのまま続投する形で2012年春まで引き続きチェアマンを務める事になった。
また、バイス・チェアマンには、引き続きJasper Design Automation社長兼CEOのKathryn Kranen氏が再任したほか、ケイデンスの社長兼CEO Lip-Bu Tan氏も選出された。
その他、今回選出された新たなボードメンバーは以下の通り。
? Edmund Cheng, president and CEO, Gradient Design Automation 新任
? Dane Collins, CEO, AWR Corporation 新任
? Aart de Geus, chairman and CEO, Synopsys, Inc 再任
? John Kibarian, CEO, president and co-founder, PDF Solutions 再任
? Alex Shubat, president and CEO, Virage Logic 新任
? Ravi Subramanian, president and CEO, Berkeley Design Automation 新任
2010年4月14日、メンター・グラフィックスは、設計フローの中で要求仕様を追跡・管理するツール「ReqTracer」を新製品として発表した。
メンターの新製品「ReqTracer」は、その名の通り仕様を追跡するツールで、様々なプロセスに別れ益々複雑化していく設計フローにおいて、要求仕様が満たされているかどうかを自動的にチェックする事が可能。確実な仕様チェックを実現出来るだけでなく、プロジェクトの状況把握やデザインレビューの効率化が図れる。
具体的には、複数のソースから定義される要求仕様を設計プロセス全体にわたってリンク、管理、追跡することが可能で、ESL設計からRTL設計、ソフトウェア設計の各開発フェーズにおいて、要求仕様に対するデザインのカバレッジや仕様変更による各工程への影響などを予測・解析し、レポートを自動生成する。
詳細は明らかにされていないが、「ReqTracer」は、「HDL Designer」、「Visual Elite」や「Questa」との連携が可能なほか、メンターのカバレッジ・データベース「UCDB」とも連動させて運用出来るようだ。
尚、「ReqTracer」は数年前から一部先行顧客での利用が開始されており、実は日本国内にも顧客が存在している。今回の発表は「ReqTracer」がステルスモードを脱し、晴れて一般リリースされたという事である。
2010年4月12日、ケイデンスは、中国HiSilicon Technologies社との契約拡張を発表した。
発表によるとHiSiliconは、ワイヤレスおよびネットワーキング向けチップの開発用にケイデンスのツール利用を拡張。具体的には、「Cadence® Encounter® Digital Implementation System」、「Encounter Power System」、「Virtuoso®」「Cadence Encounter Conformal® ECO Designer」といったツールを追加導入した。
2010年4月15日、メンター・グラフィックスは、STマイクロエレクトロニクスのHome Entertainment and Display groupが同社のエミュレーター「Veloce」を採用した事を発表した。
発表によるとSTマイクロは、HD-STB向けの次世代SoCの開発用に「Veloce」を採用。トランザクション・ベース・シミュレーションの高速化を実現する「Testbench-Xpress（TBX）」、特定のアプリ開発に向けた「iSolve」など、「Veloce」の能力を拡張するオプション・ソリューションの存在が採用を促したようだ。
「iSolve」は、「Veloce」を用いた検証をより効率化させるためのソリューションで、HDTV、画像処理、モバイル・アプリケーションの開発をターゲットに、様々な標準ビデオ/音声フォーマットや標準インタフェース・フォーマットのIPをサポートしているほか、「Veloce」による検証をホストPCでグラフィカルにモニタリングし、解析やデバッグを効率化する環境も備えている。
2010年4月15日、EDA関連の標準化団体Accellera と Spirit Consortium は、両団体の合併が完了した事を発表した。
プレスリリース文
両団体は昨年6月に合併を発表。今年5月までにその作業を完了させるとしていた。
団体名は「Accellera」を継承し、これまで両団体が進めてきた各種標準化活動は継続される。現在の活動としては、下記8つのsubcommitteeが組織されている。
SystemRDL (Register Description Language), IPtagging, Interface Technical Committee (ITC), Open Verification Library (OVL), Unified Coverage Interoperability (UCI), Verilog Analog/Mixed Signal (AMS), Verification IP (VIP) and IP-XACT
2010年4月14日、メモリIPの大手ビラージロジックは、TSMCのHigh-K Metal Gate(28nm HP)プロセスに対応した、28nmSiWareメモリ・コンパイラとSiWareロジックライブラリ一式を発表した。
発表によると、既に2社がビラージロジックの28nm SiWare(TM)メモリ技術を採用。ビラージロジックは、2009年後半に初の28nmテストチップのテープアウトに成功し、昨年12月より28nmメモリ・コンパイラのフロントエンドの提供を開始しているという。
同社の過去の発表によると、国内顧客としては旧NECエレクトロニクスやシャープなどの名が挙がっている。
2010年4月15日、設計初期段階でのアーキテクチャ探索を実現するESLツール「CoFluent Studio」を手掛ける仏CoFluent社は、MathWorks Connections Programへの加盟を発表した。
今回CoFluentが発表したMathWorks Connections Programへの加盟は、同社のESLツール「CoFluent Studio」上でMATLAB/Simulinkモデルが扱える事を意味しており、MATLAB/Simulinkユーザーが「CoFluent Studio」を利用しやすくなると同時に、SoCシステム・アーキテクトや組み込みソフト開発者など既存の「CoFluent Studio」ユーザーにも大きなメリットとなる。
「CoFluent Studio」は、システムを独自のグラフィカル言語でモデリングし、そこから生成したSystemC TLMモデルを用いてシステムのパフォーマンスを見積もる。システムのモデリングにはUML/SysMLも利用できる他、C/C++で記述されたアルゴリズムもインポート可能。更にMATLAB/Simulinkモデルが扱える。
尚、本日リリースされた「CoFluent Studio」の最新バージョン3.2では、UMLのプラグインに対応。UMLからSystemCを生成する事ができるようになった。
2010年4月14日、「design-for-e-beam (DFEB) 技術」の普及・促進を目標としたフォーラムeBeam Initiativeは、パシフィコ横浜で開催中のPhotomask Japan 2010において、イニシアチブメンバーによる最近の技術成果を発表した。
発表によると、eBeam Initiativeのメンバー企業である米D2Sと日本電子は、共同で22nmプロセス・ノードをターゲットとしたDFEBマスク作成技術を開発。同技術は、プロセス微細化に伴う従来リソグラフィ手法の様々な課題を克服するもので、複雑化する次世代マスク・パターンを従来の露光時間と同等の時間で描画する事が可能。22ｎｍプロセス以降も視野に入れた革新的な技術で、193nm i線にもEUVリソグラフィにも適用できるという。
尚、eBeam Initiativeは、同技術開発の成果と合わせてeBeam Initiativeに新たにAdvanced Mask Technology Center（GLOBALFOUNDRIESとトッパンフォトマスクのジョイントベンチャー）、Fraunhofer CNT、HOYA株式会社の3社が加盟した事を発表。DFEBマスク・テクノロジを取り巻く業界エコシステムの拡充をアピールした。
※D2S社
2010年4月14日、TSMCは、20nmプロセスへの移行を発表した。
TSMCは米国カリフォルニア州サンノゼ開催された「TSMC 2010テクノロジーシンポジウム」にて、22nm製造プロセスノードをスキップし、20nm技術に直接移行することを発表。これは費用対効果を重視した決断だという。
TSMCのコメント（R&D 担当上席副社長Dr. Shang-Yi Chiang氏）：
「20nmへの移行は22nmプロセス技術と比べて、より高いゲート密度とチップ性能／コスト比を実現し、最先端技術の設計者へ、より魅力的なプラットフォームをご提供していきます。」
「TSMC は最先端技術開発において、最先端技術のROI を真剣に考慮しなければいけないところにきています。今後は各ノード固有のプロセス技術の弊害だけでなく、それを越えた幅広い視点を持つことも必要です。これらの技術的・経済的課題に立ち向かうためには、共同研究、或いは、相互に最適化といった新機軸となる考え方が不可欠です。」
2010年4月13日、ケイデンスは、ストレージおよびネットワーキング向け半導体ソリューションを手掛ける、英LSI Corporationと同社のミックスド・シグナル設計ソリューションで複数年契約を締結した事を発表した。
発表によると今回LSIが複数年契約したのは、「Virtuoso」、「Incisive」から成るミックスド・シグナル設計向けのツール・ソリューションで、競合ソリューションと比較した結果、ケイデンスのソリューション導入を決定したという。
2010年4月13日、パワー・インテグリティ・ソリューションを手掛ける、米Apache Design Solutions社は、米Aptina社が「RedHawk」と「Totem」を採用した事を発表した。
発表によるとAptinaは、自社のCMOSセンサーの設計向けに解析、最適化、サインオフの用途でApacheの「RedHawk-NX」と「Totem-MMX」を採用。巨大なアナログ・センサー・アレイのトランジスタレベルのパワー/グランドノイズ解析でこれらツールを利用するという。
2010年4月13日、パワー・インテグリティ・ソリューションを手掛ける、米Apache Design Solutions社は、2010年Q1（1-3月）の受注および売上が過去最高を記録したことを発表した。
同社の受注および売り上げ記録の更新は、前期2009年Q4に続くもの。旗艦製品であるSoCパワー・サインオフツール「RedHawk」は以前好調。RTLレベルのパワー解析ツール「PowerArtist」やアナログ/ミックスシグナル設計向けのパワーおよびノイズ・インテグリティ解析ツール「Totem」も好調の様子。
停滞気味のEDA業界の中で成長を続けるApacheは、今年もDAC2010のGold Sponsorに名を連ねている。
2010年4月12日、クロックツリー合成ツールを手掛ける米Azuro社は、TSMCが65nm向けIntegrated Signoff Flowにて同社の「PowerCentric」を採用した事を発表した。
発表によると、Azuroの低消費電力化向けクロック・ツリー合成ツール「PowerCentric」がTSMCのフローに載る事で、TSMC顧客はクロック・パワーを25％以上削減する事が可能。その際、利用する配置配線ツールはケイデンス、シノプシスどちらでも構わない。
「PowerCentric」は、一般的に別々に行われるクロック・ゲーティング挿入とクロックバッファ挿入を統合した形で処理し低消費電力化を実現。ダイナミック・パワーの削減の他にクロック・スキューの改善による遅延低減という効果も得られる。
TSMCの65nm向けIntegrated Signoff Flowは、シノプシスの配置配線ベースのフローを1stリリースとして発表。続いてケイデンスの配置配線ベースである今回の2ndリリースとなっている。
2010年4月12日、ケイデンスは、TSMCが65nm向けIntegrated Signoff Flowにてケイデンスのツールを追加導入した事を発表した。
今回TSMCの65nmサインオフ・フローに導入されたのは、論理合成ツール「Encounter(R) RTL Compiler」、配置配線ツール「Encounter Digital Implementation (EDI) System」、寄生抽出ツール「Cadence(R) QRC Extraction」、シグナル・インテグリティ解析をサポートするタイミング解析ツール「Encounter Timing System」の4製品。
これらツールを含むTSMCのIntegrated Signoff Flowのベータ・テストは、TSMCのOpen Innovation Platformのメンバー企業Global Unichip、ケイデンスそしてTSMCの3社の協業で実施されたという。
TSMCのコメント（Senior Director of Design Infrastructure Marketing ST Juang氏）：
「低消費電力で高性能なSoC設計のインプリメンテーションに成功するために、我々の共通のお客様は、いち早い量産への対応が可能な設計を実現する実証済みの優れたテクノロジを必要としています。そのためTSMCはケイデンスとの緊密な協業を行い、インプリメンテーションとRC抽出機能を統合し、TSMCの Integrated Signoff Flow におけるEDAツールへのサポートを拡張しました。」
2010年4月12日、メンター・グラフィックスは、同社の「Calibre® LFD™（Litho-Friendly Design）」ソリューションがTSMCの28nmプロセス・ノード向けに認定を受けたことを発表した。
TSMCのコメント（Senior Director of Design Infrastructure Marketing Shauh-Teh Juang氏）：
「最先端ノードにおけるリソグラフィの問題を正確に評価するには、TSMCのプロセスをそのまま再現できるモデルを手に入れるだけでなく、TSMCのプロセスモデルをEDAツールに組み込み、直面する問題を解決する必要があります。TSMCのUnified DFM（UDFM）の枠組みや、内蔵のLPCエンジン、Calibre LFDを含む、私たちの協業よる新たな手法により、メンター･グラフィックスおよびTSMC両社のお客様は、以前から数世代に亘り使用してきたCalibre検証プラットフォームを用いて、設計に関連するリソグラフィ・ホットスポットを特定し、修正することが出来ます。」
「Calibre LFD」は、プロセスの変動をとらえてレイアウトの確実性を高めることができるツールで、リソグラフィ変動の影響を予測しホットスポットを特定する事が可能。設計の早期段階で異なるレイアウトを比較する事が可能で、プロセス変動の影響を受けにくい設計を実現出来る。
2010年4月12日、メンター・グラフィックスは、同社の「Calibre® LFD™（Litho-Friendly Design）」ソリューションがTSMCの28nmプロセス・ノード向けに認定を受けたことを発表した。
TSMCのコメント（Senior Director of Design Infrastructure Marketing Shauh-Teh Juang氏）：
「最先端ノードにおけるリソグラフィの問題を正確に評価するには、TSMCのプロセスをそのまま再現できるモデルを手に入れるだけでなく、TSMCのプロセスモデルをEDAツールに組み込み、直面する問題を解決する必要があります。TSMCのUnified DFM（UDFM）の枠組みや、内蔵のLPCエンジン、Calibre LFDを含む、私たちの協業よる新たな手法により、メンター･グラフィックスおよびTSMC両社のお客様は、以前から数世代に亘り使用してきたCalibre検証プラットフォームを用いて、設計に関連するリソグラフィ・ホットスポットを特定し、修正することが出来ます。」
「Calibre LFD」は、プロセスの変動をとらえてレイアウトの確実性を高めることができるツールで、リソグラフィ変動の影響を予測しホットスポットを特定する事が可能。設計の早期段階で異なるレイアウトを比較する事が可能で、プロセス変動の影響を受けにくい設計を実現出来る。
2010年4月12日、メンター・グラフィックスは、同社の「Calibre® LFD™（Litho-Friendly Design）」ソリューションがTSMCの28nmプロセス・ノード向けに認定を受けたことを発表した。
TSMCのコメント（Senior Director of Design Infrastructure Marketing Shauh-Teh Juang氏）：
「最先端ノードにおけるリソグラフィの問題を正確に評価するには、TSMCのプロセスをそのまま再現できるモデルを手に入れるだけでなく、TSMCのプロセスモデルをEDAツールに組み込み、直面する問題を解決する必要があります。TSMCのUnified DFM（UDFM）の枠組みや、内蔵のLPCエンジン、Calibre LFDを含む、私たちの協業よる新たな手法により、メンター･グラフィックスおよびTSMC両社のお客様は、以前から数世代に亘り使用してきたCalibre検証プラットフォームを用いて、設計に関連するリソグラフィ・ホットスポットを特定し、修正することが出来ます。」
「Calibre LFD」は、プロセスの変動をとらえてレイアウトの確実性を高めることができるツールで、リソグラフィ変動の影響を予測しホットスポットを特定する事が可能。設計の早期段階で異なるレイアウトを比較する事が可能で、プロセス変動の影響を受けにくい設計を実現出来る。
2010年4月12日、メンター・グラフィックスは、同社の「Calibre® LFD™（Litho-Friendly Design）」ソリューションがTSMCの28nmプロセス・ノード向けに認定を受けたことを発表した。
TSMCのコメント（Senior Director of Design Infrastructure Marketing Shauh-Teh Juang氏）：
「最先端ノードにおけるリソグラフィの問題を正確に評価するには、TSMCのプロセスをそのまま再現できるモデルを手に入れるだけでなく、TSMCのプロセスモデルをEDAツールに組み込み、直面する問題を解決する必要があります。TSMCのUnified DFM（UDFM）の枠組みや、内蔵のLPCエンジン、Calibre LFDを含む、私たちの協業よる新たな手法により、メンター･グラフィックスおよびTSMC両社のお客様は、以前から数世代に亘り使用してきたCalibre検証プラットフォームを用いて、設計に関連するリソグラフィ・ホットスポットを特定し、修正することが出来ます。」
「Calibre LFD」は、プロセスの変動をとらえてレイアウトの確実性を高めることができるツールで、リソグラフィ変動の影響を予測しホットスポットを特定する事が可能。設計の早期段階で異なるレイアウトを比較する事が可能で、プロセス変動の影響を受けにくい設計を実現出来る。
2010年4月8日、SoCインターコネクト設計ソリューションを手掛ける、仏Arterisは、NTTエレクトロニクスが同社のIPとツールを導入した事を発表した。
発表によるとNTTエレクトロニクスは、ArterisのNoC（Network-on-Chip）IPと設計ツールを利用してグラフィックSoCを設計。Arterisの国内代理店であるイノテックのサポートを受け、他のインターコネクト・ソリューションよりも高いパフォーマンスと設計期間の短縮を実現したという事で、NTTエレクトニクスでは既に他の製品開発においてもArterisのNoCを利用しているという。
Arterisのソリューションは、NoC（Network-on-Chip）を構築するためのIP「Danube IP」と、NoCのアーキテクチャ探索/解析ツール「NoCexplorer」、NoCのインプリメント・ツール（RTL生成ツール）「NoCcompiler」で構成されている。設計者はこれらソリューションを利用する事で、ARM AMBA 3 AXI、ARM AMBA 2 AHB、OCPなど、標準的なプロトコルに対応したNoCを構築可能。ユーザー独自のバスにも対応可能で既存IPも修正する事無くそのまま接続できる。
2010年4月12日、シーケンシャル・アナリシス技術でEDA製品を展開する米Calypto Design Systems社は、STARC（株式会社半導体理工学研究センター）が同社の消費電力最適化ツール「PowerPro® MG」を採用したことを発表した。
発表によると、STARCは同社が構築・推奨している設計フロー「STARCAD-CEL Version 4.0」にて、カリプトの「PowerPro® MG」を採用。採用にあたって実施した製品評価では、メモリの動的消費電力を10%削減するという当初目標に対し、40%以上の動的消費電力削減を実現。また、メモリの省電力モード「Light sleep mode」を利用した最適化を行うことで、静的リーク電力を60%以上削減できたという。
カリプトの「PowerPro® MG」は、同社のコア技術「シーケンシャル・アナリシス技術」を利用したメモリ・デザイン向けの消費電力自動最適化ツールで、不要なメモリ・アクセスの削除とスリープ・モードの制御で動的および静的消費電力（リーク)の両方を削減する事が可能。RTLの段階で自動化による大幅な消費電力の削減を実現出来る。
2010年4月7日、TSMCは、EDAベンダ各社と共同開発したツール非依存の複数EDAフォーマットのリリース予定を発表した。
発表によるとTSMCは、EDA各社と共同開発した独自のDRC用データ・フォーマット「iDRC」とLVS用データ・フォーマット「iLVS」を2010年Q2にリリースする予定。これらはTSMCの65/45nmプロセス向けに用意されるもので、合わせて既に利用されているRCX用フォーマット「iRCX」の40/28nm版とPDK「iPDK」の40nm版もリリースされる予定。
これら各データ・フォーマットは、各社ツール固有のデータ・フォーマットに依存しない設計を実現すべく開発されたもので、「iDRC」と「iLVS」はメンター、シノプシス、マグマ、ケイデンスが開発に参加している。
2010年4月7日、アナログ／RFおよびミックスシグナル設計向けの検証ソリューションを手掛ける、米Berkeley Design Automation社は、同社の「Analog FastSPICE™ Platform」がTSMCの28nm LP (低消費電力) テクノロジのSPICE Tool Qualification Programにより認証されたことを発表した。
TSMC担当者（Deputy Director of Design Service Marketing Tom Quan 氏）のコメント：
「Berkeley Design Automation のAnalog FastSPICE Platform は、TSMC の28nm テクノロジ向けSPICE Tool Qualification Program の定めるすべての精度および互換性条件に合格した最初のSPICE シミュレータの１つです。」
2010年4月6日、エレクトロニクス業界向けのハード設計管理ソリューションを提供する米ClioSoftは、SoC組み込みメモリソリューションの米MoSysが同社の設計管理ツールを全社採用した事を発表した。
今回MoSysが採用したのは、ClioSoftの設計管理ツール「SOS Enterprise Edition」で、元々使用していた「SOS viaDFII HCM」の実績を踏まえての採用。同社は、「SOS viaDFII HCM」を用いてCadence Virtuoso AMSデザインデータの管理を行い設計生産性の改善を実現していた。
「SOS Enterprise Edition」は、多拠点にまたがる分散設計の管理や複数ツールのデータ管理、設計データのバージョン管理など、統合的なプロジェクト/データ管理機能を持ち、シノプシス、ケイデンス、メンター、スプリングソフトの各社カスタムIC設計ツールのデータを統合する機能をデフォルトで備えている。
また、上記ベンダ以外のツールが扱う設計データでも、UDMA（Universal Data Management Adaptor）という機能によってデータの統合と管理が可能。「SOS」は、非常に低価格なソリューションでありながら生産性向上効果が高く、世界各国のエレクトロニクス関連企業で利用されている。
日本国内では、様々なEDAツールと設計サービスを提供している株式会社シンコムが代理店としてClioSoft社の製品を販売している。
2010年4月6日、マグマは、TSMCが同社のサインオフ・フローにマグマの「Quartz™ DRC」と「Quartz LVS」を採用した事を発表した。
発表によると「Quartz™ DRC」と「Quartz LVS」が採用されたTSMCのサインオフ・フローは、現在65nmデザイン向けに利用されているフローで、採用にあたってはフィジカル検証ツールとしての機能・性能（特に処理速度）もさることながら、リーズナブルなツールの導入コストもTSMCの要求にマッチしたようだ。
「Quartz™ DRC」と「Quartz LVS」は、昨年2月に大きなバージョンアップがあり、複数マシンによる分散処理や他社フィジカル検証ツールのファイル読み込みが可能となった。これにより顧客は、既存フローへの導入が楽になり、フィジカル検証に要する工数（ツールのランタイム）も大幅に削減できる。
「Quartz™ DRC」と「Quartz LVS」は、当然ながらマグマのインプリメント環境「Talus」とシームレスに繋がるが、他社インプリメントツールとの連携も可能。
「Quartz™ DRC」は、TSMC以外にもCommon PlatformのIBM、サムスン、CharterdやUMC、NXPなどがBIGユーザーとして導入しているという。
2010年4月5日、米SIA（Semiconductor Industry Association）は、2010年2月の世界半導体売上高を発表した。
SIAの報告によると、2010年2月の世界半導体売上高は220億ドルで前年同時期の141億7000万ドルに対して56.2％増。2010年1月の売上に対しては-1.3％。
前年比大幅増の裏には前年が悪すぎたという事実があり、売上推移としてはほぼ2年前の水準に戻ったというのが現状。56.2％増というのは、あくまでも世界全体の平均であり、最も伸びたのがアジア市場で前年比78.6％。残念なことに日本市場は地域別統計の最下位で23.7％増に留まった。
※SIA
米EDA ConsortiumのレポートしているEDA市場の売上合計額をグラフ化してみました。
EDA市場の動きが良く分かります。
2010年3月31日、シノプシスは、同社のDesignWare USB 3.0IPソリューションが、コントローラIP、PHY IP含めて、USB Implementers Forumの認証テストに合格したことを発表した。
シノプシスのUSB 3.0 IPソリューションは、USB 3.0と2.0仕様が提供する全てのデータ転送速度モードに単一のIPで対応可能。このIPを用いればUSB 3.0と2.0の仕様を別々に実装したデザインよりも低コスト（面積、ピン数、消費電力）なデザインをでき、開発中のSoC上でUSB 3.0と2.0のデータパスを別々に管理する必要がなくなり工数およびリスク削減の効果もあるという。
シノプシスは、今回USB-IFに認証されたDesignWare USB3.0 IPソリューションを台北で開催中のSuperSpeed USB Developer's Conferenceでデモ公開する予定。シノプシスによると、同社は過去15にわたりUSB IPソリューションを提供しており、2000種以上のデザインに採用された実績があるという。
2010年4月1日、米EDA Consortiumは、2009年度第4四半期（10月-12月）の世界EDA売上報告を発表した。
EDACの発表によると、2009年Q4（10月-12月）の世界のEDA売上総額は、前年比4.2％減の12億6270万ドル。これで2008年Q1から2年間8四半期連続で売上前年割れを記録した事になるが、前Q3の売上と比較すると8.1％増となっており、市場の回復傾向を示している。
最終的に2009年の売上合計額は47億4820万ドルで、前年の52億8540万ドルに対し約10％減という結果に終わった。
分野別売上でみると、全てのカテゴリで前年比減を記録。前期は唯一前年比増を記録したPCB/MCM分野も今期は再び前年割れとなった。
地域別でみると、アジアその他地域は前年比増を達成し、年間を通じて4四半期連続の前年比増を記録。アジア市場の堅調ぶりを示した。その他の地域は全て前年割れとなったが、北米市場は下げ止まり感を見せている。
2009年Q4時点でのEDA業界の従業員数は25995人で、前年同時期と比較すると4.8％減となっている。
2009年Q4の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 4億8230万ドル 3.3％Down
■IC Physical Design & Verification分野 2億9360万ドル 1.0％Down
■IP分野 2億7270万ドル 4.5％Down
■サービス分野 8270万ドル 16.4％Down
■PCB/MCM分野 1億3140万ドル 3.4％Up
2009年Q4地域別の売上と昨年同時期との比較は以下の通り。
■北米 5億6080万ドル 1.4％Down
■ヨーロッパ 2億5520万ドル 12.1％Down
■日本 2億3630万ドル 9.6％Down
■アジアその他地域 2億1030万ドル 6.3％Up
2010年3月31日、ハードウェアベースの検証ソリューションを手掛ける仏EVE社は、コニカミノルタが画像処理LSIの開発で同社のエミュレーション・システム「ZeBu」を採用した事を発表した。
コニカミノルタは、市販のエミュレーション・システムを評価した上でEVEの製品を選択。 ユーザーであるコニカミノルタのTakashi Kawabe氏のコメントによると、「ZeBu」を用いる事でシミュレーションを約80倍高速化することに成功。4日間要していたRTLシミュレーションを1時間半で完了したという。また、導入2ヶ月で、シミュレーションでは発見出来なかったバグを見つけたという実績もあるようだ。
2010年3月29日、シノプシスは、論理合成ツールの最新バージョン「Design Compiler 2010」を発表した。
シノプシスによると、「Design Compiler 2010」における新機能および性能向上のポイントは大きく3つ。
まず一つは、2005年から「Design Compiler」に搭載している「トポグラフィカル・テクノロジ」に配置配線ツール「IC Compiler」向けの「フィジカル・ガイダンス」を生成する機能が追加された。「トポグラフィカル・テクノロジ」は、論理合成側のタイミング/面積見積もり機能で、この見積もり結果をベースに配置配線を行うことで、論理合成と配置配線のイタレーションを削減することが出来る。しかし、これまでの手法では実際の見積りと配置配線の結果には誤差が生じるため、その誤差を最小限に抑えるために「フィジカル・ガイダンス」機能が用意された。「フィジカル・ガイダンス」機能を使えば、「Design Compiler」で行ったフィジカル設計情報をそのまま「IC Compiler」に渡す事ができるため、論理合成と配置配線の相関が取れ誤差を最小限（5％以内）に抑える事が可能となる。また、配置の実行時間も削減できる。
もう一つは、「Design Compiler」上でプッシュボタン式のフロアプラン処理が可能となった。これは、「IC Compiler」のフロアプラン機能を「Design Compiler」から起動できる仕組みで、論理合成の段階でフロアプランの検討が可能。従来バックエンド工程で処理していたフロアプランの問題修正やチューニングを論理合成の段階で処理できるようになる。
更に、複数プロセッサによるマルチコア処理機能も改善され、「Design Compiler」のランタイムが向上。複数マシンを用いた分散処理は出来ないが、マシン内のコア数に応じてスケーラブルな分散処理が可能な新たなマルチコア機能では、4コアの利用で単一コアによる処理よりも2倍高速な処理が可能になる。
シノプシスによると、これら機能改善によって論理設計とフィジカル設計の生産性は2倍に向上可能との事。より緊密となり相乗効果が期待できる論理合成ツールと配置配線ツールは、ツール単体の機能・性能ではなくEDAベンダで選ぶ時代になっている。
尚、「Design Compiler 2010」は既に出荷中。各新機能は利用中の製品種別に応じて無償利用できる。
2010年3月25日、デナリソフトウエアとカーボン・デザイン・システムズは、トランザクション・レベル・モデルの供給に関するコラボレーションを発表した。
発表によると今回の両社のコラボレーションは、デナリが提供しているメモリコントローラIP「Databahn」のシステムレベル検証用モデルをカーボンが提供するというもので、その対象はDDR3、 DDR2およびLPDDR2を含む最新のDDR SDRAM controller IP。カーボンの「Carbon SoC Designer」や「CoWare Platform Architect」など、システムレベル検証環境で利用できる高速検証用のサイクル・アキュレート・モデルをカーボンが提供する。
2010年3月25日、ESL合成ツールBluespecの日本代理店を務めるサイバネットシステムは、パナソニックがBluespecのESL合成ツールを採用した事を発表した。
発表によると今回BluespecのESL合成ツールが配備されたのは、パナソニック社の戦略半導体開発センターで、パナソニックのデジタル家電統合プラットフォーム「UniPhier」をはじめとする、システムLSIの上流設計・検証にBluespecのESLツールがフルセットで利用される。
BluespecのESL合成ツール「Bluespec SystemVerilog」は、SystemVerilogベースの独自の拡張言語を入力とするESL合成ツールで、合成エンジン「Bluespec Compiler」と専用のシミュレーターで構成される。大きな括りでは高位合成ツールに分類されるが、その設計理念・コンセプトは市販のCベースの高位合成ツールとは似て非なるもので、SystemC TLMよりも更に細分化された「処理の単位」をベースに高い抽象度で回路動作を記述し、そこからRTLを自動生成する。データパス系の回路に限らず、以前は高位合成に不向きと言われていた制御系回路を容易に合成できるほか、テストベンチも自動生成可能。北米市場で複数の大手顧客を持つっており、業界ではDenali社が自社IPの開発でBluespecを採用しているという。
パナソニック社のコメント
藤川 悟氏 （戦略半導体開発センター 所長）
「Bluespec は独自言語を採用していることがポイントです。言語仕様に込められた思想を正しく理解するまでは苦労しますが、その代わり習得した場合の見返りは期待値を満たすものでした。
これを弊社のシステムLSI開発に当てはめると、従来のRTL（Register Transfer Level）と同等以上の性能を保ちながらも、設計者の思考はRTLよりも高位に持ち上げられると期待しています。」
2010年3月24日、シノプシスは、ルネサス テクノロジが28nmプロセスのフローでシノプシスのOPC（光近接効果補正）ソリューション「Proteus」を採用したことを発表した。
シノプシスによると、ルネサスによる「Proteus」の採用は45nmプロセスの開発フローに続くもので、プロセス・ウィンドウを考慮した高精度なOPCが求められる28nmプロセスにおいて「Proteus」は所望の補正精度を達成した。
「Proteus」は、他社の専用ハードウェアを用いたOPCソリューションと異なり、汎用ハードウェア・プラットフォーム上で運用するOPCソリューションで、リソグラフィー・シミュレーション・エンジンはx86アーキテクチャ向けに最適化されている。そのため、x86 CPUの性能向上に応じてOPC処理の速度を向上でき、利用するCPU数に応じて処理速度を直線的に向上可能。
CPUの性能進化とコンパクト・フィジカル・モデルを用いたシミュレーション・アルゴリズム改善の組み合わせによって、「Proteus」の処理性能は過去3年間で12倍向上しているという。
2010年3月11日、PCIe、USB2.0/3.0ほか各種IPコアを手掛ける、インベンチュア株式会社は、カナダGennum社との独占販売代理店契約を発表した。
インベンチュアによると今回のGennum社との独占販売代理店契約は、GennumのPHYおよびコントローラIP「Snowbush IP」を対象としたもので、2億個以上の量産出荷実績を誇るPCI Express、Serial・ATA(SATA)、USB3.0、10GigabitEthernetなどGennum「Snowbush IP」の販売および技術サポートをインベンチュアが行う事になる。
インベンチュアは、既に自社製品の論理層IPコア「Z-core」の提供で多数の実績があり、今回代理店契約したGennum社「Snowbush IP」と「Z-core」を組み合わせる事で高速インターフェースIPのワンストップソリューションを実現。次世代標準規格として普及が見込まれるるPCI Express 3.0/USB3.0市場へのアプローチを強化する。
2010年3月25日、浮動小数点の固定小数点自動変換ツール「FP-Fixer」を手掛ける日本のEDAベンチャー礎デザインオートメーションは、新製品「FP-Fixer Express」のリリースを発表した。
礎DAの「FP-Fixer」は、Cアルゴリズムにおける浮動小数点演算を固定小数点演算に変換するツールで、演算誤差を考慮して自動的に演算のビット幅を確定しCアルゴリズムを最適化。ソフトウェアコードの高速化や低消費電力化、高位合成ツールを用いたハード化の前処理（合成用コードの作成）等に用いられている。
今回発表した「FP-Fixer Express」は、最適化のターゲットをプロセッサ向けのCコードに特化し、固定小数点化の解析エンジンを新たに開発する事で、従来の「FP-Fixer」よりも20倍以上高速な自動固定小数点変換を実現している。
「FP-Fixer Express」では、従来版の「FP-Fixer」に備えられている高精度ビット幅解析や解析対象関数の自動抽出など幾つかの機能は利用できないが、プロセッサ向けのCコードとしては充分な最適化が可能で、高速化によりソフトウェアのデバッグツールの感覚で使用できるという。
礎DAによると、既に従来版「FP-Fixer」はハードウェア開発用途で複数の企業が実用中。今回リリースした「FP-Fixer Express」でソフトウェア開発用途のニーズを狙うと同時に、FPGAユーザーをターゲットとした「FP-Fixer」の低価格版「FP-Fixer FPGA」のリリースも計画しているという。
「FP-Fixer Express」の販売価格は、永久ライセンスで1本85万円となっている。
2010年3月18日、メンター・グラフィックスは、PCB設計ソリューションのValor Computerized Systemsの買収完了を発表した。
メンターは、バロール社にメンター株約560万株と現金3250万ドルを支払ったとしており、今回の買収は金額にして計約5000万ドル。
バロール社は、プリント基板開発・製造向けのソリューションとして、レイアウトツール、DFMツール、生産管理ツールなどを提供しており、これらソリューションがメンターに加わることにより、「PADS」、「Board Station」をはじめとするメンターのPCBソリューションはより強力なものとなる。
バロール社はイスラエルに本社を置き、フランクフルト証券取引所に上場、世界各地に拠点を持つグローバル企業。昨年10月に買収計画が発表された段階では、買収総額約8200万ドルとされていた。
2010年3月8日、システムレベルからのパワー/熱解析ソリューションを手掛ける、仏DOCEA Powerは、ワイヤレス半導体大手のSTエリクソンが同社製品「ACEplorer」を採用した事を発表した。
DOCEAの発表によると、STエリクソンは複雑な次世代3Gマルチメディア・プラットフォームのパワーおよびサーマル・ビヘイビアのモデル化に向けて「ACEplorer」を採用。パワーの見積りおよび管理において、表計算ソフトベースの従来手法から「ACEplorer」を用いた新手法へ乗り換えた。
「ACEplorer」はシステムレベルでパワー仕様をモデル化しパワーの見積もりを行う事が可能。パワーモデルを管理しながら下流のインプリメントに応用する役目も果たす。消費電力と熱解析のほかに、IRドロップや熱暴走といった問題にも対処できる。
Web上の情報を見る限り、同社の日本販売チャネルは存在していない。
