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【#47DAC】AMIQのe/SystemVerilogフロント環境「DVT」がUVMをサポート

2010.06.25

第47回DAC（Design Automation Conference）に出展していたAMIQ社のブース・レポート。

AMIQ Consultingは、2003年設立の機能検証を主体とした、ルーマニアのコンサルティング会社で、創立メンバーにはケイデンスに買収された元Vericityのメンバーらが含まれている。

同社が検証サービス用の内製ツールとして開発した「DVT」は、e言語とSystemVerilogをサポートする検証エンジニア向けのフロントエンド環境でEclipseをベースとしている。「DVT」のエディタには、シンタックス・チェック、リント・チェック、クラス・トレース等の機能が統合されていて、コードのリビジョン管理も可能。一般的な市販シミュレーターと連携させて運用する事が可能で、検証メソドロジOVM、VMMをサポートしている。
※下の画像は「DVT」のエディタGUI画面

DACでは、「DVT」が新たに検証メソドロジ「UVM」をサポートした事を発表。合わせて「DVT」に新たに実装した「OVM to UVM Migration Wizard」を展示していた。同ウィザードを利用すると自動的にファイルのリネームやスクリプトのアップデートなどを実行し、OVMのプロジェクト・ファイルをUVM形式に変更してくれるという。

話によると既に北米市場では複数の顧客を獲得しており、安価な環境なため複数ライセンスの一括販売に成功している。日本国内では未だユーザーは存在していないが、既に製品評価を進めている企業があるとの事。日本では株式会社シンコムが販売代理店を務めている。
※下の画像の人物は「DVT」開発マネージャーの Adrian Simionescu氏

※AMIQ社

※株式会社シンコム（代理店）

【#47DAC】初出展ZOCALO、真のアサーション自動生成は我々の「Zazz」

2010.06.25

第47回DAC（Design Automation Conference）に出展していたZOCALOのブース・レポート。

ZOCALOは、今回初出展となる2006年設立のEDAベンチャーでTexasのAustinが本拠地。
FPGAプロトタイピング向けのRTLパーテショニング・ツールを手掛けていたSpeedGate社（2000年にメンターが買収）のメンバーがファウンダーとして名を連ねている。

今回同社が展示していたのは、ABV（アサーション・ベース検証）の普及を狙ったアサーション生成ツール「Zazz」。「Zazz」はSystemVerilogとVerilogの全てのバージョンをサポートしており、エンジニアによるアサーションの作成を自動的に補助。HDLで記述したデザインをツールに入力すると、解析エンジンがデザイン内のシグナル数をチェックし、その重要度を解析しアサーション候補としてランキング表示する。

ユーザーは示されたアサーション候補を指定するだけで自動的にSVAアサーションを生成する事が可能で、基本的にSVAの知識は必要ない。また、作成済のアサーションの品質チェックやアサーションのカバレッジ・チェックも可能で、アサーションをチェックするためのテストベンチを自動生成する機能もあり、GUIベースで複雑なアサーションを自動生成する事もできる。
※下の画像はGUIベースでアサーション作成を行う「Zazz Visual SVA」のGUI画面

「Zazz」は、「Zazz Bird Dog」、「Zazz Metrics」、「Zazz Visual SVA」、「Zazz Assertion Library Support」と大きく4つのツール・コンポーネントで構成されている。

ZOCALOのテクニカル・ディレクター Lgor Goldman氏によると、まだ製品をリリースしたばかりだが、既に北米市場でベータ・カスタマーを3社獲得。日本への製品供給ルートは無いが、今回のDACでは複数の日本人エンジニアがブースに訪れたという。

Lgor Goldman氏曰く、「Zazz」は他社のアサーション生成ツールと違い、設計の初期段階から容易に利用できるのが特徴で、テストベンチを用意する必要も無いし、ツールに対する複雑な設定もSVAの習得も一切不要との事。自動と言いながら半自動の他社ツールと違い、我々の製品は真の自動アサーション生成ツールだとアピールしていた。

尚、同社はEDA業界ご意見番Gary Smith氏も「DAC見ておけリスト」でピックアップしていた。

※下の画像の人物がLgor Goldman氏

※ZOCALO社　

【#47DAC】Atrenta、新製品「SpyGlass-Physical」を発表イケてないRTLを事前修正

2010.06.24

第47回DAC（Design Automation Conference）に出展していたアトレンタのブース・レポート。

アトレンタは、DAC2日目の6/15に新製品「SpyGlass-Physical」を発表した。

「SpyGlass-Physical」は、RTLの段階でレイアウト上、問題となりそうな箇所を解析するソリューションで、「いけてない」RTLを事前に修正することで、レイアウト工程からRTLへの手戻り削減を狙うもの。「SpyGlass-Physical」は、従来のSpyGlass製品同様、ルールベースのチェックで問題箇所を指摘するため、重要なのはそのルール作り。アトレンタは日本の半導体ベンダの協力も得て、実例ベースのデータから、レイアウト上問題が発生する可能性の高い「危険なRTL記述」10ケースをルール化したとしている。

「SpyGlass-Physical」は、レイアウト上の問題を完全に取り除く事を目指すツールではないが、実際の開発現場で起こるレイアウト側からRTL設計側への修正依頼を減らし、両者のやり取りを円滑化させる効果も期待できる。

※下の画像はアトレンタ社のブースの様子

また、今回のアトレンタの展示で興味を惹いたのは、3D-IC設計関連でのAutoESLとのコラボレーション・フロー。ブース内プレゼンで紹介していた同フローは、ベルギーIMECのTSV（スルー・シリコン・ビア）の研究をベースに、Qualcommがユーザーとして参加しているプロジェクトで開発されたもの。TSV技術を効果的に利用するためには、2次元のレイアウトの設計フェーズよりも、より上位の設計フェーズで3次元的な検討が必要というコンセプトがベースとなっており、AtrentaとAutoESLが両社の製品を用いた3D Prototypeフローを構築した。

フローとしては、AutoESLの高位合成ツールによって様々なアーキテクチャの回路を自動生成し、それら回路のフィジカル・プロトタイプをAtrentaの「1Team-Imprement」で実行。その結果からTSVによるデザインへのインパクト、熱分布、メカニカル・ストレスなどを解析し、何処に、どのようにTSVを使うか？　その様々なオプションを探求する。
未だ実験レベルのフローという事だが、上流手法での解析の有効性は確認済みという事で引き続きAtrenta、AutoESL、IMECの3社で研究を進めていくという。

※下の画像はアトレンタ社の資料より　3Dフローの概要

※アトレンタ株式会社

【#47DAC】Mentorの新製品「Calibre xACT 3D」と「Calibre InRoute」に注目

2010.06.24

第47回DAC（Design Automation Conference）に出展していたメンター・グラフィックスのブース・レポート。

メンターのブースでは、バックエンド系のソリューションとして、新製品となる寄生RC抽出ツール「Calibre xACT 3D」と配置配線およびレイアウト検証統合環境「Calibre InRoute」2品をアピール。

DAC直前の6/11に発表された「Calibre xACT 3D」は、メンターが新たに開発したレイアウトデータからのRC抽出ツール。製品名の「3D」とは、Field Solverを用いたMaxwell方程式での電磁界シミュレーションを指しており、文字通り「Calibre xACT 3D」にはField Solverが内蔵されている。

一般的にField Solverを用いたRC抽出ツールは、高精度ながら処理が非常に重く、用途が限られていたが、「Calibre xACT 3D」はその常識を覆すツールで、従来手法ではタイミング不一致の問題が顕著化する32/28nm以降のプロセスをターゲットに、Field Solverを用いた高速・高精度なRC抽出を実現。シミュレーション精度は誤差3％以内、従来製品よりも1ケタ高速な処理性能を有するという。高速化の秘密は内蔵するField Solverのエンジンによるところが大きく、同エンジンは買収したPextra社の開発した技術を利用。同エンジンはSTARCでも評価されお墨付きを得ていたが、既に台湾UMCでは「Calibre xACT 3D」をリファレンス・サインオフ抽出ツールの1つとして採用したという。

※下の画像はメンター・グラフィックス社の資料より　「Calibre xACT 3D」は精度と速さを両立

もう一つの「Calibre InRoute」は、今年の連休明けに発表された新製品で、メンターの配置配線ツール「Olympus-SoC」上で「Carible」が走るという両製品の統合環境。

これまでも「Olympus-SoC」と「Carible」は密接な連携によって、比較的シームレスなP&Rとレイアウト検証のフローを実現していたが、あくまでも別ツールとしての連携に留まっていた。今回発表された「Calibre InRoute」は、「Olympus-SoC」上に「Carible」が移植された新製品で、「Calibre InRoute」上にはプルダウン・メニューの一つとしてDRCチェック機能が備えられており、DRCルールを予め読み込んでおく事で、P&Rを進めながらその場でDRCを実行する事が可能。余計なデータのハンドリングを一切省いた形で単一環境の中でP&RとDRCを同時実行でき、レアなエラーを見つけ次第すぐに自動ECOを行い、エラーの一発修正を実現する。

※下の画像はメンター・グラフィックス社の資料より　「Calibre InRoute」のイメージ図

メンターは、既に「Calibre」製品ファミリを中心に半導体ファウンドリ大手のTSMCと密接なパートナー関係を築き上げており、TSMC最新のAMSリファレンス・フロー1.0に対するサポートを表明しているが、その一方で今回のDACでは、GLOBALFOUNDRIESとのパートナーシップも発表。両社は28nm以下のプロセスをターゲットとした、Calibreベースの物理検証リファレンス・フローを共同開発しているという。

※メンター・グラフィックス社の上流設計ソリューションに関しては、別記事でレポートさせて頂きます。

※メンター・グラフィックス・ジャパン株式会社

【#47DAC】今年は半導体ファウンドリの影響力とESL関連の話題が目に付く

2010.06.23

カリフォルニア州アナハイムで開催された、第47回DAC（Design Automation Conference）のレポート。

一昨年に続きアナハイム開催となった今年のDAC。不況の影響がやはり大きいのか、来場者は遂に6000名レベルに。（カンファレンス、展示会、その他来場者全ての合計）
来場者減と並行して展示会に出展する企業数も年々確実に減少しており、今回は計174社が出展、うち初出展24社という内訳だった。

カンファレンスでは、148の論文発表、9つのSpecial Session、35のTechnical Session、6つのWorkshopが行われ、論文発表数だけは昨年の計117を上回った。Best Paperには、カーネギーメロン大のXin Li氏が発表した「Bayesian Virtual Probe: Minimizing Variation Characterization Cost for Nanoscale IC Technologies via Bayesian Inference」が選ばれた。全体的にカンファレンスでは、アジア系（特に中国系）の発表者数がかなり増えた印象だった。

今回の47DACで印象に残ったのは、大手半導体ファウンドリの影響力とESLブーム。

半導体ファウンドリ最大手のTSMCに続いて、今年はGLOBALFOUNDRIESが初出展。GLOBALFOUNDRIESはスポンサーとして上から2番目の「Gold Exhibiter」として、会場内計4ヶ所にブースを構え、バックエンド系を中心に20社近いパートナーEDAベンダとの共同展示を実施。同社のCEO Douglas Grose氏は、基調講演のトップ・バッターを務め、チップ開発の革新には、EDAベンダ、IPベンダ、設計サービス会社とのエコシステムが必要不可欠とし、電機メーカーに対し製造パートナーとの関係の再定義を呼びかけた。

TSMCは、DAC開催前の6/8に新たな2つのリファレンス・フローを発表。一つは刷新を重ねているデジタル・インプリメントの「リファレンス・フロー11.0」で、もう一つはアナログ/ミックスド・シグナル設計向けの「AMSリファレンス・フロー1.0」。この発表が出るや否やCiranova、Synopsys、Apache、Solid、Magma、Mentor、SiloconFrontline、Pyxis、EdXact、Fotre、CadenceなどEDA各社（順不同）は、こぞって同フローに自社製品が採用された事を発表し、それら発表の多さが逆にTSMCの存在感と影響力を浮き彫りにした。

また驚かせたのは、今回のTSMC「リファレンス・フロー11.0」に初めてESLツールが加わった事で、TSMCはPPA（パワー、性能、面積）の向上に向けてバーチャル・プラットフォーム、高位合成、ESL to RTL検証などを導入。TSMCのエンジニアリング・マネージャーのAshok Mehta氏によると、PPAの中でも特にパワー最適化に関してESLツールに期待しているという事で、現時点でSynopsysのバーチャル・プラットフォームやTLM検証ソリューション、Cadence、Mentor、Forteの高位合成、CarbonのESLモデル生成ツールなどが採用されて入ることが明らかになっている。また、同フローには、ArterisのSoCインターコネクトIPも含まれている。

TSMCのリファレンス・フローにも現れているように、ESLはEDAソリューションの中で一つの大きなブームと言えるカテゴリとなっており、今回の47DACでも話題の中心に。未だESL手法そのものを採用していない企業も多いようだが、採用している企業はかなり積極的にESLツールを運用しているようで、Mentor主催のESL Symposiumでの情報によると、2003?2008年の5年間におけるEDAカテゴリ別売上成長率は、首位がDFM（13．3％増）で2位がESL（12．5％増）という話。多数開催されていたESL関連セッションを聴いた限りでは、中でも高位合成（HLS）の利用は確実に広がっている様子で、未だデファクトと言えるHLSは無いが、SynopsysがSynfora買収でHLS市場に再参入した事で、大手3社＋老舗HLSベンダによる市場争奪戦は更に激化すると思われる。

また、かのESL推進論者Gary Smith氏は、DAC初日のパネル・セッションで今年もESLの重要性を強調。チップの開発コストを引き下げる一つの解としてESLツールの有効性を指摘し、ForteのCynthesizer、CadenceのCtoS、MentorのVista、BluespecのESLツール、Synopsysのバーチャル・プロトタイプ環境などを注目のESLツールとして紹介していた。

※47DAC公式ページ　

シノプシス、高位合成ツール「PICO」のSynforaを買収

2010.06.11

2010年6月10日、シノプシスは、高位合成ツールベンダSynforaの買収を発表した。