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2010.10.05
2010年10月4日、アナログ/ミックスド・シグナルICおよび高信頼性半導体を手掛ける
米Microsemiが、FPGAメーカーActelの買収を発表した。
プレスリリース文
発表によるとMicrosemiは、現金による株式の公開買付けによりActel社を買収する予定で、その総額はおよそ4億3000万ドル（$430 million）。Actel側もこの買収に合意している。
Actelは、市場大手2社の手掛けるSRAMベースのFPGAとは一線を画す独自のアンチヒューズ・ベースFPGA/フラッシュ・ベースを推し進める業界第4位のFPGAベンダで、その高信頼性を武器に航空・宇宙分野でのシェアをほぼ独占している。また、製品としては、業界で初めてARMコアを搭載したインテリジェント・ミックスド・シグナルFPGAなども展開している。
MicrosemiとActelの事業展開を照らし合わせると、「高信頼性」、「ミックスド・シグナル」というキーワードが重なり、今回の買収は割と分り易い買収と言える。
※Microsemi社
※Actel社
2010.09.29
2010年9月28日、ケイデンスは、新しいARMの Cortex-A15 MPCoreプロセッサ向けに最適化されたインプリメンテーション・メソドロジの提供を発表した。
プレスリリース文
ケイデンスは今年7月にアームとの協業拡大を発表しており、アーム向けに最適化されたソリューションの開発を表明していた。今回発表のCortex-A15 MPCore向けメソドロジはその第一弾となるが、その詳細は明らかにされていない。
ケイデンスは今年7月の発表時にアーム向けソリューション開発の具体的内容として、下記項目を挙げていた。
・IP製品にてARMベースのデバイス向けに最適化された組込みソフトウェアをサポート
・ARM開発ツールおよびARM IPとケイデンスの仮想プロトタイピング技術との統合強化
・各AMBA設計IPとケイデンスの検証IPとの組み合わせ、リファレンス・メソドロジの強化
※日本ケイデンス・デザイン・システムズ社
2010.09.29
2010年9月28日、EDA関連の標準化推進機関米Si2（Silicon Integration Initiative）は、同団体の標準化活動にGLOBALFOUNDRIESが参加した事を発表した。
プレスリリース文
Si2によると今回GLOBALFOUNDRIESは、Si2内に組織されている活動グループ「OpenPDK Coalition」および「Design for Manufacturability Coalition (DFMC)」に参加。
「OpenPDK Coalition」は、EDAツールおよびファウンドリ非依存のオープンなPDK（process design kit）標準の策定を目指しており、「Design for Manufacturability Coalition (DFMC)」は、EDAツールで利用するDFMモデルの標準インタフェースの策定を目指している。
「OpenPDK Coalition」は今年5月に発足した新しいグループで、当初は10社でのスタートだったが、既に参加企業はGLOBALFOUNDRIESを含めて計16社となっている。
※Silicon Integration Initiative
2010.09.28
2010年9月27日、カスタム設計環境とHDLデバッグ環境を手掛けるSpringSoftは、台湾のRichtek Technology社が同社のカスタム設計ツール「Laker」を採用した事を発表した。
プレスリリース文
Richtek Technologyはパワー・マネジメントICで有名なアナログICベンダで、今回、SpringSoftの「Laker Advanced Design Platform (ADP)」をカスタムIC設計のデザイン・エントリ環境として、「Laker Custom Layout Automation System」をカスタムIC設計のレイアウト環境として、それぞれ社内の標準設計ツールとして採用した。
SpringSoftの「Laker」シリーズ製品は、中国、韓国、台湾企業に強いイメージがあるが、実際にアジア圏でのシェアは高いようだ。
※株式会社スプリングソフト
2010.09.27
2010年9月22日、プロトタイピング・ソリューションを手掛ける、プロトタイピング・ジャパンは、同社が新たにFPGA-ASIC変換サービスを開始した事を発表した。
関連ページ
発表によると、プロトタイピング・ジャパンの始めたFPGA-ASIC変換サービスは、イスラエルのファブレスKaiSemi社との協業によるもので、KaiSemi社の内製ツールを用いてFPGAネットリストを自動的にピン互換のASICに変換。協業するASICメーカーでASICを製造し顧客に提供する。
同サービスは、既に国内外500プロジェクト以上の成功実績があり、いかなるサイズのFPGAもASICへ直接変換可能。1ベアチップへのリプレースに限らず、複数ベアチップを1つのパッケージにリプレースする事も可能で、利用しているIPマクロ（DSPコア、RAMブロック, PLL, クロックマネジャ,及びDDR, PCIeなどの外部インタフェースなど)は全て保持されるという。
プロトタイピング・ジャパンによると、同サービスの利用者は手間をかけずにチップコストを削減できるだけでなく、電力削減も実現可能とアピール。6-14週間の納期でASICを入手できるとしている。
※プロトタイピング・ジャパン株式会社
2010.09.25
2010年9月27日、シノプシスは、FPGA向け論理合成ツール「Synplify」の機能強化を発表した。
プレスリリース文
シノプシスによると今回の「Synplify」の機能強化のポイントは大きく4つ。
・ランタイムの高速化
合成処理がシングル・プロセッサで4倍高速に。「compile- point technology」を利用すれば、複数プロセッサを用いた並列処理で更なる高速化が可能。
・新フィジカル合成フロー
シノプシスの「global placer technology」を利用した新たなフィジカル合成フローを実現。
・チーム設計対応
チーム設計向けのマネジメント機能により、階層的なデザイン・プロジェクト管理と設計の並列化が容易に。
・DesignWare Libraryサポート
DesignWare Libraryのデータパスおよびビルディング・ブロック・コンポーネントをサポート。FPGAへのインプリメントやASICデザインのプロトタイピングにこれらライブラリを使用可能に。
これら機能強化が施された「Synplify Pro」および「Synplify Premier」の最新バージョン2010.09は、既にリリースされている。
※日本シノプシス合同会社
2010.09.22
2010年9月20日、静的タイミング解析ツールを手掛ける米CLK Design Automationは、ステージ・ベースのAOCVに関するブレークスルー技術を発表した。
プレスリリース文
今回CLK DAが発表したのは、静的タイミング解析の精度を上げるために用いられるステージ・ベースのAOCV（advanced on chip variation）に関する技術で、AOCVテーブルを高速に生成するというもの。同機能はSTA「Amber Path FX」を用いて実現されるが、製品として「Amber Path FX SBOCV」という個別名称が付けられている。
「Amber Path FX SBOCV」はCLK DAの統計的相違分析エンジンを利用した機能で、Monte Carlo SPICEやFast SPICEを用いた従来のテーブル作成手法よりも100倍高速にテーブルを生成。実際にTSMC40nmライブラリ882セルのフルセットAOCVテーブルを16時間以内で生成した実績があるという。（この作業は従来数カ月?年を要する作業だという。）
TSMCは、この「Amber Path FX SBOCV」を同社のリファレンス・フロー 11.0にて唯一のAOCVテーブル生成ソリューションとして採用している。
※CLK Design Automation社
2010.09.22
2010年9月21日、MATLAB/Simulinkを提供するMathworksは、MATLABアプリケーションが、NVIDIAのGPUをサポートすることを発表した。
プレスリリース文
発表によると今回NVIDIAのGPUをサポートするのは、「Parallel Computing Toolbox」および「MATLAB Distributed Computing Server」を使用するMATLABアプリケーションで、これらツールのユーザーは、プログラミングやアプリケーションの大幅な変更を行うことなく、NVIDIA CUDAに対応した全てのGPUにMATLAB内からアクセスできるようになる。これにより、MATLAB演算の高速処理が図れる。
※Mathworks社
2010.09.22
2010年9月21日、コンフィギュラブルなデータプレーン・プロセッサを手掛けるテンシリカは、富士通がテンシリカに対して戦略的な投資を行ったことを発表した。
プレスリリース文
発表によるとテンシリカは富士通のモバイルフォン事業部門との取引があり、次世代携帯電話向けLTE製品（LTEベースバンド・モデムなどのハードIP）を納めている。今回の投資は、富士通がテンシリカの技術と実績の重要性を認めた結果で、両社は今後更なる製品開発でより密な連携をとる。
テンシリカの半導体IPは、コンフィギュラブル・プロセッサの草分け的存在として知られているが、ここ最近はCPUとDSPの特徴を併せもつデータプレーン・プロセッサ（DPU）という謳い文句で、携帯通信端末、ホーム・エンターテイメントなどの分野で実績を上げている。2009年にはドコモの子会社DOCOMO Capitalもテンシリカに出資している。
富士通株式会社、モバイルフォン事業本部、モバイルフォン事業本部長、坂田稔氏のコメント：
「次世代の高性能携帯端末の開発を通じて、テンシリカのDPUプラットフォームの重要性を認識しました。テンシリカのカスタマイザブルDPUにより、高いスループットの信号処理がメインとなる携帯端末において、最大のパフォーマンスを低い消費電力とともに実現することができました。」
※テンシリカ株式会社
2010.09.21
2010年9月20日、業界最速と称する高速RTLフィジカル合成ツールを手掛ける、米Oasys Design Systemsは、同社の「RealTime Designer」がSystemVerilogをサポートした事を発表した。
プレスリリース文
Oasys Design Systemsの「RealTime Designer」は、RTLからのフィジカル合成ツールで、「1億ゲートデザインの為の業界初のRTLフィジカル合成ツール」として2009年から売り出されている。論理合成とレイアウト間のイタレーションを無くしたRTLレベルからの配置手法により、大規模デザインの高速レイアウトを実現しており、既に日本企業も含め複数の大手顧客を獲得している。
リリース当初、「RealTime Designer」はVerilog入力のみであったが、その後VHDLもサポート。「RealTime Designer」のユーザーにおいてSystemVerilogの採用が進んでいるため、早々にSystemVerilogのサポートも完了した。この素早い対応には訳があり、VHDLもSystemVerilogも入力サポートにあたっては、Verific社のパーサー・コンポーネントを採用している。
※Oasys Design Systems社
2010.09.21
2010年9月20日、シノプシスは、同社の回路シミュレータ「HSPICE」の新たな並列処理技術「HSPICE Precision Parallel Technology（HPP）」を発表した。
プレスリリース文
発表によると新たな並列処理技術「HPP」を搭載した「HSPICE 2010」は、最新のマルチコア・マシンに合わせて並列処理機能を強化。収束アルゴリズム、アナログ解析機能、PDKサポートなども強化しており、効果的なメモリ管理機能によって、1000万エレメント以上のポスト・レイアウト回路のシミュレーションが実行できる。
先行ユーザーの中国のASSP大手HiSilicon社では、「HSPICE 2010」の並列処理技術によってアナログ設計ののシミュレーションを7倍高速化。数日間要していたシミュレーションを「HPP」による8コアでの並列処理で僅か8時間に短縮できたという。
※日本シノプシス合同会社
2010.09.17
2010年9月16日、ケイデンスは、中国のファウンドリ大手SMICが、65/40nm設計向けに同社のバックエンドツール群を採用した事を発表した。
プレスリリース文
発表によると、今回SMICが採用したケイデンスのツールは以下の通り。
・Encounter Digital Implementation System
・Conformal ECO
・Encounter Timing System
・Encounter Power System
・Physical Verification System
・Incisive Enterprise Simulator
・VoltageStorm
・Conformal Low Power
・QRC Extraction.
SMICは古からケイデンスのツールをベースに設計フローを構築しているが、今回65/40nm設計向けにこれらツールの導入を決定した。
ちなみにケイデンスは、つい先日もTSMCの子会社である台湾のデザインサービス大手Global Unichipが同社のタイミング解析ツール「Encounter Timing System」を採用した事を発表している。Global Unichipもケイデンスの「Encounter Digital Implementation System」ベースの設計フローを備えている。
※同件に関するケイデンス発表文
※日本ケイデンス・デザイン・システムズ社
2010.09.16
2010年9月13日、MATLAB/Simulinkを提供するMathworksは、信号処理および通信システム設計のための新機能を発表した。
プレスリリース文
発表によると今回の信号処理および通信システム設計向けの新機能は大きく4つ。
■Simulink環境にRFシミュレーション・ツール「SimRF」が取り込まれ、Simulink上でアナログベースバンド、RFサブシステムを用いる無線通信の設計、検証、最適化が可能となった。
■HDLコード生成ツール「Simulink HDL Coder」が機能強化され、クリティカルパスのハイライト表示、ハードウェアのリソースの使用状況の推定、シリアル化、リソース共有、パイプライン処理などの最適化が可能となったほか、「FPGAワークフローアドバイザー」によって、Xilinx/AlteraのFPGA設計フローにシームレスに繋がるようになった。また、航空機アプリケーション向けのハード設計基準「DO-254」規格のコード・トレーサビリティ機能も新たにサポートされた。
■各種Blocksetが強化され、オーディオ、ビデオなどの信号処理向けのアルゴリズム250以上が提供される事になった。
■Cコード生成ツールが Eclipse IDE、Embedded Linux、ARMCortex-A8、SystemC TLM 2.0 標準をサポートし、組み込みソフトウェア開発向けにより幅広く利用可能に。「EDA Simulator Link」という機能によって、バーチャルプラットフォーム向けのSystemC TLM-2.0モデルも生成できるようになった。
※Mathworks社
2010.09.16
2010年9月14日、アナログ/カスタムIC向け自動レイアウトツールを手掛ける、米Ciranova社は、同社がIntel Capitalからの出資を受けたことを発表した。
プレスリリース文
Ciranovaは、今回のIntel Capitalからの出資額を明らかにしていないが、資金はセールス、カスタマー・サポート、技術開発に費やす予定。同社は2年前にも525万ドルの資金調達をしており、その際にはシノプシス、メンターも出資していた。
Ciranovaの「Helix」は、業界初のアナログ自動レイアウトツールという謳い文句で拡販を進めており、半導体ベンダにおいてWi-Fi、Bluetooth、SERDESなど65nm以下のハイエンドSoCの設計で利用されているという。
尚、Ciranovaは、「Helix」の他にOpenAccessベースのPCell作成環境「PyCell Studio」と、PCellの運用性を高める「PCell Xtreme」を提供している。
※Ciranova社
2010.09.16
2010年9月14日、パワー・インテグリティ・ソリューションを手掛ける、米Apache Design Solutions社は、米Exar社が同社製品を採用した事を発表した。
プレスリリース文
発表によると今回Exarが採用したのは「PowerArtist」、「RedHawk」、「Totem」の3製品で、「PowerArtist」はRTLレベルのパワー解析に、「RedHawk」はSoCのパッケージ・パワーとノイズ解析に、「Totem」はミックスド・シグナル・チップのトランジスタ・レベルのパワー/グラウンド・ノイズ解析に使用するという。
※アパッチデザインソリューションズ株式会社
2010.09.16
2010年9月15日、静的タイミング解析ツールを手掛ける米CLK Design Automationは、同社がMulti-Engine Static Analysisに関する米国特許を取得したことを発表した。
プレスリリース文
http://www.clkda.com/company/news/39-press-releases/65-clkda-awarded-patent-for-multi-engine-static-analysis
今回CLKが取得した並列処理による静的タイミング解析手法の特許は、同社のコア技術をカバーするもので、その技術は一般的なSTAツールにおいても利用されている。
CLKは2007年に市場デビューした2004年設立の新興EDAベンダ。マルチコア/マルチプロセッサによる並列処理をベースとした高速スタティック解析ツール「Amber」を最初の製品として送り出し、その後、統計的タイミング解析ツール「Amber FX」、シグナルインテグリティ解析ツール「Amber SI」と並列処理を活かした派生製品を展開している。
少々古い情報ではあるが、発表当初、STA「Amber」は「PrimeTime」よりも10倍以上高速、シグナルインティグリティ解析においては、1000万ゲートのデザインの解析を4CPU（8コア）で僅か2時間、8CPU（16コア）で1時間で処理する事ができるとしていた。
尚、同社のCEOはフォーマル検証ツール「Design VERIFYer」で知られていたChrysalis Symbolic Design社の元CEOIsadore Katz氏。（同社は後にAvant!に買収された）
※下の画像はCLK Design AutomationのWeb上に掲載されている製品構成図。
※CLK Design Automation社
2010.09.10
2010年9月8日、幅広いラインナップで海外EDAソリューションを提供しているアイヴィスは、新たにフランスのEDAベンダDeFacTo Technologies社と代理店契約を締結し、同社のDFTツールの販売を開始した事を発表した。
製品関連ページ
今回アイヴィスが販売を開始するDeFacTo Technologies社のツールは2種類。「HiDFT-SIGNOFF」は、RTLレベルでスキャンロジックを挿入するDFTツールで、スキャンロジックの挿入をゲートレベルからRTLレベルへと引き上げることでテスト設計の容易化および工数削減を狙うもの。
もう一つの「HiDFT-STAR」は、様々なDFTアプリケーションの為のRTL編集プラットフォームで、複雑なデザインにおけるテスト設計の効率化を狙うもの。「HiDFT-SIGNOFF」とシームレスに動作し、RTL上でのメモリBISTテストロジックの統合を実現する。
※株式会社アイヴィス
2010.09.10
2010年9月7日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、中国にて同社の製品が2010年FPGA Best Dvelopment Toolを受賞したことを発表した。
プレスリリース文
発表によると今回中国で2010年FPGA Best Dvelopment Toolを受賞したのは、AldecのHDLシミュレーター「Active-HDL」で、同アワードは中国工業情報化省の企画により中国FPGA Industry Development Forumにて発表された。
このようなアワードが存在するという事が、ある意味中国におけるFPGA需要の増加を物語っており、数あるシミュレーターの中で同アワードを獲得したのはAldecの名誉といえる。
※アルデック・ジャパン株式会社
2010.09.09
2010年9月8日、シノプシスは、デジタルI/F LSIを手掛ける米シリコンイメージ社が同社のスキャン圧縮合成ツール「DFT MAX」を採用した事を発表した。
プレスリリース文
発表によるとシリコンイメージは、マルチメディア向けミックスド・シグナル・チップの開発にシノプシスの「DFT MAX」を適用。「DFT MAX」の新機能「pin-limited」テスト機能を用いる事により、テストに割り当てられるピン数は3つという条件下で僅か2日間でスキャン・ロジックのインプリメントを完了し、テスト時間とテストデータを95％以上削減することに成功した。もちろん高いテストカバレッジを達成したという。
※日本シノプシス合同会社
2010.09.09
2010年9月8日、アナログ/ミックスドシグナル設計統合環境およびMEMS向け設計環境を手掛ける、Tanner Research社のEDA事業部Tanner EDAは、同社のカスタム設計ツール「HiPer Silicon」がLinuxをサポートしたことを発表した。
プレスリリース文
EDAのツールは、UNIXベースが主流だった80年代後半からWindowsベースの低コスト環境として売り出し成功。MEMES向け設計環境も含めて世界計67カ国、4000顧客に25000ものライセンスを提供している。
今回Linuxをサポートした「HiPer Silicon」は、同社の単品製品を統合したアナログ/ミックスドシグナル設計の統合環境で、回路図入力エディタ「S-Edit」 、アナログシミュレータ「T-Spice」、レイアウトエディタ「L-Edit」、物理検証エンジン「L-Edit DRC/Extract/LVS」などの全ての機能を包含し、単一環境でカスタム設計のフロントエンドからバックエンドまでのフローをカバーする。
※タナーリーサーチジャパン株式会社
2010.09.08
2010年9月7日、カスタム設計環境とHDLデバッグ環境を手掛けるSpringSoftは、MicroSoft社のゲーム機「Xbox」の開発チームが最新のチップ設計でデバッグ・システム「Verdi」を利用した事を発表した。
プレスリリース文
発表によるとXboxの開発チームは、XboxのGPUとCPUの設計でSpringSoftの「Verdi」を使用。
その設計規模と複雑さから、これまでにない検証課題に対処するために「Verdi」の導入を決断した。結果、「Verdi」のデザイン自動トレース/比較機能などを駆使してデバッグ工数を半減。エラー検出に大きく貢献した。
Xboxに関する詳細は明らかにされていないが、発表のタイミングからすると今回「Verdi」を利用して設計されたのは、9/9から発売されるXboxの新型モデル 「Xbox 360 4GB」かもしれない。同機は初期型のXboxよりも大幅な機能向上が実現されている。
Microsoft社、XBOXグループ、検証シニアエンジニア、Nguyen Le氏のコメント：
「Verdiは、当社の最新設計の複雑な部分のデバッグ時間をほぼ半減しました。デザイン全体をトレースし比較を行うVerdiの自動化機能は非常に重要で、場合によってはECOループ全体を短縮してくれました。イベントの発生順序に起因するような問題を追跡する工程はきりがありませんが、Verdiを使用することにより迅速にエラーを特定し、修正することができます。」
※株式会社スプリングソフト
2010.09.03
2010年9月2日、シノプシスは、ビラージロジックの買収が完了したことを発表した。
プレスリリース文
http://synopsys.mediaroom.com/index.php?s=43&item=838
発表によるとシノプシスは、ビラージロジックに対し一株当たり12ドルの現金を支払い総額約3億1500万ドルで買収を完了。この買収によってシノプシスのIP製品群「DesignWare」にメモリIPやプロセッサ・コア（旧ARC社）などが新たに加わり、そのIPポートフォリオは更に拡張される。
※日本シノプシス合同会社
2010.09.02
2010年9月1日、メンター・グライフィックスは、同社の顧客である東芝情報システムが、高位合成ツール「Catapult C」の利用を拡大した事を発表した。
プレスリリース文
発表によると東芝情報システムは、オーディオ、通信、画像処理など次世代ASICの設計向けに「Catapult C」の配備を拡大。その背景には、RTLベース設計からアンタイムドな C++/SystemCをベースとした設計へシフトしていこうという考えがあるようだ。
東芝情報システムでは、2007年からメンターの「Catapult C」を採用しており、同社の提供する特徴抽出ハードIP「FocusNavi」の設計にも「Catapult C」を適用。そのコアとなる固有値分解アルゴリズムをC++から合成し、回路の周波数と面積を維持しつつ、パフォーマンスを約5倍に向上させた実績を持つという。
発表には、「設計者は、不安なくRTL設計にCatapult Cを使用している」という東芝情報システム担当者のコメントが記載されている。
※メンター・グラフィックス・ジャパン株式会社
2010.09.01
2010年8月30日、シーケンシャル・アナリシス技術でEDA製品を展開する米Calypto Design Systems社は、アドバンテスト社が同社の低消費電力化ソリューションを採用した事を発表した。
プレスリリース文
発表によるとアドバンテストは、半導体自動テスター用のASIC設計における消費電力の最適化を目的にCalyptoの「PowerPro CG (クロック・ゲーティング)」と「SLEC Pro」を採用。両ツールを設計フローに取り込む事により、アドバンテストは動的な消費電力の削減とASICの開発期間の短縮を実現しているという。
アドバンテストの設計推進統括部 統括部長 小林 宏氏は、「低消費電力ソリューションへの対応を強く求められる中で、PowerPro CGとSLEC Proが際立った結果を示した。」とコメントしている。
Calyptoの「PowerPro CG」は、RTLを解析して自動的に消費電力削減のための回路最適化を実行。具体的には、RTLコードの中でクロック・ゲーティングを用いる事で消費電力を削減可能な箇所を見つけ出し、イネーブル論理を生成しコードに自動挿入してくれる。元のRTLと最適化されたRTLの機能の等価性は「SLEC Pro」で包括的に検証することが可能なため、両製品をセットで導入するユーザーが多い。
※カリプト・デザイン・システムズ株式会社
2010.08.27
2010年8月26日、マグマは2011会計年度第1四半期（2010年5月-7月）の売上を報告した。
プレスリリース文
発表によるとマグマの2011会計年度Q1（2010年5-7月）売上は、前年同時期比約13％増の3260万ドルで収支は330万ドル。前年比増を達成したが、2008年実績と比較すると約3割減となる。※GAAP基準による会計結果
マグマは、次期Q2（8-9月）の売上を3300-3350万ドル、2011会計年度（2010年5月-11年4月）全体の売上を1億3000-3300万ドルと予測している。
※Magma株価推移
※マグマ・デザイン・オートメーション株式会社
2010.08.26
2010年8月24日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、Network-on-Chipのベンチマーク用に開発した「Transaction Generator」を無償公開する事を発表した。
プレスリリース文
OCP-IPの発表によると「Transaction Generator」は、NoC（network-on-chip）のベンチマーク用に開発したトランザクション・レベルのSystemCシミュレーターで、抽象的なSWおよびHWモデルからNoC向けのトラフィックを生成。このトラフィックを用いたシミュレーションによって、NoCのパフォーマンスを測定する事が可能。マルチプロセッサの大規模SoCシステムを高速にシミュレーションでき、NoCの選定やチューニングに役立てる事ができる。
この「Transaction Generator」は、公開されたばかりのバーチャル・プラットフォームのデモキット同様、OCP-IPのホームページから会員・非会員にかかわらずダウンロードできる。
※OCP-IP（Open Core Protocol International Partnership）
2010.08.25
2010年8月25日、STARC、Caｌypto Design Systems、Virage Logicの3社は、スリープ機能を活用した低電力メモリ設計フローを共同開発したことを発表した。
プレスリリース文
発表によると今回3社が開発した低電力フローは、Calyptoの「PowerPro MG」とVirageの「SiWare Memory コンパイラ」を使用したもので、様々な機能モードにより制御される複数電力ドメインを持つデザインの大幅な電力節減を実現。実際の評価データによると、組み込みSoCメモリの最大50 ％の動的電力の削減と最大40％のリーク電力削減を達成したという。
Calyptoの「PowerPro MG」は、同社のコア技術「シーケンシャル・アナリシス技術」を利用したメモリの消費電力自動最適化ツールで、不要なメモリ・アクセスの削除とスリープ・モードの制御で動的および静的消費電力（リーク)の両方を削減する事が可能。既に今年4月にSTARCが「PowerPro MG」の採用を発表していたが、今回はそこにVirage Logicのソリューションも加わり、より効率的な低電力フローが実現した。
Virage LogicのメモリIP「SiWare Memory」は、メモリがアクセスを考慮したリーク電流削減のために、ライトスリープ、ディープスリープ、シャットダウンの3つの低消費電力モードを用意しており、これらモードを活用した更なる低電力化を実現するために、SiWare メモリ・コンパイラは自動的に「PowerPro MG」モデルを生成する機能を備えている。
話によるとCalyptoの「PowerPro MG」による低電力効果は評価が高く、「PowerPro MG」の登場によって、スリープ機能を持ったメモリが先端の半導体各社より提供されるという動きになっているという。
※カリプト・デザイン・システムズ株式会社
※株式会社半導体理工学研究センター
※ビラージロジック株式会社
2010.08.25
2010年8月23日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、OCP-IPのTLM Modeling Kitを使用して作成したバーチャルプラットフォームのデモキットを無償公開する事を発表した。
プレスリリース文
発表によるとOCP-IPは、インドのデザインサービス会社CircuitSutra と共同でデモキットを開発。OCP Modeling Kitを使用して作成されたこのデモキットは、英Imperasの提供するOVP（Open Virtual Platform）がベースとなっている。
開発したデモキットを利用する事で、ESL環境の迅速な理解と立ち上げを実現する事がOCP-IPの狙いで、実際にデモキットをベースにバーチャルプラットフォーム環境を容易に構築可能。SystemC TLM2.0 IPモデルのプラグイン・テストなどを実施できる。
また同デモキットは、組み込みLinux busyboxを10秒で起動可能。TL4?TL1まで様々な抽象レベルでペリフェラルモデルを利用できで、OCP Modeling Kitで提供されている「run time bindability」、「メモリマネジメント」などが各種機能が組み込まれている。OVPの技術としては、OVPの「ARM IntegratorCP Platform」が使用されており、UART16550、DMAC(PL080)、メモリモデルはCircuitsutraが開発。ARMプラットフォーム用にUART、DMACのデバイスドライバーも付属しているという。
デモキットは、OCP-IPのホームページから会員・非会員にかかわらずダウンロード可能。
http://www.ocpip.org/vp_package.php
※OCP-IP（Open Core Protocol International Partnership）
※CircuitSutra社
※Imperas社
2010.08.20
2010年8月19日、メンター・グラフィックスは、2011会計年度第2四半期（2010年5月-7月）の売上を報告した。
プレスリリース文
発表によると、メンターのQ2（5-7月）売上は、前年比約3％増、前期Q1比約4％増の1億8790万ドル。収支は1427万ドルの損益となった。
メンターのCEO Walden C. Rhines氏のコメントによると、同社は半導体業界の好況に伴う成長を見込んでおり、今四半期は上位10社の契約更新売上がこれまでの契約よりも45％増え、サービスやコンサルティングの売上も伸びているという。
メンターは次期2011会計年度Q3（10年8月-10月）の売上を前年実績を上回る約2億2000万ドルと予測。2011会計年度全体としては、これまでの予測を上方修正し2010年実績を上回る8億8000万ドルと予測している。
※メンター株価推移
※メンター・グラフィックス・ジャパン株式会社
2010.08.19
2010年8月18日、シノプシスは、2010会計年度第3四半期（10年5月-7月）の売上を報告した。
プレスリリース文
発表によると、シノプシスの2010会計年度Q3の売上は、前年同時期比約2.4％減、前期Q2比約0.4％減の3億3690万ドル。収支は前年同時期比約17％減の3930万ドルの黒字だった。シノプシスはこの2年間、各四半期の売上が3億3000?6000万ドルの間で安定を保っている。（※GAAP基準による会計結果）
シノプシスは、次期2010年Q4（10年8月-10月）の売上額を3億4900-5700万ドル、2010会計年度の売上合計を13億5400-6200万ドルと予測している。
※シノプシス株価推移
※日本シノプシス合同会社
2010.08.18
2010年8月17日、メンター・グラフィックスは、EVE社に対する特許侵害訴訟を、アメリカ合衆国オレゴン州連邦地方裁判所に提起したと発表した。
プレスリリース文
今回の訴訟は、2005年4月5日に発行されたメンターの特許権をEVE製品が侵害しているとして、メンターがEVEに損害賠償と米国内での製造および販売の禁止を求めるもの。メンターは先月、日本税関に対し知的財産権の侵害を理由にEVEエミュレーション製品に対する輸入差し止め申請を提出した事を発表していたが、ここにきて本拠地米国での訴訟へと事態が発展した。
EVEは今回のメンターの提訴に対し、「何が特許侵害か明確な説明が無い」、「権利を守る事に注力する」といったコメントを発表しており、抗戦の構えを見せている。
※日本イヴ株式会社
※メンター・グラフィックス・ジャパン株式会社
2010.08.18
2010年8月16日、FPGAプロトタイピング向けの検証ソリューションを手掛ける新興EDAベンダInPA Systems社がEDA市場への参入を表明した。
プレスリリース文
InPA Systemsは2007年11月設立のベンチャーで本拠地はサンノゼ。中国、台湾にも販売網がある。社長兼CEOのMichael Chang氏は、これまでにもVerplex SystemsやChecklogic SystemsなどのEDAスタートアップを立ち上げた経験を持つ業界のベテラン。CTOのTom Huang氏は、論理エミュレーションに関する専門家で、AptixやOsprey Design Systemsなど計6社のEDAスタートアップの設立に関わった経験を持つ。
また、同社はベンチャー・キャピタルからの資金提供を受けず自己資金で立ち上げたプライベート・カンパニーで、Bernie Aronson氏（元Kilopass、SynplicityのCEO）、Michel Courtoy（元CertessのCEO）、河内一往（元富士通USA社長、現D2S社長）といった、業界での経験豊富な外部アドバイザーを集めている。
InPA Systemsのソリューションは、FPGA Prototypingのデバッグを改善するもので、「Active Debug」と呼ぶ可視化技術をベースにFPGAを用いた検証をコントロールし、全信号を対象にバグ解析を効率化。複数のFPGAに分割された大規模デザインの効率的なデバッグを実現する。
技術的な詳細は明らかにされていないが、InPA SystemsのFPGAデバッグソリューションは、市販のシミュレーターとFPGA Prototypingボードを繋いで構築するもので、EVPI（Embedded Vector Processor Interface）と呼ぶ独自のインタフェース回路とEMMs（Embedded Micro Machines）と呼ぶ信号観測用の回路をFPGAに埋め込み、VPM/VCPと呼ぶ独自のハードウェアを介する事で検証対象の可視化とFPGAとシミュレーターのコミュニケーションを実現する。
※下の図はInPA Systems社のWeb上のデータ。
デザインにデバッグ回路を埋め込むというアプローチは以前からあるが、FPGA Prototypingをターゲットに市販のFPGAボードとシミュレーターで容易に構築できる同社のソリューションは、敷居が低くユーザーも受け入れ易いと思われる。尚、製品は現在開発中であり、今年のQ4にはリリースの予定。日本市場でも早々に製品が展開される様子である。
※InPA Systems社
2010.08.13
2010年8月12日シノプシスは、「DesignWare USB Software Alliance Program」の発足を発表した。
プレスリリース文
発表によると「DesignWare USB Software Alliance Program」は、シノプシスのDesignWare USB 2.0とSuperSpeed USB 3.0 IPを供給するためのエコシステムを確立する目的で立ち上げられたもので、シノプシスのUSB IPとのインターオペラビリティを保証するドライバ・ソフトやファームウェアを提供する企業がこれに参加。顧客によるUSB IPの迅速なインテグレーションを後押しする。
今回、同プログラムの発足にあたり、USB関連ソリューションを提供する emsys社、Jungo社、MCCI社、MicroDigital社の4社が参画を表明。DesignWare USB IPを核にソフトウェアからPHY層まで広範囲のソリューションを提供していくという。
※日本シノプシス合同会社
2010.08.13
2010年8月11日、フォーマル検証を中心とした検証ソリューションを手掛ける、米Real Intent社は、同社の好調な業績推移を発表した。
プレスリリース文
発表によるとReal Intentは、2010年上半期の売上が前年比76％増を記録。（売上金額は公表されていない）同社の社員数は18名増加した。機能改善されたLintツール「Ascent」、CDC検証ツール「Meridian」への関心が高まり、売上好調を後押ししているようだ。
少し古い情報ではあるが、Real Intentは2009年の時点で「Ascent」と「Meridian」だけで40社70サイト以上の顧客を確保していた。
※Real Intent社
2010.08.11
2010年8月5日、マグマはTSMC 28nmテストチップにおける自社ツールの適用事例を発表。その後、8月9日にメンター、シノプシスも同じくTSMC 28nmテストチップに自社ツールが利用された事を相次いで発表した。
各社のプレスリリース文：マグマ、メンター、シノプシス
各社の発表によると、TSMCは28nmプロセスのテストチップ（product qualification vehicle）のインプリメントにシノプシスの「Galaxy Implementation Platform」を使用。具体的には、論理合成ツール「Design Compiler Ultra」、配置配線ツール「IC Compiler」、タイミング解析ツール「PrimeTime」、RC抽出ツール「StarRC Ultra」を利用した。
フィジカル検証には、メンターの「Calibre nmDRC」、「Calibre nmLVS」、マグマの「Quartz DRC」を、シリコンテストにはメンターのテスト・スイート「Tessent」を利用したという。
尚、今回テープアウトされたテストチップは2億ゲート以上、複数の電圧ブロックのインプリメントにはIEEE 1801-2009（UPF）ベースのローパワー手法が用いられた。
※マグマ・デザイン・オートメーション株式会社
※メンター・グラフィックス・ジャパン株式会社
※日本シノプシス合同会社
2010.08.10
2010年7月28日、アームは、2010会計年度第2四半期（2010年4-6月）の売上を報告した。
プレスリリース文
アームの2010会計年度Q2 (2010年4-6月) の売上は、前年比42％増の1億5030万ドル。営業利益は約6400万ドルを計上し、利益率42.7％を達成した。
アームはスマートフォン市場での勢いを継続しつつ、新市場の攻略も進めており、この四半期にはARM搭載のモバイル・コンピュータも市場に登場。米国の調査会社Forward Concepts社は2010年に約600万台のARM搭載ネットブックが出荷されると予測している。
また、モバイル市場以外でも米フリースケールがARM搭載マイクロコントローラ・ファミリを発表したほか、TSMCがARMのフィジカルIPライセンスの取得を発表。更にあのマイクロソフトもARMベースのアプリケーション開発に向けたARMアーキテクチャ・ライセンスの複数年契約を発表しており、様々な市場において今後もARMの攻勢が続くと思われる。
尚、ARMライセンス収益のうち63％、プロセッサ・ユニット出荷数の89％がARM7とARM9で占められている。
※アーム株価推移
※アーム株式会社
2010.08.10
2010年8月9日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社のLINTツール「ALINT」のバージョンアップを発表した。
プレスリリース文
Aldecによると、最新の「ALINT 2010.06.」には「phase-based linting (PBL)」と呼ぶ新たなルール・チェックのメソドロジが機能として導入されており、HDLコードのチェックを効率化する事が可能。
従来手法ではHDLコードのチェックにあたり、エンジニアは何百ものルールを扱い、大量のエラーメッセージを管理する必要があったが、Aldecの「phase-based linting (PBL)」はこれを解消。体系的かつルールの優先順位を予め定義したフローによって、エラー・チェックを段階的に実行し、リンティングのイタレーションとエラー・メッセージを最小化できるという。
「ALINT」は、Verilog、VHDL、両言語の混在記述をチェックできるLINTツールで、SoC設計手法における再利用と検証についての手法を記した「Reuse Methodology Manual （RMM）」のルールや、STARCのRTL 設計スタイルガイド Verilog HDL編およびVDHL編、航空機アプリケーション向けのハード設計基準「DO-254」のルールをサポートしている。
※アルデック・ジャパン株式会社
2010.07.29
2010年7月28日、ケイデンスは2010会計年度Q2（10年4-6月）の売上を報告した。
プレスリリース文
ケイデンスの2010年Q2（4-6月)の売上は、前年同時期比約8％増、前期のQ1（10年1-3月）と比較して約3％増の2億2700万ドル。収支は4900万ドルの黒字という結果で、前年同時期の7400万ドルの赤字から経営状況を大きく改善させた。（※GAAP基準による会計結果）
ケイデンスによると、2010年Q2はワールドワイド全ての地域で売上が好調だったようで、先頃来日していたケイデンス社長兼CEOのLip-Bu Tan氏は、DA SHOW/CDNLive! Japan 2010にて「今年は良い決算報告が出来るだろう」と語っていた。
ケイデンスは次期2010年Q3の売上を2億2500-3500万ドルと予測している。
※ケイデンス株価推移
※日本ケイデンス・デザイン・システムズ社
2010.07.29
2010年7月23日、アルテラは、2010会計年度第2四半期（2010年4-6月）の売上を報告した。
プレスリリース文
アルテラの2010会計年度Q2 (2010年4-6月) の売上は、前年比68％増、前Q1比17％増の
4億6930万ドル。純利益は前年同時期の4742万ドル（希釈化後1株当り0.16ドル）に対して、1億8061万ドルを記録。前Q1に続いて大幅な成長を示した。この好結果を受けて、アルテラの役員会は株主への四半期配当の増額を決定したという。
アルテラの社長兼CEO兼会長John Daane氏のコメントによると、2010年Q2では、65nmFPGAの売上が再び急伸、40nmFPGAもそれ以上に速いペースで成長しており、新製品として分類している製品の売上がQ1より38％も増加した。
地域別の売上シェアは、北米20％、アジア41％、欧州24％、日本15％という状況。マーケット別では、テレコム/ワイアレス分野の売上が42％を占めている。
尚、アルテラは次期Q3についても今期以上の売上増を予測している。
※アルテラ株価推移
※日本アルテラ株式会社
2010.07.27
2010年7月26日、ザイリンクスは2011会計年度第1四半期（10年4-6月）の売上を報告した。
プレスリリース文
ザイリンクスの2011会計年度Q1 (10年4-6月) の売上は、前年比58％増、前期（Q4）比12％増の5億9470万ドルで、3四半期連続で四半期売上の記録更新を達成。純利益は前年同時期比317％の1億5860万ドルを叩き出した。
ザイリンクスによると、今四半期の成長を促進したのは、Virtex-6およびVirtex-5といった新製品群。これら製品はLTE無線、ブロードバンド・システム、ハイ・パフォーマンス・コンピュータ・システム、高解像度イメージング・システムといった分野で成功を収めているという。
地域別の売上でみると日本市場売上は前年比42％増。この数字が最も小さく、北米48％増、アジア46％増、そしてヨーロッパは前年比103％増と前期に続いて大きく売上を伸ばした。
ザイリンクスは、2011会計年度Q2は今期を更に上回る成長を予測している。
※ザイリンクス株価推移
※ザイリンクス株式会社
2010.07.26
2010年7月22日、23日の2日間、ケイデンスは都内でDA SHOW/CDNLive! Japan 2010を開催した。
イベント案内ページ
ケイデンスのDA SHOW/CDNLive!の開催は、DA SHOW単独開催の頃から数えて今年で21回目。今年はケイデンス/イノテック主催の下、計17社が出展。2日間でユーザー事例も含む計45の技術セッションが実施された。
今回のDA SHOW/CDNLive!では、今年4月にケイデンスが発表した新たなマーケティング・ビジョン「EDA360」が一つのテーマとなっており、各技術セッションにおいても「EDA360」の考え方、ビジョンなどが紹介されていた。中でも「EDA360」の中核をなす「System Realization」については、ケイデンスの新たな事業領域として強いメッセージが発せられ、これまで注力していた「Silicon Realization」に留まらない、システム分野への注力が明確に伝えられていた。
具体的には、米国ケイデンス本社、Senior Vice President兼Chief Marketing OfficerのJohn Bruggeman氏は、EDA360に関する基調講演において新たなARM社との協業を発表。（プレスリリース文） Denali社の買収とARM社との協業によって「System Realization」が実現可能と語った。
また、「System Realization」を実現する新たなソリューションとして、ケイデンスは「TLM to GDS-II」という独自の設計・検証フローを紹介。フィールド・マーケティング本部の後藤氏によると、ケイデンスでは高位合成ツール「CtoSilicon Compiler」を中心にSystemC TLM記述からのインプリメント・フローを確立しており、今後、「システムレベルのHW-SW検証ソリューション」や「TLMモデル・ジェネレーター」など新たなツールのリリースが計画されているという。
その他、ケイデンスでは、TLMソリューションへの注力に伴い、「TLMドリブン設計・検証メソドロジ」のガイドブックを出版。同書籍はアマゾンで購入可能。高位合成や検証メソドロジ「UVM」適用に向けた事例ベースの参考書として有用だと聞いた。
※日本ケイデンス・デザイン・システムズ社
2010.07.22
2010年7月21日、ケイデンスは、富士通セミコンダクターがケイデンスのチップ・プランニング・テクノロジを採用し、ウェブ上でチップ見積りが可能なシステムに適用したことを発表した。
プレスリリース文
発表によると富士通セミコンダクターは、チップの開発期間の短縮を目的にケイデンスの「Cadence Chip Planning System」と「Cadence InCyte Chip Estimator」を採用し、ASICユーザーがASIC設計開発のフィージビリティを容易に探索できるウェブシステムをケイデンスと共同開発した。
開発したウェブ・ベースのチップ見積りソリューションは、「GA-Estimator」という名前で、富士通セミコンダクターのWeb上で無償で利用する事が可能。現段階では、180nmのゲートアレイ・テクノロジに限定されているようであるが、富士通セミコンダクターの顧客は、「GA-Estimator」を利用することで、設計プランが確定する前にデザイン仕様や各種パラメーターから、チップサイズ、消費電力、コスト、製品の市場投入期間などをトレードオフできるようになる。
今回ケイデンスが提供した技術は、ケイデンスのWebベース・チップ見積りソリューション「Chip Estimate」で利用されているもので、国内半導体ベンダが独自の見積りシステムに取り込むのは今回が初のケース。尚、ケイデンスの「Chip Estimate」では、豊富なIP情報から利用するIPを選択しチップを見積る事が可能なほか、見積もったプランニング・データをそのままケイデンスの設計ツールに移行するという仕組みも用意されている。
※富士通セミコンダクター株式会社
※日本ケイデンス・デザイン・システムズ社
2010.07.21
2010年7月20日、TSMCとARMは、両社が長期にわたる戦略的提携に合意した事を発表した。
プレスリリース文
発表によると両社の提携は、TSMCの技術ノードに対応したARMの物理IPの開発を可能にするもので、ARMベースの最適化されたSoCの実現をめざす、両社の顧客をサポートするもの。20nmプロセスも含めた、幅広いプロセスノードを対象としている。
今回の合意により、TSMCは、TSMCのプロセス技術向けにARMプロセッサを最適化して導入することが可能。ARM Cortexプロセッサファミリ、AMBAプロトコル向けのCoreLinkインターコネクト・ファブリックなどが対象となっている。
※TSMC社
※ARM社
2010.07.21
2010年7月20日、ケイデンスは、日立による検証高速化の事例を2件発表した。
プレスリリース文
http://www.cadence.co.jp/news/h22-7-20.html
http://www.cadence.co.jp/news/h22-7-20-2.html
ケイデンスによると、日立の成功事例はいずれも「Palladium」を利用したもので、一つはイーサーネットのルーティング・スイッチング製品開発用に新たなシステム・レベル検証環境を構築したという話。
日立は従来のHDLシミュレーションベースの検証環境から、「Palladium」ベースのシステム・レベル検証環境に移行するために、これまで利用していた内製の検証IPにトランザクション・レベルのインタフェースを付加。検証IPのバス･ファンクション・モデル部分を設計回路と共にPalladiumエミュレーション・システムに合成・マッピングすることで、検証全体のパフォーマンスを100倍以上向上する事に成功した。
もう一つの事例は、ケイデンスの高位合成ツール「C-to-Silicon Compiler」を利用する事で、「Palladium III」アクセラレーション・エミュレーション・システム上のテストベンチの実行を加速したという話。
日立はSystemC TLMを用いて、テストパターンの自動生成、自動応答のロジックや、スコアボードなどの複雑なテストベンチ機能を開発。これら環境を「Palladium III」システム上に移植し、テストベンチを「C-to-Silicon Compiler」で自動生成することで、論理検証速度を10000倍高速化することに成功。次世代のPCI Expressコアを含む複雑なサブシステムを検証したところ、従来よりも機能や入力条件の組合せを大幅に向上できたという。
尚、2つ目の事例の詳細は、明日、明後日と開催されるケイデンスのプライベート・ショー「DA SHOW/CDNLive! Japan 2010」にて発表される予定。
※日本ケイデンス・デザイン・システムズ社
2010.07.21
2010年7月16日、ケイデンスは、カシオ計算機がデジカメ用SoCの開発に、ケイデンスのフロントエンド設計ソリューションおよび検証テクノロジが適用された事を発表した。
プレスリリース文
発表によると、カシオはケイデンスの高位合成ツール「C-to-Silicon Compiler」を使用して、SystemCからRTLを生成。生成したRTLを論理合成ツール「Encounter RTL Compiler」で合成し、RTLとレイアウトの等価性検証には「Encounter Conformal Equivalent Checker」を利用した。
この手法によりカシオは、仕様上のターゲットを満たす高品質なRTLから、少面積・低電力な回路を実現。カバレッジ・ドリブン検証手法によりRTL検証の予測性も改善させたほか、バックエンドにおける配線混雑も回避。機能ECOに対する検証も「Encounter Conformal ECO Designer」を活用して短時間で完了させた。
カシオ 西本正輝 氏（QV事業部 第一開発部 第11開発室 テクニカルリーダー）のコメント：
「このプロジェクトは我々にとって非常に重要なもので、この成功にはケイデンスの製品が大きく貢献しました。ケイデンスの幅広いツールを使用して、我々は、短期間で非常に高品質の製品を開発するという目標を達成することができました。我々はケイデンスのテクノロジに対して高い期待を寄せていましたが、その成果は期待を上回るものでした。」
※日本ケイデンス・デザイン・システムズ社
2010.07.15
2010年7月13日、米EDA Consortiumは、2010年度第1四半期（1月-3月）の世界EDA売上報告を発表した。
プレスリリース文
http://www.edac.org/downloads/pressreleases2010/MSS_Q1_2010_Press_Release_FINAL.pdf
EDACの発表によると、2010年Q1（1月-3月）の世界のEDA売上総額は、前年比4.6％増の12億4700万ドル。前期2009年Q4の売上と比較すると1.2％減となるが、前年同時期の売上を上回ったのは2007年Q4以来で約2年ぶりとなる。
分野別売上でみると、CAE分野の売上とIP分野の売上が好調でいずれも前年増を記録。特にIP分野の売上は前年比35.8％増と大きな伸びを示した。それ以外の分野はいずれも前年割れとなっている。
地域別でみると、アジアその他地域が好調を継続。今期Q1では前年比32.2％増と大きな成長を示しており、昨年に続き右肩上がりの成長を維持している。それに対して北米市場は前年比微減、ヨーロッパ市場は前年比微増、日本市場は前年比5.5％減という結果となっている。
2010年Q1時点でのEDA業界の従業員数は26099人で、前年同時期と比較すると0.4％増、前2009Q4と比較すると1.7％減となっている。
2010年Q1の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 4億5850万ドル 7.2％Up
■IC Physical Design & Verification分野 2億7440万ドル 9.2％Down
■IP分野 3億2090万ドル 35.8％Up
■サービス分野 8370万ドル 20.7％Down
■PCB/MCM分野 1億940万ドル 8.9％Down
2010年Q1地域別の売上と昨年同時期との比較は以下の通り。
■北米 4億9290万ドル 0.2％Down
■ヨーロッパ 2億2420万ドル 0.5％Up
■日本 2億5080万ドル 5.5％Down
■アジアその他地域 2億7900万ドル 33.2％Up
※EDAC（EDA Consortium）
2010.07.09
2010年7月2日、新横浜のホテルで、ESL言語「SystemC」にフォーカスした技術セミナー「SystemC Japan 2010」が開催された。
5回目の開催となる今年は、SystemC標準化団体のOSCIがセミナーの主催者に。ESLの広がりが追い風となったのか、エントリー数は過去最高を記録し、300名以上の参加者で会場は熱気に包まれた。
事前に実施したアンケートによると、セミナー参加者の担当業務は「管理職・プロジェクト管理」、「LSI（HW）設計」、「LSI（HW）検証」が多数派で6割以上。「アーキテクチャ/アルゴリズム設計」、「EDA評価/環境構築」がこれに続き、「SW設計」は少数派で1割未満だった。
SystemCの使用状況については、昨年よりも使用経験者が増加し、「使用中」または「使用経験有り」が全回答の4割以上。昨年までは「言語に触れた事が無い」という人が最多数だったが、今年は「言語を習得中」という人がそれを上回った。
また、SystemCの用途については、昨年まで最多数だった「機能検証」を上回り「動作合成」が最上位に。SystemCの普及効果からか、SystemC関連ツールの使用経験者の数も大きく増えた。
■OSCI Stan Krolikoski氏の講演
OSCIの委員でIEEE P1666のチェアを務めるCadenceのStan Krolikoski氏は、OSCI代表としてSystemCのアップデートの予定を紹介。
Stan氏によると、IEEEでは現在「フルスイング状態」でP1666-2005標準のアップデート作業を進めており、年内には新たなP1666-2011標準の策定が完了する予定。P1666-2011標準には、急速に採用が進んでいるOSCI TLM 2.0を取り込む予定で、2011年上半期でのIEEE承認を目指しているという事だった。
P1666-2011標準の先のアップデート計画について会場から質問が出ると、Stan氏は、未だ分からないが、ソフトウェアとのインタフェースが更に良くなる事を願っていると答えていた。
■株式会社リコー 塚本泰隆氏の講演
塚本氏は、ESL設計関連分野で豊富な講演実績を持つ有名人。過去にもSystemC Japanで講演した事があり、2度目の講演となる今回は、「動作合成とバーチャル・プラットフォームの統合に向けて」と題し、SystemCモデルの重複開発を解消する一つの提案を紹介した。
塚本氏によると、リコーでは2003年からESL手法による設計を取り入れはじめ、既に高位合成を用いたハードウェア設計やバーチャル・プラットフォームによるソフトウェア先行開発、システムレベルでの性能見積りを行っているが、用途に応じてSystemCモデルを個別にモデリングしなければならず、その「重複開発」を問題視していた。
今回塚本氏が提案したのは、動作合成用のモデルを修正すること無くバーチャル・プラットフォームに接続するためのOSCI TLM 2.0をベースとしたモデリング手法で、動作合成の対象ブロックとバスとのインタフェースに着目したもの。
同社の利用する高位合成「Cynthsizer」のForte社からヒントを得たというそのモデリング手法は、TLM 2.0の通信関数とレジスタI/F回路をターゲットポート（ソケット）に埋め込むというもので、これにより動作合成用とバーチャル・プラットフォーム用のモデルの共通化を実現。同じモデルをC++の「テンプレート部分特殊化」によって、TLMモデルとピンレベル・モデルに切り替えて利用する。同手法であれば、バスを変更する場合はソケット名を変更するだけで対応でき、バスI/F回路を隠蔽できるというメリットも得られる。
※下の画像は塚本氏の講演データ（リコー提供）
塚本氏によると、同モデリング手法で作成したモデルは、OSCIの「Simple Bus」、Synopsysの「Platform Architect」、Imperasの「OVP」、Forteの「Cynthesizer」で既に接続を確認済み。「テンプレートの部分特殊化」が使えるTLM 2.0ベースのESL環境であれば、モデルを利用できるという見通しのようで、「テンプレートの部分特殊化は絶対オススメ。是非使ってみて下さい！」と力説していた。
また塚本氏は、セミナー後のパーティーで締めの挨拶で再び登場。「動作合成ユーザーが増えた事に驚いた」とした上で、「もっと若いエンジニアに積極的にセミナーに参加してもらい、現場からのESL推進に一役買って欲しい」と語っていた。
■ルネサス エレクトロニクス株式会社 野中義弘氏の講演
野中氏は、「ルネサスエレクトロニクスにおける高位設計適用事例」と題して、高位合成前後の等価性検証手法を中心に講演を行った。
同社ではツールの選択肢の広さから高位設計用の言語としてSystemCを選択。その中心となる高位合成ツールはCadenceの「C to Silicon Compiler」を採用している。高位設計フローにおける検証の手順としては、可能な限り高位合成前にSystemCベースの検証を行うという方針で、機能検証、カバレッジ検証、I/Fのタイミング検証（サイクルベース）を実施。高位合成後は、検証済みのSystemCとRTLの等価性をCalypto社の「SLEC」を使って検証している。
等価性検証は、回路の複雑度に応じて処理時間が増加するため、ルネサスエレクトロニクスでは、それを抑える手段として、対応する変数とレジスタを指定する事を検討。しかし、人手でレジスタマップを指定するのは困難なため、Cadence、Calyptoに依頼し「C to Silicon Compiler」からレジスタマップを自動出力する機能を開発した。
その結果、「C to Silicon Compiler」の出力するレジスタマップを用いて「SLEC」で等価性検証を行うというフローを確立し、等価性検証の工数を大幅に削減。どうしても検証が収束しない場合は、人手でレジスタマップを追加していするという形をとる事にした。また、レジスタマップの指定と合わせて、入力パターン制約を設定することで等価性検証の工数削減を図っているという。
野中氏によると、ルネサスエレクトロニクスでは、既に複数の画像IPを「C to Silicon Compiler」と「SLEC」の組み合わせで設計完了しており、設計生産性の向上を確認済み。次なる課題は、デザイン全体の一括検証の実現という事で、既にCadence、Calyptoと両社のツール間I/Fの改善に取り組んでいるという。
■富士通アドバンストテクノロジ株式会社 中山典保氏の講演
中山氏は、「ASIC適用に向けた高位設計技術への取り組み」と題し、同社が試みた高位合成技術の適用評価結果を紹介した。
高位合成ツールの適用に際しては、その要件として「人手設計同等の回路規模」と良く言われるが、富士通アドバンストテクノロジでは、ECO対応、人手設計同等の低消費電力化、合成前後の等価検証もその要件とし、それら能力を実際に評価した。
同社が導入している高位設計用ツールは、ルネサスエレクトロニクス同様、「C to Silicon Compiler」と「SLEC」という組み合わせ。中山氏によると評価の結果、「C to Silicon Compiler」のインクリメンタル合成機能で所望のECO対応を実現できる事を確認。合わせて低消費電力化についても、入力となるSystemCを適切に記述すれば「C to Silicon Compiler」が最適なRTLを合成可能な事を確認した。等価性検証については、「SLEC」の利用によってその要求をカバー出来ているという。
※下の画像は野中氏の講演データ（富士通アドバンストテクノロジ提供）
また、中山氏は高位合成、等価性検証と合わせてSystemCの検証環境についても言及。SystemCのデバッグ環境としては「gcc」とCadenceの「Incisive」を利用。SystemCカバレッジについては、GNUのテストカバレッジツール「gcov」を利用しているが、フリーツールとして機能不足を感じているため、商用ツールでSystemCカバレッジをサポートして欲しいと訴えていた。
■株式会社プライムゲート 梅田芳直氏の講演
梅田氏は、「経産省委託研究「画像・動画処理用C 言語のLSI 化の支援システム開発」事例」と題して、同社の研究プロジェクトの内容と合わせて、C言語設計のあるべき姿を講演。設計会社の経営者という立場ならではの、経営視点の設計論を語った。
梅田氏の講演内容は、「C言語設計でムーアの法則に対処する」という考えをベースにしたもので、主に設計現場のマネージャー層に訴えるもの。経営資源の有効利用から、具体的なプロジェクト管理テクニックまで内容は幅広いものであったが、ポイントは大きく３つ。
まず、C言語設計を進めるにあたっては、これまで工数として定義されていなかった要素もふまえ、生産性を正しく定義し、プロジェクト全体の工数を一元管理することが重要という話。同社では、その実現に向けてJavaベースの設計フレームワークを開発し、可能な限り設計の効率化を追及し生産性を向上しているという。
次に、C言語設計は、C/C++とSystemCの併用が最適という話。梅田氏は、それぞれの言語の長所と短所を活かし、様々なデザインおよび検証に対し柔軟に対応する事で生産性を向上できるとし、その例として同社では3種類の高位合成を用途に応じて使い分けているという話を紹介した。ちなみに、使用している高位合成ツールは、Mentorの「Catapult」とNECの「Cyber」、そしてテクノレポ社の「Design Prototyper」。梅田氏は、ツールも設計者も適材適所が大事であると語っていた。
また梅田氏は、Cベース設計とSystemVerilogによる検証の組み合わせ手法も紹介。SystemVerilogはCベース設計との親和性が高く、アサーションやプロパティチェックなどを容易に適用可能とし、DPIを使えばC言語で記述した機能モデルとSystemVerilogの接続も簡単とその有効利用をすすめた。
そして梅田氏が講演を通じて繰り返し語っていたのが「設計IPの有効活用」。この話には2つの側面があり、一つは、設計する過程で出来るだけ会社の資産としてIPを残そう。そしてそれを別の設計で有効活用していこうという話。もう一つは、HDLの設計IPではあまり設計の効率化は望めない。より設計の効率化を図るためには、設計の上流工程におけるソフトIPの活用が必須という話だった。この話には、人的リソースを労働集約型から資本集約型へ変えていこうという、経営者梅田氏ならではのメッセージが込められていた。
※下の画像は梅田氏の講演データ（プライムゲート提供）
■ソニー株式会社 蛯原均氏、旦木秀和氏の講演
蛯原氏と旦木氏は、「ソニーで成功しているSystemC設計フロー」と題して、1つの講演枠を2名で講演。蛯原氏は、ソニーで活用しているRTL実装前の「SystemCリファレンス」について、旦木氏は主に高位合成を用いた同社の設計フローについて紹介した。
「講演の入り方がカッコイイ」と某所でもつぶやかれていた蛯原氏の出だしは、日本の半導体が世界で勝てないのは、過剰な品質基準＝高コスト体質が大きな要因という話で、機能追加を繰り返す事でマージンが過剰になる日本の「積み上げ型」の設計スタイルと、限られたコスト内で要求機能を実現する海外の「バランス型」の設計スタイルの違いを指摘。高コストな設計を打破するカギは「SystemC」とした上で、同社で実践しているSystemCを用いたシステム設計の最適化手法を紹介した。
※下の画像は蛯原氏の講演データ（ソニー提供）
蛯原氏によると、ソニーではビット精度やデータの内部構造も表現できるSystemCを用いて、デザインのプロトタイプ（SystemCリファレンス）を設計の初期段階で要求仕様から作成。SystemCリファレンスを用いてシステムレベルの最適化を行い、システムの整合性を確認した上でそれをゴールデンとしてRTL実装を進めている。従来手法で言う仕様検討をSystemCリファレンスに、RTL実装を高位合成に、RTL検証をSystemCリファレンスとRTLの一致検証に、という形で3つの「置き換え」によって仕様を最適化できる設計フォローを実現している。
尚、蛯原氏によるとソニーでは、SystemCリファレンスと高位合成用SystemCの作成は、全く別のレイヤで作業をしており、同じSystemCでも分けて考えているとの事。それは、システムの最適化とハードウェア(実装）の最適化を区別しているからで、これにより後段の一致検証の精度が高まるという効果もあるという。
※下の画像は蛯原氏の講演データ（ソニー提供）
続いて蛯原氏は講演の途中で実際に作成したSystemCリファレンスのデモを披露。SystemCにWindowsのGUIの皮を被せたというフレームワークを用いて、カメラ画像処理LSI用に作ったSystemCリファレンスを実際に動かして見せた。同環境を利用すれば、Verilogでいうハードウェア・レジスタ同等のものが同じビット精度で見え、実機と同じ精度で画像を確認可能。安価な環境で、画質の調整に必要なパラメータのチューニング（合わせ込み）などを効率よく実現できるという事で、ソニーのカメラ画像処理LSIの開発の殆どで、SystemCリファレンスを用いた設計手法が導入されているという。
※下の画像は蛯原氏の講演データ（ソニー提供）
また、同フレームワークには、システム上の各ブロックを部分実行できる仕掛けがあり、SystemCリファレンスを用いたブロック単位のランダム検証が可能。SystemC,SystemVerilog,eなどを用いてRTL一致検証ベンチを作成し、SystemCリファレンスとRTLとの結果一致を見る事ができる。同検証手法ではカバレッジが100％になるようランダムを制御する事がポイントという事だった。
更にSystemCリファレンスを使えばファームウェアの基礎的な動かし方を見る事も可能。OSの構造や割込みハンドラなどを見るにはTLM2.0のバスやISSが必要となるが、SystemCリファレンスは、ファームウェアの先行開発にも役立てる事が可能であると蛯原氏は説明した。
続いて旦木氏の講演。
旦木氏は同社における高位合成の利用状況にフォーカスし、ここ3年間の実績とフローの変化について語った。
旦木氏によると、ソニーでは「高位合成はRTLの実装を効率化するものではあるが、全自動では無い。」という認識の下、これまでは高位合成の得意なところにフォーカスして設計で活用してきた。その例として旦木氏は、パイプライン機能の活用やリソース共有機能の活用を上げたが、そこに至るまでは数年に及ぶ試行錯誤があり、約3年前の時点でデータパス回路には高位合成が使えるという判断に至っていた。
その後、その有効性から、出来ればもっと高位合成の適用範囲を広げたいと考えていたところ、使用しているツールが「モジュラ・インタフェース」という技術で複雑なインタフェースを扱う事が可能となり、その用途が一気に拡大。2009年の実績で年間14件の設計に高位合成ツールを利用するまでになった。
※下の画像は旦木氏の講演データ（ソニー提供）
旦木氏によると、現在では、バス、CPUなど以外であればほぼ高位合成が適用可能という認識で、より短期間で設計を終わらせたいかどうかで、高位合成の適用を判断しているという話。ソニーでは、高位合成＝TAT短縮の手段という形で定着しているようだった。
（※利用しているツール名は未公表。SystemC入力でモジュラ・インタフェースが使える高位合成ツール。）
具体的に示された設計事例によると、RTL設計で3ヶ月を要するブロックを1ヶ月で完了。この1ヶ月の中には実機デモが可能なFPGAプロトタイプの工数も含まれており、そこからASICへの移行は僅か1日。動作合成をかけ直すだけで済んだという。旦木氏曰く、「大事なのは導入フロー。ちゃんとしたフローを作れば高位合成による短期間実装は確実。」そういった事例は社内で多数あり、直近では400万ゲートの回路を高位合成を用いて3ヶ月間で完了したケースもあるという話であった。
※下の画像は旦木氏の講演データ（ソニー提供）
尚、しばし人手設計よりも大きくなると言われる回路面積について旦木氏は、合成の過程で最適化は必要とする一方で、設計の早い段階で正確な回路面積見積もりを行う事も重要とし、回路面積の話は必ずしも高位合成ツールだけの問題では無いとした。
最後に旦木氏は高位合成利用における今後の課題を列挙。記述スタイルや合成制約の標準化、合成ツールの機能改善と合わせて、ツールを使う設計者の育成や教育環境の整備も課題に挙げていた。
2010.06.29
第47回DAC（Design Automation Conference）に出展していたEVE社のブース・レポート。
EVEは、ちょうど昨年のDAC前に新製品として発表した10億ゲート・デザイン対応のエミュレーション・システム「ZeBu Server」をメインで展示。同システムによる、OSCI TLM-2.0 サポートの詳細を説明していた。
「ZeBu」のTLM対応は、「ZeBu」用のTLM-2.0トランザクタ・アダプタを用意する事で実現されており、一つのアダプタで複数のSystemCモデリング・レベルに対応可能。複数のターゲットおよびイニシエータ、ブロッキング/ノン・ブロッキングのトランスポート・インタフェースをサポートしており、EVEの用意するその他のEVEのトランザクタやZEMI-3で作成されたトランザクタとも相互運用できる。
この「TLMトランザクタ」により、「ZeBu」をTLM2.0ベースのVirtual Platformに容易に接続可能となり、Virtual Platform（SystemC TLM）とRTLブロックを繋いだ高速な仮想シミュレーションが可能となる他、「VMM」などSystemVerilogベースの検証環境とも接続可能となる。
※※下の画像はZeBuのTLMサポート関連資料
EVE副社長のLauro Rizzatti氏によると、「ZeBu Server」は発売後の反響が非常に良く、5ヶ月で13システムの受注を獲得。詳細は明かされなかったが、名だたる大手がユーザーとして名を連ねているという話だった。EVEは同件を6/29にプレスリリース。2010会計年度Q4（2010年1月?3月）の受注が過去最高の1990万ドルに達したとしている。
また、Lauro Rizzatti氏にハードウェア・ベース検証ツールの市場激化について訊ねたところ、技術的にはあらゆる面でEVEが先行しているとし、他社の追随を気にしない自信を覗かせていた。
※日本イヴ株式会社
2010.06.28
第47回DAC（Design Automation Conference）に出展していたVennsa Technologies社のブース・レポート。
Vennsaは、DAC初出展のカナダのベンチャー。※詳細は下記ニュース記事参照。
https://www.eda-express.com/2010/04/dacvennsa-technologies.html
Vennsaは、RTLのデバッグを対象とした検証ツール「OnPoint」を展示。「OnPoint」はフォーマル検証ツールの検出したエラーの情報を読み込み、エラーの原因と推測される箇所を自動的に特定してくれるツールで、ツールの示唆した上位10候補をチェックすれば、ほぼバグは特定できるという優れもの。
これまで「OnPoint」はフォーマル検証ツールのみを対象としていたが、DAC前に発表した最新バージョンでは、シミュレーションにおけるエラーの原因特定にも対応。市販論理シミュレーターのエラー情報からもバグ原因候補の特定が可能となった。また、特定したバグ候補に対して、どのようにしてバグを修正すれば良いか指南してくれるオプション機能も新たに備えられたという。
Vennsa社のCTOSean Safarpour氏によると、同社のセールスは北米市場より先に日本市場で展開しており、既に日本企業の顧客を獲得済み。その理由はフォーマル検証のユーザーとしてスキルが高く、ツールの良さを一番実感してもらえるからとの事。シミュレーションにも対応した事で、今後、北米市場での売り込みにも力を入れるが、引き続き日本市場は同社の最重要市場としてセールス及びサポートに力を注いでいくと聞いた。
※下の画像の人物はVennsa社のCTOSean Safarpour氏
※Vennsa Technologies社
2010.06.28
第47回DAC（Design Automation Conference）に出展していたCalypto Design Systems社のブース・レポート。
Calyptoのブースでは、6月11日にリリースした「PowerPro」の新バージョン4.0と「SLEC」5.0を展示していた。いつも感じる事だが、同社のブースは意外と大きい。
「PowerPro」の新バージョン4.0では、メモリ向けの「PowerProMG」に新たに「アドバイザ機能」を追加。同機能は、RTL記述のどの部分を書き換えればより低電力化が可能かを指南してくれるもので、プッシュボタンでアドバイスを確認可能。これまではあくまでもRTLに記述されている信号だけが最適化の対象であったが、アドバイスに従ってRTLの記述を修正すればより低電力の可能性が広がる。同機能は、既に「PowerPro CG」では実装されていたが、今回「PowerProMG」にも対応させた形だ。
また、「PowerProMG」バージョン4.0では、新たにSystemVerilogをサポートしたほか、ユーザー側で回路の動作モード毎に電力最適化を行う事が可能となった。Calyptoの山本修作氏（Japan Technical Account Manager & Business Development）によると、一般的なロジック回路の設計と違い、メモリ設計の場合はクロック・ゲーティングを駆使しているケースが少なく、その分「PowerProMG」の適用効果が高いという話。また、設計したメモリのRTLをゴールデンとして、メモリのポータビリティを保ちながらターゲットに応じて「PowerProMG」でメモリの最適化を行う顧客も増えているという。
「SLEC」5.0では、シーケンシャル・アナリシス・エンジンを改良し、新たに「LoopInduction機能」を追加。「SLEC」は高位合成前後の機能等価性をチェックできるが、その主な対象となる信号処理系の回路には、「深いループ」が存在する事が多く、チェックに当たっては制限や複雑なツール設定が必要とされていた。今回追加された「LoopInduction機能」は、これまで困難だったデザインの取り扱いを容易にするもので、プッシュ・ボタン式に高位合成前後のコードの機能等価性を検証可能。これまでのようにデザインにおける「ループ」を気にせず等価性をチェックできるようになる。「LoopInduction機能」の追加は「SLEC」にとって非常に大きな進化。高位合成ユーザーに与えるインパクトも大きい。
尚、「LoopInduction機能」は、高位合成ツール側からの情報を必要としているため、Calyptoでは現在ケイデンスの高位合成との連携を先行して進めていると聞いた。
※カリプト・デザイン・システムズ株式会社
