NEWS
2010.12.06
2010年12月3日、Magmaは同社のフラッグ・シップ製品であるインプリメント・ツール「Talus」の最新版と、その上位パッケージ「Talus Vortex FX」を相次いで発表した。
Magmaによると、バージョンアップされた最新の「Talus 1.2プラットフォーム」は、先端プロセス向けデザインに必要とされるクロストーク回避、オンチップ・バリエーション（AOCV）、マルチモード/マルチコーナ（MMMC）解析といった機能を備えながら、そのインプリメント処理の大幅な高速化を実現しており、従来のインプリメントツールを使用した場合よりも、設計期間を5分の1から6分の1に短縮可能。既に28nmデザインでの利用実績があり、その先の20nm以降のプロセスも視野に入れたツールとして開発されている。
現在、市販ツールの中で最も高速であると主張するMagmaの「Talus 1.2プラットフォーム」は、クロストーク回避、オンチップ・バリエーション（AOCV）、マルチモード/マルチコーナ（MMMC）解析を併用しながら1日あたり100万?150ゲートのセル実装を実現。フラットで最大300万セルの実装を1日で処理出来るとの事。個別機能で言うと、例えばマルチコーナー/マルチモード解析で従来ツールの5倍以上のシナリオを処理し、実行時間を約10倍高速化することが可能だという。
これら劇的な高速化処理の秘密は、「Talus 1.2プラットフォーム」で使用されている独自のタイミング解析エンジンにあり、STAツール「Takton」や寄生抽出ツール「QCP」で利用されている基幹技術が生かされているという。
そして同時発表された「Talus Vortex FX」は、「Talus 1.2プラットフォーム」の更に上を行く高速化を実現したインプリメント環境で、Magma独自の分散処理機能「Distributed Smart Sync」技術によって、最適化機能を駆使しながら1日300万ゲートのセルを実装可能。フラットで最大1日500万セルを処理することができる。そのコア技術はマルチ・スレッド技術とマルチ・プロセッシング技術を組み合わせた独自の手法で、一般的なマルチ・スレッド技術のみのインプリメント・ツール（Talus 1.2もこれに当たる）と比較して2倍から3倍の高速化を実現できるとの事。Magmaはこの「Talus Vortex FX」を業界唯一最速の分散配置配線ソリューションだとしている。
2010.12.06
2010年12月3日、米SIA（Semiconductor Industry Association）は、2010年10月の世界半導体売上高を発表した。
SIAの報告によると、2010年10月の世界半導体売上高は263億3000万ドル。前年同時期比約19.8％増、前月比約0.5％減という統計結果となった。
今年に入り世界半導体売上は4月-9月にかけて、売上記録を6ヶ月間更新し続けたが、この10月で記録の更新はSTOPした。
2010年1月-10月の10ヶ月間の売上合計は、2482億ドルで現時点で前年比37％増。先月時点でのSIAの予測では、2010年売上総計は前年比約28％増の2900億ドル以上となっている。
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Americas
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4.81
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Europe
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Japan
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4.22
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Asia Pacific
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11.73
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Europe
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Japan
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Asia Pacific
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13.48
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Total
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25.24
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26.32
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4.3%
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2010.12.06
単純に出会った関係者の数によるイメージだが、今年は例年よりもハード設計寄りの方々が多かった印象。聴講したFPGA関連のセッション「技術者たちは気づき始めた、現在のFPGA設計手法に潜む罠」と「FPGAデザインが、たまに動かなくなることはありませんか？」はいずれも200名近い参加者で満席だった。
展示で一番印象に残ったのは、国産高位合成ツールを展示していた今年初出展の
オーバートーン社こじんまりとしたブースにはかなりの人だかりが出来ていた。
同社の背景は
こちらのブログにキーワードが出ているが、 東海大学、清水尚彦教授の研究成果を事業化した日本のEDAベンチャーで、その起源は1980年代にNTTの研究所で開発された論理合成ツール「PARTHENON」にあるようだ。
オーバートーンの提供する製品は、「NSL Core」、「NSL Core+」、「NSL Overture」と3種類あるが、その高位合成エンジンは全て共通で、独自のハードウエア記述言語「NSL（Next Synthesis Language）」を入力としている。「NSL」はVerilogとVHDLにCの使い易さを取り込んだ言語仕様で、デザインの構造と動作を分離した形で記述可能。TLMの抽象度でクロック単位の制御を記述する事ができるほか、HDLで記述されたIPを呼び出す事もできる。論理合成用のVerilog,VHDLに加え、検証用のSystemCも出力可能で、FPGAをターゲットとする場合、AlteraおよびXilinxのFPGAコンフィギュレーションデータを直接出力する機能があるという。
また、同社の高位合成エンジンのユニークなところは、UMLからのエントリ・パスを用意しているところで、UMLから専用言語「NSL」へのコンバーター（NSLのテンプレート出力）を利用することでUMLからのLSI設計を実現できる。同社取締役開発部長の井倉将実氏は、デザインの仕様の理解・意思統一を図る手法としてUMLを用いたシステムレベル設計手法を提唱しており、「NSL」を高位の仕様記述UMLと実装言語HDLのギャップを埋める「ハブ言語」として利用する事で、理想的な高位合成フローが構築出来るとしている。
現在オーバートーン社では、高位合成エンジンにシンプルなGUIが付いた「NSL Core」、更にEclipse GUIとUMLtoNSLを追加した「NSL Core+」、NSLのエディタやデバッグ環境、FPGAコンフィギュレーション機能などを備えたフルパッケージの「NSL Overture」を提供中。「NSL Core」については無償の教育用ライセンス（NSL入力500行まで）と無償の非商用ライセンス（NSL入力2000行まで）も用意している。
これまで高位合成というと、「人手RTLと同等」といったようにその自動化機能が如何に優れているかに焦点が当たるケースが多かったが、ここ最近はその流れが微妙に変化してきた感があり、ある人はそれを「思考ツール」と呼び、ある人は「複雑なアルゴリズムの実装には不可欠」と言うなど、その使い方に焦点が移ってきている。オーバートン社の井倉氏は、高位合成は「仕様の理解を一致させ設計の意思疎通を図るために必要」としており、同社の高位合成ツールは、設計現場のエンジニアの視点でツールを作り込んだというイメージが強かった。
いずれにしても高位合成の普及期と言えるこの時期に、国産高位合成ツールが登場したことを歓迎し、今後の活躍に是非期待したい。
2010.12.03
2010年8月26日、マグマは2011会計年度第2四半期（2010年8月-10月）の売上を報告した。
発表によると、マグマの2011会計年度Q2（2010年8-10月）売上は前年同時期比約14％増の3392万ドル。収支はマイナスで270万ドルの損益を計上した。※GAAP基準による会計結果
売上げ増の原動力となったのは配置配線ツール「Talus」で、半導体大手上位20社のうち18社で利用が増えた。また、回路シミュレータ「FineSim」、キャラクライゼーション・ツール「SiliconSmart」、フィジカル検証ツール「Quartz」、なども複数の新規顧客を獲得しているという。
マグマは、次期Q2（11-1月）の売上を3400-3450万ドルと予測している。
2010.12.03
2010年11月30日、Magmaは、東芝がフラッシュメモリのサインオフ・シミュレーションに同社の「FineSim」を採用したことをは発表した。
発表によると東芝は、Magmaの回路シミュレータ「FineSim Pro」を、同社のNAND型フラッシュメモリの開発向けに採用。サインオフ・シミュレーションのツールとして使用する。
Magmaの回路シミュレータ「FineSim Pro」は、ネイティブmulti-CPU技術を搭載しており、複数CPUの分散処理によるフルSPICE精度の高速処理がウリ。アナログ向けのトランジスタ・レベル・シミュレーションも可能。Magmaは今年5月にこの「FineSim Pro」を組み込んだメモリ・キャラクタライゼーション・ツール「SiliconSmart ACE」を発表している。
株式会社東芝 セミコンダクター社、メモリ技師長、百冨正樹氏のコメント：
「最先端の技術や機能を搭載する東芝のNAND型フラッシュメモリ製品は、さまざまなアプリケーションに対応するよう、差別化されています。このため、信頼性の高い製品を最初に市場に投入することが必須条件となっています。マグマ社の統合された回路シミュレーション・プラットフォームは、単一ツール内で、優れた性能と精度のトレードオフが可能なため、当社の全体的な設計生産性を向上しています。」
2010.12.02
2010年12月1日、シノプシスは、2010会計年度第4四半期（10年8月-10月）の売上を報告した。
発表によると、シノプシスの2010会計年度Q4（10年8月-10月）の売上は、前年同時期比約11％増、前期Q2比約11.4％増の3億7550万ドル。収支は前年同時期比約30％増の2540万ドルの黒字だった。（※GAAP基準による会計結果）
シノプシスの2010会計年度の売上合計額は、13億8000万ドルで前年比1.5％増を達成。純利益は前年比約40％増の2億7310万ドルを計上した。（※GAAP基準による会計結果）
シノプシスは2010会計年度でQ1,Q3と売上前年比減を記録していたが、Q4にて大きく挽回四半期売上げ記録を塗り替え、結果的に過去最高となる年間売上げ額を残した。この勢いは引き続き維持される模様で、シノプシスは、次年度2011の売上を15億ドル以上と見込んでいる。
2010.11.25
2010年11月18日、業界標準ツール「SpyGlass」をはじめとしたRTL解析ソリューションを手掛ける米Atrenta社は、新横浜のホテルで今年で3回目となる「Atrenta Users Meeting 2010」を開催した。
当日のセミナー会場は、ほぼ満席状態で参加者は100名近く。セミナーは下記内容にて実施され、今年は2件の顧客事例が紹介された。
・タイミング制約等価検証機能の適用評価 ルネサスエレクトロニクス
・自動バグ検出ツールSpyGlass AutoVerifyの事例紹介 富士通ネットワークテクノロジ
・RTL Power最適化セミナー アトレンタ
・非同期検証の現状と弊社実績の御紹介 ベリフィケーション・テクノロジー
・Technical Topics アトレンタ
・TSMC's IP Alliance Expansion to include Soft IP TSMCジャパン
最初の事例は、ルネサスエレクトロニクス プラットフォームインテグレーション統括部 舘澤 充氏による「SpyGlass Constraints」評価の話。
舘澤氏によると、ルネサスエレクトロニクスでは、タイミング制約の記述ミスはチップ不良の原因として無視できないと、Atrentaの設計制約検証ツール「SpyGlass Constraints」の評価に2009年4月から着手。SDCのクリーニングに伴う等価性チェック、トップとブロックのSDC間の等価性チェック、レイアウトの最適化前後のSDCの等価性チェックと段階的に同ツールの複数機能、複数バージョンを実際の設計データで評価し、その有用性から2010年11月に検証フローに適用可能と判断を下した。※レイアウトの最適化前後のSDCの等価性チェックについては現在も評価を継続中。
評価にあたっては、「SpyGlass Constraints」の解析結果がおかしいのか、配置配線側のSDCがおかしいのか、そのチェックに苦労したと舘澤氏。結局、内製のSDCバジェットツールを作り、STAツールを駆使して問題の切り分けを行ったという。
舘澤氏の考察によると、「SpyGlass Constraints」を用いる事でSDC修正後の影響確認工数を約20％削減、SDCの記述ミス検証工数を約20％削減、最適化前後の矛盾検証工数を約10％削減できるとの事。ツールに対する要望としては、下記大きく３つが挙げられるという。
１．デバッグ環境の整備
２．SDCチェッカーと「SpyGlass Constraints」の解析エンジンの統一
３．解析に有用なドキュメントの整備
続いての事例発表は、富士通九州ネットワークテクノロジース（以下、QNET）システムロジック開発センター 第二開発部の吉谷氏。フォーマル検証技術を用いた自動バグ検出ツール「SpyGlass AutoVerify」の適用事例について講演した。
吉谷氏によると、QNETにおけるフォーマル検証技術導入へのモチベーションは、検証負荷の前倒し即ち比較的難易度の低い検証工程前半でフォーマル検証を用いることで検証効率を上げたいというもの。その目標に向けて数年前にフォーマル検証ツールの導入にトライしたが、アサーション記述言語の習得など利用者の壁が高く普及には至らなかった。
しかし、そのツールに備えられていたアサーション記述不要の「自動チェック機能」については利用者が多かった点に着目し、検証項目を絞ったアサーション記述の自動生成を自作したが、これも用途が限定されるためうまく普及しなかった。そんな背景の中で吉谷氏はAtrentaの自動フォーマル検証ツール「SpyGlass AutoVerify」に出会った。
Atrentaの「SpyGlass AutoVerify」は、フォーマル検証技術を用いてRTLの構造上の問題を検出してくれるツールで、デッドコードやFSMデッドロック、実行しないステート、固定信号等々をテストベンチを書かずに解析可能。吉谷氏曰く「RTLを書いたらすぐ実行出来るSpyGlass AutoVerifyは便利。構造上の問題をすぐ検出してくれる。」とその手軽さがポイントと言える。また、吉谷氏の紹介した適用事例によると、「SpyGlass AutoVerify」はFSMの解析機能が優れており、他社のツールでは教科書通りのFSMしか検出できないところ、高位合成の吐き出したFSMも解析できたとの事。冗長な回路を生成するデッドコードの検出も容易だという。
「SpyGlass AutoVerify」の実行時間については、デザインの規模により様々という事で、870kgateで19時間かかったケースもあれば、243kgateで1分というケースもあったと紹介。吉谷氏は、「適用するならチップレベルではなく、ブロックレベルの適用がよい。」とコメントしていた。
尚、「SpyGlass AutoVerify」は、QNET社内におけるFPGA／ASIC開発の推奨ツールとして導入しており、フローとしてはLintツールかけた後に使用しているという。
ここまでが事例関連で、今回のセミナーではAtrentaからPower最適化関連の新製品に関するニュースが2つあった。
Atrentaは既にPower最適化ソリューションとして「SpyGlass-Power」というファミリ製品を提供しており、RTLにおけるPower削減箇所の検出やRTL記述変更によるPower削減効果の評価などの機能をリリースしているが、新たに大きく2つの新機能を追加。
一つは、Power削減効果の評価を元に自動的にRTLを修正する「autofix-RTL」の生成機能。これを使うと、Power削減効果をもたらすイネーブルロジックを自動的に追加する事が可能。SpyGlassには、CDC解析機能も備えられているため、CDCの問題が発生しうる箇所へのイネーブル挿入は回避できる。これにより、論理合成が行うPower削減効果の少ないクロックゲーティングを抑止するだけでなく、論理合成では検出できないゲーティング・ポイントを見つけイネーブル・ロジックを追加することが出来るという。
また、もう一つの新機能として「シーケンシャル等価性チェック機能」も実装され、Power最適化前後のRTLの機能等価性をできるようになった。Atrenta曰く、CDCとPower削減を合わせて考慮できるツールは「SpyGlass-Power」だけだという事で、更なる今後のロードマップとして、メモリ向けのパワーリダクション機能も開発中と聞いた。
尚、セミナーの最後には、TSMCジャパンの諏訪氏による講演が行われ、AtrentaとTSMCの協業について紹介。TSMCではOpen Innovation Platform構想の一環として、顧客がプロセッサ・コアなどソフトIPを利用しやすくなるよう、ソフトIPベンダに対してソフトIPの検証基準を提示。Atrentaの「SpyGlass」をソフトIPのRTLコードのアセスメントに使用することに決めたという。これにより、TSMCのパートナーであるIPベンダにおける「SpyGlass」の利用が更に広がる事になる。
2010.11.24
2010年11月22日、メンター・グラフィックスとドイツの電子計測器メーカー大手のRohde&Schwarzは、両社のコラボレーションによる無線通信SoCのデバッグ・プラットフォームを発表した。
発表によると、両社が提供するデバッグ・プラットフォームは、Rohde&Schwarzのテストシステムおよび計測機器とメンターのエミュレーション・システム「Veloce」を組み合わせたもので、ターゲットとなるSoCデザインを「Veloce」上で動かす事で検証・デバッグを加速させるというもの。当然ながらRohde&Schwarzのテストシステムから「Veloce」にアクセスする仕組みが用意されている。
Rohde&Schwarzは、欧州市場を中心にWCDMAやLTEといった無線通信向けのテスト環境を提供しており、今回、チップ化する前のSoC検証の加速に向けてメンターと手を組んだ格好となる。
2010.11.23
2010年11月19日、メンター・グラフィックスは、2011会計年度第3四半期（2010年8月-10月）の売上を報告した。
発表によると、2010年8-10月の売上は、前年比約26.3％増、前期Q2比約27％増の2億3890万ドル。1525万ドルの純利益を計上した。この実績は前期売上報告時点でのフォーキャストを上回るもので、8-10月期の売上が2億ドルを超えるのはこれが初。
メンターのCEO Walden C. Rhines氏のコメントによると、好調な売上げはソリューションの多様化戦略が功を奏しているようで、新規顧客の約3割は新たな市場領域の顧客だという。
メンターは次期2011会計年度Q4（10年11月-12年1月）の売上を2億9300万ドルと予測。この数字は同社の四半期売上げ記録を更新するもので、予測通りの実績を出せば2011会計年度全体の総売上は9億ドルを超えることになる。
2010.11.22
2010年11月17日、Synopsysは、同社のフィジカル検証ツール「IC Validator」がTSMC社の40nm/65nmプロセス向けに認定された事を発表した。
TSMCは、EDAベンダやIPベンダとの協業を推進するための「Open Innovation Platform構想」の実現に力を注いでいるが、その一環として、EDA各社と共同開発した独自のDRC用データ・フォーマット「iDRC」とLVS用データ・フォーマット「iLVS」をリリースしている。
今回のTSMCの認定は、「IC Validator」がTSMC40nm/65nmプロセスの「iDRC」と「iLVS」のルールセットを備える信頼性の高いフィジカル検証ツールと認めるもので、TSMC40nm/65nmプロセスおよびSynopsysの顧客は安心して「IC Validator」を利用出来るようになる。
「IC Validator」の最大の特徴は、インプリメント環境「IC Compiler」と連動しながら、インプリメント作業中のフィジカル検証「インデザイン・フィジカル検証」を可能としている点。これによりインプリメント工程とサインオフ工程を区別することなく、一連の作業を効率化できる。
2010.11.19
2010年11月18日、フォーマル検証を中心とした検証ツールを手掛ける、米Real Intent社は、同社のSDC検証ツール「PureTime」のバージョンアップを発表した。
プレスリリース文
http://www.realintent.com/real-intent-news/2010-11-17
RealIntentの「PureTime」は、独自のフォーマル解析エンジンによって、SDCのフォルスパスやマルチサイクル・パスのタイミング例外の正当性を検証するツールで、デザイン制約のテンプレート作成や制約のカバレッジ解析なども可能としている。
今回のバージョンアップの主な内容は以下の通り。
・Equivalency checking between two constraint scenarios of the same design
・Coverage analysis of single as well as multi-mode designs
・Template generation including clock domain crossing false paths
・Additional smart checks to further improve quality
2010.11.19
2010年11月18日、メンター・グラフィックスは、Broadcom社がエミュレーター「Veloce」を採用した事を発表した。
発表によるとBroadcomは、高帯域幅のスイッチング・アプリケーション向けの次世代SoCの開発にメンターのエミュレーター「Veloce」を採用。合わせてトランザクション・ベース・シミュレーションの高速化を実現するオプション機能「Testbench-Xpress（TBX）」も導入した。また、メンターはBroadcomのニーズに応えるために、ネットワーキング・アプリケーション向けの「iSolve」を新たに開発したという。
「iSolve」は、「Veloce」を用いた検証をより効率化させる特定アプリ向けソリューションで、解析・デバッグ環境と合わせて様々な標準規格のIPがパッケージされている。
2010.11.18
2010年11月16日、シミュレータ、波形ビューワなどシミュレーション関連のEDAソリューションを手掛ける、米SynaptiCAD社は、同社のデバッグ環境「BugHunter」のバージョンアップを発表した。
発表によると今回のバージョンアップにて「BugHunter」はMentorのシミュレーター「ModelSim」とCadenceのシミュレーター「Incisive」の64bitバージョンをサポート。その他にも、波形キャプチャの高速化など細かなデバッグ機能の強化が行われている。
「BugHunter」は、Verilog、VHDLおよびC++のソースレベルのデバッグが可能。グラフィカルなテストベンチの自動生成機能も備えている。価格はノードロックのWindows版で2500ドルから。
2010.11.16
2010年11月16日、SoCインターコネクト設計ソリューションを手掛ける仏Arterisは、韓国LG Electronicsが同社のインターコネクトIPを採用した事を発表した。
発表によるとLGは、デジタルテレビ向けのプラットフォームにてArterisのインターコネクトIPを採用。
LGは、ArterisのインターコネクトIPを採用する事で、フロントエンドのアーキテクチャレベルでインターコネクトの最適化（ワイヤー数の削減）を実現。これによりバックエンドのデザイン制約を緩和する事ができたとコメントしている。
2010.11.16
2010年11月15日、プロセッサ開発システム「ASIP Meister」を手掛ける国内のEDAベンチャーエイシップ・ソリューションズは、新製品となるSoCアーキテクチャ探索ツール「SoC Meister」を発表した。
発表によると「SoC Meister」は、SystemC TLMで記述されたシステム仕様をベースにプロファイリングを行い、要求仕様に最適なアーキテクチャ候補を導き出すSoCのアーキテクチャ探索および検証ツールで、設計者の経験と勘に頼らないモデルベースのアーキテクチャ探索を実現するもの。
対象システムの機能ブロックをSystemCのProcess、各Process間のデータ転送はSystemCのChanelとして記述することでシステム全体を抽象化し、そこからアーキテクチャ候補を導き出すが、膨大な実装解の生成を防ぐために独自のアルゴリズムによって不要な解を削減するというのが「SoC Meister」の特徴の一つ。これにより、効率的なアーキテクチャ探索を実現する。
※画像はエイシップ・ソリューションズ提供のデータ
また、「SoC Meister」には、導き出したアーキテクチャを動作速度、リソース、消費電力の3つの評価関数で検証する機能があり、この指標を元に要求仕様に応じた最適解を判断する事が可能。用途としてはHW/SWのパーテショニングやバス構造の最適化、個別機能ブロックの性能評価などを想定している。
※画像はエイシップ・ソリューションズ提供のデータ
エイシップ・ソリューションズは、大阪大学今井教授の研究成果をベースとしたEDAベンチャーで、最初の製品は特定用途向きのカスタム・プロセッサ開発環境「ASIP Meister」。
今回発表された新製品「SoC Meister」は、来るET2010にて製品を展示予定。評価版も用意しているとの事。
2010.11.12
2010年11月9日、EDA関連の標準化推進機関米Si2（Silicon Integration Initiative）は、業界標準を目指す新たなDRCルール記述言語「OpenDFM 1.0」のリリースを発表した。
Si2によると「OpenDFM 1.0」は、Si2の「Design for Manufacturability Coalition」によって策定されたオープンなDRCルール記述言語で、精度やパフォーマンスを損なうこと無くより高い抽象度でDRCルールを記述することが可能。DFMを考慮した設計の意図も記述することができる。これにより、DRCにおけるルール記述量を従来手法よりも1/5?1/20に削減でき、DFMチェックにも利用出来るようになる。
「OpenDFM 1.0」は下記ページより無料でダウンロード可能。同言語の開発には日本のSTARC（株式会社半導体理工学研究センター）のメンバーも参画していたようだ。
http://www.si2.org/openeda.si2.org/projects/dfmcdistrib
2010.11.10
2010年10月22日、メンター・グラフィックスは、今年で2回目となる「Catapult Users Forum」を開催した。
「Catapult Users Forum」は、文字通り高位合成ツール「Catapult」のユーザーを主たる対象としたセミナーで、今年は富士通九州ネットワークテクノロジーズ株式会社、パナソニック モバイルコミュニケーションズ株式会社、他1社の計3社が「Catapult」を用いた設計事例を発表した。
ここでは直接話しを伺った、富士通九州ネットワークテクノロジーズ株式会社、第一開発統括部、第一技術部の斎藤 睦巳氏の講演内容について紹介する。
斎藤氏は、方式（アルゴリズム）開発者として高位合成ツール「Catapult」を利用する人物で、専門は信号処理システムの方式開発。社内の高位合成ワーキンググループのメンバーとしてCベース設計を推進しており、今回「方式開発者から見たCatapultの適用効果」というタイトルで発表を行った。
事例の発表前に斎藤氏が語った同社のバックグラウンドによると、富士通九州ネットワークテクノロジーズ株式会社（以下、QNET）では、2004年と相当早い時期から高位合成の適用をスタート。現在ではメンターの「Catapult」以外にも別の高位合成ツールを併用している。実績としてはここ数年で高位合成の適用事例が急増しており、特にこの1年で高位合成の導入効果が認知され、信号処理系に限らず通信制御系の高位合成にも着手するなど、会社として高位合成の適用を積極的に推進するに至っている。
この状況を聞く限り、QNETは国内でも有数のHLS先進企業と言えるが、気になるのは何故複数の高位合成ツールを併用しているか？という点。斎藤氏によると、各社異なる高位合成ツールの特徴を活かす形で、デザインに応じてツールを使い分けているとの事で、例えばメンターの「Catapult」は信号処理系のデザインを中心にLSI開発にも適用している。さすがに一つのデザインで複数ツールを利用したケースはまだ無いようだが今後はそのようなケースも想定されるという話で、比較的高価と言われる高位合成ツールをデザインに応じて使い分けるという恵まれた環境は、その実績（現場の努力）が生み出しているようである。
今回、斎藤氏が発表した事例は、次世代通信向けのシステムLSIに内蔵するモデム開発。パフォーマンス的にハード化が求められる一方で要求仕様が不確定（方式変更の可能性あり）。更に超短期開発が求められるという条件下で、現場のマネージャーは課題の克服に向けて「Catapult」の適用にGOサインを出した。この開発に「Catapult」を選んだのは、前段のプロジェクトで「Catapult」を使っていたという経緯もあるが、方式開発はMATLABを使う事になっていたため、MATLABとの親和性という意味でも「Catapult」のANSI-Cからの合成能力を重視したようだ。
斎藤氏によると実際の設計では、モデム回路の周辺インタフェースおよび制御部は人手でRTL設計を行い、その他の演算処理部は高位合成を適用する方針を取った。演算処理部についてはまずMATLABモデルをCモデルに変換し、そのCモデルを更に高位合成用のCモデルへと変換。最終的に「Catapult」で合成してRTLを入手するというフローで設計を進めた。これらモデルの変換（リファイメント）作業は、「Catapult」による合成のし易さを考慮し比較的小さな処理単位で関数ごとに実施。実際の高位合成は、上手く行きそうなところは複数関数を一括合成し、難しそうなところは関数単位で合成し手で繋ぐという2つの手法を使い分けた。このあたりの判断は、豊富な経験とノウハウが生きているものと思われる。また斎藤氏は、MATLABモデルから高位合成用のCモデルへの変換作業は人手で対応したと語っていたが、一部の工程はツールを利用する効率化ノウハウも有るようで、同件については別途11/26開催のMATLAB EXPOにて詳細を発表すると聞いた。
※画像はQNET提供のデータ
検証に関しては「Catapult」の信頼性の高さから、戦略として機能検証は主にCモデルで実行（RTLではなく）。RTLシミュレーションは要点のみ実行という形を取り、早々にデザインをFPGAボードに実装し実機評価を進めた。カバレッジに関してもCモデルベースで確認し、RTLのカバレッジ100％は不要とあくまでも参考程度に留めた。斎藤氏は高位合成ツールで合成したRTLをどう検証するかについては、手設計のRTLの検証基準とは別の形で考える必要があると語っていた。
最終的に「Catapult」を用いて設計したモデム回路は、人手設計と同等の回路規模で実現。所望の性能も達成し、開発工数は人手設計の6割程度に抑える事に成功した。また、FPGAボードによる評価後に仕様追加が発生したが、MATLABモデルの修正からRTL生成までを僅か1日で完了。この作業は従来手法だと1から2週間は要していたという。
今回の設計事例の成功は、長年高位合成ツールの適用に取り組んできたQNETの経験・ノウハウが大きな要因である事は間違いないと思われるが、斎藤氏は講演の中で具体的な成功要因を2つ紹介した。一つはMATLABの段階からハード化を意識してモデルを作成した事。これは過去の失敗経験から学んだという話だが、高位合成を意識して方式開発の段階で極力平易な記述を心がけたとの事。そしてもう一つはプロジェクトのチーム編成。今回のケースでは、方式開発者、LSI設計者、そしてこの両者の橋渡し役の翻訳者という3名3つのプロセスで作業を進める事で、MATLABモデル⇔Cモデル⇔高位合成モデルというフローでのイタレーションをスムーズに実現。翻訳者を介して方式開発者とLSI設計者が同じコード上で相談出来た点が非常に大きかったという事だった。
※画像はQNET提供のデータ
高位合成はツールも様々、使う人も使い方も様々と、これが正解というものが「ある意味何一つ無い」事が普及を鈍らせて来たとも言えるだろう。しかし、そんな中でも積極的な設計者・設計現場は独自のノウハウやメソドロジを編み出し、うまく設計に高位合成を利用することに成功している。斎藤氏のコメントに限らず、ここ最近耳にした高位合成ユーザーの声からすると、「チーム編成」は高位合成ツールで成功するための一つの答えかもしれない。
2010.11.05
2010年11月2日、SoCインターコネクト設計ソリューションを手掛ける仏Arterisは、Samsung ElectronicsがモバイルSoCの複数品種で同社のインターコネクトIPを採用した事を発表した。
発表によるとサムスンは、次世代モバイルSoCのチップ内通信の高速化を実現するためにArterisのインターコネクトIPを採用。ArterisのインターコネクトIPは、低電力で高帯域な通信を実現できるため、携帯端末のバッテリーの延命にも効果をもたらす。サムスンはArterisのインターコネクトIPによって、性能向上と合わせて部品コストの削減も実現しているようだ。
※Arteris社
2010.11.05
2010年11月4日、メンター・グラフィックスは、ARMと協力してARMの組込みメモリおよびプロセッサ・コア向けに自動化された、メモリテストおよび修復ソリューションを提供すると発表した。
発表されたメモリテストおよび修復ソリューションは、メンターの提供する組込みメモリのテスト、診断、修復ツール「Tessent MemoryBIST」により実現されるもので、具体的にはARMコアが備えているメモリの外部アクセス用メモリBISTバスおよびインタフェース、ARMのメモリ・コンパイラ機能を「Tessent MemoryBIST」がサポート。これにより、ARM組込みメモリに対して「Tessent MemoryBIST」のテスト、診断、修復ソリューションを容易に活かせるようになるという。
「Tessent MemoryBIST」は、メンターが昨年買収を完了した旧LogicVision社の主力製品をベースとした製品。今回のARMとメンターの協力により、BIST技術で定評のあるソリューションがARM向けに最適化された形で利用できるようになる。
2010.11.05
2010年11月3日、半導体関連企業の業界団体GSA（Global Semiconductor Alliance）は、 3D IC technology and associated educational initiativesの創設を発表した。
3次元IC（＝3D IC）は、半導体の次なる挑戦課題として数年前から様々な会議、団体で議論が始まっているが、この1年でそのキーワードの登場回数が顕著に増えてきた。
GSAも2008年から同技術の調査を開始していたが、今回のイニシアティブの創設を期にワーキング活動を開始し、標準化やエコシステムの確立など具体的な方向に向けて動き出す模様。EDAチームとしては、GSAのボードメンバーにSynopsysとCadenceが名を連ねている。
2010.11.05
2010年11月4日、米SIA（Semiconductor Industry Association）は、2010年の世界半導体売上高の予測値を発表した。
発表によるとSIAは、2010年の世界半導体売上高を前年比32.8％増の3005億ドルと予測。8月時点では前年比28.4％増の2905億ドル程度と予測していたので、その後の好況を受け予測を上方修正した格好だ。
また、2011年は更に6％の成長で年間売上合計3187億ドル、2012年は3.4％の成長で3297億ドルと予測している。（成長率は前年比率）
この予測通りに成長すると2009年から2012年の成長率は13.4％になるという。
2010.11.05
2010年11月5日、フォーマル検証ツールを手掛ける米Averant社は、同社の顧客である東芝がフォーマル検証ツール「Solidify」のライセンス数を増強した事を発表した。
発表によると東芝は、社内におけるSVA（System Velilog Assertion）利用者の増加と「Solidify」の新機能であるシーケンシャル等価性チェック（SEC）の有効性からライセンス数の増強を決定。SVAで作成したプロパティを「Solidify」によるフォーマル検証で活用していくと同時に、デザインにおけるリタイミングのチェックにも「Solidify」を利用するという。
東芝は、2003年にAverantの「Solidify」を検証プラットフォームの推奨ツールとして選定し、SoC開発の検証ツールの一つとして活用を推進。特に「Solidify」の特徴的な機能の一つであるプロパティ不要の「オートチェック機能」は、SoC開発に常に適用される機能として東芝内で重宝されていたようだ。
RTL検証におけるフォーマル検証手法の広がりにより、大手EDAベンダの製品も含め現在は市場に複数のフォーマル検証ツールが流通しているが、不思議と大手の独壇場となっていないのがフォーマル検証ツール市場の特徴。フォーマル検証ツールは、あえてシミュレーターとは違うEDAベンダの製品を使うというユーザーも存在しているようで、Averantはフォーマル検証ツール創生期からの老舗ベンダとして現在も多数の日本顧客を抱えている。
2010.11.04
2010年11月2日、Synopsysは、DesignWare STAR Memory Systemファミリーの新製品「DesignWare STAR ECC IP」を発表した。
「DesignWare STAR ECC IP」は、SoC上の組み込みメモリーの性能および信頼性向上を実現するコンフィギュアブルなIPソリューションで、組込みメモリーの故障診断とインプリメンテーションを行う高度な設計自動化フローを提供。部分書き込みに対する性能向上を実現し、複数ビット・エラーやランダム・ビット・エラーの検出精度を向上し修正することができる。
「DesignWare STAR ECC IP」のうたい文句は、先端プロセス製品で発生するソフト・エラーなどのトランジェント・エラー（一時的故障）の削減で、自動車、航空宇宙、ハイエンドコンピューティングなど高度な信頼性が求められるチップ開発がターゲットとなる。
「DesignWare STAR ECC IP」は既に出荷中で、テスト圧縮合成ツール「DFTMAX」と組み合わせた運用も可能だという。
2010.11.02
2010年11月1日、RTLレベルのスキャン挿入ツールを手掛ける仏DeFacTo Technologiesは、リコーが同社のDFTツールを採用した事を発表した。
リコーが採用したDeFacToのDFTツール「HiDFT-SIGNOFF」は、RTLレベルでスキャンロジックを挿入するDFTツールで、スキャンロジックの挿入をゲートレベルからRTLレベルへと引き上げることでテスト設計の容易化および工数削減を狙うもの。主要ATPGツールやテスト圧縮およびテスト合成ツールと組み合わせて利用することもできる。
DeFacToは、様々なDFTアプリケーションの為のRTL編集プラットフォーム「HiDFT-STAR」も提供しており、両製品ともに今年9月から株式会社アイヴィスが国内代理店として販売している。
2010.11.02
2010年11月1日、米SIA（Semiconductor Industry Association）は、2010年9月の世界半導体売上高を発表した。
SIAの報告によると、2010年9月の世界半導体売上高は売上記録を更新し過去最高の264億6000万ドル。前年同時期比約26％、前月比約2.9％増という統計結果となった。
世界半導体売上の記録更新はこれで6ヶ月連続。2010年1月-8月の8ヶ月間の合計は前年比44％増となっていたが、この四半期（7-9月）だけを見ると前年比26.2％増。9月は特に北米市場の売上が前年比39.5％増と目立つ伸びを示した。このままいくとSIAの予測通り2010年売上総計は前年比約28％増の2900億ドルを超えそうだ。
2010.11.01
2010年10月27日、業界標準ツール「SpyGlass」をはじめとしたRTL解析ソリューションを手掛ける、米Atrenta社は、フランスの研究機関CEA-Letiとの複数年共同研究契約を発表した。
CEA-Letiは、フランス原子力庁の電子情報技術研究所でスタッフ数は約1500人、半導体関連の要素技術を中心に様々な研究開発活動を実施している。
発表によるとAtrentaは
今月開設を発表したばかりの仏グルノーブルの研究開発拠点において、CEA-Letiとの共同研究をスタート。テーマは大きく2つで、一つは電子回路設計におけるアーキテクチャ及びRTLレベルの消費電力解析。もう一つは3D-IC設計におけるアーキテクチャ及びRTLレベルのパーテショニング解析だという。
2010.11.01
2010年10月26日、アームは、2010会計年度第3四半期（2010年7-9月）の売上を報告した。
アームの2010会計年度Q3 (2010年7-9月) の売上は、前年比25％増の1億5810万ドル。営業利益は約5960万ドルを計上し、利益率37.7％を達成した。アームはこれで今年に入り3四半期連続で前年比2ケタ増。不況前の2007年度を上回る勢いで売上を伸ばしている。
アームによると、このQ3でのARM搭載チップの出荷数は約15億個、うち9億はスマートフォンなどのモバイルデバイス、うち6億はゲームやテレビ、カメラなどの家電とクルマに利用されているという。尚、Q3の新規ライセンス契約の内訳を見るとCortex-AおよびCortex-Mが全体の半数を占めているが、ユニット出荷数では依然ARM7と9が8割以上を占めている。
ちなみに前期Q2の売上発表以降、この3ヶ月でアームの株価は3割以上値を上げている。
2010.10.31
2010年10月27日、カスタム設計環境とHDLデバッグ環境を手掛けるSpringSoftは、韓国のHynix Semiconductor社が、同社の「Verdi」と「Laker」を標準採用したことを発表した。
発表によるとHynix Semiconductorは元々SpringSoftの顧客であり、「Verdi」と「Laker」をユーザーとして利用してきた。そんな背景と両ツールの実績を受けて、今回Hynix Semiconductorはデジタル設計向けにデバッグ・ツール「Verdi」を、そしてフラッシュメモリ製品向けにカスタムIC設計ツール「Laker」を標準ツールとして採用した。
Hynix Semiconductorはメモリ分野で強い世界第7位（2009年実績）、韓国第2位の半導体企業。「Verdi」と「Laker」はいずれもSpringSoftの主力製品で、大手による標準採用のインパクトは売り上げ的にも大きいと予想される。
SpringSoftは地の利を生かし、韓国、台湾、中国での実績を伸ばしている。
2010.10.30
2010年10月15日、都内のホテルで開催された「SYNOPSYS USERS MEETING 2010」のレポート。
株式会社ニコン 映像カンパニー 開発本部 第二開発部 第三開発課 荒蔭 雅治氏の講演：
「Platform Architect を使ったバス・アーキテクチャ探求の導入に向けて」
ニコンの荒蔭氏は、デジカメ開発を主体とする映像カンパニーの中で様々な解析業務を担当するCAE部隊の一員。数年前からデジカメにおける電気的領域のシミュレーションに取り組んでいるという事で、デジカメ内部のSoCを想定したバスのパフォーマンス評価について講演した。
荒蔭氏によると、同社ではソフトウェア開発やSoCのアーキテクチャの検討に向けて、以前から市販のESLツールやシステム記述言語の動向に着目。情報収集を進める中でSystemCモデルを用いたシミュレーション手法を一つの解と考えたが、ターゲットをソフト開発とするかハード開発とするかによって用意するモデルに違いがある事を認識していたため、「二兎は追わず」と、まずはハード開発をターゲットにSystemC手法を評価する事に決めた。
評価の題材は社内のニーズを考えSoCのバス・パフォーマンスの検証とし、シノプシスのESLツール「Platform Architect」を使用する事に決めた。ツール選定にあたっては、SystemCおよびOSCI-TLM2.0のサポートやバス・アーキテクチャの検討機能を重要視したが、「Platform Architect」に備えられている「簡易負荷モデル」の作成機能がその選定を決定付けた。SystemCの経験が少ない現場にとって、SystemCモデルやCPUモデルが無くてもバス・パフォーマンスを検証できるかもしれないという可能性は大きかったようだ。
評価に当たり荒蔭氏はバス・パフォーマンスを検証するためのカメラとして最小限のシステム構成を検討。（下図の通り）CPUモデルは簡易シーケンサーで代用し、メモリのモデルは標準的なライブラリを使用。イメージ・データの入力、処理、記録の各モデルを簡易負荷モデルで実装する形とした。合わせてバス・トラフィックの生成方法も検討し、まず「Platform Architect」で用意している汎用バス・マスタ・モデル「GFRBM（Generic File Read Bus Master）」を利用した評価に着手した。
「GFRBM」は、汎用バス・マスタ・モデルとして、トラフィックの発生を簡単に記述でき、インタラプトを制御する機能も備えていたため、荒蔭氏はこれらを活用してイニシエータとCPU側のシーケンスを実現。AXIバスをターゲットにGFRBMでデジカメを想定したトラフィックを発生させ、バスのトラフィックを観測した。観測にあたっては、AXIバスモデルのアビトレーション機能を使ってトラフィックのプライオリティを設定。イメージ入力部の優先度を高くし、イメージ入力のインターバル時間を変えることで他の処理の動きがどう変わるかを確認した。
評価の結果、CPUモデル無し、自作SystemCモデル無しの評価環境であっても、簡易的な負荷モデルを利用することでバス・トランザクションの動きを確認しその数をカウントする事に成功。合わせてバス・モデルをAXIからSBL-301に置き換えた評価にも成功した。
荒蔭氏は、機能的な制約を考えるとGFRBMベースの評価には限界があるとしながらも、GFRBMによる簡易モデルを用いた評価手法は、机上検討よりもSoCをイメージできたと評価。「Platform Architect」の可視化能力については、解析対象が簡単なほど「直感的で分り易い」と褒めていた。
SystemCとESLツールを使って性能評価となると、とかく話が大きくなりがちであるが、今回の取り組みは「的を絞って必要最小限の評価」というコンセプトに首尾一貫されたもので、ある意味新鮮、ESL導入の正攻法と感じられた。次なるステップへの課題出しという隠れた目的も達成された様子で、同社の今後の展開に期待したい。
2010.10.29
2010年10月15日、都内のホテルで開催された「SYNOPSYS USERS MEETING 2010」のレポート。
株式会社リコー 研究開発本部 基盤技術研究センター 木村貞弘氏の講演：
「Processor Designerを用いたDSP開発並びに特殊命令実装と実機へのインプリメンテーション」
リコーの木村氏は、ESL関連のセミナーで度々事例を発表している人物で、昨年11月に開催された「ESV User's Meeting 2009」において旧CoWare社製品を用いたレガシーコアの復刻事例を紹介。今回講演はその続編という形で行われた。
木村氏が進めているレガシーコアの復刻プロジェクトは、無線通信用途をターゲットに同社の過去のDSP資産からオリジナルのカスタム・プロセッサを開発するというもので、シノプシスの「Processor Designer」を活用している。これまでの活動の成果としては「Processor Designer」のモデリング言語「LISA2.0」を用いて復刻DSPコアのTLMモデルを完成させ、同じくシノプシスの「Platform Architect」上で動作・観測する事に成功しており、次なるステップとして復刻DSPコアのカスタムと実機動作（FPGA実装）を目指した。
木村氏はDSPコアモデルのRTL化に向けて、まずCAモデル開発の下準備から入った。「Processor Designer」にはRTLを自動生成する機能があるが、そのためにはTLMモデルではなくCAモデルが必要となるからだ。そこでCAモデルのコーディングに入る前に、「Processor Designer」のCAモデルのサンプルからRTLを生成し、論理合成をかけFPGAでのLUT数とASICでのゲート数を算出してみた。その結果、回路規模としては満足のいくもので、元となるLISAコード約1500行から約1万行のRTLを自動生成できた事から「LISAはSystemCと同等の生産性」がある事を確認した。同社ではSystemCからの高位合成ツールを活用しており、コード量換算で7倍の生産性は高位合成と遜色ないという意味である。また、「Processor Designer」には、リンカ、デバッガ等のソフト開発環境を生成してくれる機能もあるため、木村氏にとっては生産性を向上できる上にソフト開発環境が付いてくるというのは大きなメリットだったようだ。（→過去のDSP資産はデバッガがDOSベースだった）
その後木村氏のチームは、元となるTLMモデルをベースに復刻DSPのCAモデルを開発。幾つかの課題に直面したが、無事にRTLを生成し論理合成をパスした。合成した回路のゲート規模は予想をはるかに上回るもので、ある意味サプライズだったという。一連の作業に要した工数はTLMモデルの作成に約1ヶ月（他業務をこなしながら）、TLMの検証に1ヶ月、CAモデルの開発に3ヶ月で、TLMの検証以降は木村氏以外の設計者1名が担当。プロセッサ開発経験の無い設計者でも「Processor Designer」を活用する事でやり遂げた。
尚、木村氏のチームが開発した復刻DSPコアは、単なる復刻ではなく幾つかの特殊命令が追加されている。これら命令の追加は全てLISA言語ベースで実装されたようで、木村氏は、「LISAはC言語ライクな言語であるため命令の追加は簡単だった。」、「LISA言語を用いて高い抽象度でモデルを管理することで再利用性が高まる。」と語っていた。
最終的に命令を追加した復刻DSPコアは、FPGAに実装されデモ環境の構築まで完了したが、木村氏は更に次なるステップとして復刻DSPコアのソフトウェア・シミュレーション環境の構築を検討。ソフトの効率的な検証を目指して、あらためて「Platform Architect」を用いたバーチャル・プラットフォームの構築に取り組んでいるという。
2010.10.28
プロトタイピング・ソリューションを手掛ける、プロトタイピング・ジャパンは、新製品米IRIS Technologies社製大規模Stratix4搭載ボード2種の発売を発表した。
プロトタイピング・ジャパンが発売した米IRIS Technologies社製の大規模Stratix4搭載ボードは、低価格、低予算で大規模ASICをリアルタイム検証する事が可能。ボードスタックもしくはケーブル接続により、デザインに応じて規模を柔軟に拡張できる。環境設定及びデバッグ用に専用ソフトウェア（標準付属及びオプション）が用意されており、種HSMC汎用ドータボード、ARMCoreTileインタフェースボード、 DDR2SDRAMドータボードなどの拡張ボードも用意されている。
製品価格は以下の通り。
●S4V5/8S Tile
-S4V5S Tile（Stratix4 530Eを1個搭載）99万円（税別）発売記念価格
-S4V8S Tile（Stratix4 820Eを1個搭載）150万円（税別）発売記念価格
●S4Logic V25/28S ※PCI Expressx8(Gen1/2）標準付属
-S4V25S Tile（Stratix4 530Eを2個、Stratix4 GX230を1個搭載）275万円（税別）発売記念価格
-S4V28S Tile（Stratix4 820Eを2個、Stratix4 GX230を1個搭載）320万円（税別）発売記念価格
2010.10.28
2010年10月27日、ケイデンスは2010会計年度Q3（10年7-9月）の売上を報告した。
ケイデンスの2010年Q3（7-9月)の売上は、前年同時期比約10％増、前期のQ2（10年4-6月）と比較して約4.8％増の2億3800万ドル。この結果は前期時点でのフォーキャストを上回る好結果で、収支は1億2700万ドルの黒字となり2四半期連続で増収増益を達成した。（※GAAP基準による会計結果）
ケイデンスは昨年Q1-Q4まで四半期連続で売上前年割れを記録したが、今年に入り一転回復基調に入り、売上はQ1-Q3まで3四半期連続で前年比増、赤字経営からも脱却し経営の立て直しが上手く進んでいる事を示している。
ケイデンスは次期2010年Q4の売上を2億3000-4000万ドル、2010年売上合計を9億1700?2700万ドルと予測している。
2010.10.27
2010年10月27日、Xilinxは、業界初となるマルチダイFPGAを実現する、スタックド・シリコン・インターコネクト技術を発表した。
発表によるとXilinxは、複数のFPGAダイを結合するスタックド・シリコン・インターコネクト技術を開発。この技術は、3次元パッケージング技術とTSV（シリコン貫通ビア）技術によって実現されるもので、単一パッケージ内に複数のFPGAダイを統合するマルチダイFPGAを実現する事が可能となる。
マルチダイFPGAの最大のメリットはロジック集積度の向上で、単一のマルチダイFPGAで従来FPGAの倍以上のロジック集積度を実現可能。より多くのFPGAリソースをユーザーに提供できる。また、スタックド・シリコン・インターコネクト技術により、FPGAダイ間のバンド幅が1ワット当たり100倍以上向上。レイテンシは5分の1となり、消費電力も減るため、複数のFPGAを使うよりもより高性能かつ低消費電力、低コストで大規模システムを実現できるようになるという。
Xilinxは、このスタックド・シリコン・インターコネクト技術で実現した世界初のマルチダイFPGA「Virtex-7 LX2000T（28nm）」を既にベータ顧客に提供中であるが、正式製品としてのリリースは2011年後半を予定。同デバイスは現行のシリアル・トランシーバ内蔵FPGA（40nm）の3.5 倍以上、シリアル・トランシーバを使ったAlteraの28nm FPGAに比べて2.8倍のロジック集積度を実現しているという。また、マルチダイFPGAの設計機能は「ISE Design Suite 13.1」でサポートされる予定で、複数FPGAダイへの自動パーティショニング機能が追加されるようだ。
2010.10.27
2010年10月26日、SystemC入力の高位合成ツールを手掛ける米Forte Design Systems社は、日本のグラフィックスLSIベンダAXELLが「Cynthesizer」と「CellMath」を採用した事を発表した。
発表によるとAXELLは、複数の高位合成ツールの評価を行ない、ツールの成熟度や機能、合成結果の品質などからForteの「Cynthesizer」の採用を決定した。選考に当たっては浮動小数点型もサポートしている設計IP「CellMath」の存在も大きく、「CellMath」と「Cynthesizer」を組み合わせた高位合成フローを高く評価した。
AXELLは言わずと知れたパチンコ・パチスロ向けグラフィックスLSIの大手であるが、ここ最近、Forte社のソリューションはグラフィックス関連のIP/LSIベンダに受けが良く、国内では、ニンテンドー 3DSにグラフィックスIPコアを提供している株式会社ディジタルメディアプロフェッショナルもForteのソリューションを採用している。
2010.10.27
2010年10月26日、タイミング制約の合成・検証ソリューションを手掛ける、米FishTail Design Automation社は、STARCによる同社ツールを用いた研究事例を発表した。
FishTailは、SDCファイルの自動生成ツール「Focus」とSDCの正当性を検証するツール「Confirm」、SDCの統合・管理を行う「Refocus」の3製品を展開するEDAベンダで、STARCは以前からFishTailツールのユーザー。「Focus」および「Confirm」はSTARCの設計メソドロジ「STARCAD-CEL」の標準ツールとしての正式採用されている。
発表によると今回STARCが行った研究では、FishTailのツールを用いたマルチモードSDCのマージ機能を評価。SDCをマージする事により配置配線のシナリオ数を減らし、QoRを損なうこと無く配置配線のランタイムを大幅に削減出来る事を確認した。FishTailのツールが数時間で処理するマルチモードSDCのマージは、手作業だと数日は必要だという。
2010.10.27
2010年10月26日、消費電力考慮の高位合成ツールを手掛ける独ChipVision Design Systems社は、同社の「PowerOpt」をデンマークの補聴器メーカーWidex社が採用した事を発表した。
発表によるとWidexでは複数の高位合成ツールを評価し、合成結果、設計生産性、技術サポートの3つの観点からChipVisionの「PowerOpt」の採用を決定。「PowerOpt」が最も低電力な回路を合成したという。
Widexはデジタル補聴器のメーカーとして、バッテリー寿命を長くするためにあらゆる消費電力の最適化に取り組んでいるため、高位合成における「Power最適化」を重要視したようだ。同社は既に製品開発にてChipVisionの「PowerOpt」を利用している。
「PowerOpt」は、2008年にリリースされた消費電力考慮の高位合成ツールで、入力言語はSystemCまたはANSI-C。入力コードから関数の負荷など解析し、ダイナミック・パワー及びリーク・パワーの最適化を実現。CPF/UPF両方のパワー制約ファイルも出力することができる。
以前はイノテック社が国内代理店としてChipVisionの製品を販売していたが、Cadenceが高位合成ツールをリリースした関係からか、ほぼ同じタイミングで代理店販売が終了していた。現在、国内代理店は存在していない。
2010.10.23
2010年10月19日、オープンなPDKの普及推進団体IPL（Interoperable PDK Library）Allianceは、同団体にボードメンバーとしてSTMicroelectronicsが加盟した事を発表した。
IPL（Interoperable PDK Library）Allianceは、独自のオープンPDK仕様「IPL1.0/2.0」の普及推進団体でTSMCがイニシアティブを取っている。ボードメンバーとして同団体に加盟する半導体ベンダは今回のSTMicroelectronicsが初だという。
STMicroelectronicsは、EDA関連の標準化推進機関米Si2（Silicon Integration Initiative）の組織する「OpenPDK Coalition」にも創設メンバーとして参加しており、同じようにEDAツールに非依存なオープンPDK（process design kit）標準の策定を目指している。
2010.10.22
2010年10月21日、ESLソリューションを手掛ける米Carbon Design Systems社は、バーチャル・プラットフォーム用のモデルをクラウドベースで提供するポータル・サイト「Carbon IP Change」の開設を発表した。
Carbon IP Change：http://www.carbonipexchange.com/
「Carbon IP Change」は、モデルの提供元のIPベンダとの直接的な契約を行う事なく、ユーザーがワンパスでバーチャル・プラットフォーム用の各種IPモデルを入手できるクラウドベースの仕組みで、モデルの使用権はCarbonのバーチャル・プラットフォーム作成環境「SoC Desginer Plus」にバンドルされる。
現在のところ、「Carbon IP Change」を利用する事で、ARM、Cadence（Denali）、Elliptic Technologies、 MIPS Technologies、Tensilica、VeriSilicon、Vivanteの100％CA精度モデルを調達可能。ARM Fabricの場合、「SoC Desginer Plus」にバンドルされた「AMBA Designer Lite」の出力するXMLコンフィギュレーションからモデルを生成するという形を取り、モデル精度が保証されている。 今後も「Carbon IP Change」を通じて入手できるモデルは順次追加されていくという。
Carbonの最近の動きとしては、「SoC Desginer Plus」がARMの提供する高速プロセッサ・モデル「ARM Fast Model」をサポート。Carbonは業界では唯一この「ARM Fast Model」をOEM供給されており、ユーザーはCarbon経由で同モデルを入手可能。当然ながら「SoC Desginer Plus」上で利用出来る。
また、間もなく「SoC Desginer Plus」の新機能「Swap'n Play」がサポートされる予定で、ユーザーはCAモデルを用いた高精度検証とFast Modelを用いた高速検証を用途に応じてダイナミックに切り替えてシミュレーション出来るようになる。更に、2010年Q3中にはARM AMBA TLM2.0モデルもサポートされる予定。
2010.10.22
2010年10月18日、業界標準ツール「SpyGlass」をはじめとしたRTL解析ソリューションを手掛ける、米Atrenta社は、仏グルノーブルに新たにR&Dセンターを開設することを発表した。
Atrentaによると、開設するR&DセンターはAtrentaフランス支社の一部として約20名規模で運営される予定で、既にMentorやSynopsysにも在籍経験のあるFahim Rahim Ph.D. を施設の責任者として雇用しており、低電力化と3D-IC設計の研究にフォーカスする計画。
また、Atrentaフランス支社は、CATRENE、Minalogicといった欧州におけるエレクトロニクス関連の研究クラスタにも加盟し活動に参画していく予定だという。
2010.10.22
2010年10月21日、業界標準ツール「SpyGlass」をはじめとしたRTL解析ソリューションを手掛ける、米Atrenta社は、TSMCと共同でソフトIPの認証フローを開発することを発表した。
発表によるとTSMCとAtrentaは、AtrentaのRTLチェックツール「SpyGlass」を用いたシンセサイザブルIPの品質認証フローの構築に着手。具体的には「SpyGlass」の効果的な運用のためのAtrentaが用意しているリファレンス・メソドロジ
「GuideWare」のサブセットを両社が共同で定義する。
Atrentaも同アライアンス・プログラムのメンバーとして名を連ねており、IPの適合性チェックをその利用例としてうたっている「SpyGlass」の「GuideWare」がTSMCのニーズにはまり、今回の認証フロー開発の動きへと繋がった格好だ。
2010.10.21
2010年10月20日、ザイリンクスは、2011会計年度第2四半期（2010年7-9月）の売上を報告した。
ザイリンクスの2011会計年度Q2 (2010年7-9月) の売上は、前年比49％増、前Q1比4％増の6億1970万ドル。純利益は1億7090万ドルで前年同時期の約2.7倍。前Q1の1億5860万ドルを上回った。これでザイリンクスは、4四半期連続で四半期売上記録を更新した。
ザイリンクスの売上の中心は、新製品として分類しているVirtex-6およびSpartan-6で、 3Dデジタル・ビデオ・ディスプレイ、ハイパフォーマンス・コンピューティング、ワイヤレス・インフラといった分野に向けて実績を拡大中。
売上分野としては通信分野が以前にも増して強くなり同社売上の48％に達しており、地域別売上シェアは、北米30％、アジア35％、欧州26％、日本9％となっている。
2010.10.21
2010年10月19日、アルテラは、2010会計年度第3四半期（2010年7-9月）の売上を報告した。
アルテラの2010会計年度Q3 (2010年7-9月) の売上は、前年比84％増、前Q2比12％増の
5億2750万ドル。純利益は2億1750万ドルで前年同時期の約4倍。前Q2の記録を上回った。
アルテラの売上を押し上げているのは、新製品として分類しているStratix III, Stratix IV, Arria II GX, Cyclone III,Cyclone IVといった製品群で、中でも40nmFPGA製品が好調。前年比56％増のペースで売上を伸ばしている。
売上分野としてはテレコム及びワイヤレス分野が依然好調で、同社売上の45％を占めている状況。地域別の売上シェアは、北米20％、アジア44％、欧州21％、日本15％となっており、アジアの売上が前期にも増して強力なものとなっている。
※日本アルテラ株式会社
2010.10.19
2010年10月18日、ケイデンスとザイリンクスは、Xilinx IP Ecosystem micrositeの開設を発表した。
発表によるとケイデンスとザイリンクスはケイデンスの運営するIPポータル「ChipEstimate」内にXilinx IP Ecosystem micrositeとして
「Xilinx IP Portal」を開設。同サイトにアクセスすれば、ザイリンクスのFPGA上で利用出来るIPの最新情報を無料で入手できる。
「ChipEstimate」は業界初となるチップ開発の見積りソリューションを提供するIPポータルとして名を馳せ、2008年にケイデンスに買収されてからは、ケイデンスの一部門として運営されている有名なIPポータルサイト。IPを活用するSoC設計をターゲットとしており、サイトの利用者はWebベースの見積りツールを用いることで、チップのダイサイズや消費電力、パフォーマンスなどをチップ開発前に具体的にプランニングする事が可能で、プランニングした内容をケイデンスのインプリメント・フローへ渡すパスも用意されている。
今回「ChipEstimate」内に開設された「Xilinx IP Portal」は、現在のところIP情報の検索サービスのみのようだが、いずれは「ChipEstimate」のように実開発に向けたソリューションを提供するのかもしれない。
2010.10.14
2010年10月12日、オープンコアプロトコル（OCP）の普及団体OCP-IPとESLツールを手掛けるDuolog Technologiesは、Duolog Technologiesのツール「OCP-Tracker」をOCP-IPメンバーに提供することを発表した。
発表によるとDuolog Technologiesは、OCPベースSoCのパフォーマンス解析ツール「OCP-Tracker」をOCP-IPメンバーに無償で提供。このツールを利用すれば、グラフィカルな環境でシステム・パフォーマンスの統計解析、トランザクション解析が可能。パフォーマンス解析にあたっては、OCP-IPの提供する開発環境「CoreCreator II」のトレースファイルとのインタフェースが用意されている。
Duolog Technologiesは、「OCP-Tracker」の他に「Conductor」という商品名のOCPトレース・ファイル・ビューワーも提供しており、こちらについても無償版が用意されている。
Duolog Technologiesの主力製品は、「Socrates」という製品シリーズで/Oファブリック生成（Spinner）、制御レジスタ管理（Bitwise）、チップ・アセンブリ（Weaver）と3種類の製品を展開しているが、OCPソリューションは設立当時から手掛けていた。
2010.10.13
2010年10月12日、米EDA Consortiumは、2010年度第2四半期（4月-6月）の世界EDA売上報告を発表した。
EDACの発表によると、2010年Q2（4月-6月）の世界のEDA売上総額は、前年比8.7％増の12億2290万ドル。前期2010年Q1に続いて2四半期連続で前年比増となった。ちなみに前期2010年Q1売上に対しては1.9％減だった。
分野別売上でみると、IP分野の売上が前年比35.3％増と大幅アップ。PCB/MCM分野も12.6％増と好調な売上を示した。唯一サービス分野だけは前年割れとなったが、その他の主要分野はいずれも前年増を記録した。
地域別でみると、アジアその他地域が絶好調で前年比41.7％を記録。前期Q1での前年比32.2％増を上回った。北米、ヨーロッパも前年比増を記録する中、日本市場だけは前年比1％減という結果となっている。
2010年Q2時点でのEDA業界の従業員数は25968人で、前年同時期と比較すると1.3％減、前2010Q1に対しても0.57％減となっている。
2010年Q2の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 4億5880万ドル 2％Up
■IC Physical Design & Verification分野 2億7120万ドル 0.2％Up
■IP分野 2億9980万ドル 35.3％Up
■サービス分野 7400万ドル 4.8％Down
■PCB/MCM分野 1億1910万ドル 12.6％Up
2010年Q2地域別の売上と昨年同時期との比較は以下の通り。
■北米 5億1680万ドル 1.5％Up
■ヨーロッパ 2億2660万ドル 6.7％Up
■日本 2億1550万ドル 1.0％Down
■アジアその他地域 2億6390万ドル 41.7％Up
2010.10.08
2010年10月6日、e/SystemVerilogのフロントエンド環境を手掛けるルーマニアのEDAベンダAMIQは、同社製品「DVT」の新機能「UVMコンプライアンス・チェッカー」を発表した。
プレスリリース文
AMIQの発表した「UVMコンプライアンス・チェッカー」は、e/SystemVerilogのフロントエンド環境「DVT」に備えられる新機能で、同社が今年6月のDACで発表した「OVM to UVM Migration Wizard」を更に拡張するもの。
「OVM to UVM Migration Wizard」は、ファイルのリネームやスクリプトのアップデートなどを自動的に実行し、OVMのプロジェクト・ファイルをUVM形式に変更することが可能だが、それに加え今回の新機能でUVMのコンプライアンス・チェックも可能となった。
「DVT」は、検証エンジニア向けのEclipseベースのフロントエンド環境で、e言語とSystemVerilogをサポートしている。エディタには、シンタックス・チェック、リント・チェック、クラス・トレース等の機能が統合されていて、コードのリビジョン管理も可能。一般的な市販シミュレーターと連携させて運用する事が可能で、検証メソドロジOVM、VMM、UVMをサポートしている。
2010.10.07
2010年10月6日、シーケンシャル・アナリシス技術でEDA製品を展開する米Calypto Design Systems社は、同社とビラージロッジクおよびSTARCで共同開発した低消費電力フローが米業界紙のAwardを受賞した事を発表した。
プレスリリース文
発表によると3社共同開発の低消費電力フローが受賞したのは、OpenSystems Media社 Embedded Computing Design誌のEditors' Choice Awardで、日本風に表現するとデザインのエコ化を実現するソリューションを表彰するもの。
3社が共同開発した低消費電力フローは、Calyptoの「PowerPro MG」とVirageの「SiWare Memory コンパイラ」を使用し、メモリのスリープ機能を活用することで組み込みSoCメモリの大幅な消費電力削減を実現するもので、STARCの実施した評価では、動的電力を最大50％、リーク電力を最大40％削減したと報告されている。
※関連記事：STARC、Calypto、Virageの3社がメモリのスリープ機能を活用した低電力設計フローを開発
尚、この低消費電力フローについては、10月21日にCalyptoが開催する「ローパワー & C言語ベース検証セミナー」にてSTARCが発表を行う予定だという。
※セミナー情報はこちら
※カリプト・デザイン・システムズ株式会社
※株式会社半導体理工学研究センター
※日本シノプシス合同会社(ビラージロジック)
2010.10.06
2010年10月5日、TSMCは、同社のIPアライアンスを拡大する新たな「ソフトIPプログラム」を発表した。
プレスリリース文
によると「ソフトIPプログラム」は、TSMCのプロセス技術に対するソフトIPの最適化を狙うもので、TSMCはプログラムに参加するソフトIPベンダに対し技術情報を提供。ソフトIPの開発にTSMC自ら協力していく。
TSMCにとっては、自社プロセスに最適化された「ソフトIP」を提供するという事に大きな意味があり、それによってより品質の高いSoCが実現出来れば顧客の囲い込みに繋がる。
同プログラムの開始メンバーは以下の通り。
Artesis、Atrenta、CEVA、Chips&Media、 Cadence、Intrinsic-ID、MIPS Technologies、Sonics、Synopsys、Vivante
※TSMC社
2010.10.06
2010年10月5日、ザイリンクスは、同社のFPGA開発環境「ISE」の最新バージョン「ISE Design Suite 12.3」のリリースを発表した。
プレスリリース文
「ISE」最新バージョンの目玉は2つ。
1.AMBA-4 AXI4 IPコアのサポート
これによりAXIバスをベースとしたプラグ＆プレイ的なFPGA設計が可能に。IPの接続などが非常に容易になる。Xilinxは「AMBA-4」の開発に参加しており、「AMBA-4」を用いた「Cortex-A9 MPCore」搭載のFPGA「Extensible Processing Platform」の出荷を計画している。
2．Intelligent Clock Gating機能がSpartan-6ファミリをサポート
ダイナミック・パワーを約30％カット可能とする自動クロック・ゲーティング機能がVirtex-6ファミリに加え、Spartan-6でも利用可能となった。
その他、今回のバージョンアップでは、設計および解析コックピット「PlanAhead」の機能強化なども実施されている。
※ザイリンクス社
2010.10.05
2010年10月4日、米SIA（Semiconductor Industry Association）は、2010年8月の世界半導体売上高を発表した。
プレスリリース文
SIAの報告によると、2010年8月の世界半導体売上高は過去最高の256億9000万ドルに達し、前年同時期の194億ドルに対して32.6％増。2010年7月の売上に対しては1.8％増という統計結果となった。
世界半導体売上の記録更新はこれで5ヶ月連続。2010年1月-8月の8ヶ月間の売上合計は1946億ドルに達し、現時点で前年比44％増となっている。SIAは2010年売上総計を前年比28.4％増の2905億ドル程度と予測している。
この半導体売上の好況を牽引しているのは、新興市場におけるPC/ワイヤレス製品関連の需要やインフラ拡張など。中でも中国、インドの勢いが強いようだ。
※SIA
