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2011.01.28
2011年1月25日、高精度RC抽出ツールを手掛ける米Silicon Frontlineは、同社の2010年実績を発表した。
発表によると同社は2010年Q4（10-12月）に複数の新規顧客を獲得して2010年を終了。その顧客数は計30社に達しており、半導体上位30社のうち10社が同社の寄生抽出ツールを採用しているという。
Silicon Frontlineの製品は、パワーMOS混載チップ用高精度・高速抽出／解析ツール「R3D」、大規模・超高速3D寄生素子抽出ツール「F3D」の2種類あり、「F3D」はアナログ/ミックスシグナル、CMOSイメージセンサー、高速インターフェース、メモリ向けの高精度RC抽出ツールとして提供している。3Dフィールド・ソルバーでありながら高速な処理を実現しているのが同社製品の特徴で、「F3D」はTSMCおよびUMCにQualifiedツールとして認定されている。
2011.01.27
2011年1月25日、統計的手法も取り込むタイミング解析ツールを手掛ける米Extreme DA社は、同社の2010年売上が過去最高となった事を発表した。
発表によるとExtreme DAは、2010年を通じて四半期毎に新規顧客を獲得し売上を拡大。既存顧客のリニューアルも含めて2010年は同社過去最高の売上を記録した。
ファブレス上位10社のうち4社が同社の顧客に名を連ねているという事で、2010年は28nmを含む様々なプロセスで50以上のデザインのテープアウトを実現。あるファブレスベンダは、Extreme DAのタイミング解析ツール「GoldTime」を用いて3種類の40nmデザインをテープアウトしたという。
Extreme DAの「GoldTime」は、スタティックタイミング解析（STA）、シグナルインテグリティ解析（SI）、統計的タイミング解析（SSTA）を統合したツールで、既存のタイミング・サインオフツールの置き換えを狙うもの。先端のばらつき考慮が必須なデザインに限らず、90nmデザインのタイミング・クロージャとしても活用する事ができる。また、マルチスレッド技術による高速処理もウリの一つで、1000万セル・インスタンスのタイミング解析を、シグナル・インティグリティ解析およびオンチップ・バリエーション解析を含めて1時間以下で処理できるという。
2011.01.27
2011年1月26日、メンター・グラフィックスは、富士通セミコンダクターが回路のトポロジカル・チェックを行う「Calibre PERC」を採用したことを発表した。
発表によると富士通セミコンダクターは、ICの製造開始前にチップの正確性と信頼性を高めるために行う電気的ルール・チェックの工程にメンターの「Calibre PERC」を採用。同社では、これまで目視によるレイアウト検査とカスタム・スクリプトを組み合わせてESD保護回路や多電源回路の問題発見に当たってたが、新たに「Calibre PERC」によるトポロジカル・チェックを取り入れた格好だ。既に一部のテクノロジのデザインに適用しているという。
「Calibre PERC」は、回路のトポロジカル・チェッキングを行う業界初のツールとしてメンターが2009年にリリースした製品で、製品名の「PERC]とは、Programmable Electrical Rule Checkerの略である。
「Calibre PERC」は、回路図をゴールデンとするLVSの盲点をターゲットに回路図のトポロジカル・チェックを行うツールで、半導体プロセスによって仕様が様々で、回路図が仕様を満たしているかどうかを自動チェックできないところに利用する。チェックは、メンター独自のTCLベース言語「TVF」を用いてルールを記述して実行。DRCの約1/5-1/10の時間でデザインチェックが可能で、エラー箇所とエラータイプの両面をチェックし今まで隠れていたエラーを見つけ出すことができる。
2011.01.27
2011年1月25日、フォーマル検証を中心とした検証ツールを手掛ける、米Real Intent社は、同社の2010年の売上実績について発表した。
発表では具体的な金額は明らかにされていないが、Real Intentの2010年売上は前年比80％増を達成。その顧客数は1.5倍に増えたようだ。今までの発表内容からすると、その顧客数は70以上となっていると思われる。
Real Intentは2010年に新製品「Meridian DFT」をリリース。Lintツール「Ascent」、CDC検証ツール「Meridian」、SDC検証ツール「PureTime」もバージョンアップしている。また、韓国に新たに代理店を設置したほか、東大の藤田昌広教授をテクニカル・アドバイザとして迎えている。
2月2日には、検証ソリューションを提供するNextOP,SpringSoftらと東京大学で開催される
VDEC高位設計セミナーに参加し、同社のCEOおよびCTOが講演を行う予定。
2011.01.26
2011年1月26日、米Bluspec社の高位合成ツールの日本代理店を務めるサイバネットシステムは、日立製作所がBluespecの高位合成ツールセットを採用した事を発表した。
発表によると日立製作所は、同社の通信ネットワーク事業部の通信ネットワークシステム製品に搭載されるLSIおよびFPGAの開発向けにBluespecの高位合成ツールセットを採用。上流設計およびシステム検証にBluespecが利用される。
日立製作所、通信ネットワーク事業部、共通設計本部、本部長 佐藤 英也 氏のコメント：
「我々が、高位レベル合成システム「Bluespec」を採用する目的は、設計品質の確保と生産性の更なる向上にあります。
同じ目的で我々は、以前からC/SystemCベースの高位レベル合成システムを活用していますが、「Bluespec」の言語、およびツールセットに込められた設計の思想・メソドロジは、今我々が直面している問題への解決策をもたらすことを確信すると共に、今後、我々のハードウェア設計力を更に引き上げる作用を持っていると期待しています。」
2011.01.26
2011年1月24日、フォーマル検証ツールを手掛ける独OneSpin Solutionは、同社の株主が代わり新たにイギリスのベンチャー・キャピタル Azini Capitalが同社のオーナーとなった事を発表した。
OneSpin Solutionは、これまでドイツの半導体メーカーInfineon TechnologiesとInfineonとベンチャー・キャピタルApax Partnerの出資によって経営されていたが、Apax Partnerの戦略変更に伴い、Azini CapitalがApax PartnerとInfineon Technologiesの両社からOneSpin Solutionの経営権を買取り、同社単独でOneSpin Solutionを投資・経営する事になった。
表面上はOneSpin Solutionが買収された格好となるが、同社のEDAツールビジネスは今後も今まで通り継続される予定である。
2011.01.26
2011年1月25日、ハードウェアベースの検証ソリューションを手掛ける仏EVE社は、デジタルTV向けLSIをはじめとした各種コンシューマ製品向け専用チップを手掛ける米Zoran社が「ZeBu-Server」を採用した事を発表した。
EVEによるとZoranは数百万ゲートクラスのマルチファンクションSoCの検証用にEVEのエミュレーション環境の最高峰「ZeBu-Server」を採用。Zoranでは、発表されたばかりのZebuの新デバッグ機能「CSA(Combinational Signal Access)」も既に利用しており、同機能は複雑な画像向けパイプラインを構築するマルチコアおよびメモリのデバッグで重要な役割を果たしているという。
EVEの「ZeBu-Server」はリリース以降、順調に導入実績を伸ばしており昨年1年間で30セットを販売。既に半導体上位6社のうち5社の検証フローに導入されているようだ。
2011.01.26
2011年1月25日、ハードウェアベースの検証ソリューションを手掛ける仏EVE社は、同社のZeBuエミュレーション・プラットフォームのデバッグ機能の強化を発表した。
今回EVEが発表した新たなデバッグ機能は、CSA (Combinational Signal Access)と呼ぶ波形生成機能で、これによりデザイン内のあらゆるRTLネット、レジスタおよびメモリの値を制限無くトレースする事が可能。トレースのための機構挿入やデザインの再コンパイル等は一切必要ない。
EVEによるとこの新機能CSAは、オンラインまたはオフライン、2つのモードで動作し、オンラインではエミュレータ上でモデルが動いている間に、オフラインではエミュレーション実行後に波形が生成される。また、オフラインでの波形生成はユーザのコンピュータ上で完遂し、独自のマルチコア技術により非常に大規模なデザインでも高速に処理される。
同新機能は既に利用可能で、明日から開催されるEDSFair2011にてデモが披露される予定。
2011.01.26
2011年1月24、25日とSTARCとEDAベンダ各社がコラボレーション成果と採用実績を相次いで発表した。EDA関連の展示会EDSFair2011の開催前というタイミングにより発表が集中した。
まずSTARCによる発表が4つ。いずれもSTARCの幹事会社9社のうち5社が参加している、アナログ/ミックスド・シグナル設計フロー「STARCAD AMSフロー」の構築に関するものである。
更にMentorとCadenceによる発表が一つずつ。
STARCによる次世代ミックスド・シグナル設計フローの構築については、EDSFair初日の1/27に開催される
STARCの出展社セミナーにて詳細を聴くことが可能。
STARCとCadenceによる32/28nm向け「In-Design DFM」フローの開発についても、EDSFair2日目の
Cadenceの出展社セミナーにて詳細を聴ける。
また、今回のSTARC関連の発表に登場したEDAベンダは、Solido Design Automation以外、全てEDSFair2011に出展の予定。Micrologic社の製品は、シンコム社のブースに展示される。
2011.01.26
2011年1月21日、EDAツールの輸入販売と各種解析、開発サービスを手掛けるシグナル工房は、 米Legend Design Technology社および米IO Methodology社と共同で高速伝送線路シミュレーションの統合環境「PCBsim」を開発したことを発表した。
発表によると3社が共同開発した「PCBsim」は、日本のニーズに合わせた日本人エンジニア用のツールとして開発された統合伝送線路シミュレーション環境で、Legend社のHSPICE互換シミュレーター「MSIM-PCB」をメインのシミュレーション・エンジンとして利用しており、IO Methodology社の波形ビューワー「SignalMeth」も統合されている。
その他にも、フリーの「TinyCAD」トポロジーエディター、フリーソフトの「Wcalc」用の因果性W エレメント抽出ツール、ミックモード Sパラメータツール、電源ノイズ解析用のPDNモデル解析ツール、基板温度上昇モデル解析ツールなどのツール群が付属されており、高速伝送基板、部品設計などの様々なニーズに対応可能。また、HDMIやUSB3.0、PC-expressなどのコンプライアンステスト用テストベンチが付属するので、高価な測定器を購入しなくても Sパラメータデータを用意するだけで机上での評価が可能だという。
製品の価格については明らかにされていないが、超低価格での提供との事。
学生および教育者向けには更に低価格のライセンスが用意されている。
2011.01.26
2011年1月25日、アルテラは、2010会計年度第4四半期（2010年10-12月）の売上を報告した。
アルテラの2010会計年度Q4(2010年10-12月) の売上は、前年比52％増、前Q3比5％増の
5億5540万ドル。純利益は2億3160万ドルで前年同時期の2倍以上だった。
アルテラの2010年売上合計は19億5440万ドルで前年比64％増を達成。純利益は7億8280万ドルで前年の3倍以上、前年比212％増を記録した。
アルテラの売上を押し上げているのは、新製品として分類しているStratix III, Stratix IV, Arria II GX, Cyclone III,Cyclone IVといった製品群で、2010年は前年の約3倍の売上を叩き出している。
売上分野としては同社の売上の44％を占めるテレコム及びワイヤレス分野が好調で、前年比64％増を達成。同社売上の45％を占めている状況。地域別の売上シェアは、北米と日本がシェアを落とし、アジアと欧州が売上を伸ばした構図となっている。
2011年、アルテラは28nmFPGAの市場投入を予定しているが、半導体市場全体の動きが鈍化しつつある中、新製品がどのようなインパクトを与えるのか見ものである。
2011.01.20
2011年1月19日、ザイリンクスは、2011会計年度第3四半期（2010年10-12月）の売上を報告した。
ザイリンクスの2011会計年度Q3 (2010年10-12月) の売上は、前年比10％増、前Q2比8％減の5億6720万ドル。純利益は1億5230万ドルで前年同時期の42％増だった。ザイリンクスは2009年10月から2010年9月まで4四半期連続で四半期売上記録を更新していたが、記録の更新はストップした。
ザイリンクスはQ3の売上低下の要因は、北米およびヨーロッパにおける無線通信分野の需要が落ち込んだためとしている。同社の売上の約半分が通信分野の売上であるため、その需要の変化はインパクトが大きい。
地域別売上シェアは、北米30％、アジア38％、欧州22％、日本10％となっており、アジアと日本が増えた分、欧州がが少し落とした。
2011.01.20
2011年1月18日Magmaとジーダットは両社製品のコラボレーションを発表した。
発表によると今回のコラボレーションは、ジーダットのアナログ設計環境「α-SX」とMagmaの回路シミュレータ「FineSim SPICE」を接続したアナログ/ミックスシグナル設計環境の提供で、両社製品の特徴を生かしたソリューションでシェアの拡大を目指す。
2011.01.20
2011年1月19日、ESLソリューションを手掛ける米Carbon Design Systems社は、同社の2010年売上が前年比35％を達成したと発表した。
Carbonは具体的な売上額は明らかにしていないが、ワールドワイドの各市場で売上増を達成したようで、昨年始動したクラウドベースのIPモデル提供ソリューション「IP Exchange」がその売上増に大きく貢献したという。
「IP Exchange」は、モデルの提供元のIPベンダとの直接的な契約を行う事なく、ユーザーがワンパスでバーチャル・プラットフォーム用の各種IPモデルを入手できるクラウドベースの仕組みで、現在同サービスを利用すると、ARM、Cadence（Denali）、Elliptic Technologies、 MIPS Technologies、Tensilica、VeriSilicon、Vivanteの100％CA精度モデルを調達する事が可能。モデルの使用権はCarbonのバーチャル・プラットフォーム作成環境「SoC Desginer Plus」にバンドルされる。
また、ARM Fabricの場合、「SoC Desginer Plus」にバンドルされた「AMBA Designer Lite」の出力するXMLコンフィギュレーションからモデルを生成するという形を取り、モデル精度が保証されている。
Carbonによると「IP Exchange」のサービスを開始して約半年間で100人のユーザーが1000種類のバーチャル・プラットフォーム用IPモデルを作成。同社の顧客企業数も増え、半導体およびセットメーカー上位20社のうち16社がCarbonユーザーになっているという。
2010年EDA市場全体の売上推移の中で、ESLツールの売上は多くても前年比1ケタ増と考えると、35％増はすばらしい成績と言えるだろう。
2011.01.20
2011年1月19日、クロックツリー合成ツールを手掛ける米Azuro社は、同社の「PowerCentric」が無線チップのファブレス米SiBEAMに採用された事を発表した。
Azuroの「PowerCentric」を採用したSiBEAMの担当者によると、「PowerCentric」はマルチモード/マルチコーナーのレイアウト最適化にも対応できるクロック・ツリー合成として、より小さく消費電力の低いクロック・ツリーを合成する事が可能。
一般的にマルチモード/マルチコーナのレイアウト最適化は、クロック・ツリー合成ツールの効果を阻害するもので、基本的にマルチモードのタイミング制約を分解する事は不可能であるが、ツリー・ベースではなく、グラフ・ベースのアプローチを取る「PowerCentric」は、マルチモードのタイミング制約からバランスの良いクロック・ツリーを合成する事が出来るという。
Azuroの「PowerCentric」は、東芝、NVIDIA、Broadcom、STMicroElectronicsなどが採用している。
2011.01.19
2011年1月18日、システムレベルからのパワー/熱解析ソリューションを手掛ける、仏DOCEA Powerは、同社のESLツール「Aceplorer」が東京大学のメモリシステム研究で利用されていることを発表した。
発表によると、国家プロジェクトの一部として東京大学の竹内研究室で進められているメモリシステムの研究にて、消費電力の評価ツールとしてDOCEA Powerの「Aceplorer」が利用されており、メモリのアーキテクチャ設計に役立てられている。
研究を主導している竹内健教授によると、開発中の新メモリは優れたパフォーマンスと消費電力、信頼性を兼ね備えたもので、ReRAMの一種のようだ。
DOCEA Powerの「Aceplorer」は、独自のモデリング技術で電力および熱をモデル化し、システムレベルでの消費電力および熱解析を行うツールで、ハードウェア開発に限らず、ソフトウェア開発における消費電力の見積りなどにも利用できる。
ちなみに東京大学の竹内健教授は、元東芝のメモリ開発者で、フラッシュメモリの研究においては世界的にも著名な人物。3D-IC設計の研究などにも取り組んでいる。
※DOCEA Power
2011.01.18
2011年1月17日、カスタムIC設計環境ならびにハードウェア検証・デバッグソリューションを手掛けるSpringSoftは、米ファブレスベンチャーParade Technologiesが同社のデバッグ環境「Verdi」を採用した事を発表した。
プレスリリース文
http://www.springsoft.com/news-events/news/product-news/verdi-parade-01172010
発表によるとParade Technologiesは、ビデオ・ディスプレイおよび高速アナログ・インタフェースICを手掛けるファブレス・ベンチャーで、今回、同社の中国上海にあるデザインセンターの標準デバッグツールとしてSpringSoftの「Verdi」を採用。HDMIやDisplayPortをサポートする同社のデジタル・ビデオ・インタフェース・チップICの設計に役立てるという。
2011.01.18
2011年1月17日、凸版印刷とIBMは、14nm対応のフォトマスク製造プロセスを共同開発する事を発表した。
発表によると両社の共同開発は、2011年1月から2012年にかけて、IBMバーリントン・フォトマスク工場と凸版印刷の朝霞フォトマスク工場で行われる予定。
凸版は14nm世代に向けて新技術であるEUVリソグラフィ（超紫外線露光技術）を開発する予定。プレスリリース文によると、業界では14nm世代は光学リソグラフィのみでサポートされる最後の世代になるという見方が強く、この世代がEUVリソグラフィへの分岐点になると言われているようだ。
2011.01.17
2011年1月17日、シーケンシャル・アナリシス技術でEDA製品を展開する米Calypto Design Systems社は、同社のRTL消費電力最適化ツール「PowerPro」のバージョンアップを発表した。
※追記あり
発表によるとリリースされた「PowerPro4.1」は、ツール内部の処理が改善され、数百万ゲートのデザインで平均2倍、最大5倍の高速化を実現。また、新たな論理演算式最適化技術とシーケンシャルなスイッチング･アクティビティの伝搬技術によって、消費電力の削減効果も更に引き上げられた。
更に今回のバージョンアップでは、「PowerPro MG」において、Verilog-HDLに加えVHDLもサポートされた他（※PowerPro CGは以前よりVHDLをサポート）、ツールの使用するメモリの消費量削減も実現。人手による消費電力の最適化をサポートする「PowerPro Analyzer」もエンハンスされ、対話的なイネーブル論理の最適化やクロックドメインの属性レポート、消費電力と回路面積の詳細なレポート出力も可能になったという。
Calyptoの「PowerPro」製品ファミリのソリューションは、昨年、ビラージロッジクおよびSTARCで共同開発した低消費電力フローが米業界紙のAwardを受賞するなど、メディアでも評価されているが、最近では国内でアドバンテストが採用したのをはじめ、北米市場でも順調に実績を出しているようだ。
2011.01.14
2010年1月13日、EDA関連の標準化推進機関である米Si2は、EDA用のデータベース「OpenAccess」の新バージョンのリリースを発表した。
Si2によると「OpenAccess」の新バージョンでは、新たにマルチ・スレッディングをサポートしており、今後同機能はユーザーのフィードバックを受けて更に拡張していく予定。また、合わせて32nmプロセス向けの新たな制約が計19種類追加された。これら制約は、レイアウトのパラメータを記述する際に利用される。
2011.01.14
2010年1月13日、半導体ファウンドリ大手のGLOBALFOUNDRIESは、28nm低電力プロセスのデジタル・デザイン・フローを発表した。
今回発表されたデザイン・フローは、GLOBALFOUNDRIESのHigh-k/メタルゲートを採用した28nm super low-power (SLP)プロセス・テクノロジをベースとしたもので、EDAならびにIPベンダ各社とのコラボレーションによって構築された。
コラボレーションに加わったEDAベンダとしては、Cadence、Synopsys、Mentor、Magma、Apacheの名が挙がっており、Cadence、Synopsys、Mentor、Magmaの各社は自社のインプリメント・ツールによるフローを開発。Apacheのダイナミック・パワー解析ツールやノイズ解析ツールもGLOBALFOUNDRIESのサインオフ・フローに取り込まれた。
2011.01.12
2011年1月11日、フォーマル検証ツールを手掛ける米Jasper Design Automation社は、イスラエルにR&Dセンターを開設した事を発表した。
発表によると、今回イスラエルのHaifaに開発したR&DセンターはJasper4つ目のR&Dセンターで、 Jasperは既にブラジルのBelo Horizonte、スウェーデンのGoteborg、そしてMountain Viewの本社内にR&Dセンターを持っている。
発表には本社の半数以上のスタッフが研究開発に従事しているとあるが、昨年末にJasperマーケティング担当者に聞いたところ、同社のR&Dチームはワールドワイドで70人（当時）。全社員の約40％にあたるという事だった。今回の新たな拠点開設で同社のR&Dチームは少し増えるのだろう。
2011.01.12
2010年1月11日、Synopsysは、マツダがECUの検証でSynopsysのバーチャル・プロトタイピング環境「CoMET/METeor」を採用した事を発表した。
発表によるとマツダは、Synopsysのバーチャル・プロトタイピング環境「CoMET/METeor」を用いて、実際の車両テストでは危険で困難なテストを仮想的に行い、ECUの安全性、信頼性、品質の向上に役立てているとの事で、ECUのハードウェアモデルをCoMETでモデリングし、ECU上で走るソフトウェアも含めたシステムの検証を行っている。単に開発期間を短縮するというだけでなく、バーチャル・プロトタイピング環境を利用することで、実機やHILSと呼ばれるハードウェア・ベースの検証機器を用いたテストの回数を減らす事が可能となり、結果としてコスト削減にも繋がるという。
Synopsysのバーチャル・プロトタイピング環境「CoMET/METeor」は、同種のツールの中で最も古い製品の一つ。精度を保ちつつ高速なシミュレーションが可能で、今回「CoMET/METeor」を採用したマツダの担当者も「精度と速度で採用を決定」とコメントしている。「CoMET/METeor」は、ソフトウェア開発を主たるターゲットとしたツールでソフトウェアの先行開発用途で豊富な実績を持っている。特に自動車業界での採用例が多く、国内の自動車メーカー以外にも北米、欧州の自動車メーカーやECUサプライヤにECUソフトの開発環境として利用されている。
2011.01.12
2010年1月11日、Cadenceは、同社の検証ソリューションの大幅な機能向上を発表した。
発表によるとCadenceは「Incisive」ファミリを中心とする同社の検証ソリューションにて、検証メソドロジ「Universal Verification Methodology (UVM) 」バージョン1.0をフル・サポート。合わせて600を超える新機能を実装し、同社の提唱するカバレッジ・ベースの検証手法「メトリクス・ドリブン検証(MDV)」をより強固なものにした。
様々な課題に対応する個別の検証フローをメトリクス・ドリブン検証として統合できるようになったというのが今回の発表のポイントで、フォーマル検証とダイナミック・シミュレーションのカバレッジ・データの結合、コラプションやアイソレーションに対応したシミュレーション、フォーマル検証とダイナミック・シミュレーションを組み合わせた不具合特定の自動化などを実現。合わせてマルチコア対応やe言語ベース手法のエンハンスなども進められたようだ。
Cadenceではメトリクス・ドリブン検証の容易な立ち上げを狙った検証IPの提供や、メトリクス・ドリブン検証のTLM適用など、包括的なメトリクス・ドリブン検証ソリューションの構築に力を注いでいる。
2011.01.11
2010年1月10日、Synopsysは、Super I/Oチップを手掛ける台湾Nuvoton Technology社が等価性検証ツール「Formality」を標準採用した事を発表した。
発表によるとNuvoton Technologyは、同社の主力製品であるSuper I/Oチップの開発における等価性検証の高速化に向けてSynopsysの「Formality」を採用。「Formality」を利用することで従来使用していたツールよりも2倍の速さで等価性検証が可能となり、同ツールを社内で標準採用するに至った。
Nuvoton Technologyでは、論理合成にSynopsysの「Design Compiler Ultra」を利用しており、「Formality」がDC Ultraのフローにシームレスに繋がる事も高く評価した。
「Formality」は論理合成前後のRTLとNetlistの機能等価性とレイアウト前後のNetlistの機能等価性をチェックできる。
2011.01.11
2011年1月10日、シーケンシャル・アナリシス技術でEDA製品を展開する米Calypto Design Systems社は、等価性検証ツール「SLEC」のバージョンアップを発表した。
発表によると新たにリリースされた「SLEC バージョン5.1」では、新しい「deep-loop and stall verification」技術と「"symbolic" memory modeling」技術によりランタイムを6倍に高速化。これにより、これまで時間単位で必要だった検証時間を分単位に短縮することが出来るようになる。
「deep-loop and stall verification」技術とは、Calyptoが「LoopInduction機能」と呼ぶもので、高位合成ツールの合成前後の機能等価性をチェックする際に利用する。これまで信号処理系の回路の等価性検証には、「deep-loop」を考慮した制限や複雑なツール設定が必要であったが、この「LoopInduction機能」を使えばプッシュ・ボタン式に機能等価性を検証する事ができる。
「LoopInduction機能」は、高位合成ツール側からの情報を必要としており、まずはCadenceの高位合成との連携を先行して進めていると昨年のDACの時点で聞いていたが、機能としては汎用的なものであり、特に高位合成ツールを選ぶものではない。
また、「"symbolic" memory modeling」技術とはメモリの抽象化技術で、今回のバージョンアップによって、これまではSLECで取り扱う事が出来なかった大きなメモリを意識することなく容易に取り扱えるようになった。
通常メモリは、フォーマル検証ツールにとっては取り扱いにくい代物でブラック・ボックスとして扱う場合が多いが、SLECはシーケンシャル・アナリシスを行う上でメモリを取り扱うべく抽象化技術に取り組んできた。今回リリースした「"symbolic" memory modeling」技術は、その集大成と言えるもので、「LoopInduction機能」と組み合わせて利用すれば、取り扱えるデザインの幅をかなり広げる事ができる。
プレスリリースにはランタイムが6倍と記載されているが、高速化よりも取り扱えるデザイン規模が大きくなり、更にその幅（種類）も広がったという点が高位合成ユーザーにとっては大きなインパクトとなる。
2011.01.11
2011年1月10日、カスタムIC設計環境ならびにハードウェア検証・デバッグソリューションを手掛けるSpringSoftは、富士通セミコンダクターが同社の検証環境品質測定ツール「Certitude」を採用した事を発表した。
発表によると「Certitude」を採用したのは富士通セミコンダクターのオートモーティブ事業部で、同社のRISCマイコン「FRファミリ」をベースとした車載アプリケーション向けのMCUソリューションの開発に「Certitude」を利用。同ツールを用いる事により、検証環境の品質向上を目指す。
「Certitude」は、富士通セミコンダクターのASICデザイン・サービス・フロー「Cedar」に取り込まれる形で運用され、日本国内に限らずドイツにある富士通セミコンダクター・ヨーロッパの車載製品開発部隊にも展開される予定だという。
「Certitude」は、フランスのCertess社が開発した「検証環境の品質/信頼性をチェックする」ツールで、「ミューテーション解析」と呼ばれるソフトウェアのテスト手法をベースに検証環境そのものの品質をチェックする事が可能。ツールとしての実績は豊富で、Cisco社、HP社、AMD社、ST Micro社などが大手顧客として同ツールを採用していたが、2009年にSpringSoftが買収した。
SpringSoftは、「Verdi」、「Siloti」といった旧Novas製品と共に検証ソリューションの一つとして「Certitude」を販売している。
2011.01.10
2011年1月10日、ハードウェアベースの検証ソリューションを手掛ける仏EVE社は、2010年売上の好調ぶりを発表した。
発表によるとEVEの2010年（1-12月）売上は前年比50％増以上の数字を達成し、収益率も2ケタ増となり、マーケット・シェアの拡大に成功したとの事。
最上位新製品である「ZeBu Server」が好調で、この1年間、ワールドワイドで計15社に30セットを納入したという。
EVEと言えば、ここ最近Mentorとの係争が話題となっているが、そんな中でも売上を伸ばしているところを見ると、EVEの顧客はさほど同件を心配していないという事かもしれない。
EVEは発表において更なる新製品のリリースを示唆しており、2011年も売上増を目指すという。
2011.01.07
2011年1月6日、幅広い製品ラインナップで海外EDAソリューションを提供しているアイヴィスは、韓国のEDAベンダEntasys Design社との代理店契約を発表した。
Entasys Designは2003年設立のEDAベンダで本拠地はソウル。CEOをはじめマネジメント陣の経歴を見ると、元サムスン、元Avant!という共通点がある。
Entasys Designのソリューションは、設計初期のシステムレベルのフロアプランニングによって、最適なインプリメントを実現しようとするもので、設計情報を共有することで上位設計とインプリメントのギャップを埋め、設計のイタレーションを減らすというコンセプトで製品が開発されている。
具体的には、アーキテクチャレベルおよびRTLレベルでのパワー解析とフロアプランニングによって、パワーやパワー制約、面積などインプリメントにおける問題を事前に予測。I/Oパッドの設定（電源パッドの数や配置）などICパッケージのインタフェースについても考慮した設計が可能となる。
現在Entasysの製品として下記4製品がアイヴィスのWeb上で紹介されており、これら製品は来るEDSFair2011にてアイヴィスのブースで展示される予定。
・Pillar-DP®-SVP プリRTLシリコン仮想プロトタイピング
・Pillar-DP®-Ventus アーキテクチャレベル仕様からの設計見積り
・Pillar-DP®-Navis RTL解析およびプロトタイピング
・Pillar-DP®-Inspector ポストレイアウトECO
2011.01.06
2011年1月5日、FPGA検証ソリューションを手掛けるGateRocket社は、アルティマとの代理店契約を発表した。
GateRocketのソリューションはFPGAデザインの検証に特化したもので、対象デザインをインプリメントするハードウェア機器「RocketDrive」とデザインのデバッグを効率化するためのソフトウェア「RocketVision」の2つの製品で構成されている。
仕組みとしては「RocketDrive」をPCに繋いでPC上のシミュレーターと協調シミュレーションを実行する形を取り、「RocketDrive」をFPGAデザインの検証用アクセラレーターとして利用する。「RocketVision」はFPGAデザインの可視化性を高めるためのツールで、デバッグ用の論理を検証対象のデザインに追加する機能などを持つ。
昨年4月にはGateRocketのソリューションをQualcommが採用したとの発表があったが、Qualcommは、SoCのプロトタイピング（FPGA）を「RocketDrive」と「RocketVision」を利用して検証し効果を上げているようだ。
今回、GateRocketが日本国内の代理店にアルティマを選んだ背景には、アルティマとMentorとのパートナーシップがある。アルティマはAlteraの代理店と合わせてMentor製品の代理店販売も進めており、MentorとのコラボレーションによりFPGAデザインのインプリメント、シミュレーション、ハード検証フローを構築しているGateRocketにとってアルティマは格好の存在だった。
しかしながら、GateRocketのFPGA検証ソリューションはXilinxのFPGAもサポートしているため、今後更に別の代理店を立てる可能性もある。
GateRocketが北米以外の地域で代理店を作るのは今年に入って3つめ。インド、中国に次いで日本にも代理店を作った格好だ。
2011.01.06
2011年1月5日、トランジスタレベルの統計的ばらつき解析ソリューションを手掛けるカナダのSolido Design Automationは、バラつき考慮のカスタムIC設計に関する調査結果を公開した。
Solid Design Automationが公開した調査の対象はカスタムIC設計関係者486名。下記9つの項目についての調査結果をまとめている。
レポートの最後に記載されている、開発コストに対するインパクトが興味深い。
1. Survey methodology and demographics
2. Custom IC areas where most advancement sought
3. Driving reasons for variation-aware design
4. Variation impact on project deadlines and tapeouts
5. Designer time spent managing variation
6. Plans to implement variation-aware design tools in 2011
7. Process nodes where variation-aware design becomes important
8. Ranking of custom IC design tools to be made "variation-aware"
9. Summary and financial Impact
尚、Solido Design Automationの製品は以前、株式会社アイシスが日本進出を支援していたが、現在は日本窓口が存在しているようだ。同社は今月開催されるEDSFair2011には出展しないようだが、同種と言えるツールを取り扱うドイツのMunEDA社は出展する。
2011.01.06
2011年1月3日、米SIA（Semiconductor Industry Association）は、2010年11月の世界半導体売上高を発表した。
SIAの報告によると、2010年11月の世界半導体売上高は259億7000万ドル。前年同時期比約14.4％増、前月比約0.9％減という統計結果となった。
今年に入り世界半導体売上は4月-9月にかけて、売上記録を6ヶ月間更新し続けたが、10月で記録の更新はSTOP。10月、11月と2ヶ月連続で前月割れとなった。
2010年1月-11月の11ヶ月間の売上合計は、2718億ドルで現時点で前年比34％増。SIAは11月に2010年売上合計の予測を3005億ドルに上方修正していたが、3000億超えは微妙になってきた。
2011.01.06
2011年1月5日、米EDA Consortiumは、2010年度第3四半期（7月-9月）の世界EDA売上報告を発表した。
EDACの発表によると、2010年Q3（7月-9月）の世界のEDA売上総額は、前年比11.9％増の13億700万ドル。前期2010年Q2に続いて3四半期連続で前年比増となった。前期2010年Q2売上に対しては6.9％増だった。
分野別売上でみると、IP分野の売上が前期の前年比35.3％増に続いて今期も24％増と大幅アップ。CAEおよびIC Physical Design & Verification分野も前年比2ケタ増の伸びを示した。サービス分野については、売上下降の流れを継続しており、今期も前年比6％減。この1年間のアベレージは前年比12.8％減となっている。
地域別でみると、アジアその他地域が絶好調を継続し、前期の前年比41.7％増に続いて今期も34.6％増を記録。北米、ヨーロッパも前年比増を記録する中、日本市場だけは前期Q2に続いて前年割れの7.1％減だった。
2010年Q3時点でのEDA業界の従業員数は26474人で、前年同時期と比較すると1.9％増となっている。
2010年Q3の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 5億1280万ドル 13.9％Up
■IC Physical Design & Verification分野 2億9160万ドル 11.8％Up
■IP分野 2億9850万ドル 24.0％Up
■サービス分野 7850万ドル 6.0％Down
■PCB/MCM分野 1億2570万ドル 5.4％Down
2010年Q3地域別の売上と昨年同時期との比較は以下の通り。
■北米 5億7720万ドル 12.9％Up
■ヨーロッパ 2億2430万ドル 9.9％Up
■日本 2億3120万ドル 7.1％Down
■アジアその他地域 2億7430万ド34.6％Up
2011.01.05
2011年1月4日、カスタムIC設計環境ならびにハードウェア検証・デバッグソリューションを手掛けるSpringSoftは、台湾のDRAMメーカー力晶科技が「Laker」を標準採用したことを発表した。
発表によると力晶科技（Powerchip Technology）は、SpringSoftの「Laker」Custom Layout Automation Systemをメモリチップ設計向けの標準プラットホームとして採用。力晶科技の設計チームは「Laker」の採用により、生産性を20％向上出来たとしている。
力晶科技は台湾のDRAM最大手でNANDフラッシュ・メモリの生産も開始している。昨年末には、エルピーダとの資本提携を検討していると報じられている。
2010.12.22
2010年12月22日、Mentorは、SiemensのBuilding Technologies DivisionがPCB設計環境「Expedition Enterprise」を採用した事を発表した。
発表によるとSiemensのBuilding Technologies Divisionは、これまでPCB設計環境としてMentorの「Board Station」や他社のツールを利用していたが、「Expedition Enterprise」ベースのPCB設計フローを評価した結果、同環境への移行を決定。合わせてPCB設計におけるシグナル・インテグリティ解析とパワー・インテグリティ解析についてもMentorの「HyperLynx SI」、「HyperLynx PI」を採用し、スムーズな移行に成功した。
Expedition Enterpriseは、2005年に発表された大手エレクトロニクス企業向けのシステムで、IP管理、サプライチェーン統合、複数の拠点に展開する設計チームの管理等、グローバルな企業の抱える課題に対応するPCB設計の統合環境。設計者の生産性と設計チームのコラボレーションを改善すると同時に、企業全体のコミュニケーションも促進するとうたわれている。
2010.12.21
2010年12月15日、米EDN誌は、2010年「Hot 100 products」を発表した。
EDN誌の「Hot 100 products」は、1年間で読者と編集者の注目を集めた製品100種を選出するもので、これまでは年明けに発表されていた。
選出された100製品のうちEDAツールは下記の4製品。
・Atrenta
SpyGlass-Physical RTL design-closure-estimation tool
・Magma Design Automation
Tekton STA/extraction/Spice environment
・Mentor Graphics
Calibre InRoute Olympus routing kernel
・Mentor Graphics
SystemC support for Catapult C
・Synopsys
DesignWare STAR (self-test-and-repair) ECC IP
Mentorは上流・下流で2製品選出された。
Magmaのスタティック・タイミング・アナライザ「Tekton」は、米Electronic Design誌のBest of 2010の受賞に続いてここでも評価を得た。
また、Software/EDA for board/system designという部門では、下記CadenceとMentorの製品が選出されている。
・Cadence Design Systems
Allegro PCB SI signal-integrity tool
・Mentor Graphics
FloTherm 9 computational fluid-dynamics software
尚、シグナル・アナライザー、シグナル・ジェネレーターの両部門で日本のアンリツ社製品が選出されている。
2010.12.21
2010年12月20日、IEEEとAccelleraは、IEEE 1685（IP-XACT）標準のダウンロード数が半年で1200を超えた事を発表した。
IEEE 1685（IP-XACT）標準は今年6月にIEEE標準となったIPのメタデータを記述するための標準規格で、EDAツール環境を問わないIPの相互運用性の実現を目指し策定されたもの。元々は今年4月にAccelleraと合併したSpirit Consortiumがその開発と普及を進めていた。更に遡るとそのコア部分はMentorが開発しSpirit Consortiumに寄贈している。
そのダウンロード数は毎月倍々のペースで増加し、約半年間で1200以上のダウンロードをカウントしたという。
IEEE 1685（IP-XACT）標準は、現在EDAツールベンダやIPベンダでそのサポートが進められているほか、FPGAベンダの開発環境等でもサポートされる予定となっている。
2010.12.20
今年7月、Mentorによる日本税関への申し立てに端を発した、Mentor-EVE間の特許権侵害訴訟が新たな段階へと発展した。
Mentorは7月20日付けで日本税関に対し、EVEのエミュレーション製品がMentorの知的財産権を侵害しているという理由でEVEのエミュレーション製品に対する輸入差し止めを申請。更に、翌8月には米国オレゴン州連邦地方裁判所に特許権侵害でEVEを提訴していたが、先に進めていた日本国税関への申請が不受理となった事を受け、今度は東京地裁にEVEを提訴した。
MentorおよびEVEの本件に関する一連のプレス発表は以下の通り。（時系列順）
Mentorの米国および日本での提訴内容の詳細は明らかではないが、米国での訴訟はMentorの保有するアメリカ合衆国特許No. 6,876,962に対するEVEの特許侵害がその理由の一つになっているようで、今回起こした東京地裁への提訴も同一の特許侵害が関係していると見られる。
また、EVEの発表によると、Mentorは日本税関に対して、Xilinx社提供のリードバック機能等を使用するEVEのエミュレーション製品がMentorの知的財産権を侵害しているとも主張していた様子。しかしこの主張を含むEVE製品の輸入差し止め申請については、専門委員意見照会にて3名の専門委員が全員一致で不受理と退けたようだ。
2010.12.17
2010年12月9日、米Electronic Design誌は恒例の「Best Electronic Design Award 2010」を発表した。
「Best Electronic Design Award」は米Electronic Design誌が2002年から表彰を始めたアワードで、同誌スタッフおよびエディターらによって今年一年の優れた製品・サービスをカテゴリ別に表彰するもの。
EDA部門で受賞したのは下記3製品だった。
■IC Layout：
SpringSoft「Laker Custom IC layout system」
■Design, Verification and Implementation Environment：
Cadence「Encounter Digital Implementation (EDI) System 9.1」
■Static Timing Analyzers：
Magma Design Automation「Tekton static timing analyzer」
尚、FPGA部門では、Actelの「SmartFusion FPGA」、組込みプロセッサ部門では、Intel「Atom Processor E600 Series」がそれぞれ受賞している。
2010.12.16
2010年12月15日、米EDAベンチャーのChip Path Design Systems社は、資金調達AラウンドとしてXilinxとベンチャー・キャピタルから計300万ドルの出資を受けた事を発表した。
Chip Path Design Systems社は、この11月に立ち上げられたばかりの会社で、Parallel Engines社に「インキュベートされた」とWeb上に記されている。それもそのはず、同社のCEOはParallel Engines社を立ち上げたGeorge Janac氏。
George Janac氏は、ベル研究所にCPU設計者として従事した後にCadenceに買収されたSDA Systemsに移籍、その後は、High Level Design Systems（96年Cadenceが買収）、Hier Design（2002年Xilinxが買収）、Chip Estimate（2008年Cadenceが買収）と6年周期で3つの会社の設立と売却を繰り返し、今年4月にFPGAをターゲットとしたIPベース設計向けEDAソリューションを提供するParallel Enginesを立ち上げていた。
Parallel Enginesがその後どうなったのかは定かでは無いが、今回George Janac氏が立ち上げた新会社Chip Path Design Systemsは、「Semantic-IC Design」という言葉をキーワードにASIC,FPGA,ASSP向けのアーキテクチャ設計ツールを提供する計画で、その核となる技術はGeorge Janac氏がこれまで立ち上げてきた会社と同様に「フィジカル・プランニング」にあるようだ。
詳細は明らかにされていないが同社の提供するソリューションは、バスなども含めたIPベースの設計を実現する「アーキテクチャ設計環境」で、設計したアーキテクチャからASIC,FPGA.ASSPなど複数のデバイスへのインプリメントが可能。設計したアーキテクチャはCPU上のソフトウェア開発やドライバ開発にも役立てる事が出来るという。
2010.12.13
2010年12月1-3日、パシフィコ横浜で開催されたEmbedded Technology 2010で見かけた、Mentor GraphicsのEDAソリューション。
Mentorのブースでは、EDAベンダとしては唯一のソリューションとなっている組み込みRTOS「Mentor Embedded Linux」やAndroid向けソリューションの一つ「Inflexion UI for Android」など同社の組み込みソリューションを全面に展示。合わせてUMLモデリングツール「BridgePoint」やSystemCモデリングおよびシミュレーション環境「Vista」、高位合成ツール「Catapult C Synthesis」といったESLソリューションも展示していた。
展示で目を引いたのは「Vista」。何気なく最新のアップデートを訊ねたところ、バーチャル・プロトタイプ用の独自マイコンモデルをMentorが提供との情報をキャッチ。まずはARMモデルを中心に、TLM LT(Loosely-timed)/AT(Approximately-timed)に対応したモデルを提供するという話で、ARM9、ARM11MPCore、Cortex-M3/A9/R4のモデルが既にリリースされているようだ。
ARMのTLMモデルはARMからも「FastModels」として提供されているが、こちらはTLM LTのみのサポートでARM11MPCoreはラインナップに無い。つまり独自モデルといえどMentorのARMモデルはその利用価値が担保されており、業界の中でCortexのモデルを全て揃えているのはMentorだけとなる。また「Vista」は近い将来、UMLモデリングツール「BridgePoint」と接続される予定という話も耳にした。
それから展示ではなく、テクニカル・セッションとして非常に興味深かったのが、メンター・ジャパンの三橋 明城男氏がFPGAトラックで講演したセッション「FPGAデザインが、たまに動かなくなることはありませんか？」。
このセッションは、FPGAにおける「クロックドメイン間の非同期転送に関わるバグ」にフォーカスしたもので、そのバグを見つけるための「CDC検証」の重要性を説いた内容。
三橋氏によると、複数クロックドメインを扱うデザインが増加する中で、複雑なFPGAデザインでは数千から数万のCDC信号も珍しくなく、同期エラーやCDC転送プロトコル・エラー、CDCリコンバージェンス・エラーなど、CDC関連の問題が発生する危険が高まっている。しかし、「クロックドメイン間の非同期転送に関わる問題」については、「ASICでは発生してもFPGAでは発生しない」、「FPGAベンダ提供のSTAで解決できる」、「実機で発見＆デバッグ可能」といった「誤った都市伝説」が横行しており、CDCに対する十分なケアがなされていない。
※画像はメンター・グラフィックス提供のデータ
そんなFPGA検証の現状に三橋氏は警鐘を鳴らし、FPGAにおけるCDCバグの根絶に向けて、下記大きく4つの「やるべき事」を提唱。その具体的なソリューションとして、同社の「0-In CDC」を紹介した。
１．徹底的な静的解析→CDC信号の正しい同期化を確認
２．必要なCDC転送プロトコルが守られていることを検証
３．FPGA内でメタスタビリティが発生した際の振る舞いを観測
４．総合的なカバレッジ指標を利用
三橋氏によると、「0-In CDC」の利用メリットは以下の通り。
１．FPGA検証を支援するキットが付属されている
?Xilinx/Altera用の合成可能なライブラリ
?Xilinx/AlteraフローをターゲットとしたMakefileのサンプル
?FPGAに特化したCDC活用のアプリケーションノート
２．CDC転送プロトコル検証用のアサーションを自動生成
?アサーションを用いた完全なCDCプロトコル検証が可能
３．シミュレーション用のメタスタビリティ・モデルを生成可能
?メタスタビリティ効果をシミュレーション可能
４．CDCプロトコル用アサーションとメタスタビリティ・モデルのカバレッジを確認可能
※画像はメンター・グラフィックス提供のデータ
尚、三橋氏によると、FPGA設計ではマクロのインスタンス化が当たり前であったり、生成されるマクロが合成可能ではなかったり（シミュレーション出来ればOK）、RTLと幾つかの動作モデルを混在設計したりと、「実はCDC解析はASICよりもFPGAの方が難しい」との事。昨今、FPGA設計における検証の重要性が叫ばれてきているが、シミュレーションのみでは安心出来ない現実が分かり易く理解できた。200名近い満席の会場内では、三橋氏の講演にうなずきメモを取る姿が多く見られた。
2010.12.12
昨今のHLS（高位合成ツール）ムーブメントを語る上で外すことの出来ないツール、Synopsysの「Synphony C Compiler」について、その顧客事例を紹介する。
2010年10月15日、都内のホテルで開催された「SYNOPSYS USERS MEETING 2010」での事例講演。
オリンパスデジタルシステムデザイン株式会社 ハードウェア部 丸田知彦氏：
「Synphony C CompilerによるC言語ベース設計事例」
オリンパスデジタルシステムデザインは、オリンパスの子会社としてオリンパス製品向けの画像システムの研究開発を行う会社で、丸田氏はアルゴリズムのハード実装を担当する人物。同社では動画処理アルゴリズムの開発に動画のリアルタイム評価が必須という背景から、2009年旧Synfora社からC言語入力の高位合成ツール「PICO」を導入。その後SynopsysがSynforaを買収したことで「PICO」は「Synphony C Compiler」としてSynopsysから提供されるようになったが、同社では現在でも複数のプロジェクトで「Synphony C Compiler」を適用している。
今回、丸田氏が紹介した事例は、新規開発した画像処理アルゴリズムのプロトタイプ開発への「Synphony C Compiler」適用事例で、プロジェクトのターゲットはFPGA、フルHD60インターレースの性能で動作周波数75Mhz、回路規模300万ゲート以下という目標設定で、アルゴリズム開発者、ソフト開発者を含めた計6名のチームでハード化が施された。
丸田氏によると、階層的な設計が可能というのが「Synphony C Compiler」の特徴の一つで、今回のケースではハード化対象とした画像処理サブシステムのモジュール25個全てに「Synphony C Compiler」を適用し、トップの設計も全て「Synphony C Compiler」で実行。デバッグの効率性と合成時間短縮のためトップは3分割の形をとり、手設計したのは外部インタフェースのみで、回路規模としては99％を「Synphony C Compiler」で合成した。
※画像はオリンパスデジタルシステムデザイン提供のデータ
プロジェクトの初期段階において、丸田氏らのチームは比較的小規模な30万ゲート規模（合成した結果）のモジュールから「Synphony C Compiler」を使った合成を開始したが、出だしはあまりうまく行かなかった。コード量の制限で合成に失敗したり、メモリのポート数が増え実機に実装できないなど、処理性能の改善に17日間もの余計な工数を取られ、更に回路規模の削減に6日を割いた。この経験から、Cコードからのハード合成にはSW/HW双方のスキルが重要、コーディングやデバッグのガイドラインやチームでの情報共有の重要性などを認識した。
しかし、プロジェクト中盤で取り組んだ60万ゲート規模のモジュールの合成にあたっては、それまでの経験を生かし予定よりも5日もモジュールを完成する事に成功。ツールの制約や回路の性能を意識して「Synphony C Compiler」の入力Cコードをコーディングしたことが成功の要因だった。
トップの設計については、ハード設計の後工程をスムーズに進めることを念頭に、大きく下記3つのステップで進めた。まずプラットフォームを作り、そこに順次合成したモジュールを追加していくという形で、段階的にトップを設計することで設計の効率化を実現できた。
1.プロジェクト前期：バスブリッジ（手設計）＋DMA機能（Synphony C Compilerで合成）のみのFPGA実装
→画像処理サブシステムとしての接続検証を実施
2.プロジェクト中期：トップに合成したモジュール1つのみを追加してFPGA実装
→トップ組込みのコーディングルール作成と合成したRTLの品質確認、検証環境の共通化を実施
3.プロジェクト後期：トップへのモジュールの実装
→このフェーズでトップを3分割することに決定。
丸田氏はトップ設計を担当する立場で、予定期間内に25個全てのモジュールを実装可能かどうか不安を感じた事もあったが、「Synphony C Compiler」で合成したモジュールは「面白いほど一発動作が決まり」、実機によるデバッグ工数はゼロ。モジュールの追加もCで関数を追加していくだけで「非常に簡単な作業」だったという。終わってみればプロジェクト後期に実施したトップへのモジュール実装はトータル300万ゲートを3週間で完了。工数で換算すると従来の人手設計手法と比べて36％（8.5人月）の削減効果が確認できたという。
※画像はオリンパスデジタルシステムデザイン提供のデータ
丸田氏は「Synphony C Compiler」を利用して成功した理由として、C言語ベースで効率的な設計が出来た点と合わせて、アルゴリズム技術者とHW技術者の「良い協力体制」を構築できた事を強調。引き続き更なる工数削減に向けて、「Synphony C Compiler」向け入力Cコードのガイドラインを更新しつつ、高位合成を活用したHW/SWプラットフォームの開発や検証方法の確立等に注力していくと語っていた。
2010.12.10
2010年12月1-3日、パシフィコ横浜で開催されたEmbedded Technology 2010で見かけた、SynopsysのEDAソリューション。
Synopsysのブースでは、FPGAベースのプロトタイピング環境「HAPS」、「CHIPit」やこれらオプションのドータ・ボードが目立つ位置に展示され、雰囲気的には「ET展」らしい感じ。その他には高位合成ツール「Synphony」や3つのバーチャル・プロトタイピング環境「Innovator」、「Platform Architect」、「CoMET」など、組込み開発ニーズに近い製品を展示していた。
中でもET展ならではと思えたのは、バーチャル・プロトタイピング環境「CoMET」を利用した「Virtual HILS」の展示。「HILS」とは、Hardware-In-the-Loop Simulatorの略称で、主に自動車業界で利用されているハードウェアベースの車両システム検証環境を指す。この「Virtual HILS」については、今年10月に開催されたSynopsysのプライベートセミナー「JSNUG」にて、ユーザー事例が発表されていたのでここで紹介したい。
10/15開催 Synopsys Users Meeting 2010
「CoMET/Saberを用いた自動車制御システムのモデルベース開発」
株式会社日立製作所 中央研究所 グリーンIT基盤研究センタ 於保 茂氏
於保氏は、車載制御システムのモデルベース開発の研究に取り組んでいる人物で、今後出てくる様々な課題や規格、技術要素を踏まえ、現在実機で行っている開発のバーチャル化すなわち非実機開発手法の導入普及に向けて活動している。
於保氏は、1990年代前半からSynopsysの提供するアナログ-デジタル混在シミュレーター「Saber」を利用しているユーザーで、熱と電子回路の混在シミュレーションやメカと電子回路の混在シミュレーションといった用途で「Saber」を活用していた。
※当時「Saber」を提供していたのは米Analogy社、同社はその後米Avant!社に買収され、米Avant!社がSynopsysに買収された事で最終的に「Saber」はSynopsysの資産となった。
於保氏によると「Saber」は、元々は米Boeing社など航空業界で利用されていたツールで、その後、自動車業界でも普及。欧米では現在でも利用されているとの話。「Saber」は、基本的にはSPICEではなく独自言語「MAST」を利用した回路シミュレータで、メカの機構をモデリングできるだけでなく、回路とメカをまとめてシミュレーションできるところが最大の特徴。しかし、「Saber」にはマイコンのモデルが欠けているため、於保氏はSynopsysの仮想マイコンシミュレーター「CoMET」と「Saber」を繋いでマイコンを含めた制御系のシミュレーションを行うことを思いついた。
※画像は日立製作所提供のデータ
実際に試した例としては、エンジン制御のシミュレーション環境として「Simulink」をベースに「Simulink」の中に「CoMET」と「Saber」を埋め込む形で接続。メカの動きとマイコンの動きを対応させながら制御ソフトウェアをデバッグする形を作った。またこれら活動から、制御モジュールの厳密な評価に「CoMET」を応用できるのではと、於保氏は「CoMET」による故障注入シミュレーションや「HILS」の仮想化＝「Virtual HILS」にも挑戦した。
「Virtual HILS」とは、現在広く利用されている実機の「HILS」を「CoMET」の仮想環境に置き換えてみるという試みで、於保氏はACC（Adaptive Cruise Control）制御を題材に、ACCのECUモデル（CPUモデル）、ペリフェラルモデル（CANモデル）、そして車両モデル（Event Processor）を用意して「MATLAB」と「CoMET」による「Virtual HILS」環境を構築。実際にシミュレーションしてみたところ、バス上で見たエンジン回転数の実測値と「Virtual HILS」の結果は一致。これにより、「CoMET」そのものの精度も確認する事が出来たという。
※画像は日立製作所提供のデータ
於保氏は、「CoMET」の応用範囲として「ICE（インサーキットエミュレーター）」の代替えやソフトウェアの動的なコード解析などを挙げ、トレンドとなってきているエレ・メカ・ソフトの統合解析にあたっては、「CoMET」と「Saber」を使い分けて行きたいと語っていた。
尚、話が前後するが、於保氏は講演の冒頭に「ESL設計」から「MSL（Mechatronic System Level）」設計への発展に期待している。今すぐにでもそうなって欲しいとコメントしており、メカトロシステム開発におけるシステムレベル設計手法のニーズは相当強いものがあると感じた。
2010.12.09
2010年12月7日、Magmaは、ネットワーク向けプロセッサを手掛けるNetLogic Microsystems社が、28nm製品開発向けにインプリメント環境「Talus」を採用した事を発表した。
発表によるとNetLogic Microsystemsは、次世代28nmプロセスを用いたナレッジベース・プロセッサとフィジカル・レイヤ製品のインプリメンテーションにMagmaのインプリメント環境「Talus」を採用。同社は130nmから40nmプロセス製品開発をMagmaインプリメントツールで成功させた実績があり、28nmプロセス製品においてもMagmaのツールを利用する事を決定した。
2010.12.09
2010年12月7日、SoCインターコネクト設計ソリューションを手掛ける仏Arterisは、オランダのMobileye社が同社のインターコネクトIPを採用した事を発表した。
Mobileye社は、カメラを利用した自動車向けの自動運転補助システムを提供する会社で、今回、同社の3世代目の自動運転補助システム向けSoC「EyeQ3」の開発でArterisのインターコネクトIPを採用した。
Mobileye社はArterisのインターコネクトIPを採用した事で、チップのダイサイズを削減すると同時にレイテンシの最適化による早期タイミング収束を実現したとしている。
Arterisの顧客採用事例の発表はこの1ヶ月間で3件目。
2010.12.09
2010年12月8日、SystemC入力の高位合成ツールを手掛ける米Forte Design Systems社は、富士通セミコンダクターが同社の高位合成ツール「Cynthesizer」を40nmASIC設計フローで採用した事を発表した。
富士通セミコンダクターは、これまで90nmおよび65nmプロセスのASICリファレンス・フローでForteの高位合成ツール「Cynthesizer」を採用してきており、今回の40nmフローでの採用はある意味自然な流れ。発表に寄せられた、富士通セミコンダクターのSoCソリューション統括部長 長谷川隆氏のコメントを見ると、「Cynthesizer」は期待以上の実績を上げているようだ。
とはいえ、先端プロセスへの適用にあたっては40nmライブラリを用いた広範囲のテストを実施し、晴れて採用が決定。Forteと富士通セミコンダクターは最新テクノロジー向けの高位合成ライブラリを共同で開発する予定だという。
2010.12.08
2010年11月30日、PCIe、USB2.0/3.0ほか各種IPコアを手掛ける、インベンチュア株式会社は、米Perfectus Technology社との代理店契約による検証IPの販売を発表した。
Perfectus社は、AMBA AHB、AXI、OCP、PCI Express、USB等の業界標準バスプロトコルに対応した検証IPを提供しており、これらIPを用いることで通常データパスの確認はもちろんのこと、異常状態を確認する事も可能。インベンチュアはこれまで高速インターフェースにフォーカスし、PCI Express, USB3.0, SATA等の物理層/論理層IPを提供してきたが、新たに検証IPもラインナップに加え、より包括的な高速インタフェース・ソリューションの提供を目指すとしている。
・インベンチュアの取り扱うPerfectus社のVIP製品ラインナップ
- インターフェース： USB3.0 & USB2.0, PCI Express 3.0 & 2.0, Ethernet、SPI4.2、ONFi, SMBus
- ストレージ： Fibre Channel, SAS, SATA
- オンチップ・バス： AMBA-AHB/AXI, OCP
2010.12.08
2010年12月7日、、アナログ／RFおよびミックスシグナル設計向けの検証ソリューションを手掛ける、米Berkeley Design Automation社は、オーディオ/データブロードキャストレシーバのファブレス半導体メーカーSiPort社が同社の「AFS Platform」を採用したことを発表した。
発表によるとSiPortは、3年前からミックスシグナルRF ワイヤレスレシーバチップの回路全体検証にBerkeley DAの「Analog FastSPICE」を利用しており、今回、nmCMOSオーディオ/データブロードキャストレシーバチップのナノメータSPICE精度の検証とデバイスノイズ解析に向けて、Berkeley DAの最上位の環境である「Analog FastSPICE Platform」への移行を決めた。
SiPortでは、ワイヤレスレシーバーの検証フローで全面的に「Analog FastSPICE Platform」を利用し、がブロックレベルのキャラクタライゼーション、トップレベル検証、デバイスノイズ解析に役立てて行くという。
Berkeley DAの「AFS Platform」には、AFS Nano SPICEシミュレーション、AFS回路シミュレーション、AFS Transient Noise Analysis、AFS RF Analysis、AFS Co-Simulationのライセンスが含まれている。
2010.12.08
2010年12月7日、Cadenceは、富士通セミコンダクターがASIC設計フローでCadenceの高位合成ツール「C-to-Silicon Compiler」をサポートした事を発表した。
発表によると富士通セミコンダクターは、同社の顧客の要望を受けてASIC設計サービスにおけるSystemCベースの高位合成ツールのサポートを検討。ECOに対応する能力などその生産性を慎重に評価した結果、「C-to-Silicon Compiler」をASIC設計サービスフローでサポートする事に決定したという。
尚、富士通セミコンダクターでは顧客向けのASIC設計サービスに限らず、自社内の製品開発にも「C-to-Silicon Compiler」を使用していく予定。同社の子会社では既に大規模デザインで「C-to-Silicon Compiler」を利用しているという。
※SystemC Japan 2010では富士通アドバンストテクノロジ社が「C-to-Silicon Compiler」を使ったASIC設計事例を紹介していた。
Cadenceの「C-to-Silicon Compiler」は、「TLM to GDS-II」というキャッチフレーズで高い抽象レベルからのダイレクトな回路実装の実現を強調しており、「Encounter Conformal ECO Designer」と連携するECO能力や、インプリメントへと繋がる論理合成ツール「RTL Compiler」との強力な連携が他社ソリューションとの大きな差別化要素となっている。
2010.12.07
2010年12月7日、Alteraは同社FPGAの専用開発環境「Quartus II」のバージョンアップを発表した。
今回の「Quartus II」のバージョンアップの目玉は、Alteraの次世代システム統合ツール 「Qsys」のベータ版が搭載されたこと。「Qsys」はAlteraの既存のシステム統合ツール「SOPC Builder」の後継ツールで、FPGAとプロセッサとを繋ぐインターコネクトを自動生成するというのが最大の役割。Alteraは既にIntelやARM、MIPSとのコラボを発表しているが、これらFPGA＋プロセッサのシステムを構築するにあたり、「Qsys」が利用されることになる。
尚、「Qsys」には独自のネットワークオンチップ技術が取り込まれている他、FPGAの階層設計もサポート。また、ARMのAMBAなど業界標準インタフェースをサポートする予定だが、今回のベータ版ではAlteraのAvalonバスのみのサポートとなっている。
※日本アルテラ株式会社
