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2011.03.31
2011年3月30日、Mentor Graphicsは、TSMC自社プロセス向けに認証しているTSMCリファレンス・フロー11において、同社のローパワー検証技術の利用が拡大されたことを発表した。
Mentorによると、実際にTSMCリファレンス･フロー11に採用されているローパワー検証ツールは、以下の通り。これまでの発表と対比すると、今回新たに「FormalPro」が採用されたものと思われる。
・Questa機能検証プラットフォーム
・0-In CDC（CDC検証ツール）
・0-In Formal Verification（フォーマル機能検証ツール）
・FormalPro（等価性チェッカ）
尚、この他にもTSMCリファレンス･フロー11には、CatapultをはじめとするESLツールや、物理検証ツールCalibreファミリ、配置配線ツールOlympus-SoC、DFTツールTessentなどが採用されている。
2011.03.30
2011年3月29日、Cadenceは、3D-IC向けに標準規格化が進むメモリ・インタフェース規格「Wide I/O」に準拠したメモリ・コントローラIPを発表した。
「Wide I/O」は、JEDEC（半導体技術協会）にて標準規格化が進められている3D-IC向けのメモリ・インターフェース標準で、512-bitのインターフェースを定義し最大12.8ギガバイト/秒のデータ転送を実現。TSV技術を用いた3D-ICに応用することで、高性能、低コスト、かつ低消費電力が実現できるとして期待されている。
今回Cadenceは、「Wide I/O」に準拠したメモリ・コントローラIPとそれを用いた設計ソリューションを発表。メモリ・コントローラIPは、メモリ・モデル、検証IP、そしてCadenceの3D-IC設計環境と合わせて利用するもので、システム・トランザクションを監視し、タスクのプライオリティを認識してトラフィックを並び替える機能や、トラフィックの種類に応じて自動的に消費電力を調整する機能などCadence独自の最適化機能が備えられているという。
尚、発表された「Wide I/O」準拠のメモリ・コントローラIPおよび関連する検証IPは既に出荷中で、既に有名企業2社のプロジェクトで利用されているという。
2011.03.30
2011年3月28日、Magmaは、電源制御ICのサプライヤである米iWatt社が同社のアナログ/ミックスドシグナル設計環境「Titan」を採用したことを発表した。
発表によるとiWattは、アナログセルのレイアウトやチップレベルのアッセンブリをはじめとする困難な配線作業を自動化するためにMagmaの「Titan」を採用。製品評価において、iWattのエンジニアが手作業で2週間を要する配線を含む設計作業を「Titan」を使うことでわずか2日で完了。これが「Titan」採用の決定打となったようだ。
「Titan」は、順調に採用が進んでいるMagmaの回路シミュレーター「FineSim」が組み込まれたアナログ/ミックスドシグナル設計環境で、その速さと独自のアナログ設計自動化機能がウリ。新しい技術とエンジンで構築された新世代のアナログ/ミックスドシグナル設計環境としてMagmaが力を注いでいる。
2011.03.30
2011年3月29日、Synopsysはデジタル・インプリメント・ソリューション「Galaxyデザイン・プラットフォーム」の新製品「DC Explorer」のリリースを発表した。
発表によると「DC Explorer」は、大規模なギガ・スケール・デザインへの対処を目的としたツールで、デザインのインプリメントに向けて、より品質の高いRTL開発を実現するもの。
「DC Explorer」は、RTLや制約条件、ライブラリ・モデル等が不完全な論理合成を行う前段階の状態から、簡易的な論理合成を高速に実行する事が可能で、その様々な合成結果からインプリメントを考慮したより最適なRTLを探求できる。
簡易的な論理合成と言っても、タイミングや面積の相関性は誤差10%以内という精度を備えており、その処理速度は論理合成ツール「DC Ultra」よりも5倍高速。入力されたデザイン・データに対して、不完全な部分や修正が必要な部分をレポートする機能もあり、RTLの探求と合わせて制約条件の開発にも利用できる。
設計の早期段階から、高品質な設計データを短時間で用意できるというのが、新製品「DC Explorer」の最大の特徴で、インプリメンテーションに先立ち具体的なデータでデザインを評価することで、RTLの品質向上とインプリメントの効率化の両方が可能となる。
Synopsysによると、「DC Explorer」は現在のところ限定的に顧客に提供中。
同ツールのスクリプトは、「Design Compiler」と完全互換で既存の設計フローで容易に利用できるようだ。
※画像は日本シノプシス提供のデータ
2011.03.29
米EDA ConsortiumのレポートしているEDA市場の売上合計額をグラフ化してみました。
EDA市場の動きが良く分かります。
下の図はEDACが作成したEDA分野別の売上推移です。
2011.03.29
2011年3月28日、米EDA Consortiumは、2010年度第4四半期（10月-12月）の世界EDA売上報告を発表した。
EDACの発表によると、2010年Q4（10月-12月）の世界のEDA売上総額は、前年比19.4％増、前Q3比15.4％増の15億770万ドル。これで2010年は全ての四半期において前年比増を記録した。
最終的に、2010年世界EDA売上合計は前年比約11.3％増の52億8460万ドルで2年前の2008年の売上水準に戻した。
分野別売上でみると、全ての分野で前年比増の売上を記録する中で、IP分野の売上が前年比39.7％増と大幅にアップ。IP分野は2010年において突出した伸びをしめしており、四半期売上の年間の平均アベレージは前年比33.7％だった。また、前期Q3は前年比5.4％減だったPCB/MCM分野がQ4では前年比26％増と大きく売上を伸ばしている。
地域別でみると、日本は前期Q3では前年比7.1％減であったが、今期Q4は前年比17.3％増と2番目に高い伸びを示した。最も売上を伸ばしたのはやはりアジアその他地域で、Q4は前年比48.9％を記録。同地域の2010年平均アベレージは39.6％増だった。
2010年Q4時点でのEDA業界の従業員数は26767人で、前年同時期と比較すると1.1％増となっている。
2010年Q4の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 5億7650万ドル 19.5％Up
■IC Physical Design & Verification分野 3億180万ドル 2.8％Up
■IP分野 3億8100万ドル 39.7％Up
■サービス分野 8280万ドル 0.1％Up
■PCB/MCM分野 1億6560万ドル 26.0％UP
2010年Q4地域別の売上と昨年同時期との比較は以下の通り。
■北米 6億4380万ドル 14.8％Up
■ヨーロッパ 2億7370万ドル 7.2％Up
■日本 2億7720万ドル 17.3％Up
■アジアその他地域 3億1310万ドル 48.9％Up
2011.03.25
2011年3月24日、Mentor Graphicsは、同社のエミュレーター「Veloce」をベースとした高速イーサネット製品向けのエミュレーション・ソリューションを発表した。
今回発表されたソリューションは、Mentorのエミュレーター「Veloce」と「iSolve Ethernet」で実現されるもので、これを利用することでイーサネット製品の開発者は、チップが出来上がる前にハードおよびソフトの完全なシステムの検証が可能。週単位の作業を時間単位に大幅に短縮できる。
Mentorの「iSlove」製品は、アプリケーションに特化したエミュレーションの効率化オプションと呼べるもので、これまでもイーサネット製品向けに「iSolve Ethernet」が提供されていたが、イーサネット技術の向上によるネットワークの高速化に伴い、サポートしていたイーサネットの速度をこれまでの最高10Gbitから100Gbit以上に拡張した。
この高速イーサネット対応の「iSolve Ethernet」は既に出荷中で利用可能だという。
尚、Mentorはつい先日も「iSlove」製品の一つである「iSolve Multimedia」を機能強化し、3Dテレビ（HDTV/HDMI 3Dアプリケーション）向けの高速検証に対応している。
2011.03.24
半導体関連各社による東北地方太平洋沖地震被災地への主な支援情報です。
その他にも情報ございましたらお寄せ下さい。
・Xilinx
東北地方太平洋沖地震の義援金として50万米ドルを寄付。更に社員が赤十字へ寄付した場合、500米ドルを上限に同等の額の寄付を実施。
・Intel
東北地方太平洋沖地震の義援金として170万米ドルを寄付。被災地における IT インフラの復旧にも協力。
・IBM
東北地方太平洋沖地震の支援としてNPOや公的機関に100万ドル以上の技術・サービスを無償提供。 クラウド・センターを3ヶ月間無償提供など。
東北地方太平洋沖地震に対して総額6億2,000万円相当の支援。2000箇所以上ある全ての避難所にタブレットPC（Galaxy Tab）を最低1台、計2400台無償提供、携帯電話用 スペアバッテリー95,000個、充電用変換コネクタ50,000台なども提供。
2011.03.24
2011年3月22日、先端プロセスをターゲットとした次世代配置配線ツールを手掛けるATopTechは、同社の「Aprisa」がTSMCの28nmプロセスで認証されたことを発表した。
TSMCによるATopTechの配置配線ツール「Aprisa」の認証は、約1年前の40nmプロセスでの認証に続くもので、28nmプロセスにおいてもTSMCの基準をクリア。ATopTechは、28nmプロセスの認証に向けて「Aprisa」およびフロアプラン・ツール「Apogee」の機能強化を図ったという。
ATopTechは、世界的な不況の中で2010年は前年比70％増の売上を達成。複数の新規顧客を獲得している。
2011.03.24
2011年3月23日、Synopsysは、DesignWare IPに関するFreescaleとの複数年契約を発表した。
発表によると今回の複数年契約によりFreescaleは、Synopsysの多様なDesignWare IP製品群を利用する事が可能に。USB, HDMI, PCI Express, SATA, MIPI，data converters, audio codecs，video front-ends，などのインタフェースおよびアナログIPを利用して設計を加速できるようになる。
尚、DesignWare IPとしてラインナップされているData converter IPは、3月21日に新製品がリリースされたばかりで、既存世代の製品と比較して消費電力50％減を実現。面積もより小さくなっており、100Mhz以上の処理も可能とするパフォーマンスでWiFi, WiMAX, LTE, Digital TV receptionなどモバイル・ブロードバンド・ワイヤレス・アプリケーションの最適化に役立つという。
2011.03.23
2011年3月15日、パワー・インテグリティ・ソリューションを手掛ける、米Apache Design Solutions社は、同社が新規株式公開の手続きに入った事を発表した。
同社はNASDAQ市場に上場する予定で銘柄コードAPAD。ApacheがIPO（新規株式公開）を成功させると、EDA業界としてはMagmaに続く10年振りの快挙となるという。
2011.03.23
2011年2月17日（少し古いニュースですが）、ESLソリューションを手掛ける米Carbon Design Systems社は、AMBAプロトコルのTLM-2.0 モデリング・ソリューションの提供を発表した。
発表によると、AMBAプロトコルのTLM-2.0 モデリング・ソリューションは、CarbonがWeb上で展開している各種ESLモデルの提供サービス「IP Exchenge」を通じて「無償提供」されるもので、 AMBA 3 AXI3、AHB、AHB-Lite、APB、各プロトコルのモデル（一部独自拡張を含む）がLT（loosely timed）、AT（approximately timed）、CT（cycle-timed）、3つのレベルで用意されているほか、異なる抽象モデル間のブリッジやARMの提供するコアモデル「Fast Models」のPVインタフェースに接続出来るアダプタ、ドキュメントなどが用意されている。
提供されるモデルは、ARMの協力を得てCaabonが開発したもので、Carbonは、あらゆるSystemC環境上で動くAMBAプロトコルの「TLM-2.0 モデル」をリリースすることで、開発現場におけるモデルの互換性の問題を解消すると同時に自社の各種ESLモデルの流通促進を狙っている。
2011.03.22
2011年3月22日、Mentor Graphicsは、富士通セミコンダクターによる同社の歩留まり解析ツール「Tessent YieldInsight」の評価結果を発表した。
発表によると、富士通セミコンダクターは、Mentorの歩留まり解析ツール「Tessent YieldInsight」を65nmプロセスで製造した1500万ゲートのデザインで評価し、歩留まり低下の原因追求の時間短縮効果を確認。評価はMentorのテスト圧縮合成ツール「Tessent TestKompress」と合わせて実施され、幾つかの故障箇所を短時間で正確に特定できたという。
「Tessent YieldInsight」は、製造テストの結果とデザインの物理的情報を相関して歩留まり低下のメカニズムを短時間で絞り込むツールで、直感的なGUIで効果的にシステマティック欠陥の原因を特定できる。
2011.03.22
2011年3月21日、今年6月5日-10日サンディエゴで開催されるDAC2011（48th Design Automation Conference）の基調講演がAppleのCo-founder Steve Wozniak氏に決まった。
6月6日（月）14：00よりSteve Wozniak氏による基調講演が行われる予定。
Steve Wozniak氏は、Apple社初期のコンピューターであるApple I/IIを開発した人物として有名。
2011.03.17
2011年3月15日、SystemCの普及促進団体OSCIは、NXP Semiconductors、STMicroelectronics、Infineon TechnologiesによるSystemC AMS 1.0の採用を発表した。
発表によると、NXP、ST、Infineonの各社は、既存のAMSフローおよびESLメソドロジにおいて、SystemC AMS 1.0を利用。その主要な目的は「mixed-signal virtual prototypes」の作成で、SystemC AMS 1.0を用いてAMSモデルを作成し、既存のvirtual prototypesに統合してデジタル/アナログのハードとソフトのシステム検証に活用するという。
SystemC AMS 1.0は、2010年3月にOSCIからリリースされている。
2011.03.17
2011年3月14日、NoC（ネットワーク・オン・チップ）を手がけるArterisとエミュレーション・ソリューションを手がけるEVEは、両社のコラボレーションを発表した。
発表によると今回ArterisとEVEは、モバイルおよびワイヤレスSoC設計の最適化を実現する統合フローを構築。具体的には、ArterisのインターコネクトIP「FlexNoC」のテストをEVEのエミュレーション・プラットフォーム「ZeBu」の環境で実行するというもので、実際に「FlexNoC」の利用されているSoCデザインのRTLをEVE上のFPGAに実装し、キャッシュ・サイズやコア数の違いによるレイテンシや帯域幅などのパフォーマンスを測定できる。
この両社の統合フローは、SoCの面積や消費電力などの最適化に利用できるほか、ソフトウェアのパフォーマンス向上にも役だてる事ができる。
尚、今回発表されたコラボレーション・フローは、欧州の「FEDER project」からの資金を得てフランスの研究機関「ENSTA（Ecole Nationale Superieure de Techniques Avancees）」の協力の下で開発されたという事で、今後も継続して研究開発活動が計画されているという。
ちなみにArterisもEVEもフランスを本拠とする企業である。
2011.03.17
2011年3月16日、STARC（半導体理工学研究センター）と英Pulsicは、STARCAD-AMSにおいて、PulsicのカスタムLSI向け自動配線ツール「UniRoute」が認証されたことを発表した。
STARCAD-AMSは、STARCの提唱する次世代Mixed Signal設計フローであり、デジタル回路の設計フローと比較して効率化が進んでいなかったアナログおよびミックスド・シグナル設計フローの構築と最適化を目指し、2006年から開発が進められている。
発表によると、Pulsicの自動配線ツール「UniRoute」は、STARCの設けた評価基準である、アナログ制約遵守、DRC、LVS エラーフリー、配線品質、容易なマニュアル修正作業、短時間高速処理を複数の市販の配線ツールの中で唯一クリア。従来手法では約20時間を要するフィルター回路の配線工程を約1.5 時間で完了することができたという。
Pulsicは長年カスタムICレイアウトの自動化に取り組んでおり、自動配線ツール「UniRoute」は、オンラインDRC、ネットドリブン手法によってDRC/LVSエラーフリーの自動配線を実現している。「UniRoute」を利用することで従来設計者による手作業で行わていた配線作業の大半を自動化することが可能で、劇的なTAT短縮効果をもたらす。自動化された配線がどの程度の品質であるか気になるところだが、その品質（形状）はマニュアル作業の結果に近く、当然ながら専用エディタを用いて必要な修正に迅速に対処できるという。
尚、Pulsicの「UniRoute」は、Cadenceのアナログ/カスタムIC設計環境「Virtuoso IC 6.1.4（OA）」にプラグインして使用することが可能。同ツールはOEM版も含めメモリー・LCD ドライバー・アナログ・高速配線用途で採用実績が豊富で、PulsicによるとカスタムICの配線分野では世界で一番使用されているという。
2011.03.16
2011年3月15日、Cadenceは、Virtuosoベースのカスタム・アナログ設計フローの大幅な機能強化を発表した。
Cadenceによると、機能強化されたVirtuosoベースのカスタム・アナログ設計フローには下記Virtuosoツール群および技術によって構成されており、初期の設計仕様段階からGDSIIまでの設計工程をを網羅的にカバー。20nmプロセス・ノードにまで対応している。
-Virtuoso Schematic Editor
-Virtuoso Analog Design Environment
-Virtuoso Multi-Mode Simulationテクノロジ
-Virtuoso Layout Suite
-Virtuoso Power System
-Virtuoso DFM
-Virtuoso Accelerated Parallel Simulator
今回の機能強化では、寄生素子管理のためのメソドロジが改善され、パワーおよびシグナル・インテグリティの問題を管理するVirtuoso Power System、DFM機能などが統合されたほか、波形ビューアーやデザインの編集エンジンも刷新された。
検証面では、in-design手法によりLVS、DRC、DFM技術を用いたエラーの自動検出と修正がが可能となったほか、Virtuoso Accelerated Parallel Simulator（APS）の新しい分散型のSPICE機能も利用できるようになった。
Cadenceは、今回機能強化されたカスタム・アナログ設計フローは、「Silicon Realization（シリコンの実現）」を目指すCadenceのEDA360ビジョンを具現化したもだとしており、同フローの適用効果として、サードパーティー製ポイント・ツールを使用した場合と比較して25から30パーセントの生産性向上が継続的に報告されていると伝えている。
2011.03.16
首都圏各地でフリーマーケットの開催を実施している東京リサイクル運動市民の会より、東北地方太平洋沖地震被災地への災害支援物資ご協力のお願いです。
2011.03.15
このたび東北地方太平洋沖地震および長野県北部を震源とする地震により被災された皆さまに
心からお見舞い申し上げます。一日も早い復旧を心よりお祈り申し上げます。
取り急ぎ時点で報告されている、東北地方太平洋沖地震による国内大手電機・半導体各社の影響をまとめました。※訂正あり
・オリンパス
・エルピーダメモリ株式会社
・富士通
・日立製作所
・パナソニック
・ルネサス
・ソニー
・キヤノン
・ニコン
・リコー
・エプソン
・凸版印刷
・JSR
・富士フィルム
2011.03.15
2011年3月11日、Mentor Graphicsは、フィジカル検証ツール・ファミリ「Caribre」の新製品となる「Calibre RealTime」を発表した。
Mentorによると「Calibre RealTime」は、その名のとおりデザイン作成時にリアルタイムにサインオフ品質のフィジカル検証を実行するもので、今回リリースされたバージョンでは、SpringSoftのカスタムIC設計環境「Laker」と連動させることが可能。
具体的には、「Laker」上に「Calibre RealTime」を組み込む事が可能で、「Laker」上でポリゴン、パス、配置等を編集すると「Calibre RealTime」がその変更箇所を自動認識し、DRCを自動実行する。設計者は、ワンクリックで実行させるDRCルールの追加やルールの変更などを操作できる。
この「Laker」と「Calibre RealTime」のコラボレーション・フローは、OpenAccessベースのフローであり、両ツールの緊密な連携はOpenAccessランタイム・モデルのAPIによって実現されているという。
尚、Mentorは、6月には自社のカスタム・デザイン環境「IC Station」と「Calibre RealTime」を連携させる予定で「Calibre RealTime」の別バージョン投入を計画している。
今回発表された新製品「Calibre RealTime」の利用メリットは、下記ユーザーのコメントがその全てを表している。
「レイアウト作成時にサインオフのDRCをリアルタイムで行えるようになれば、設計者はLVS?DRC?LVSのループから解放されます。LVSクリーンなブロックは必ずDRCクリーンとなるため、すぐに抽出に取りかかれます。これは、従来のレイアウト?検証?シミュレーションのフローを完全に覆すもので、設計者は結果品質を最大限に高める作業に専念できます。このツールは、アナログ・レイアウトの経験が豊富なエンジニアによって設計されたに違いありません。決して作業の邪魔にならずしかも設計者が利用したいと思った時に思い通りの形で利用できるからです。」
2011.03.15
2011年3月11日、Mentor Graphicsは、パワー・マネジメントICを手がける英CamSemi社が、カスタムIC設計・検証フローを刷新しMentor製品に置き換え事を発表した。
発表によるとCamSemiは、設計プロジェクトの最終段階でカスタムIC設計・検証フローの移行を実施。プロジェクトのスケジュールに影響を与えること無く、既存のツールフローからMentor製ツールをベースとした設計・検証フローに移行した。
CamSemiが採用したのは、カスタムIC設計環境「IC Station」、ミックスドシグナル・シミュレーター「Questa ADMS」、SPICEシミュレーター「Eldo Classic」で、Mentorのコンサルティング部隊がCamSemiの設計チームと協力して、既存IPデータ、ライブラリーの変換、トレーニングを実施し、CamSemiの環境移行を成功させた。フローを刷新したことでCamSemiは、シミュレーション・スループットを従来の2倍に改善出来たという。
CamSemiはMentorの発表にコメントを寄せているが、Mentorの働きを絶賛している。
通常の事例発表と比べると珍しい。
2011.03.15
東北地方太平洋沖地震の募金情報の一覧です。かなり増えて参りました。
2011.03.12
東北地方太平洋沖地震 募金情報です。
民主党の募金
共産党の募金
三菱東京UFJ銀行の募金
KDDIの募金
mixiの募金
ユニーグループの募金
2011.03.11
2011年3月3日、SynopsysとXilinxは、FPGAを用いたSoCプロトタイピングのためのメソドロジ・マニュアル「FPGA-Based Prototyping Methodology Manual（FPMM）」の発刊を発表した。
Synopsysによると今回Xilinxとの協業で作成した「FPMM」は、FPGAを用いたSoCプロトタイピング手法の指南書で、実際に開発の現場で活用されてきたFPGAプロトタイピングに関する専門知識が含まれており、それら情報は下記7社から提供されている。
BBC Research & Development社、Design of System on Silicon社、Freescale Semiconductor社、LSI社、NVIDIA社、STMicroelectronics社、Texas Instruments社（順不同）
「FPMM」には、FPGAを用いたプロトタイピング手法の他に、プロトタイプをソフトウェア早期開発やシステム・バリデーションに活用する手法についても解説が記載されており、FPGAプロトタイピングの推進を後押しする内容となっており、Synopsysは「FPMM」の発刊と合わせてFPGAプロトタイピング促進のための
技術交流サイトを開設している。
FPMMは、FPGAベース・プロトタイピングのエキスパートであるSynopsysのDoug Amos氏、Rene Richter氏とXilinxのAustin Lesea氏による共同著書で15章の本編と2つの巻末付録で構成されている。同書は
AmazonにてKindle版21.95ドル、Paper版49.95ドルで販売中で、
SynopsysのWebサイトから無償のサンプルeBookをダウンロードする事もできる。
尚、Synopsysによるメソドロジ・マニュアルの発刊は、VMM（Verification Methodology Manual for SystemVerilog）、LPMM（Low Power Methodology Manual）に続いて3冊目。当然ながら、いずれの書籍もマーケティング的な効果を狙った戦略の下で発刊されており、書籍のテーマはSynopsysの注力分野であると言える。
2011.03.11
2011年3月9日、Mentor Graphicsは、同社のFPGA向け合成ツール「Precision Synthesis」がXilinx最新の28nmFPGA 7シリーズをサポートした事を発表した。
MentorによるとFPGA向け合成ツールの「Precision Synthesis」は、Xilinxの28nmFPGA Virtex-7とKintex-7ファミリのサポートを完了しており、間もなくArtix-7ファミリもサポートする予定。Xilinxの専用環境「ISE」以外で7シリーズのFPGAをサポートする合成ツールはMentorの「Precision Synthesis」が初となる。
「Precision Synthesis」は、SystemVerilogを初めとする複数言語、混在言語のサポートや効率的なインプリメントを実現する独自の自動インクリメンタル合成機能などが特徴。自動インクリメンタル合成機能は、ISEのパーティーション機能「SmartCompile」と統合可能で、大規模デザインの短時間実装を実現できるという。
2011.03.11
2011年3月9日、Xilinxは同社のFPGA専用開発環境「ISE Design Suite 13」のリリースを発表した。
Xilinxによると新たな「ISE Design Suite 13」は、同社最新の28nmFPGA 7シリーズをサポートし、7シリーズ向けのIP-XACT対応のプラグアンドプレイIPを提供するほか、新たなチーム設計のメソドロジや新たなシミュレーション機能およびモデルが盛り込まれている。
検証面では、開発中のブロックはそのままにした状態で実装済みのブロックのみをテストすることが可能なリアルタイム シミュレーション機能が実装され、オプションとしてARM AXI Bus Function Model向けのシミュレーションモデルが用意された。このシミュレーションモデルは、業界初となるAXI3およびAXI4をサポートする暗号化技術 IEEE P1735準拠のモデルで、主なサードパーティ製シミュレータと相互運用性があるという。
また、IP-XACT対応のプラグアンドプレイIPの利用においては、今回のバージョンアップで新たに AXIインターコネクトの環境設定オプションが用意され、AXIベースのデザインのカスタマイズと実装がより効率的に実行出来るようになった。
「ISE Design Suite 13」はすでに出荷中で米国販売価格は2995ドルから。30日間の無料評価版も提供されている。
2011.03.10
2011年2月23日、メンター・グラフィックスは、2011会計年度第4四半期（2010年11月-11年1月）の売上を報告した。
発表によると、メンターの2010年11月-2011年1月の売上は、前年比約30％増、前期Q3比約30％増の3億730万ドル。前年比約24％増となる4915万ドルの純利益を計上した。この実績は前期売上報告時点でのフォーキャストを上回るもので、同社の四半期売上額としては過去最高となる。
最終的にメンターの2011会計年度（2010年2月-2011年1月）の売上合計は、前年比14％増の9億1480万ドルで純利益は2714万ドル。前年実績に対し売上を1億ドル以上も上積みし、前年の2000万ドル以上の赤字から一気に黒字へとV字回復を実現した。
メンターのCEO Walden C. Rhines氏は売り上げ報告の発表にて「大手3社の中で最も成長した」とコメントしているが、実際に同時期の売上推移を見るとSynopsysは前年比1ケタ台の成長率、Cadenceは前年比約10％の成長率に対し、Mentorは前年比14％増と最も高い伸びを示した。売上額ではCadenceとほぼ同列の2位をキープしている。
メンターは次期2012会計年度（11年2月-12年1月）の売上を2011年を上回る10億ドルと予測。直近の2012年Q1（11年2月-4月）の売上は2億5500万ドルと予測している。
2011.03.10
2011年3月7日、米SIA（Semiconductor Industry Association）は、2011年1月の世界半導体売上高を発表した。
プレスリリース文
http://www.sia-online.org/cs/papers_publications/press_release_detail?pressrelease.id=1893
SIAの報告によると、2011年1月の世界半導体売上高は255億2000万ドル。前年同時期比約14％増、前月比約1.5％増という統計結果となった。
世界半導体売上は2010年10月をピークに下降気味となり、11月、12月と売上を落としていたが再び1月で持ち直し底を打ったかに見える。
SIAによると各分野で半導体売上が好調であったが、中でも自動車分野の半導体需要が活発で売上を支える一つの要因となっているとの事。具体的にはHVやEVで利用されるエンターテイメント・アプリ、カーナビシステム、制御システムなどで半導体需要が強く、2010年自動車分野への半導体売上は前年比44％増の伸びを示していたという。
2010年の世界半導体売上はあと一歩3000億ドルに届かなかったが、2011年の3000億ドルに向けて幸先の良いスタートを切った。
2011.03.09
2011年2月16日、Synopsysは、2011会計年度第1四半期（10年11月-1月）の売上を報告した。
発表によると、シノプシスの2011会計年度Q1（10年11月-1月）の売上は、前年同時期比約10.4％増、前期Q4比約3％減の3億6460万ドル。収支は前期Q4の倍近い4820万ドルの利益を計上した。（※GAAP基準による会計結果）
Synopsysは、来期Q2（11年2-4月）の売上を3億8600-9400万ドルと予測。年間売上の予測は変更なく15億ドル以上と見込んでいる。
2011.03.09
いつも当サイトにお越し頂きありがとうございます。
諸事情により、2011年2月10日から3月8日までの約1ヶ月間、サイトの更新を中断しておりました。
読者の皆様のご期待に添うことができず、アナウンスの遅れた事を深くお詫び申し上げます。
また、関係者の皆様にも多大なご迷惑をお掛け致しました事をこの場をお借りしてお詫び申し上げます。
本日より、通常通りサイトの更新を再開致しますので、引き続きよろしくお願い致します。
2011.02.07
2011年1月27日、Actelのアンチヒューズ・ベースFPGAを提供するMicrosemiは、同社のFPGA設計フローでSynopsysの高位合成「Synphony」が利用可能となった事を発表した。
発表によると、Synopsysの高位合成「Synphony Model Compiler」は、ActelのRTAX-DSP, RTAX-S/SL, Axcelerator, ProASIC3, IGLOO, Fusionといった複数のFPGA製品をサポートしており、 独自の高位合成フローによってMATLAB/SimulinkからのDSP回路の合成を実現。自社のFPGA向けの論理合成ツール「Synplify Pro」とシームレスに繋がり、MATLAB/SimulinkからFPGAへの回路実装のフローを提供する。
元々Synopsys（旧Synplicity）の「Synplify Pro」は、ActelとのOEM契約によりActel製FPGAの統合設計環境「Libero」に組み込まれていたという背景があり、今回、その延長線上の話として高位合成「Synphony Model Compiler」がフローに繋がった格好だ。
「Synphony Model Compiler」は、DSP設計向けのツールとして統合設計環境「Libero」に組み込まれ、Microsemi社のActelユーザーには、「Synphony Model Compiler AE licenses」という無償のライセンスが提供されるようだ。
Synopsysの高位合成ツール「Synphony」ファミリには、C/C++を入力とする旧Synfora社製PICOベースの「Synphony C Compiler」と、MATLAB/Simulinkを入力とするSynopsys自社開発の「Synphony Model Compiler」の2つの製品シリーズがある。
2011.02.04
2011年1月31日、Synopsysは、同社の配置配線ツール「IC Compiler」のバージョンアップを発表した。
発表によると最新の「IC Compiler」バージョン2010.12では、大きく下記項目の機能アップが実現された。
・「IC Compiler」単体の実行速度の向上
メモリー使用量を20%削減しつつ、従来比1.5倍の高速化
・「インデザイン自動DRC修正機能」の処理速度および自動修正率向上
配置配線をしながらDRCチェックを行いDRCエラーを自動修正する「インデザイン自動DRC修正機能」の処理速度が従来比
最大7倍に高速化、自動修正率も向上
・MCMM（マルチコーナー・マルチモード）最適化の処理速度向上
1年前の約4倍に高速化
・トップレベルのデザイン収束の処理速度向上
フロアプラン向け「On-Demand Loading（ODL）」機能の拡張により従来比2?3倍の高速化
・低消費電力化の機能強化
クロックツリーの消費電力を10%削減、トータル・バッファ数を10％削減
発表には、Alteraの担当者が28nmFPGA「Stratix V」の設計は、Synopsysの「IC Compiler」を使って成功したとコメントを寄せている。
2011.02.04
2011年2月3日、Cadenceは、ワールドワイドでMixed-Signal Designセミナーを開催する事を発表した。
Cadenceによると、Mixed-Signal DesignセミナーはSan Joseを皮切りに世界10カ国15都市で開催される予定で、日本での開催は3/17。
セミナーには、CadenceのMixed-Signal Design R&D部門の専門家も参加し、ユーザーの事例を交え先進のミックスド・シグナル設計について、パフォーマンスの最適化、消費電力の低減、設計時間の短縮などの手法が議論される予定だという。
2011.02.04
2011年2月3日、Synopsysは、他社製のシミュレーターから自社のシミュレーター「VCS」への移行をサポートする「Verification FastForward migration program」を発表した。
発表によると、「Verification FastForward migration program」は、Cadenceの「Incisive」、Mentorの「Questa」を利用するユーザーをターゲットに、Synopsysのシミュレーター「VCS」への移行を手助けするもので、ユーザーはこのプログラムを通じて、OVMからUVMへのテストベンチの移行や、スクリプト、検証IP、リグレッション環境の移行など、VCSを使ってUVMを活用するためのテクニカル・サービス、トレーニング、検証サポートを受ける事が出来る。
※UVM：Universal Verification Methodology
Synopsysによると同プログラムのパイロット・プロジェクトは2009年から開始されており、既に複数のユーザーが「VCS」への移行を完了しているとの事。今回、「Verification FastForward migration program」が正式なプログラムとして発表されたのは、Synopsysの「VCS」が間もなくリリースされる検証メソドロジ「UVM 1.0」を正式にサポートしたからである。
検証メソドロジ「UVM」は、EDA標準化団体米Accelleraが策定する第三の検証メソドロジで、CadenceおよびMentorの開発した「OVM」をベースにSynopsysの開発した「VMM」の良さも生かされているようだ。
「VMM」と「OVM」異なる2つの検証メソドロジの存在は、検証の効率化を実現する一方でこれまで「どちらを選択すれば良いのか？」という悩みをユーザーに与えていた。しかし、両メソドロジの統合規格と言えるAccellera「UVM」の登場およびSynopsysの「UVM」サポートによって、今後ユーザーは安心して「UVM」を採用できるようになるだろう。
今回Synopsysが発表した「Verification FastForward migration program」は、今後本格化する「UVM」ベース検証ソリューションの「ガチンコ勝負」の最初の一手と言える。
2011.02.03
パシフィコ横浜で開催されたElectronic Design and Solution Fair 2011のレポート。
Vennsa Technologiesは、バグの原因特定ツール「OnPoint」を手掛ける、昨年DACデビューを果たしたEDAベンチャー。初のEDSFairとなる今回、新興ベンダエリアにブースを構えていた。
Vennsaの「OnPoint」は、シミュレーションおよびフォーマル検証時のエラー情報から、その原因となるバグ候補を自動的に特定してくれるツールで、当該候補をソースコード上でピンポイントで示してくれる。フォーマル検証ツール、シミュレーターは、市販の名のある製品ほぼ全てに対応しており、メジャーなシミュレーターは「OnPoint」からキックすることも可能。VerilogおよびSystemVerilog、SVA、OVLをサポートしている。
サスペクツと呼ぶバグ候補の情報は、プライオリティの高い順にランキング式に出力され、その中には、バグ修正に関するヒントや波形情報も含まれている。概ね上位5番位までのサスペクツをチェックすれば、ほほ100％バグの原因を特定できるという優れものである。
今回のEDSFairでは、「OnPoint」の新機能「Triage」を紹介していた。
同社日本窓口の木村氏によると、新機能「Triage」はレグレッション・テストの初期段階での適用が効果的な機能で、複数のテストベンチを流して出てきた大量のエラー情報をバグの原因別に自動的にカテゴライズしてくれる。
仕組みとしては、「OnPoint」の解析したサスペクツを突き合わせる事により、同じバグから出たエラーを100％の精度でカテゴライズする。これにより、見た目は違っても一つのバグから出てくる複数のエラーに対処する事が可能で、概ね100程度のエラーを10種類程度に分類できるという。
木村氏によると、実際のデバッグ作業で「OnPoint」の有用性を確認したところ、人手作業と比較してデバッグ工数を35％程度削減できる事を確認。実際の設計現場で起こりうる手戻りを考慮すると最適なバグ修正が実現できる「OnPoint」の適用効果はそれ以上では？という事だった。
※画像はVennsa提供のデータ
尚、詳細は明らかにされなかったが、他社製ツールのプラグイン機能として「OnPoint」が組み込まれる話も持ち上がっており、将来的にはメジャーなツールに付属するデバッグ機能として「OnPoint」が利用される可能性もあるようだ。新機能「Triage」は現在β版という位置づけで、今年4月には正式リリースの予定である。
2011.02.03
2011年2月2日、サンタクララで開催中のLSI設計分野の国際学会「DesignCon 2011」にて、恒例の「DesignVision Awards」の受賞者が発表された。
今年EDAベンダで「DesignVision Awards」を受賞したのは、GateRocketとSpringSoftの2社。
・GateRocket社「SoftPatch」
IC Design Tools Categoryにて受賞
「SoftPatch」はGateRocketのFPGAデバッグ・ソフト環境の中のデザイン可視化機能。
・SpringSoft社「Verdi」Power-aware Debug Module
System Modeling & Simulation Tools Categoryにて受賞
「Verdi」Power-aware Debug Moduleはパワー考慮のデバッグ機能。UPF/CPFに対応。
また、PCB Design Tools、Semiconductor & IP、Design Verification Toolsの各カテゴリの受賞者は以下の通り。
・Simberian社「Simbeor 2011」
PCB Design Tools Category
・Altera社「Variable Precision DSP Architecture」
Semiconductor & IP Category
・QualiSystems「TestShell 4.3」
Design Verification Tools Category
2011.02.03
2011年2月2日、Cadenceは2010会計年度Q4（10年10-12月）の売上を報告した。
Cadenceの2010年Q4（10-12月)の売上は、前年同時期比約13％増、前期のQ3（10年7-9月）と比較して約4.6％増の2億4900万ドル。この結果は前期時点でのフォーキャストを上回る結果であったが、収支は2100万ドルの損益を計上した。（※GAAP基準による会計結果）
Cadenceの2010年売上合計は、9億3600万ドルで前年比の8億5300万ドルに対して約10％増を達成。2009年度は1億5000万ドルの損益を計上していたが、2010年度は1億4200万ドルの黒字を計上した。
Cadenceは今年「EDA360」という新たなビジョンを打ち出し、経営の改善に大きく舵を切ったが、それが功を奏したのか今年1年間は全ての四半期で売上前年比増を達成。2008年の売上水準には届かなかったが、経営内容の建て直しに成功した。
Cadenceは次期2011年Q1の売上を2億5500-6500万ドル、2011年売上合計を10億3000-7000万ドルと更なる成長を予測をしている。
2011.02.02
パシフィコ横浜で開催されたElectronic Design and Solution Fair 2011のレポート。
Forteのブースでは、同社の旗艦製品「Cynthesizer Ultra」をメインに展示していた。
ご存知、Forteの高位合成はSystemCフルチップ合成をコンセプトとした製品で、最上位製品の「Cynthesizer Ultra」は昨年10月に正式リリースされたばかり。
間もなくQ1（1?3月）の間に新バージョン4.1がリリースされる予定と聞いたが、その詳細に関しては乞うご期待という事で、具体的なエンハンス内容は確認出来なかった。どうやら大掛かりなバージョンアップというよりは、細かな機能強化とユーザビリティの向上が進められているようだ。
ForteのSystemC高位合成は、後発の大手EDAベンダのツールや異なるアプローチの高位合成が台頭する中で老舗のツールとして健在。Cynthesizerを使い込んでいる既存のユーザーは手堅くライセンスをリニューアル（更新）している様子で、2010年にはAXELL、メガチップスといった国内のファブレス・ベンダが新規採用した実績がある。
最新バージョンでは「CDC機能」と呼ぶ、FIFOモデルの自動生成機能（同機能により、リーダー、ライター別々のクロックで動くインタフェースを合成できる）をサポートするなど、既存ユーザーの要望を小まめにツールに反映しており、エンハンスの手を緩めていない。
SystemCをベースに、SystemCのTLMモデルからピン・レベルへ落とし、SystemCの世界でチップ全体を合成するというアプローチにおいては、老舗ながら未だ高位合成ツールの最前線をひた走る存在と言えるだろう。
先日、同じく高位合成ツールを手掛けるAutoESL社がXilinxに買収されたばかりだが、高位合成一本で勝負する独立系EDAベンダとして引き続き活躍に期待したい。
2011.02.02
パシフィコ横浜で開催されたElectronic Design and Solution Fair 2011のレポート。
Mentor Graphicsのブースは、パートナー企業とのコラボレーション展示を絡めたテーマ別の展示で、シアターでは次々と10分おきに技術プレゼンが行われていた。
展示で目を引いたのは、組込みソフト開発のエリアで展示されていた富士通セミコンダクター社のデモ。パートナーとして参加していた同社は、上流デザインサービス「Cedar」のソリューションの一つとして組込みソフトウェア開発向けのESL環境を紹介していた。
富士通セミコンダクターの提案するESL環境は、Mentorの「Vista」をベースとしたもので、仮想システム上のマイコン・モデルはMentorの提供するISSを利用。顧客のニーズに応じてマイコン周辺部分のStstemC TLMモデルを富士通セミコンダクター側で作成してくれる。また、富士通セミコンダクター独自の手法で、MathWorksのSimulink環境とインタラクティブな接続が可能で、メカの動作などをESL環境側に取り込む事ができる。
実際に行われていたデモは、Mentorの「Vista」上でARM Cortex-M3モデル＋SystemC TLM周辺の仮想ハードウェアを動かすというもので、ソフトウェアのデバッガとしてMentorの「EDGE」が接続されていた。富士通セミコンダクターが提案するこのESL環境は、ソフトウェア開発をメインのターゲットとしたTLM環境で、ソフト単体のシミュレーションであれば100MIPS近い速度を実現。ARM Cortex-M3を搭載した富士通のFM3マイコンの開発環境として顧客に提供される。
ハードウェアを仮想化するESLソリューションは、適用メリットの一方でその導入および環境構築には高い壁が存在しており、二の足を踏むユーザーがいるのは確か。そういった中で、半導体ベンダ側がESL環境を提供してくれるというサービスは、セットメーカーなどの顧客にとっては嬉しいはずで安心感もある。
富士通セミコンダクターがイージーオーダー環境とも呼べるこのESL環境のベースにMentorの「Vista」を選択したのは、プロセッサ・モデルの販売に固執しないMentorのスタンスと、用途に応じて容易なモデルの切り替えが可能な「Vista」のSystemC TLMモデリング能力が有ったからだと思われる。
2011.02.02
2011年2月1日、アームは、2010会計年度第4四半期（2010年10-12月）の売上を報告した。
アームの2010会計年度Q4 (2010年10-12月) の売上は、前年比28％増の1億7960万ドルで四半期売上記録を更新。営業利益は前年比47％増の約5500万ドルを計上した。
アームは2010年度の全ての四半期で前年比2ケタ増の売上を記録。2010年の売上合計は前年比29％増の6億3130万ドルで、当然ながら過去最高を記録した。
アームによると、このQ4で新たに35件のプロセッサ・ライセンスを獲得。NVIDIAもCortex-A15と次世代アーキテクチャの契約をしている。ARM搭載チップの出荷数は約18億個、うち11億はスマートフォンなどのモバイルデバイス、うち7億はゲームやテレビ、カメラなどの家電とクルマに利用されているという。
尚、ライセンスの売上は、Q4で前年比46％増の6540万ドル、2010年全体で前年比27％増の2億820万ドルを記録。契約の内訳を見るとQ4においては、Cortex-A、Cortex-M、そしてMaliが好調でこの3種の契約数が全体の7割以上を占めている。この傾向は前期Q3から変わらない。ユニット出荷数では依然ARM7と9が8割以上を占めており、モバイル向けが6割以上となっている。
ちなみにARMの従業員数は1889名でこの1年間で179名増えた。
2011.02.01
パシフィコ横浜で開催されたElectronic Design and Solution Fair 2011のレポート。
CMエンジニアリングは、元沖ネットワークエルエスアイのメンバーが立ち上げた第三者検証サービスを手掛けるベンチャー。2010年設立の同社は当然ながら今回のEDSFairが初めての出展。同社のブースでは、第三者検証サービスの紹介と合わせて、ランダム検証の導入を支援する検証キット「SAQuT!」を展示していた。
満員の聴講者を集めていたCMエンジニアリンの出展社セミナーで聞いたところ、同社の検証キット「SAQuT!」は、さくっと導入、さくっと構築、さくっと実行を実現するSystemVerilogランダム検証用の環境構築キットで、ランダム検証の環境立ち上げの壁を無くし、スムーズなランダム検証手法の導入を狙うもの。
現在、製品としてはSAQut!Kitファミリーの名の下、AMBA 3.0 AHB-LiteおよびAMBA 3.0 AXIプロトコルに準拠した、AMBA AHBバージョン、AXIバージョンの2種類のキットを提供中。キットの中にはランダム検証用のベース環境として、マスタモデル、スレーブモデル、プロトコルチェッカ、カバレッジモデルが含まれており、サンプル・スクリプトも付属されている。これらは全てソースコードで提供される。
このランダム検証キットを使って検証環境を構築するには、検証コンポーネントをIncludeして、インスタンスして、newするだけ。すぐにサンプルスクリプトを使って実行できる。サンプルスクリプトは、CadenceのIncisive用とSynopsysのVCS用の2種類が用意されているが、検証キット自体はOVMやVMMなど特定の検証メソドロジに準拠したものではない。
CMエンジニアリングが示した同ランダムキットの導入効果は、AHBバージョンを用いたマルチポートDMAコントローラのテストベンチ開発で通常9.5週間要するところ、約4分の1の2.5週間で完了。プロトコルチェッカとマスタ/スレーブモデルの設計が一切不要となったほか、テストベンチTOPの設計やカバレッジモデルの設計も工数を短縮できたという。
尚、CMエンジニアリングでは、現在ランダム検証キットのUVM版を開発中との事。今後もSAQut!Kitファミリー製品のラインナップを増やしていく計画だと聞いた。
ちなみにランダム検証キットの価格は公表されていないが、人月換算すれば1回のTAT短縮効果で十分ペイできる価格設定のようだ。
2011.02.01
パシフィコ横浜で開催されたElectronic Design and Solution Fair 2011のレポート。
新興ベンダエリアの一角にブースを構えていたシンコム社は、米Zocalo Tech社のアサーション自動生成ツール「ZAZZ」を参考出品していた。
シンコム社の林社長によると、未だ正式決定ではないようだが、シンコム社がZocalo社製品の代理店となる方向で調整中との事。注目度の高いアサーション自動生成ツールとあって、話を聞いている傍からZocalo社製品のブローシャを持ち帰る人が多かった。
Zocalo社は、昨年のDAC2010でEDA市場デビューを果たした新興EDAベンダで、設立は2006年で本拠地はTexasのAustin。同社のアサーション自動生成ツール「ZAZZ」はGUIベースのSVAアサーション作成環境を中心に3つのオプション機能で構成されている。
GUIベースのアサーション作成環境「Zazz Visual SVA」は、グラフィカルな環境で直感的にSVAアサーションを作成できる点が特徴で、これまでのEDAツールとは一風変わったシンプルなGUIを使いSVAの知識が無くても複雑なアサーションを容易に作成できる。Zocaloは、直感的なGUIにこだわりを持っており、GUIの開発に力を注いでいる事はツールを見ればすぐ分かる。
「Zazz Visual SVA」によるアサーション生成の仕組みは、ツール側の解析エンジンが読み込んだデザイン内のシグナル数をチェックし、その重要度を解析しアサーション候補としてランキング表示する。ユーザーは示されたアサーション候補を指定するだけで自動的にSVAアサーションを生成できる。ツールへの入力はVerilogおよびSystemVerilogの全てのバージョンがサポートされており、生成したアサーションをチェックするためのテストベンチを自動生成できるほか、資産として持っている既存のSVAアサーションを取り込み「Zazz Visual SVA」上で利用することも可能である。
シンコムは、ルーマニアのAMIQ社の日本代理店として、e/SystemVerilogのフロントエンド環境「DVT」を販売している実績もあり、SystemVerilog検証ソリューションの一つとしてZocaloの製品も販売していく構えだ。
尚、シンコムではZocalo、AMIQの他に、Sagantic、MicroLogic、ClioSoft、ICScapeなど多彩なEDAツールを代理店として取り扱っている。同社の社長である林氏自身がSynopysやMagmaなどでAEとして活躍してきた人物で、フロントエンド/バックエンド問わず技術に明るい事から、技術サポート能力を持つ技術商社として各国のEDAベンダから代理店契約の依頼が集まってくるという。
2011.02.01
2011年1月31日、パワー・インテグリティ・ソリューションを手掛ける、米Apache Design Solutions社は、チップ、パッケージ、システムの協調解析／協調最適化用の次世代CPM（Chip Power Model）である「CPM v2.0」を発表した。
CPM（Chip Power Model）は、Apacheがチップ-パッケージ-システムの協調解析用に提供するチップの包括的モデルで、SPICE 相当の精度を実現するフルチップPDN（PDN(PowerDeliverly Network)モデルとしてユーザーに利用されている。
Apacheが初めてCPMをリリースしたのは2007年で、Apacheが第一世代と呼ぶそのモデルは、デジタルコア、メモリ、IP の電源抵抗網、デカップリング・キャパシタンス、インダクタンスを表現したモデルとして提供されていた。
今回、新たにリリースされた「CPM v2.0」は、システム共振への対応、パワー遷移によるグローバルPDN（電源供給網）への影響、熱協調解析、EMI/EMC 検証などの機能が新たに含まれており、3D-ICとSiP設計を含むワイヤレスおよび自動車市場のユーザーにとってメリットが大きい。
また、「CPM v2.0」ではユーザビリティも向上され、ユーザーゴンフィギュラブルなモデルが提供されるようになったほか、チップ内の様々なブロックに対して複数の電流プロファイルを作成する機能や内部ノードのプロービング機能なども追加された。
Apacheは、チップ-パッケージ-システムの協調設計分野におけるパワー・ノイズソリューションでは先頭をひた走る企業で、同社の提供するCPM（Chip Power Model）の業界標準化を目指している。
2011.02.01
2011年1月31日、Mentor Graphicsは、Cypress Semiconductor社が機能検証プラットフォーム「Questa」を採用した事を発表した。
発表によるとCypressは複数の検証ソリューションを評価した結果、Mentorの「Questa」を採用することに決定。パフォーマンス、信頼性およびサポートの良さに加えて、UPFベースの「パワー・アウェア･シミュレーション機能（ローパワー設計の検証機能）」の存在がQuestaの採用を決定させたという。
Cypressではアナログ/ミックスドシグナル向けに拡張された「Questa ADMS」を社内で標準採用しているほか、寄生素子抽出ツール「Calibre xRC」も採用している。
2011.02.01
2011年1月31日、米SIA（Semiconductor Industry Association）は、2010年12月の世界半導体売上高を発表した。
SIAの報告によると、2010年12月の世界半導体売上高は251億5000万ドル。前年同時期比約12.2％増、前月比約3.0％減という統計結果となった。
2010年の世界半導体売上高の合計は2983億2000万ドルで過去最高を記録。2009年度の売上と比較すると31.8％増、2008年度と比較しても約20％増であった。
2010年は4月-9月にかけて単月の売上記録を6ヶ月間更新し続けたが、9月をピークに失速し売上は下降曲線に。当初SIAは年間売上合計の予測を3005億ドルに上方修正していたが、3000億にはギリギリ届かなかった。
尚、世界半導体売上における市場シェアは、1位アジア51％、2位アメリカ18％、3位日本16％、欧州13％となっている。
SIAをはじめ各種調査機関は、2011年の半導体市場は1ケタ成長と予想している事を考えると、今年の3000億ドル超えはほぼ確実。その予測が控えめである事を祈りたい。
2011.01.31
2011年1月31日、Xilinxは高位合成ツールを手掛けるEDAベンチャーAutoESL Design Technologiesの買収を発表した。
今回の買収について、その条件などの詳細は明らかにされていないが、AutoESLの従業員の大半はXilinxに移る様子。当然ながらその高位合成技術はXilinxのFPGA設計環境に取り込まれる事になる。
AutoESLの高位合成ツール「AutoPilot」は、C/C++/SystemCを入力としてアンタイムドなモデル、サイクルの定義されたモデルからVerilogまたはVHDLのRTLを合成する事が可能で、入力モデルからRTLのテストベンチを自動生成する機能やインプリメントツール用の制約ファイル（タイミング、パワー、レイアウト制約など）を出力する機能も備えている。
AutoESLは、EDAの研究で有名なUCLAのJason Cong博士がCo-Founderとして名を連ねている事でも有名。LAに本拠地を置く会社であるが、実際の製品開発はUCLA出身の中国人エンジニアを中心に上海の拠点で進められていたと聞く。（2009年時点でのDACでのインタビュー）立ち上げ5年と若い会社ではあるが、video, wireless, high performance computingといった分野でユーザーを獲得しておりその数は25社以上。Microsoftもソフトウェアの高速化（FPGA化）で同社の高位合成ツールを利用していたようだ。
※AutoESL社
2011.01.31
パシフィコ横浜で開催されたElectronic Design and Solution Fair 2011のレポート。
米Jasper Design Automation社のフォーマル検証ツールを日本で供給するCyberTec社のブースでは、今回のEDSFairが初お披露目となる新製品「ActiveProp」を展示していた。
Jasper社の新製品「ActiveProp」は、RTLコードの機能検証およびデバッグ用に開発された新ツールで、SVAプロパティを自動生成してくれるスタンド・アローンの製品である。現時点ではまだβ版としてのリリースに留まっているが、2011年のQ1後半には正式版として製品がリリースされる計画となっている。
「ActiveProp」の嬉しい点。それはアサーション・ベース検証の大きな壁と言える、プロパティの作成を全自動で処理してくれるという事に尽きる。プロパティの自動生成にあたり設計者が用意するのは、デザイン（RTL）とそのシミュレーション結果（VCD/FSDB）のみで、「ActiveProp」でデザインを読み込んだ後、ツールが示してくれる着目ポイント（信号線のリスト）から着目したい信号線を指定すると、自動的にSVA形式のassert/assume/cover3種類のプロパティとそのレポートを生成してくれる。シミュレーターと「ActiveProp」をAPIで繋ぎ、シミュレーターを走らせながらシミュレーション結果を「ActiveProp」に取り込む事も可能である。
※画像はCyberTec社提供
「ActiveProp」で生成したプロパティはSVA（SystemVerilog Assertion）形式で出力されるため、Jasper社のフォーマル検証ツール「JasperGold」はもちろんの事、他社製のフォーマル検証ツール、シミュレーター、エミュレーターなど様々なツールで利用する事ができる。しかし、Jasper製品と組み合わせて利用する事でより大きな検証効果をもたらすが可能で、Jasperでは「ActiveProp」の利用法を大きく3つ提案している。
１．設計初期段階での利用
RTL開発および検証の初期段階において「ActiveProp」を用いてアサーションを生成し、機能検証に活用する。生成されたアサーションをJasperGold/ActiveDesignを活用して確認する事でアサーションの品質を高める事ができる。
２．設計最終段階での利用
RTL開発および検証の最終段階において、ランダム検証のカバレッジの収束やコーナー・ケース・バグの発見に利用する。「ActiveProp」を用いてシミュレーション結果からカバープロパティを生成しJasperGoldで解析すれば、機能カバレッジの最後の数％を達成可能かどうか判断できる。また、シミュレーション結果から生成されたアサーションはデザインの動作を表している可能性が高いので、アサーションをJasperGoldであらゆる入力シーケンスで網羅検証する事で、コーナーケースもチェックできる。
３．IP再利用時の利用
Jaspperの「ActiveDesign」でデザイン変更前後の動作解析を行う際に、「ActiveProp」の生成したプロパティを「ActiveDesign」のビヘイビアやレシピとして使用。複数のバージョン間の動作の差異を効率的に解析できる。
※画像はCyberTec社提供
尚、「ActiveProp」のプロパティ生成機能は単にプロパティを生成するだけでなく、その重要性を考慮してプロパティをランキング表示する機能や、シミュレーション結果を追加するとより意味のあるプロパティを生成する学習機能も備えている。更に「ActiveProp」は異なる階層間の信号線の関係も考慮してプロパティを生成する事が可能で、これは他社のプロパティ自動生成ツールには無い大きな特徴の一つと言える。
※画像はJasper社提供
CyberTecは、今回のEDSFairでは「ActiveProp」を一つの目玉として展示していたが、出展社セミナー「フォーマルエンジン始動！設計品質と検証効率を改善せよ！」では、以前から提唱しているポスト・シリコン・デバッグでのフォーマル検証の活用法やRTL開発における見える化手法などを紹介。満席のセミナー会場ではその手法にうなずく参加者の姿が目立った。
2011.01.31
パシフィコ横浜で開催されたElectronic Design and Solution Fair 2011のレポート。
初日の1月27日、会場内の特設ステージで「システムLSI設計の今後-22nm時代に向けて-」と題したパネル・ディスカッションが行われた。
同セッションでは、22nm時代に向けた設計課題として、ばらつき、低電力、信頼性の3つを取り上げ、3人のパネリストがそれぞれにその重要性と対策を語った。
ここでは、低電力化の重要性と対策に関する大阪大学橋本准教授の話を紹介する。
■低電力化の重要性と対策
橋本 昌宜氏 大阪大学 情報科学研究科情報システム工学専攻 准教授
橋本氏の話した低電力化の重要性は、恐らく会場に集まった設計者にとって最も身近なもので、その主張も非常に分かりやすかった。
橋本氏は、プロセスの微細化に伴い熱密度・放熱コストが高まり、低電力化しないと微細化による高速化、高集積化といったメリットが生かせなくなっている現状を指摘。また、電池駆動デバイスの増加、グリーンITへの期待、新たなアプリケーションの創出、3D-ICの実装という面でも「低電力」は必要不可欠。半導体産業は低電力から逃れられないと語った。
面白かったのは、低電力は新たなアプリケーションの創出に繋がるというくだりで、橋本氏はその一例として、自身の開発した低電圧動作の16ビットRISCプロセッサを紹介。電源電圧スケーリングにより、動作速度は非常に遅いが超低消費電力を実現できるとし、そういった技術は、デバイスの長期動作を必要とするバイオメディカル、構造物モニタリング、センサーネットワークなどに役立つと紹介した。（図１、図２、図３）
図１
図２
図３
低電力への対策としては、まず「過大なマージンを無くす」ことが重要で、その為には「チップ毎の特性の違い」を考慮した設計、「製造後にどうチップが制御されるか？」を想定した設計が必要と指摘。ワーストケース設計からの脱却を実現するEDA技術に期待を寄せた。（図４、図５）
図４
図５
橋本氏は講演の最後に、低電力技術が実現する究極の形として、不揮発性素子を組み込んだロジック回路によって、コンピューティング時のみ電力を消費するという「ノーマリーオフコンピューティング」を紹介。低電力設計こそが競争力として話を終えた。
2011.01.28
パシフィコ横浜で開催中のElectronic Design and Solution Fair 2011のレポート。
初日の1月27日、会場内の特設ステージで「システムLSI設計の今後-22nm時代に向けて-」と題したパネル・ディスカッションが行われた。
同セッションでは、22nm時代に向けた設計課題として、ばらつき、低電力、信頼性の3つを取り上げ、3人のパネリストがそれぞれにその重要性と対策を語った。
ここでは、ばらつきの重要性と対策に関する京都大学佐藤教授の話を紹介する。
■ばらつきの重要性と対策
佐藤 高史氏 京都大学 情報学研究科通信情報システム専攻 教授
佐藤氏は、自作した解析ツールの結果を用いるといユニークなやり方で「ばらつき」の重要性を語った。「EDA Buzzword Checker Dictionary」略して「EBCDIC」と名付けられた佐藤氏のツールは、過去30年分のDACの予稿集に出てくる単語をデータベース化したもので、3文字以上の単語が約1500万語登録されている。佐藤氏はこれを用いて重要キーワードの登場回数の比較を行った。
例えば、「MASK」という単語と「RTL」という単語の比較。両単語は1995年を境に登場回数が逆転。「MASK」についてはプロセスの微細化に伴うDFMの問題などで、その後2000年頃から再び登場回数が増えるのが見て取れる。（図１） その他、信頼性、低電力関連の比較を見ても、キーワードの動きがその時代の動向や課題を現しているのが良く分かる。（図２、３）
図１
図２
図３
そして最終的に、ばらつき（variation/variability）、低電力（low-power）、信頼性（reliability）の3つのキーワードを比較したところ、最もDACの予稿集に多く登場していたのは、2010年時点では、ばらつき（variation/variability）だった。（図４）
図４
佐藤氏は、ばらつき、低電力、信頼性の3つのキーワードが予稿集中の単語の1-2％を占めており、いずれも重要な課題なのは間違いないとした上で、中でも最も重要なのはばらつき対策と強調。22nm設計に向けたばらつき対策のための重要な技術として、以下の3つを挙げた。
・ばらつきの測定とモデル化
-何をもらい、何を測るか
-ツールへ正しく情報を伝える
・ツール
-ばらつきを正しく扱う
-統計的計算、近似計算
・回路
-ばらつきの観測と適応的自己補償
-規則的な回路構造のより広い活用
また佐藤氏は、ばらつきはFab側の問題という側面もあるが、重要なのはFab側と設計側のギャップをどう埋めるか。はらつきは無くせない問題なので、そこを真剣に考える必要があると語っていた。
