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2011.06.24
2011年6月23日、アナデジ混在デザイン向けDFYツール「WiCkeD」を手掛ける独MunEDAは、同社のツールを東芝が採用した事を発表した。
発表によると東芝は、アナデジ混在デザイン向けDFYツール「WiCkeD」ツールスイートを社内のカスタムIC設計フローに採用。その効果を東芝の浦川氏（株式会社東芝セミコンダクタ社ロジックLSI事業部ロジックLSI 製品設計部部長）は、以下のようにコメントしている。
「（中略）様々なプロジェクトに関してWiCkeDを使うことにより、サイジングプロセスのスピードアップを達成し、回路最適化の時間と工数を減らすことが出来ました。これにより、40nm以下の良質な製品を期限内に提供出来るようになりました。」
「WiCkeD」は、アナログ及びミックスドシグナル回路をターゲットとした回路最適化ツールで、高度な回路構造解析機能により、回路の歩留まり向上と設計におけるサイジング時間短縮を実現できる。AlteraがFPGAの開発に「WiCkeD」を使用しイールド向上を実現している話が有名である。
2011.06.23
第48回Design Automation Conferenceに出展していたVayavya Labsのブース・レポート。
Vayavya Labs（ワヤヴィャ ラブズ）は、インドを拠点とするソフトウェア・ベンダで、設立は2006年、初のDAC出展となる今回、業界唯一とアピールするデバイス・ドライバの自動生成ツールを展示していた。
Gary Smith EDAも注目ツールとしてリストアップしていた同社の製品「DDGen」は、組込みソフト開発者およびハードウェア設計者をターゲットとした、ファームウェア、デバイスドライバの自動生成ツールで、ソフトウェア（OSを含むランタイム環境）およびハードウェア（ターゲットのデバイス）の仕様を入力すると、ANSI-C準拠のデバイス・ドライバー・コードを自動的に生成する。この技術は米国特許を取得している同社独自の技術で、デバイスの仕様はIP-XACTライクな「DPS」という専用言語をランタイム環境の仕様は「RTS」という専用言語を用いて記述する。
現在OSとしては、Linux,Windows CE,VｘWorks,iTRON,Null OS Systemsをサポートしており、Ethernet,USB,Memoryコントローラなど、様々なドライバの生成が可能。生成したドライバをテストするためのテスト・ケースも自動生成できるほか、Verilog記述のレジスタ・マップも自動生成できるという。
エンジニアリング・ディレクターのSandeep Pendharkar氏によると、「DDGen」を利用すればデバイス・ドライバーの開発工数を概ね半分から3分の1程度に削減可能との事。また、ハードが出来上がる前にデバイス・ドライバーの開発を進める事ができるというメリットも大きいと語っていた。尚、製品としては既に米国大手で採用実績があるほか、日本国内の大手企業2社が採用しているとの事。日本国内では、Core Solution Technology社が代理店として同社の製品を供給していると聞いた。
※画像の人物はSandeep Pendharkar氏
2011.06.23
2011年6月22日、EDA関連の標準化団体Accelleraとシステム記述言語SystemCの普及団体OSCI（Open SystemC Initiative）は、両団体の統合計画を発表した。
発表によると両団体は、両団体の標準化活動の相乗効果と補完性から、両団体を統一し新たな組織を作るという方向性に到達。その計画に対し覚書を交わした。2011年末までに統一の方針と手順を固める計画だという。
新たな組織は、システム、ソフトウェアを含む半導体フロントエンド設計の設計自動化に関する包括的な標準化を進める予定。新組織が出来るまでは、現在双方の組織で進められている標準化活動はそのまま継続される。
Accelleraは昨年4月に、IP相互運用のためのメタデータ記述規格「IP-XACT」の標準化団体Spirit Consortiumと合併し、検証メソドロジ「UVM」をはじめ、IEE-1800「SystemVerilog」、「IP-XACT」、レジスタ記述言語「SystemRDL」、エミュレーターインタフェース「SCE-MI」、パワー記述フォーマット「UPF」といった標準規格に加え、IPのタギング、カバレッジ・データの標準規格策定にも動いている。
一方のOSCIは、IEEE-1666 SystemCおよびSystemC TLM、SystemC AMSと、システムレベル記述言語の標準化に取り組んでおり、例えばAccelleraの「UVM」規格などとは直接的に相互運用できる関係にある。両団体は新組織を作ることで、エレクトロニクス業界へのより大きな貢献を目指しており、システムレベル設計の標準化という側面で相乗効果が期待される。
2011.06.22
第48回Design Automation Conferenceに出展していたOski Technologyのブース・レポート。
Oski Technologyは、2005年設立のEDAベンチャーで今回が初のDAC出展。本拠地はマウンテンビューでインドにもオフィスを構える。CEOのVigyan Singhal氏は元Jasper Design Automationのエンジニアで、Jasperへのリスペクトの表れか社名ロゴや配色がどことなくJasperに似ている。
同社はフォーマル検証にフォーカスした検証サービスを手掛ける会社で、製品は提供していないがフォーマル検証最適化のためのIPと呼べる「Oski's Abstraction Models」という内製モデルを持っている。
Vigyan Singhal氏によると、同社のサービスは使用しているフォーマル検証を問わず、フォーマル検証のTAT短縮とカバレッジ向上を実現するもので、確立された独自の検証メソドロジによって検証時間を概ね半分に減らす事が可能。具体的には、CとRTLのシーケンシャル等価性検証やRTLのプロパティ検証の最適化に対応しており、大規模かつ複雑なデザインにも対応できるという事。具体例として聞いたのは、バスブリッジの検証やメモリ・コントローラIPの検証における効果で、それぞれ検証工数の削減やカバレッジホールの削減に成功したという。
尚、同社は未だ日本には営業ルートが無く良いパートナーを探しているとの事。北米ではXilinx、NVIDIA、Ciscoといった大手の他に新興FPGAベンダのTabulaなどにもサービスを提供しているという。
2011.06.21
第48回Design Automation Conferenceに出展していたIC Manageのブース・レポート。
IC Manageは、社名が表すとおりIC設計のマネジメント・ソリューションを提供する会社で設立は2003年。リポジトリベースの設計データ管理システム「Global Design Platform (GDP)」を提供している。
当初はカスタム設計における設計データ管理にフォーカスしていたようで、Cadenceの「Virtuoso」やSynopsysの「Galaxy Custom Designer」とのインタフェースも備えていると聞いたが、ここ最近はデジタル、カスタム問わず、IP再利用のニーズに対応するというスタンスで、「Global Design Platform (GDP)」の内部に「IP Central」というデータベースを備えている。「IP Central」は、社内IPの全ての情報を統合管理するためのデータベースで、ユーザーはこのデータベースを通じてIPのソースコードやテストベンチ、ドキュメント、バグ情報、改版情報、開発者・ユーザー情報、設計への適応実績などあらゆるIP情報を入手できるほか、要求仕様から所望のIPを検索することもできる。
チップの開発規模が大きくなるにつれてIPの再利用率が高まる中で、IP管理に関する作業工数も馬鹿にならない状況が生まれつつあるとの事で、IC ManageはIPの管理品質の向上と効率化、更にはそれによる設計品質の向上を目指しているという。
尚、同社スタッフに採用実績を訊ねたところ、「数え切れない位多い」という回答。有名どころはAppleやNVIDIAで、彼らの製品開発におけるIPの再利用を支えているのは我々のソリューションであると自負していた。
2011.06.21
2011年6月20日、プロセッサ開発システム「ASIP Meister」を手掛ける国内のEDAベンチャーエイシップ・ソリューションズは、新製品となるプロセッサIPコア「ASIP68000S」を発表した。
ASIPSによると「ASIP68000S」は、70年代後半に発売され96年にディスコンとなったモトローラのマイクロ・プロセッサ「MC68000」の命令セットが実行可能な16ビット/32ビットのマイクロ・プロセッサIPで、コンパイラ、デバッガなどのソフトウエア開発環境と同プロセッサIPが搭載されたFPGA(オプション)のパッケージ・キットとして提供される。
「ASIP68000S」は、MC68000の代替としての利用を狙った製品で市販のFPGAに容易に搭載可能。既存のソフトをそのまま実行でき、アセンブラおよびC言語で開発できる。また、「ASIP68000S」にはキャッシュメモリが搭載されており、オリジナルのMC68000よりも高速な処理を実現可能。動作周波数は約50Mhz、キャッシュメモリ込みで2KB程度で、AlteraのFPGAに実装した場合のの回路規模は約3000ロジック・エレメント相当、メモリ・インターフェースは、フラッシュROMおよびSDRAMをサポートしている。
「ASIP68000S」は、現在のところその搭載対象としてAltera製FPGAをサポートしており、今後Xilinx製のFPGAにも対応する予定。製品は価格は、FPGA評価利用、FPGA製品化利用、ASIC化利用の3段階に分かれており、最も安価なFPGA評価利用の価格はFPGA別で40万円から。また、「ASIP68000S」を搭載したFPGAを製品として販売するほか、ASIC化ニーズに対しては別途マイグレーション・キットも提供される。
ASIPSでは、古いプロセッサを用いた組込みシステムの延命にニーズを見出し、プロセッサや周辺部品のディスコン・リスクを回避可能な互換プロセッサIPのラインナップを今後も増やしていく計画だという。
※画像は「ASIP68000S」のブロック図（ASIPS社Webより抜粋）
2011.06.20
2011年6月17日、ARMはEDAベンダの米Obsidian Softwareを買収したことを発表した。
今回の買収について買収額などの条件は明らかにされていないが、ARMはObsidianを買収し、その検証ソリューションを含めたチームを自社のプロセッサ・検証チームの一部とする予定。ARMとObsidianの付き合いは、ARMのプロセッサ「Cortex-A8」の初期開発段階からということで、少なくとも7-8年以上。Obsidianは、プロセッサ・アーキテクチャ向けに特化したテスト生成ツール「RAVEN」をベースにARMアーキテクチャー向けの検証ソリューションを提供していた。
Obsidianの技術はテンプレートから数百万にもおよぶテストを自動生成するというもので、ARM以外にもMIPSやPowerPC、x86アーキテクチャにも対応。カスタム・プロセッサにも対応したソリューションも提供しており、日本国内にも大手顧客が存在していたようだ。今後Obsidianの検証ソリューションは、ARMのエコシステムに組み込まれARMからパートナーに提供されるようになる見通し。
Obsidianは1997年にAMD出身の検証エンジニア3名によって設立された。
2011.06.16
第48回Design Automation Conferenceに出展していたNextOpのブース・レポート。
NextOpは今年が3回目のDAC出展。一昨年はスイートのみで密かに製品を紹介し、昨年はDAC前に製品リリースを発表。そして今年は早くも大手顧客のNVIDIAとAlteraがライセンス契約を拡張したというニュースをDAC前に送り出した。
NextOpは、RTLのデザインとテストベンチから機能検証用のアサーションを生成する「BugScope」を提供しているが、製品リリース後1年で早くも顧客数は2ケタに迫る勢いで、ビジネスは順調に推移しているとの事。ユーザーとしてはあらゆる機能検証手法を駆使しているような大手企業が多いようで、一度「BugScope」を利用するとその効果から殆どのユーザーがライセンスを増やすそうだ。
聞いたところ「BugScope」の最新バージョンでは、Cadenceのエミュレーター「Palladium XP」のトリガーフォーマット「SDL（ State Definition Language) をサポートし、自動生成したアサーションを「Palladium XP」にマッピングする事が可能となったという事。「Palladium XP」と「BugScope」の組み合わせでより効率的な検証が可能で、実際にネットワーキング用SoCの検証において、フォーマル検証ツールを2週間使っても発見できなかったバグを「BugScope」のアサーションと「Palladium XP」を使いピンポイントで僅か2時間で発見出来たという事例があると聞いた。
※画像はCadenceブースで紹介していた「Palladium XP」と「BugScope」のコラボレーション
2011.06.16
SystemC関連の技術セミナーとして世界最大の規模を誇る「SystemC Japan」
昨年に引続きOSCI主催の下、スポンサー15社が集まり過去最大規模で開催致します。
開催6回目となる今年の「SystemC Japan 2011」では、基調講演およびOSCIによる最新のSystemC動向報告と合わせてSystemCユーザーによる設計事例の発表を計4件予定しております。
どなたでもご参加頂ける恒例のレセプション・パーティーでは、セミナーのスポンサー企業のソリューション展示をご覧頂けます。
「ESL設計」を支える業界標準言語として普及の進む「SystemC」。その最新の技術動向や具体的な活用例、更には最新のSystemCソリューションなど、「SystemC」の今を知りたいという方は是非セミナーへ足をお運び下さい。
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■セミナー開催概要
会期：2011年7月15日（金）
10：30-17:30（セミナー）、17:50-19:30（パーティー）
会場：新横浜国際ホテル 南館 〒 222-0033 横浜市港北区新横浜 3-18-1
セミナー会場:2F チャーチル、レセプション会場:3F クリスティ
参加：無料（事前登録制） 定員300名 先着順
※セミナーのお申し込みにあたり、「お申し込みにともなう個人情報の取
扱い」に同意いただく必要がございます
主催: Open SystemC Initiative (OSCI)
メインスポンサー：
日本ケイデンス・デザイン・システムズ社
フォルテ・デザイン・システムズ株式会社
メンター・グラフィックス・ジャパン株式会社
日本シノプシス合同会社
協賛：
アルデック・ジャパン株式会社
ASTC株式会社
カリプト・デザイン・システムズ株式会社
カーボン・デザイン・システムズ株式会社
CircuitStra
コ・フルエント デザイン社
サイバネットシステム株式会社
日本イヴ株式会社
株式会社エッチ・ディー・ラボ
日本電気株式会社
株式会社プライムゲート
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■東日本大震災支援募金ご協力のお願い
SystemC Japan 2011では、東日本大震災の被災地の復興に少しでも力になれればと支援募金を行う事に致しました。
セミナー当日は受付周辺に募金箱を設置させていただきますので、皆様の暖かいご協力をお願い申し上げます。
ご支援頂いた募金は、事務局が責任を持って集計し、日本赤十字社を通して被災地の方々にご支援いたします。
また集金金額ならびに支援完了のご報告に関しましては、後日SystemC Japan公式サイト上にてご報告申し上げます。
2011.06.16
第48回Design Automation Conferenceに出展していたelement14のブース・レポート。
48DACが初出展のelement14は、いわゆるネット通販型の電子部品ディストリビューターで、あらゆる電子部品をオンラインで供給している。
日本ではDigiKeyなどの通販業者が有名だが、element14は電子部品と合わせてツールなどのソフトウェアやIPなども販売しており、何よりも面白いのは、通販システムと合わせてサイト上に設計者のコミュニティを作り上げているところ。
コミュニティページに行くと、様々な話題のディスカッション・スレッドが立ち並び、エンジニア達の生の声が飛び交っており、連載記事や質問コーナー、Webinar、ブログなど、エレクトロニクス関連のコンテンツがとても充実している。
聞いたところでは、やはりコミュニティ・ページへのアクセス数が通販ページよりも多く、コミュニティの活性化に伴って通販売上も伸びているとの事。コミュニティ・ページにはアジアなどからのアクセスも多いようだ。
買い物目当てだけではなく、エンジニアの交流、情報収集の場としても活用できそうなサイトだ。
尚、同サイトはかのGary Smith氏も「イチ押し！」とコメントしていた。
※element14のTopページのスクリーン・ショット
2011.06.16
第48回Design Automation Conferenceに出展していたApache Design Solutionsのブース・レポート。
Apacheは昨年以上と思われる強大なブースを構え活気を見せていた。同社は現在業界10年ぶりとなるIPOを申請中で、勢いのある中堅ベンダの筆頭と言える存在。
ダイナミックパワー解析ツール「RedHawk」を中心に、Power周りのソリューションを次々と拡張している同社が今回のDACでアピールしていた製品の一つが「PathFinder」。このツールは、フルチップのESDフィジカル・インテグリティ解析ツールとして、ESDの特性チェックを行なうもの。この5月に発表されたEDN誌の「INNOVATION AWARDS 2010」のEDA部門を受賞しており話題性も高かった。
また今回のDACでは発表間もないTSMCのリファレンス・フローが注目されていたが、Apacheのツールは、デジタル向けのReference Flow 12.0とアナログ/ミックスドシグナル向けのAMS Reference Flow 2.0の双方に採用された。
EDA業界の中で両方のフローにツールが採用されているのは、Apacheを含め数社しかいないが、具体的にはReference Flow 12.0では、3D-ICシリコン・インターポーザー・アーキテクチャの検証でApacheの「RedHawk」、「Sentinel」などが使用され、AMS Reference Flow 2.0ではパワーおよびノイズ解析に「Totem」が利用されるようだ。
2011.06.14
【48DAC】読者プレゼント、UVM本、BSV本、Cadence-Tシャツ、DAC-Tシャツ
2011年6月5日-9日、米カリフォルニア州サンディエゴで開催された第48回Design Automation Conference関連の読者プレゼント。
48DACの出展社様に頂いた以下の4アイテムをプレゼント致します。
ご希望の方は、ご希望のアイテム（一人一つまで）にコメントを沿えて下記メールアドレス宛てにご連絡下さい。頂いたコメントから当選者を決定しますので、よろしくお願いします。
info@eda-express.com
※お名前、ご住所などの情報は不要です。当選後にやり取りさせて頂きます。
※当選者のコメントは当サイト上で公開する予定です。
１．Doulos社の「UVM GOLDEN Reference Guide」英語版
ISSN：0-9547345-8-0 計278ページ、12×20cm程度のサイズ
今年発売したばかりの本でUS$30-で販売中との事。日本語版の発行は予定無し。
２．Bluespec社の「BSV by Example」英語版
ISSN：978-1456418465 計301ページ 19×23.5cm程度のサイズ
今年5月に発売したばかりの本で日本語版の発行計画もあるとの事。
３．Cadence社のノベルティTシャツ
DAC会場内のスタンプラリー達成者にプレゼントしていたTシャツです。
サイズXL、コットン100％
４．48DACオフィシャルTシャツ
DACのカンファレンス登録者全てにプレゼントされるTシャツです。
サイズXL、コットン100％ 背中にinfotech社のプリント入り
2011.06.14
第48回Design Automation Conferenceで行なわれたGary Smith EDA社代表、Gary Smith氏の講演レポート。
DACの恒例行事の一つである、業界のご意見番アナリストGary Smith氏の講演がDAC展示初日の6月6日（月）に行なわれた。講演タイトルは「Trends and What's Hot at DAC」。
昨年もそうであったように、Gary Smith氏は今年もESL関連の話題から話を始めた。同氏は数年来ESLの重要性を説き、設計コストを引き下げるにはRTL設計からESL設計への移行が必要不可欠と主張しているが、今回の講演では「設計が回路図からRTLへ移行したのが1996年、今年はRTLからESLへと移行する年になる」とコメント。既にRTLより上位のシステムレベルからの設計フローが整ったと語った。同氏曰く、既にESL関連のEDAベンダ数は45社に達しているという。
続いて同氏は、RTLサインオフの実現を目指す様々な種類のツールが出てきている状況を示し。具体的に下記11社のツールを紹介。中でもJasper、Springsoft、Atrentaのツールは面白いとし、NextOpのツールはすばらしいとコメントしていた。また、RTLサインオフは未だ現実ではないとしながらも、それを実現するためには、Silicon Virtual Prototype、Software Virtual Prototype、Inteligent Testbench、という3つの技術を上手く使いこなしていく必要があると指摘した。
【紹介されたRTL sgin-off tool】
・Mentor RTL sign-off Silicon Virtual Prototype
・Atrenta RTL sign-off Silicon Virtual Prototype
・OneSpin RTL sign-off Formal Analysis
・Jasper RTL sign-off Formal Analysis
・Cadence RTL sign-off Software Virtual Prototype
・Chip Path RTL sign-off
・SpringSoft Design Debug
・Vennsa Design Debug
・NextOp Design Debug
・Oasys RTL sign-off Synthesis
・Synopsys RTL sign-off Synthesis
更にGary Smith氏は、今年のDACで注目している各種ツールを以下の通りカテゴリ毎に紹介した。
【Power Tool】
・Docea ESL Power
・Calypto RTL Power Design
・Apache Power Analysis
【Other ESL Tool】
・BEEcube Pallarel Programming
・Rocketick Pallarel Programming
・Vayavya Labs Software Synthesis
【Design Management】
・IC Manage Design Management
・Tuscany Design Management
【Analog Tool】
・Magma Analog Layout
・Asygn Analog Simulation
※RTレベルのアナログ設計フローが絶対に必要！とGary Smith氏
【Analysisy & Extraction】
・edXact Parasitic Analysis
・Nimbic 3D Extraction
・Silicon Frontline 3D Extraction
【IDE & PSV】
・Amiq Silicon IDE
・Veridae Post Silicon Validation
そしてGary Smith氏は注目ツールの締めくくりとして、ATopTechの配置配線ツール、ExtremeDAのタイミング解析ツール、Calyptoのフォーマル検証をTOP3として紹介。更に実は一番注目しているのはこれ。としてElement 14のEDA Distributionソリューションを紹介した。
※講演前に1曲歌うGary Smith氏。これも恒例。
ツール紹介に続いて語られたのはEDA業界のこれからに関する話。まず、EDAの売上は2010年実績US＄4,448 millionから2015年にはUS＄6,612 millionまで伸びるという自社で分析した業界のフォーキャストを示し、その主たる原動力はESL分野のツールであるとコメント。更にEDA業界を含む半導体業界全体のエコシステムを説明した上で、EDA業界の責任は「設計の実現」に加え「設計コストの削減」にあると語り、設計コストが一つのSoCで2000万ドル程度まで下がれば半導体スタートアップへの投資も再び開始され、業界の活性化に繋がるとした。
では如何にして設計コストを削減するか？ Gary Smith氏は、SoC設計を例にハードの設計コストを2000万ドル以下に抑えるには、まず設計に費やすハード設計者の数を現在の100?200人から30名程度に減らす必要があるとし、そのための手段として、デザインの再利用による設計ブロック数の削減案を説いた。プラットフォーム・ベースの設計手法にすれば、1億ゲート規模のデザインでも実質的な設計は数Mゲートのブロックを5個程度設計するだけで済み、最小のエンジニア・リソースで対応できるというもので、それを実現するためにはデザイン・キャパシティの向上など、生産性を向上するためのEDAツールの開発が必要であると語った。
また、最後にEDAベンダへのメッセージとして、「You must be a technology leader not a technology follower」とコメントし、技術で先行する企業が市場でも先頭に立つという事を過去のEDA業界の歴史も踏まえデータで示した。
2011.06.04
2011年6月5日より、カリフォルニア州サンディエゴにて第48回Design Automation Conferenceが開催される。
年々出展社数、来場者数共に減少傾向にあるDACは、今回から「組込みシステムおよびソフトウェア開発」の要素を大々的に取り込み、カンファレンスとして新たな方向性を示そうとしている。その甲斐あってか、はたまた景気回復のおかげか、少なくとも展示会の出展社数は下げ止まり、発表される論文数も昨年を上回った。今年は158の論文発表、10のSpecial Session、44のTechnical Session、10のWorkshopが予定されている。
今回のDACの話題の中心として、やはり「組込みシステム」は外せないが、動きを活発化させている「3D-IC」関連、先端プロセスに対応するインプリメント関連、ソフトウェア開発との関係が深いESL関連、そして例年通り機能検証関連の話が多い様相。また、クラウド関連をはじめ今後のEDAの方向性に関するセッションも目に付く。
半導体業界同様に売上的には不況を脱し元気を取り戻したEDA業界が、今後どのような方向に進んでいくのか？ カンファレンスを通じて発表される、各社、各団体、各研究者の新たな試みに期待したい。
尚、業界のご意見番率いるGary Smith EDA社と業界の辛口評論家John Cooley氏は、それぞれ48DACの「要チェックリスト」を発表している。また、iPhoneユーザー向けの「48DACアプリ（無料）」なるものがあり、これを利用すれば48DACに関するあらゆる情報を簡単に検索、管理することが出来る。（オススメ！）
2011.06.04
2011年6月3日、Mentor Graphicsは、電気プラットフォーム設計向けの新製品群「Capital」を発表した。
Mentorの「Capital」は、既存のワイヤ・ハーネス設計ツール「CHS」をベースに、ワイヤ・ハーネス設計以外の分野もカバーする製品群の総称で、3種類の新製品と既存の「CHS」製品群によって構成されるもの。
これまでMentorは、競合が手を出していないワイヤ・ハーネス設計の分野で大きな実績を残しているが、それをベースにソリューションを拡大し、自動車の電装システム分野におけるより広範囲な生産性の向上を目指すのが「Capital」である。
具体的には、ワイヤ・ハーネス設計に加え、電気プラットフォームとしての製品定義に対応する「Capital Level Manager」、顧客の量産カスタマイズに対応する「Capital ModularXC」、エンドユーザーの保守・整備に対応する「Capital Publisher」の3製品が今回新たにリリースされた。
※画像はメンター・グラフィックス提供のデータ
「Capital Level Manager」は、車両の電気プラットフォームの開発におけるマーケティング部門とエンジニアリング部門の業務をリンクし、大量な部品の組み合わせ構成やコスト構成などの最適化を実現するもので、製品の企画やアーキテクチャの決定に利用する。
「Capital ModularXC」は、ワイヤ・ハーネスの製造における顧客の量産カスタマイズをサポートするもので、ハーネス構成のバリエーションを抑え、ハーネスの機能と製造を考慮した高品質低製造コストなハーネス製造を実現する。
Capital Publisher」は、車両のメンテナンス・整備に利用するもので、紙媒体に代わる「スマートな電子マニュアル」を自動的に作成することが可能。VIN固有のドキュメントを作成でき、トラブル・シューティングなど顧客サポートを効率化できる。
今回Mentorがリリースした3製品は、従来、個別のポイント・ツールあるいは自動車メーカーやサプライヤの内製ツールとして存在していたものを置き換えるツールで、単に置き換えるだけでなく、Mentorはそれら製品を「Capital」という一つの製品群として繋いだ。各工程におけいて個別に存在していたツールが繋がることで、電装システム分野における電気プラットフォームの開発・製造・保守に一貫性がもたらされ、個々の自動化技術と合わせてその生産性と品質が大きく向上されるという事だ。
2011.06.04
2011年6月2日、シーケンシャル・アナリシス技術でEDA製品を展開する米Calypto Design Systems社は、同社等価性検証ツール「SLEC」のバージョンアップを発表した。
Calyptoの「SLEC」ファミリ製品は、C言語レベルの等価性チェックが可能な「SLEC System」、個別の高位合成ツールのフローに対応する「SLEC System HLS」、RTL対RTLの等価性をチェックする「SLEC RTL」、RTL消費電力最適化ツール「PowerPro」による最適化をチェックする「SLEC Pro」と計4種の製品がラインナップされているが、「SLEC」の最新バージョン6.0では各ツールの機能がそれぞれ以下の通り強化された。
・SLEC System
C++ライブラリをサポート。浮動小数点のRTL実装をチェック可能に。
ツール設定の自動化を促進。より短時間でセットアップ可能に。
・SLEC System HLS
SystemC 2.2をサポート。Cadence,Forte,Mentor各社のHLSとの連携を強化。
・SLEC Pro
解析のパフォーマンスを向上。ランタイムが5倍に。
・SLEC RTL
等価性検証において複雑なクロック、ラッチ・ネットワークをサポート。
※「SLEC」の最新バージョン6.0は、第48回DACにて同社ブースで展示予定。
2011.06.04
2011年5月31日、これまでPhysware社としてEDAソリューションを提供してきた米Nimbic社は、クラウドベースの新たなEDAソリューションを発表した。
Nimbicの提供するEDAツールは、PCBボードおよびICパッケージ向けの3次元電磁解析ツール「nWave」と3次元寄生抽出ツール「nAPEX」の2製品で、それぞれ前身のPhyswareにて「PhysWAVE」、「PhysAPEX」と呼んでいたもの。同社はこれらツールを構築したクラウド環境「nCloud」上で利用できる新たなEDAソリューションを打ち出す。
「nCloud」は現状ベータ版という扱いだが、同社のサービスを利用すればユーザーはNimbicの提供するクラウド環境上で、ツールのライセンスを購入することなくオンデマンドで「nWave」と「nAPEX」を利用する事が可能。ユーザーは使用量に応じたツール利用料を支払うだけで良く、ハードウェアとしてツールの稼動環境を整える必要は無い。
当然の事ながら、サービス上のセキュリティ対策には力を入れており、独自のセキュリティ環境を構築しているという事であるが、そのグラウド環境の基盤はAmazonをはじめとする大手のクラウドインフラを活用していると推測される。
グラウド型のサービスは、従来のライセンス販売型のビジネスモデルと違い、使いたい時に使いたいだけ利用できるという形でツールのコスト面でのメリットが非常に大きく、また、ツールを動かすハードウェア環境のコストも低減できるため、今後EDAツールの世界でも広がっていくと見られている。同社の発表によると既に先行ユーザーとして、TI、Toshiba、Panasonic、Renesas、Vitesse、Tabulaが同サービスを利用しているという。
尚、同社は資金調達第2ラウンドに成功。新たなクラウドEDAソリューションの展開に向けて、690万ドルの資金を手にしたを事発表している。
プレスリリース文※同社のクラウドEDAソリューションは、第48回DACにて同社ブースで展示予定。
同社のCEO Raul Camposano氏は下記セッションでチェアマンとして登壇する予定。
「Cloud Computing and EDA Forecast: Sunny Skies or Storm Clouds Ahead?」
2011.06.02
2011年5月31日、業界標準ツール「SpyGlass」をはじめとしたRTL解析ソリューションを手掛ける米Atrenta社は、RTL設計に関するテキスト本の出版を発表した。
今回Atrentaが出版した本のタイトルは、「Principles of VLSI RTL Design, A Practical Guide」、AtrentaのインドのR&Dセンターに所属するエンジニア2名が執筆した。
内容はタイトル通り、テキストとしてRTL設計を学ぶための構成となっており、総ページ数は220P（B5より一回り小さいサイズ）、下流のインプリメント工程も考慮した以下のような話題、ノウハウが含まれている。
-reliable RTL construction
-clock domain crossings and clock synchronization
-design for test and testability
-power consumption
-static timing analysis
-timing exception handling and routing congestion
現在のところAmazonで予約受付中。日本向けの販売価格は￥13,133-（送料無料）となっている。
2011.06.02
2011年6月1日、次世代STAを手掛けるExtreme DAは、新製品として次世代寄生RC抽出ツール「GoldX」をリリースした事を発表した。
発表によると新製品「GoldX」は、40nm以降の先端プロセス・デザインをターゲットとした次世代寄生RC抽出ツールで、そのキャパシティは最大500Mゲート、1000万ネットのRC抽出を1?2時間という超高速で処理することが可能で、その精度誤差は3Dフィールド・ソルバーの2?3％に留める。
Extreme DAによると、既に40nmおよび28nmプロセスをターゲットに「GoldX」を先行導入している顧客が存在しているとの事。また、新製品「GoldX」と同社のSTA「Gold Time」を組み合わせて利用することで、ECOにおけるタイミング・サインオフを従来比5倍の速度で処理できるという。
※新製品「GoldX」は、第48回DACにて同社ブースで展示予定。
2011.06.02
2011年5月31日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、Avnet Electronics Marketing Asiaとの販売契約締結を発表。
Aldecによると今回の販売契約に基づいてAvnetはアジア太平洋地域において、Aldecの論理シミュレーター「Active-HDL Designer Edition」を販売する予定。AvnetはXilinxの代理店としてワールドワイドで活動しており、中国最大のFPGA代理店の一つ。中国を中心にアジアでの自社顧客にFPGAと合わせてAldecのシミュレーターを販売していく狙いだ。
Aldecの論理シミュレーターには、「Active-HDL」と「Riviera」の2種類があり、前者は低価格で主にFPGA設計向け、後者は高機能版で主に大規模ASICの設計向けという位置付けとなっている。
Aldecの論理シミュレーターは、中国の産業情報技術省選定の2010年FPGA最優秀開発ツールを受賞するなど、そのコスト・パフォーマンスの高さからアジアでの人気が高いようだ。
2011.06.02
EDA上位3社Cadence,Mentor Graphics,Synopsysの売上推移。各社売上報告の数字をグラフ化しました。
※Cadenceは、会計上の四半期を1-3月,4-6月,7-9月,10-11月と設定しているが、グラフ上は、MentorおよびSynopsysの四半期設定である2-4月,5-7月,8-10月,11-1月に合わせている。
2011.06.02
2011年5月25日、次世代配置配線ツールを手掛けるATopTechと次世代STAを手掛けるExtreme DAは、タイミング・サインオフ・ソリューションに関する両社のパートナーシップを発表した。
発表によると、Extreme DAが同社の次世代STA「GoldTime」で使用しているタイミング解析エンジンをATopTechにライセンスし、ATopTechは同社の配置配線ツール「Aprisa」におけるMCMM最適化及びタイミング・クロージャにこれを役立てる。言わば両社ソリューションの良いとこ取りのソリューションを構築することで、先端プロセス向けデザインのサインオフに対処し、共通の顧客にアピールする格好だ。
尚、ATopTechは2011年5月31日に、配置配線ツール「Aprisa」のバージョンアップもアナウンス。
最新の「Aprisa」では、クロックツリー合成やMCMM最適化機能がエンハンスされ、その処理速度が既存バージョンよりも40％高速化されたという。
※ATopTechとExtreme DAのコラボレーションについては、第48回DACにて両社ブースで展示予定。
※「Aprisa」の最新バージョンは、第48回DACにて同社ブースで展示予定。
2011.06.02
2011年5月26日、シーケンシャル・アナリシス技術でEDA製品を展開する米Calypto Design Systems社は、同社のRTL消費電力最適化ツール「PowerPro」のバージョンアップを発表した。
発表によると、「PowerPro」最新のバージョン5.0では、消費電力最適化のためのより高度なリセット論理の挿入機能が実装されたほか、新たなRTL消費電力解析機能、FSDB（Fast Signal Database）の読み込み機能などが追加された。また、シーケンシャル・アナリシス・エンジンのエンハンスなどにより、既存バージョン比２倍の処理速度を実現した。
これら機能アップとツールとしてのユーザビリティが向上したことにより、「PowerPro」による消費電力最適化作業をマニュアル・モードから完全自動モードへと切り替えるユーザーが増えているという。
※「PowerPro」の最新バージョンは、第48回DACにて同社ブースで展示予定。
2011.06.02
2011年6月1日、Mentor Graphicsは、高位合成ツール「Catapult C Synthesis」の新機能「TLM合成機能」を発表した。
Mentorの発表によると今回新たにサポートされた「TLM合成機能」は、文字通りSystemC TLM記述からの高位合成（RTL合成）を実現するもので、具体的には、TLM 2.0ベースのモデルをプロトコル固有のピン精度のSystemCモデルに一度変換し、そのモデルから高位合成を行なう形を取る。
この新機能は、高位合成ツールの更に上位で使用するバーチャル・プラットフォームからのハードウェア実装を実現するもので、TLM2.0をインタフェースとして、Mentorのバーチャル・プラットフォーム作成環境「Vista」と高位合成ツール「Catapult C Synthesis」を接続できるようになる。
更に、今回の新機能には、「Catapult C Synthesis」の合成用記述をTLMに変換する機能も備えられたという事で、高位合成用に作成したモデルをバーチャル・プラットフォームで利用する事も可能となるようだ。
ユーザーとしては、ESLフローとして「Catapult C Synthesis」の「TLM合成機能」がどの程度他社のバーチャル・プラットフォームと連携できるものか気になるところであるが、「Vista」と「Catapult C Synthesis」によるMentorフローが確立されたのは事実で、この業界初となるTLM2.0からの実装フローは、ARM AMBAバスなどの標準バス・インタフェースやカスタムプロトコルにも対応しているという。
尚、「Catapult C Synthesis」の新たな「TLM合成機能」は来る第48回DACで展示される予定。（当サイトにて、その詳細を追ってレポートします。）
2011.06.01
2011年5月31日、米SIA（Semiconductor Industry Association）は、2011年4月の世界半導体売上高を発表した。
SIAの報告によると、2011年4月の世界半導体売上高は246億7000万ドル。前年同時期比は約3.9％増、前月比約2.2％減という統計結果となった。
世界半導体売上は、先月2011年3月より成長率が前年比1ケタ台になり、言わば安定サイクルに入った感がある。2009年12月から始まった回復・成長軌道は前年比2ケタ増が当たり前であったが、それも一巡したため、前年比という指標では数字が落ち着き出したという状況である。
SIAもこの1年間はゆるやかな成長が続くと予測しており、各調査会社の予測する「2011年は前年比4-7％増の成長」という数字に現実味が帯びてきた。
尚、地域別売上で見ると、日本市場だけが前年比7％減となっており震災の影響を如実に表している。
2011.05.31
2011年5月26日、Magmaは2011会計年度第4四半期（2011年2月-4月）の売上を報告した。
発表によると、Magmaの2011会計年度Q4（2011年2-4月）売上は前年同時期比約13％増、前期Q3比約9％増のの3800万ドル。収支は前年同時期の70万ドルの赤字に対して今期は170万ドルの黒字だった。（※GAAP基準による会計結果）
Magmaの2011会計年度の売上合計は前年比約13％増の1億3930万ドルで、最終的に昨年と同額の330万ドルの損益を計上した。収支としては昨年同様の結果に終わったが、売上額としてはこの1年間は全ての四半期で前年比増を達成した。
Magmaによると主力の配置配線ツール「Talus」が好調なほか、アナログ設計ツール「Titan」や回路シミュレータ「FineSim」が順調で、「Titan」については今期新たな顧客を5社増やしその顧客数は25社に達したという。
マグマは、次期Q1（5-7月）の売上を3600-3650万ドル、2012会計年度の売上合計は2011年度を上回る1億5800-6000万ドルと予測している。
2011.05.30
2011年5月25日、Mentor Graphicsは、PCB設計および製造に関する同社の新たな戦略と合わせて、日本におけるPCBビジネスの新体制を発表した。
Mentorのシステム・デザイン部門のJohn Isaac氏（Director of Market Development）によると、Mentorは2010年3月にイスラエルのValor Computerized Systemsを買収した事により、同社の保有していたPCB向けDFMツールおよびPCB実装向けの生産管理を入手すると同時に、Valor Computerized Systemsが株式の半数を保有する同じくイスラエルのFrontline PCB Solutionsのソリューションも手に入れる事が出来た。
Frontline PCB Solutionsは、基板設計の最適化CAM「InCAM」およびPCB製造前プロセスの自動化ツール「InPlan」を手掛けており、これらソリューションとMentorおよびValorのソリューションを組み合わせる事で、PCBの設計・製造プロセスをより緊密にそしてより効率的に繋ぐことが可能となった。
※画像はMentor Graphics提供のデータ
具体的には、Mentor既存のPCB設計スイート「Expedition Enterprise」とValorのPCB向けDFMツール「vSure」の統合によりPCB設計段階でのDFMチェックが可能となったほか、「Expedition Enterprise」→「vSure」→「InCAM」と繋がるPCBの設計・製造プロセスがPCBのデータフォーマット「ODB++」によって統合された。
※画像はMentor Graphics提供のデータ
「ODB++」はValorが開発したPCBデータフォーマットで、日本国内で広く利用されている「Gerber」フォーマットに取って代わるもの。「ODB++」は「Gerber」だけでは不十分だったPCB製造に関する情報を包括的に統合した次世代PCBデータフォーマットで、日本国内では未だ馴染みが薄いが既に日本以外の海外ではPCB設計および製造のデファクト・スタンダードとなっている。
PCBのデータフォーマットが「Gerber」から「ODB++」に代わると何が起こるかと言うと、今までは非常に面倒な作業であった設計から製造へのデータの受け渡しが楽になる。従来手法では「Gerber」データだけではPCBを製造できないため、言わば「リバース・エンジニアリング」的な対処によって、CADデータから作られたデータをCAMに渡すという非効率な作業を行なっていた。
※画像はMentor Graphics提供のデータ
驚くべきことに世界が「ODB++」に移行する中で日本国内では未だ「Gerber」ベースの従来手法が根付いており、PCB設計・製造においても「ガラパゴス状態」になっているという事。Mentorは今回のPCB設計・製造ソリューションの統合を機に日本市場においても「ODB++」ベースのPCB製造手法への移行を促したい考えだ。
尚、今回の発表の際には、既に「ODB++」ベースのMentorのPCBソリューションへ移行した日本の大手企業の事例が紹介された。同事例によるとMentorのPCBソリューションにより、生産性は30％向上、１回の試作を削減できるほどの工数削減効果も得られているという。
MentorのPCB分野における市場シェアは2010年時点で50％。設計および製造ソリューションの統合によりMentorは更なるシェア拡大を目指す構えだ。
※画像はMentor Graphics提供のデータ
※メンター・グラフィックス・ジャパン株式会社
2011.05.30
2011年5月26日、TSMCは28nmデザイン向けの新たな2つのリファレンス・フローの整備を完了した事を発表した。
2つのリファレンス・フローとは、すなわちデジタル設計向けの「リファレンス・フロー 12.0」とアナログ/ミックスド・シグナル設計向けの「AMSリファレンス・フロー 2.0」で、今回TSMC最新の28nmプロセス向けに両リファレンス・フローがエンハンスされた。
デジタル設計向けの「リファレンス・フロー 12.0」の改良点は大きく下記3点が発表されており、20nm設計向けに開発中の「20nmトランスペアレント ダブル パターニング設計ソリューション」を初公開すると付け加えられている。
・シリコン インターポーザおよびSi貫通電極（TSV）技術を使用した2.5D／3D-IC
・28nmモデルベースシミュレーションにおけるDFM検証の高速化
・TSMCプロセスに即したPPA(Power、Performance および Area)モデルのESL対応
尚、「リファレンス・フロー 12.0」においては、Cadence、Mentor、Synopsys、の各種ツールをはじめ、TSMCのパートナーである複数のEDAベンダのツールが認定ツールとして採用されており、今後各社から一斉に「リファレンス・フロー 12.0で採用」のニューズが流れる事と思われる。
ちなみに、今回の第48回DACでTSMCブースにパートナーとして参加するIPベンダ/EDAベンダは20社以上となる。
アナログ/ミックスド・シグナル設計向けの「AMSリファレンス・フロー 2.0」では、28nm向けのカスタム設計において、高度なDFMおよびRDR（Restricted Design Rules）技術が容易に利用できるよう対応が強化されたほか、パートナーとのコラボレーション・ベースの新たな検証/解析手法が開発された。これら詳細も第48回DACで発表される予定。
また、今回のリファレンス・フローのエンハンスと合わせて、「RFリファレンス デザインキット」もバージョンアップされ、3.0版がリリースされた。同リファレンス・キットは、RF設計者向けに提供されるもので、シリコン検証済みの60GHzミリ波デザインキットや電磁界シミュレーションを用いた新たなインダクタ設計手法がパッケージされているという。
2011.05.29
2011年5月25日、新横浜のイノテックビルでCadence「ハードウェア/ソフトウェア協調開発プラットフォーム・セミナー2011」が開催された。
同セミナーは、先日発表されたばかりの新製品「Virtual System Platform」と「Rapid Prototyping Platform」によって包括的なソリューションとなった、Cadenceのハードウェア/ソフトウェア協調開発プラットフォームを紹介するもので、100名近くの参加者が集まった。
「Virtual System Platform」は、Cadence初のバーチャル・プラットフォームでCadenceによると同社の論理シミュレーター「Incisive unified simulator」のシミュレーション・エンジンをベースに、マルチコア・システムの開発を想定して開発した環境。略して「VSP」と呼ぶ。基本的にOSCI SystemC TLMベースで実行される同環境は、ソフトウェア開発にフォーカスしたバーチャル・プラットフォームで、シミュレーション精度よりも速度を優先しており、CPUモデルはARMやTensilica、Imperasなどサードパーティから調達する形を取っている。
※画像はCadence提供のデータ
後発のバーチャル・プラットフォームとして「VSP」には同環境ならではの提案が幾つかある。
一つは、容易にバーチャル・プラットフォームを構築するための手段とフローを用意している事。「VSP」にはOSCI TLM2.0モデルの自動生成機能が用意されており、IPのメタデータを記述するための標準規格「IEEE 1685 IP-XACT」または旧Denali社が開発したレジスタ記述言語「RDL」を入力すると、対象モデルの全レジスタ定義とリード/ライトが記述されたTLM2.0のラッパ・モデルを自動生成できる。このモデルはソフトウェアのコネクティビティ・チェックなどに利用できるが、さらに段階的にリファインメント（モデルに機能を実装していく）することで、機能検証用のモデル、OSブート用のモデルへとモデルをより詳細に発展させていく事が出来る。他社のソリューションにおいても、バーチャル・プラットフォーム用のモデルを作成する手段が用意されているが、IP-XACTおよびRDLからのモデル生成はCadence独自のアプローチとなる。また、Cadenceも他社同様に各種インターコネクト・モデルなどSystemCのライブラリを用意するが、それらは全てTLMのPV（Programmers View）モデルとして、ソフトウェア開発で利用するモデルという位置付けとなっている。
※画像はCadence提供のデータ
また、RTL設計フローとの繋がりも「VSP」の特徴の一つで、Cadenceは「VSP」とプロトタイプ・ボード、エミュレーター、シミュレーターとを繋げることで、従来ソリューションでは分断されていた設計フローを一貫したものにできると提案する。現状「VSP」は論理シミュレーター「Incisive」およびエミュレーター「Palladium」と接続した協調検証が可能で、間もなくSCE-MIインタフェースのサポートによって新製品の「Rapid Prototyping Platform」とも接続できるようになる。また、バーチャル・プラットフォームのモデルの抽象度をTLM2.0から1.0に落とし込めば、そこから「C to Silicon Compiler」でRTLを合成するというインプリメントへのパスに繋げる事も可能となる。
更に、「VSP」ではハードとソフトの統合的なデバッグにも力を入れており、エミュレーターや論理シミュレーターとの協調検証だけでなく、同一インタフェースを用いたソフトウェア、TLM、RTLのデバッグ手法や、TLM、RTLの単一同時波形表示機能、マルチコア・ソフトのシンクロ・デバッグ機能なども用意している。
※画像はCadence提供のデータ
もう一つの新製品「Rapid Prototyping Platform」は、Cadence初のFPGAプロトタイピング・ボードで現在AlteraのFPGA「Stratix-4」をベースとしたボードを4品種提供中。略して「RPP」と呼ぶ。「RPP」の最大の特徴としてCadenceがアピールするのは、同社のエミュレーター環境「Palladium」との互換性で基本的に「Palladium」とコンパチ。既存のASICフローで設計されたデザインを「Palladium」への実装と同様にそのまま「RPP」にもマッピング可能で、「Palladium」上の環境を再利用できるほか、クロック定義や外部との接続インタフェースも「Palladiumu」と共通（SpeedBridge）となる。このように、ユーザーとして「Palladium」の利用者であれば、「RPP」の利用価値は非常に高く、プロトタイプ・ボードならではの高速なシミュレーション性能を容易に手に出来る。「VSP」との連携も実現されれば、その利用価値は「Palladium」ユーザー以外にもアピールできるようになるだろう。
※画像はCadence提供のデータ
今回、「VSP」と「RPP」という2つの新製品によって、Cadenceはバーチャル・プラットフォーム、エミュレーター、FPGAプロトタイピング・ボード、シミュレーターと全てのツール環境を持つ唯一のEDAベンダとなった。個々の製品としてのパフォーマンスもさることながら、Cadenceが強調するように、各ツールが繋がることによる設計フローへのインパクトは大きく、それによる開発効率の改善はユーザーも望んでいるところである。
※画像はCadence提供のデータ
今回のセミナーで紹介されたCadenceの包括的なソリューションは、一見すると従来型の「囲い込みソリューション」に映らなくもないが、実際には、サードパーティも巻き込み、IEEE1666、OSCI TLM、IP-XACT、SCE-MIといった各種業界標準をベースにオープンな形のソリューション構築を目指したもので、ここ最近のCadenceのオープン戦略の延長線上の一つのソリューションと見て取れる。このソリューションが「バーチャル・プラットフォームからのインプリメント」という夢のフローにどの程度近づくものかは未だ分からないが、今後の展開に期待したい。
※セミナーでは「VSP」ならびに「RPP」のデモが披露された。
※上の画像は「VSP」によるARM Fast Modelベースのデモ。「VSP」上のFast ModelでLinu xを動かしFacebookにアクセスしていた。
※下の画像はCadenceのハードウェア・ベース検証ビジネス部門のマーケティングVP Michael Chang氏と「RPP」本体。
2011.05.27
2011年2月23日、Mentor Graphicsは、2012会計年度第1四半期（2011年2月-4月）の売上を報告した。
発表によると、Mentorの2011年2月-4月の売上は前年比約25％増の約2億3000万ドルで、235万ドルの損益を計上した。この数字は前四半期の売上報告時点での予測を下回る結果であるが同時期の売上としては同社過去最高の結果。収支はギリギリ黒字転換とはならなかったが、損益額を昨年同時期の10分の1程度におさえた。（※GAAP基準による会計結果）
Mentorは2010年8-10月期26.3％増、2010年11-11年1月期30％増、そして今回25％増と、3四半期連続で前年比約20％を上回る2ケタ増を記録しており、業界の平均成長率を上回る水準で売上を伸ばしている。直近、特に大規模な買収などもないことを踏まえると、北米やアジア市場において、Calibreファミリ製品やVeloceといった主力の高額製品が好調であると推測できる。
メンターは次期2012会計年度Q2（11年5月-7月）の売上を2011年を2億1000万ドルと予測している。
2011.05.26
2011年5月24日、アナログ／RFおよびミックスシグナル設計向けの検証ソリューションを手掛ける、米Berkeley Design Automationは、マルチバンド、高解像度CMOSイメージセンサーを手掛けるファブレス・メーカー、米Forza Siliconが「Analog FastSPICE」を導入した事を発表した。
BerkeleyによるとForza Siliconは、CMOSイメージセンサーの回路全体検証とブロック・レベルのキャラクタライゼーションに「Analog FastSPICE」を採用。その理由は、「従来の検証フローでは扱うことのできなかった回路の複雑性をナノメータSPICE精度で処理できるから。」とユーザーのコメント。
ブロックレベルのポスト・レイアウト・キャラクタライゼーションにおいて「Analog FastSPICE」は、従来のSPICEと同一の結果を20倍高速に達成しているという。
2011.05.26
2011年5月25日、フォーマル検証技術をベースとしたEDAツールを手掛ける、Calypto Design SystemsとReal Intentは、両社製品の統合フローを発表した。
発表によると今回両社は、Calyptoの消費電力最適化ツール「PowerPro」とReal IntentのLintツール「Ascent lint」およびCDC検証ツール「Meridian CDC」をシームレスに繋いだ統合フローを構築。このフローを利用すれば、「PowerPro」によるRTL最適化の後にユーザールールに基づいたLintチェックやクロック・ゲーティング後のCDCチェックをシームレスに実行できるようになる。
このフローを構築するにあたり、Real Intent側のツールで「PowerPro」向けの「design environment files」を生成する予定で、これにより両社製品を組み合わせた統合フローを容易に構築できるという。
尚、両社製品の統合フローは共通顧客の要望に応じて実現されたとの事。同ソリューションは来る第48回DACで展示される予定となっている。
2011.05.25
2011年5月24日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、OCP-TLMキットの新たなライセンスのリリースを発表した。
発表によると、OCP-IPはOCPのTLMモデルを開発するための「SystemC Transaction Level Modeling ( TLM ) Kit」のライセンスに新しく「relaxed version」を用意。 このバージョンは、TLMキットの改編および二次的な著作物の作成を認めるもので、半導体製品の開発以外の研究、トレーニング、仮想プラットホーム開発、コンサルティング、EDAツールのテストといった用途に利用する事が可能。OCPベース製品の開発を目的とする場合、ソフトウェア顧客への再配布も許される。
OCP-IPの提供するTLMキットは、OSCI TLM2.0に準拠したモデリング環境でサイクル・アキュレートなTL1からOSCIのLT（loosely -timed）に相当するTL4までの4つのモデリング抽象レベルをサポート。同キットは、モニター無しのバージョンであればOCP-IP非会員でも無償で利用する事ができる。
2011.05.24
2011年5月23日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社のエミュレーション・ボード「HES」のソフトウェア環境のバージョンアップを発表した。
Aldecの「HES」は、HDLシミュレータ、FPGAボード、ソフトウェア環境（デザインの分割/マッピング、デバッグ・ツール）で構成されるASICデザインのエミュレーションおよびアクセラレーション・システムで、今回そのソフトウェア環境「DVM（Design Verification Manager)」がバージョン・アップされた。
発表によると、新たに「DVM」にてAccelleraのエミュレータ用インタフェース規格「SCE-MI 2.0」がサポートされ、デバッグ環境とFPGAボードとをSCE-MI2.0でトランザクション・ベースで接続できるようになった。また、デザインへのSCE-MIトランザクタの挿入やSCE-MI APIとCモデル/テストベンチのインタフェースなど、これまでユーザーが実施していたセットアップ作業が「DVM」上で自動化可能となった。
これにより「HES」の利用に向けたデザインのセットアップ作業が格段に容易となり、同環境で1000万ASICゲート規模のデザインを4Mhzの速度でエミュレーション可能になるという。
※「DVM」の最新バージョンは、第48回DACにて同社ブースで展示予定。
2011.05.24
2011年5月23日、システム開発ソフト「LabVIEW」等ソフトウェア製品のほか各種計測器ソリューションを手掛ける米National Instrumentsは、高周波IC設計環境「Microwave Office」を手掛けるEDAベンダ米AWRの買収を発表した。
発表によるとAWRはNational Instrumentsによる買収に合意。買収価格は約5800万米ドルで30-45日以内で買収が完了する予定。その後、AWRはNational Instrumentsの子会社として事業を継続する。
両社のソリューションは、RF設計におけるソフトウェア・ソリューション（AWRのEDAツール）とハードウェア・ソリューション（NIの計測器）という関係で補完関係にあり、今回の買収によってソリューションの統合・連携が進めば相乗効果が期待できる。
AWRは1998年設立のEDAベンダで、創業以降13年連続で売上増を達成しており経営的には順調。約１年前には業務拡大をアナウンスしていた。
尚、同日National Instrumentsは、周波数カウンタやVXIマイクロ波およびミリ波周波数計測器を手掛けるPhase Matrix社の買収も発表している。買収価格は約3800万ドルで同社も子会社として事業を継続する。
2011.05.24
2011年5月23日、フォーマル検証ツールを手掛ける独OneSpin Solutionは、フォーマル検証のカバレッジ解析および計測のための新製品「Quantify MDV」を発表した。
OneSpinの発表によると新製品「Quantify MDV」は、その名の通り、MDV（メトリックドリブン検証）の定量化を実現するもので、OneSpin曰く「業界初のフォーマル・メトリックドリブン検証ソリューション」となるもの。
同製品は、同社が提供しているRTL機能検証のためのフォーマル検証ツール「OneSpin 360 MV」のユーザー及び検証のマネージャーに向けて用意されたもので、「OneSpin 360 MV」によるフォーマル検証の進捗および品質を自動的に解析・計測し、検証マネジメントに関する判断材料を定量化したデータで示してくれる。
例えば、RTLコードの未検証部分の解析、それをカバーするためのアサーションの挿入箇所の示唆、制約の検証による過剰制約の検出、冗長コード、検証コード、デッドコードの特定などの解析が可能で、それら指標をHTMLフォーマットまたはMentorが開発してAccelleraに寄贈したカバレッジ・データ仕様UCDB（Unified Coverage Database）フォーマットで出力することが可能。フォーマル検証の指標をテストベンチ指標に統合すれば検証プロジェクト全体の進捗を可視化することもできる。
また、「Quantify MDV」は、SVA（SystemVerilog Assertions）を構造化されたアサーションおよびオペレーションベースのアサーションの両方でサポートしており、ユーザーは、OneSpinのTiming Diagram Assertion Library (TiDAL) を使うことにより、機能タイミング・ダイアグラムをオペレーショナル SVAに変換することが可能。RTLサブ・ブロックの早期検証から、ブロック全体およびブロック間の接続検証、ブロック設計のハンドオフまで、プロジェクトのどの段階でも使うことができため、検証エンジニアおよびマネージャーは、検証の進行過程で適宜正確な計測結果に基づくプロジェクトの評価を行なう事ができるようになる。
※新製品「Quantify MDV」は、第48回DACにて同社ブースで展示予定。価格は年間ライセンスでUS$25000からの設定。
2011.05.24
2011年5月23日、カスタムIC設計環境ならびにハードウェア検証・デバッグソリューションを手掛けるSpringSoftは、新製品「ProtoLink Probe Visualizer」のリリースを発表した。
SpringSoftによると新製品「ProtoLink Probe Visualizer」は、FPGAベースのプロトタイプ・ボードのデバッグを効率化するためのソリューションで、一般的に「高速検証は可能でもデバッグし難い」と言われているFPGAプロトタイプ・ボードの利用者に、強力なデバッグ性能を提供するもの。基本的にプロトタイプ・ボードの種類を問わず、汎用品やカスタム品などあらゆるボードと組み合わせて利用できる製品で、専用のインタフェース・カード、ソフトウェア環境、ソフトIPで構成されている。
※画像はSpringSoft提供のデータ
「ProtoLink Probe Visualizer」を利用する事で得られるユーザーのメリットは大きく２つある。一つはその画期的なプローブ技術により、従来手法とはケタ違いの速さで大量のプローブ・データを収集できる事。これまでの手法では、FPGA内の信号をプローブするとしてもその信号数は多くて100本程度で、プローブ信号を追加・変更するためには長時間に渡る論理合成と配置配線が必要だったが、「ProtoLink Probe Visualizer」を使えば数千本の信号、数百万クロック・サイクルのプローブが可能。最初のコンパイル以外は論理合成・配置配線を繰り返すことなく、ものの数分でプローブ信号を追加・変更できる。
ユーザーは、FPGA内の信号をプローブするために用意されるソフトIPを対象デザインと合わせてFPGAに実装し、専用のインタフェース・カードとケーブルを使ってプロトタイプ・ボードとPCを接続するだけでプローブ環境を構築可能。IP埋め込みにあたりごく僅かなFPGAリソースを消費する以外プロトタイプ・ボードのリソースは使用せず、プローブしたデータはインタフェース・カード上のメモリ（DDR2,4GB)に保存される。
※画像はSpringSoft提供のデータ
「ProtoLink Probe Visualizer」のもう一つの大きなユーザー・メリットは、プロトタイプ・ボード上の論理回路をRTLでデバッグ出来るようになるという点で、「ProtoLink Probe Visualizer」でプローブされたデータはFSDBで同社のデバッグ環境「Verdi」に渡され、「Verdi」上でRTLコードからのデバッグを行なう事ができる。例え複数FPGAに分割マッピングされているデザインであっても、ユーザーは単一のRTLコードでデバッグ可能で、「Vedri」から「ProtoLink Probe Visualizer」にプローブ信号を追加することもできる。
※画像はSpringSoft提供のデータ
現在のところ「ProtoLink Probe Visualizer」は、Xilinx製FPGAの搭載されたプロトタイプ・ボードのみをサポートしており、市販のプロトタイプ・ボードとしてSynopsysの「HAPS」やS2Cの「TAI Logic Module」、日立情報通信エンジニアリングの「Logic Bench」との接続を確認済み。FPGAにアクセスするインタフェースを合わせる事であらゆるボードに対応できるため、ボード接続に対する顧客の個別要求にも対応可能だという。
昨今、GateRocketやInPA SystemsなどFPGAプロトタイプ・ボードの新たなデバッグ・ソリューションを打ち出す企業が出てきているが、そのアプローチは各社各様でデファクト・スタンダードとなるソリューションは未だ存在していない。そんな中で登場したSpringSoftの「ProtoLink Probe Visualizer」は、独自の画期的なプローブ手法もさることながら、論理デバッグのデファクト・ツール「Verdi」のデバッグ能力をFPGAプロトタイプの世界に持ち込むという意味で非常に大きなインパクトがある。
SpringSoftが「プロトタイプ・ボードにおけるデバッグのパラダイムを変える」と意気込む今回の新製品は、既に先行顧客も存在しており、ビデオなど画像処理系アプリを扱うユーザーを中心に評価が進められているとの事。カスタム設計と検証の２大ソリューションを掲げる同社にとって、「ProtoLink Probe Visualizer」は「Verdi」ベースの強力なソリューションとして、間違いなくFPGAプロトタイプ分野における台風の目になるだろう。
※新製品「ProtoLink Probe Visualizer」は、第48回DACにて同社の目玉製品として展示される予定。価格は3年契約時で年間360万円の設定。
2011.05.23
2011年5月20日、新世代RC抽出ツールを手掛ける、米Silicon Frontline社は、ポスト・レイアウト検証向けのRC抽出ツール「H3D」のリリースを発表した。
発表によると新製品「H3D」は、RC抽出としては困難とされているフルチップの階層抽出を行う業界初のRC抽出ツールで、デザイン規模を問わずフィールド・ソルバー精度で高速なRC抽出を実現する。同製品は同社の設立当初からロードマップに存在していたもので、ようやく製品化が実現した。
「H3D」は、メモリ、FPGA、イメージ・センサーなどアレイベースの反復的なデザイン構造のRC抽出に適した階層RC抽出ツールで、R、C、distributed RC、RCCcを出力。Silicon Frontlineの特許技術による階層抽出手法によって、フラットRC抽出ツールと比較して20-120倍高速なRC抽出を実現できるという。
同社は既に製品として大規模・超高速処理をウリにしたフラットRC抽出ツール「F3D」を提供しているが、今回発表した「H3D」は「F3D」の階層対応版という位置付け。「F3D」は昨年時点で半導体上位25社のうち8社が採用し200以上のデザインに利用されたという実績がある。また、同社はパワーMOS混載チップ用の高精度・高速抽出／解析ツール「R3D」も提供している。
2011.05.23
2011年5月17日、カナダのESLツールベンダSpace Codesign Systems社は、同社のESLツール「SpaceStudio」のバージョンアップを発表した。
Space Codesign Systemsは、カナダのモントリオール理工科大学の教授Guy Bois博士らが立ち上げたEDAベンチャーで設立は2008年。SystemCをベースとしたバーチャル・プラットフォームのツール・セット「SpaceStudio」を提供している。
「SpaceStudio」は、システムのモデリング、トランザクションレベルのシステム・シミュレーション、デバッグ、パフォーマンス解析などを実行できるESL環境で、基本的にXilinx製のMicroBlaze搭載FPGAを用いたシステムをターゲットとしている。
「SpaceStudio」には、トランザクション・レベルのモデルから高位合成ツールによるインプリメントへと繋ぐモデルの「ラッパー自動生成機能」や、ソフトウェアをFPGA上のMicroBlazeおよびPowerPCプロセッサにマッピングする機能などが組み込まれている。
今回のバージョンアップでは、OSCI TLM 2.0を正式にサポートし、宇宙航空分野のアプリケーション開発向けに新たなライブラリが用意されたという事だが、その詳細は明らかにされていない。
同社は2005年にDACに出展しツールのプロトタイプを披露していたが、以降、DACでは姿を見せておらず、今年の第48回DACにも出展の予定は無い。
2011.05.20
2011年5月19日、ESLソリューションを手掛ける米Carbon Design Systemsは、バーチャル・プラットフォーム向けの「ARM Cortex-A15」プロセッサ・モデルのリリースを発表した。
発表によると「ARM Cortex-A15」プロセッサ・モデルは、CarbonのWebベース・サービス「IP Exchange」上で早期顧客向けに提供されるもので、ARMのRTLコードから作成したモデルとして100％の機能精度を保証している。
ARMは独自に「ARM Cortex-A15」の「Fast Model」を提供しているが、同モデルと今回発表されたCarbonのモデルとでは「サイクル精度の有無」が大きな違いであり、バーチャル・プラットフォーム向けのサイクル精度の「ARM Cortex-A15」モデルは今回のCarbonのモデルが業界初となる。
Carbonは、つい先日もMIPSとのコラボレーションと合わせて新たなMIPSプロセッサ・モデル「MIPS32 M14K」および「MIPS32 M14Kc」の2品種を発表したばかり。これら新モデルを用いた同社のバーチャル・プラットフォーム「SoC Designer Plus」のデモが第48回DACで披露される予定となっている。
尚、Carbonの「SoC Designer Plus」は、ARMの「Fast Model」をベースとしたシステムを作成することも可能で、Carbonは業界で唯一ARMから「Fast Model」をOEM供給されている。
2011.05.19
2011年5月18日、Cadenceは同社の運営するIPポータルサイト「ChipEstimate」の日本語版Webサイトの開設を発表した。
「ChipEstimate」は、2003年に開設されたポータルサイトで、その後2008年にCadenceが買収。買収後も基本的にそのコンセプト・名称は変わらず、Web上でIP検索およびIPを含めたチップの見積もり、デザイン・プランニング機能を提供している。また、同サイトの有料サービスを利用すれば、Web上でプランニングした内容をCadenceのインプリメント・フローへと渡すパスも用意されている。
昨年10月には、Xilinxとのコラボレーションにより、「ChipEstimate」内に「Xilinx IP Portal」が開設されており、同サイト経由でXilinxのFPGA上で利用出来るIPの最新情報を無料で入手できるようになった。
現在、「ChipEstimate」には200社以上のIPベンダの製品情報が登録されており、その数は8000以上。ワールドワイドで30000人以上のユーザーが同サイトのコミュニティに参加している。
今回、事実上世界最大と言えるIPポータルサイトの日本語版が用意されたことは、日本のユーザーにとっては非常に嬉しいこと。欲を言えば、日本の半導体ベンダも是非同サイトにファウンダリとして名を連ねて欲しいところ。また、国内のIPベンダも積極的に同サイトのインフラを活用して海外への製品販売を推し進めて頂きたい。
2011.05.19
2011年5月18日、フォーマル検証ツールを手掛ける米Jasper Design Automation社は、ARMが社内の製品バリデーション・メソドロジでJasperのフォーマル検証技術を採用したことを発表した。
発表によるとARMは、プロセッサおよびシステムIPの社内バリデーション・メソドロジを強化し、その一環としてJasperのフォーマル検証技術を導入した。ARMは以前からJasperのフォーマル検証を利用しているが、最新の社内フローでもデッドロック検証、キャッシュのコヒーレンシー・チェック、X伝播の検出、コントロール・レジスタ検証、バス・プロトコルの検証といった、多岐にわたる用途でJasperツールが利用されるようだ。
2011.05.19
2011年5月18日、業界標準ツール「SpyGlass」をはじめとしたRTL解析ソリューションを手掛ける米Atrenta社は、STARCが同社の「SpyGlass Power」と「SpyGlass DFT DSM」を採用したことを発表した。
発表によるとSTARCは、同社の提唱するRTLtoGDS-IIリファレンス設計フローの最新バージョンSTARCAD-CEL5.0にて、Atrentaの「SpyGlass Power」と「SpyGlass DFT DSM」を採用した。採用されたAtrentaの両製品は、つい先頃最新のバージョン4.5が正式リリースされたばかり。
STARCは、かつてSTARCAD-CEL2.0、3.5と「SpyGlass Power」を採用していたが、今回あらためて「SpyGlass Power」の最新バージョンを評価し、STARCAD-CEL5.0での採用を決めた。「SpyGlass Power」は、RTLでのパワー・マネジメントを実現するパワー解析およびパワー最適化ツールで、STARCは評価によって旧バージョンよりも速いランタイムと消費電力削減効果の向上を確認した。
「SpyGlass DFT DSM」は、「SpyGlass DFT」に続いて新たにSTARCAD-CELでの採用が決定されたツールで、RTLでのDFTおよびタイミング・クロージャーの問題収束、RTLでのテスト・カバレッジ予測を実現する。今回の採用にあたっては、最新バージョンでサポートされた、パワー記述フォーマットCPFおよびUPFのサポート内容と電力考慮のシミュレーション機能がチェックされた。
2011.05.19
2011年5月18日、Synopsysは、2011会計年度第2四半期（11年2月-4月）の売上を報告した。
発表によると、シノプシスの2011会計年度Q2（2月-4月）の売上は、前年同時期比約16.4％増、前期Q4比約8％増の3億9370万ドル。収支は前年同時期の倍以上の8110万ドルの利益を計上した。（※GAAP基準による会計結果）
Synopsysは、来期Q3（11年5-7月）の売上を今期よりも若干低めの3億7800-8600万ドルと予測。年間売上の予測は現時点で15?15.25億ドルと大きな修正は無い。
2011.05.19
2011年5月18日、ハードウェアベースの検証ソリューションを手掛ける仏EVEは、同社のエミュレーション環境「ZeBu」がARMの提供する仮想デバッグ・インタフェース「VSTREAM」をサポートした事を発表した。
ARMの提供する「VSTREAM」は、ARMの「RealView」などソフトウェア･デバッガとエミュレーター上のARMコアを接続するためのインタフェースで、これを用いることでエミュレーター上のARMコアをデバッガを通じて制御したり、状態を参照することができる。
「VSTREAM」によるデバッガとエミュレーターとの接続は、SCE-MI2.0を利用してトランザクション・ベースで接続できるため非常に高速な通信が可能。また、複数のデバッガを接続することも可能で、ARMのマルチコアの開発にも利用できる。
今回、EVEのエミュレーション環境「ZeBu」でARMの「VSTREAM」がサポートされた事で、「ZeBu」を用いたARMプロセッサ・ベースの組み込みソフトウェア開発が容易になり、ユーザーのデバッグ効率は大幅に高められる。
また、EVEは今回の発表と合わせて新たなトランザクタIP4製品のリリースを発表。具体的には、PCI-Express 3.0、マルチポートGigabit Ethernet、USB、そしてHDMIの4種類のトランザクタが新たに用意された。これらトランザクタIPを利用する事で、ユーザーは非常に容易に「ZeBu」によるトランザクション・ベース検証環境を立ち上げる事が可能となる。
「ZeBu」による「VSTREAM」のサポートならびに新たなトランザクタIPは来る第48回DACにて披露される予定。
2011.05.19
2011年5月18日、SpringSoftは、VDEC（大規模集積システム設計教育研究センター）が教育プログラム向けにデバッグ環境「Verdi」を採用した事を発表した。
発表によるとVDECは同ネットワークにおけるチップ設計の研究開発ならびに、全国の国公私立大学や工業高等専門学校向けの教育プログラムにおいて、SpringSoftのデバッグ環境「Verdi」を採用。評価結果と合わせて、一般企業における同ツールの高い使用率が採用の大きな決め手になったという。
今後、東京大学を中心としたVDECのネットワークで「Verdi」がデジタル回路設計のデバッグ環境として使用される予定。各大学の講義、実験、演習、研究室のトレーニングなどにも広く利用される。
2011.05.18
2011年5月12日、Synopsysは、同社の「DesignWare SATA 6Gbps IPソリューション」がSATA仕様の標準化機関の認証を取得したことを発表した。
発表によるとSynopsysの「DesignWare SATA 6Gbps IPソリューション」は、デジタル・ホスト・コントローラIP、デジタル・デバイス・コントローラIP 、ミックスドシグナルPHY IPで構成されており、これら設計用のIP製品がSATA仕様の標準化団体「Serial ATA International Organization（SATA-IO）」の6G規格準拠テストをパスし、SATA-IOの認証を取得した。
6Gbpsの転送速度は、最新のSATA仕様3.0でサポートされたもので、同バージョンではパワーマネージメント機能の強化なども実施されている。今年2月にIntelがSandy Bridgeのチップセットの不具合を発表したが、その原因がSATA3.0インタフェースだった事は記憶に新しい。
Synopsysは設計IPとしてSATA-IOの認証を得たことで、高性能なSATA 6Gインターフェイスのニーズに対して 「安心・安全」なIPソリューションをアピールしていく構えだ。
尚、SynopsysのSATA IPは、ホスト・コントローラ、デバイス・コントローラともに1.5Gbps、3Gbps、6Gbpsの全てのデータ転送速度に対応している。
2011.05.18
2011年5月17日、ARMは、ハードウェア設計者向けの「Cortex-M System Design Kit（CMSDK）」のリリースを発表した。
「CMSDK」は、ARMのCortex-Mプロセッサをベースとしたチップ開発向けのキットで、より早く、低リスクなハードウェア設計を実現するための様々なサンプル・コードがパッケージ化されている。
【CMSDKの内容物】
・Example systems for ARM Cortex-M0, Cortex-M3 and Cortex-M4 processors
・Example peripherals to aid migration of existing components from 8-bit or 16-bit systems
・AMBA AHB and APB components, including GPIO, timers, watchdog, and UART
・Compilation and simulation scripts for the Verilog environment
・Software drivers and example test code based on CMSIS for easy software reuse
* CMSIS:Cortex Microcontroller Software Interface Standard
・Project files for ARM RVDS, Keil MDK, and GNU compilers
ARMによると、Cortex-Mプロセッサのライセンス契約数は既に世界で70以上。今年の1-3月だけで新たに6つのライセンス契約を獲得している。
2011.05.18
2011年5月17日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、OCPコンプライアンスチェックの最新版のリリースを発表した。
機能チェックとアサーションから成る最新のコンプライアンスチェックは、OCPインタフェースの最新バージョン「OCP 3.0」に対応するもので、システムレベルからコンプライアンスチェックを実現。ユーザーはフォーマル検証やプロトコル・チェッカーの構築などで利用する事ができる。
最新のコンプライアンスチェックは、現在のところスポンサー・メンバーのみに限定的に提供中。OCPの次期バージョンに対応するコンプライアンスチェックの開発も進められているという。
2011.05.17
2011年5月16日、FPGAプロトタイピング向けの検証ソリューションを手掛けるInPA Systemsは、FPGAプロトタイピング・ボード・メーカーS2Cとのコラボレーションを発表した。
発表によると、両社のコラボレーションによるFPGAプロトタイピングのデバッグ・ソリューションは、現在のところβ版で今年Q3（7-9月）に正式リリースされる予定。InPAは同ソリューションのデモを5/24上海、5/26北京で開催予定の「SoCIP 2011 Conference」と6/5からSanDiegoで開催予定の第48回DACで展示する。
複数FPGAを搭載した大規模FPGAプロトタイピング・ボードのデバッグを行なうにあたりInPAは、S2Cのボードに備えられたI/Oコネクタを利用して信号やFPGAコントローラーにアクセスし自社の可視化技術「Active Debug」を応用。現在のところ、S2Cの提供するVirtex-6搭載のプロトタイピング・ボード
「V6 TAI Logic Module」にてこのソリューションを利用できる。
