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2011.09.02
去る2011年7月15日に開催されたセミナー「SystemC Japan 2011」の招待講演資料がSystemC Japanオフィシャルサイトにアップロードされました。
サイトにユーザー登録するだけで、どなたでも資料を無料ダウンロードできます。
■SystemC Japan 2011 招待講演
・「システムレベル設計の動向とSystemCの役割」
立命館大学 冨山宏之氏
・「富士通セミコンダクターにおける制御マイコン向けの仮想ソフトウェア開発環境事例」
富士通セミコンダクター株式会社 中林誠治氏
・「大規模設計へのSystemC設計適用事例」
ルネサス マイクロシステム株式会社 横山 亮太氏
・「オブジェクト指向と動作合成ライブラリ」
三洋半導体株式会社 長尾文昭氏
・「仮想ハードウェアを用いたマルチコアASIPプラットフォーム開発」
株式会社リコー 木村貞弘氏
2011.09.01
2011年8月31日、Synopsysは、FPGAベンダAchronixへの製品OEM供給の拡張を発表した。
発表によるとSynopsysとAchronixは、両社間で進められていたFPGA向け論理合成ツール「Synplify Pro」のOEM供給を複数年に拡張する事に合意。Achronixは自社FPGAの設計環境としてSynopsysの「Synplify Pro」を顧客へ提供する。
「Synplify Pro」は、Intelの22nmプロセスでの製造が話題となった1.5GHz動作のFPGA「Speedster22i」にも適用される予定で、Achronixは「Speedster22i」に最適化したバージョンの「Synplify Pro」を顧客に提供するとしている。
Achronixは、約2年半前にMentorとの「Precision Synthesis」のOEM契約について発表していたが、今回の発表を見る限りツール環境を「Synplify Pro」に移行したようだ。
2011.09.01
2011年8月31日、Mentor Graphicsは、GLOBALFOUNDRIESの第3世代サインオフ設計フローに対応する最新DFMソリューションを発表した。
発表によるとMentorは、GLOBALFOUNDRIESの設計フローに対応する第3世代のDFMソリューションとして、物理検証ツール「Calibre」製品群のエンハンスと新機能追加を実施した。具体的には、「Calibre」でGLOBALFOUNDRIESの物理検証メソドロジ「DRC+」をサポートしているほか、リソグラフィの正確なモデリングとシミュレーションを行う「Calibre LFD」においてGLOBALFOUNDRIESの28nmおよび20nmプロセスをサポート。その他CMPモデルの改良（28nm対応）や配置配線ツールとのインタラクションの改善などを行った。
GLOBALFOUNDRIESは、物理検証メソドロジ「DRC+」のほかに、チップの製造ばらつきを削減するために「Calibre」のクリティカル・フィーチャ解析（CFA）をベースに開発した解析およびスコアリングメソドロジを提供しており、同メソドロジと「Calibre」製品群を組み合わせて利用すれば、GLOBALFOUNDRIESが認証したサードパーティIPの製造ばらつきを確実に抑えることができるほか、自社開発したIPの製造性についても評価できるという。
GLOBALFOUNDRIESは、新たなプロセス・デザインルールの検証やデザインルール制約が必要なパターンの決定など、テクノロジ開発の早い時期から「Calibre」を使用しており、Mentorとの強固なコラボレーションによって新たなプロセス・テクノロジの製造性向上に取り組んでいる。
2011.08.31
2011年8月22日、プロセッサ開発システム「ASIP Meister」を手掛ける国内のEDAベンチャーエイシップ・ソリューションズは、プロセッサIPの新製品「ASIP8051S」を発表した。
新製品「ASIP8051S」は、ASIPSがValue Baseシリーズと称して展開する互換プロセッサの第二弾で、インテルの8051のオリジナルの全命令を実行可能。8051の代替として8051の開発環境を用いてソフトウェアを開発できる。更に、ASIPSの提供するカスタム・プロセッサ開発環境「ASIP Meister」を利用すれば、短時間で専用命令を追加でき、8051互換でありながら従来品よりも高速化、あるいは小型化、ローパワー化する事もできる。
先行して製品化されたモトローラ「MC68000」互換IP「ASIP68000S」と同じく、「ASIP8051S」の製品価格はFPGA評価利用、FPGA製品化利用、ASIC化利用の3段階に分かれており、最も安価なFPGA評価利用の価格はFPGA別で40万円（税別）から。「ASIP8051S」を搭載したFPGAが含まれたパッケージ・キットも用意されている。
ASIPSによると、新製品「ASIP8051S」はXilinxおよびAlteraのFPGAに対応。各社のFPGAに実装した際の参考データは以下の通り。
・Xilinx Spartan-3A FPGAへの実装
回路規模1479スライス、動作周波数48.9MHz
・Altera Cyclone II FPGAへの実装
回路規模2296ロジック・エレメント、動作周波数93.8MHz
尚、「ASIP8051S」の評価用にはFPGA用ネットリストが提供され、ASIC化の際には、マイグレーション・キットが提供される。専用命令の追加については、ASIPSによるコンサルティングや開発サービスも用意されている。
製品のリリースは2011年9月上旬の予定で、今後も他のプロセッサをターゲットとした互換IPを製品化していく計画だという。
2011.08.31
2011年8月25日、NECはC言語ベースの高位合成ツール「CyberWorkBench」のFPGA専用版の販売開始を発表した。
NECによると「CyberWorkBench」のFPGA専用版は、Professional版、Standard版、Basic版の3種類のライセンスが用意されており、最も安価なBasic版は200万円から。Standard版は、ターゲットのFPGAシリーズと設計規模に制限がかかる。
NECの「CyberWorkBench」に限らず、高位合成ツールには「使いこなすには様々なノウハウが必要」というイメージが広がり、ハードウェア設計のプロ向けの製品と受け止めている人も少なくないが、そんな状況を踏まえNECはここ数年「よりイージーに使える」という方向へ「CyberWorkBench」の開発をシフト。今年6月に開催された48回DACでは、ツール側で様々なオプションを用いて自動的に合成結果を出すという「プッシュボタン合成機能」を発表した。
今回発売されたFPGA専用版においても、当然この「プッシュボタン合成機能」は利用可能だが、更に「イージーな合成」を実現する機能として、ターゲットとするFPGAに特化した合成最適化機能も用意されており、ユーザーはFPGAベンダが培ってきたFPGA固有の高速化ノウハウやリソース削減ノウハウをツールの機能として利用することが出来る。
「CyberWorkBench」はANSI-C言語を入力としているため、Verilog-HDLユーザーやソフトウェア開発にとっては敷居が低く入り易いツールと言えるが、更にプッシュボタン合成機能やFPGA向け最適化機能が提供される事によって、「FPGAをC言語で設計したい」、「手元のCコードを手っ取り早くハード化したい」といったニーズを容易に実現可能となる。
FPGA需要の拡大を追い風に「誰もが使えるイージーな高位合成」を具現化したツールとして「CyberWorkBench FPGA版」の今後の活躍に期待したい。
※画像はNEC提供のデータ。「CyberWorkBench FPGA版」のGUI画面。
2011.08.31
2011年8月30日、Magmaは、同社のフィジカル検証ツール「Quartz DRC」がGLOBALFOUNDRIESのDRC+フローをサポートした事を発表した。
GLOBALFOUNDRIESの「DRC+」は、リソグラフィ上のホットスポットを発見するためにGLOBALFOUNDRIESがEDAベンダと開発した独自の物理検証メソドロジで、今回Magmaのフィジカル検証ツール「Quartz DRC」のパターン・マッチング・エンジンが「DRC+」のパターン・データベースを使用できるようになった。これにより「Quartz DRC」のユーザーは、既存のフローでGLOBALFOUNDRIESの「DRC+」に則ったフィジカル検証が可能に。「Quartz DRC」を使えば複数CPUによる分散処理でランタイムをリニアに向上できる。
2011.08.31
2011年8月30日、CadenceはGLOBALFOUNDRIESとの協業によるDFMサインオフ時間の削減効果について発表した。
GLOBALFOUNDRIESは、リソグラフィ上のホットスポットを発見する独自のメソドロジ「DRC+」をEDAベンダとの協業により開発し顧客に提供しているが、この「DRC+」の効率を更に向上すべくCadenceのパターン・マッチング技術「CPA（Cadence Pattern Search and Matching Analysis）機能」を採用。「DRC+」をサポートするCadenceのDFMフローを用いる事で、DFMサインオフ時間を劇的に削減できる事がGLOBALFOUNDRIESの顧客であるRambusによって実証された。Rambusによると従来手法と比較してDFMサインオフのスピードが最大60倍速くなったという。
2011.08.31
2011年8月29日、GLOBALFOUNDRIESは、20nmプロセスのマイルストーンを発表した。
プレスリリース文
http://www.globalfoundries.com/newsroom/2011/20110829_EDA.aspx
GLOBALFOUNDRIESによると、同社は既にEDA大手各社（Cadence,Magma,Mentor,Synopsys）のツールフローを用いて20nmテストチップのテープアウトを完了済みで、顧客はGLOBALFOUNDRIESの20nmプロセスの評価が可能であるとの事。
20nmプロセスでは、ウエハーを2回露光するダブル・パターニング技術が必要とされており、EDA各社は配置配線ツールにおいてライブラリの整備をはじめとするダブル・パターニング対応を求められていた。
尚、一部報道機関によると、GLOBALFOUNDRIESは2012年末に20nmプロセスの最初の顧客向けテープアウトを予定しているという。
2011.08.29
2011年8月25日、Magmaは2012会計年度第1四半期（2011年5月-7月）の売上を報告した。
発表によると、Magmaの2012会計年度Q1（2011年5-7月）売上は前年同時期比約8％増、前期Q4比約7％減の3530万ドル。収支は昨年と同水準の330万ドルの純損失を計上した。（※GAAP基準による会計結果）
Magmaは2011会計年度Q1（2010年5-7月）から5四半期連続で売上前年比増を達成しており、次期Q2（8-10月）の売上についても前年を上回る3750-3800万ドルと予測している。
2011.08.29
2011年8月26日、シーケンシャル・アナリシス技術でEDA製品を展開する米Calypto Design Systems社は、Mentor Graphics社より高位合成ツール「Catapult C Synthesis」を買収した事を発表した。
Calyptoは買収条件等の詳細は明らかにしていないが、今回の買収により、今後「Catapult C Synthesis」の新規顧客への営業およびサポートはCaryptoが遂行。既存の「Catapult C Synthesis」の顧客は、引き続きMentor側でサポートが継続されるとの事。また、Calyptoは、同社の提供している高位合成前後の機能等価性検証ツール「SLEC System-HLS」による、CadenceおよびForteの高位合成ツールとの統合環境を引き続き開発、サポートしていくという。
Calyptoはこれまで独自に開発したシーケンシャル・アナリシス技術をベースに、RTL対RTLの等価性検証、高位合成前後の等価性検証、そして消費電力最適化と複数のEDA製品を展開してきているが、買収によって外部から技術および製品を取り込むのは今回が初。獲得した「Catapult C Synthesis」に関しては、「SLEC System-HLS」において早くからサポートしており、それによってMentorとのパートナーシップが確立されていたが、高位合成ツールのトップシェアを誇る「Catapult C Synthesis」をCalyptoが獲得するとは、誰も想像しなかったのではないだろうか？
また、Mentorはバーチャル・プロトタイピング環境「Vista」をはじめとするESLソリューションを引き続き提供していくとしているが、これまで同社のESLソリューションを支えてきた「Catapult C Synthesis」を何故手放したのか？非常に興味深い。
いずれにせよCalyptoは、今回の「Catapult C Synthesis」の買収により高位合成ツールを有するEDAベンダとなった訳で、今後ESL市場においてCadence,Forte,Synopsysらと対峙していく事になる。最も売れている高位合成ツール「Catapult C Synthesis」がシーケンシャル・アナリシス技術を生み出したCalyptoの手によってどう進化していくのか？ 消費電力最適化ソリューションとの融合など、既存ユーザーに限らずその期待は大きなものになるだろう。
2011.08.20
2011年8月19日、Mentor Graphicsは、2012会計年度第2四半期（2011年5月-7月）の売上を報告した。
発表によると、Mentorの2011年5月-7月の売上は前年比約13.7％増の約2億1370万ドルで、4334万ドルの利益を計上した。（※GAAP基準による会計結果）この数字は前四半期の売上報告時点での予測を上回る好結果で、4四半期連続で売上が前年比2ケタ増を達成した。CEOの Walden C. Rhine氏のコメントによると、今回のQ2における契約数は過去最高で、前年比25％増だったという。
Mentorの好調な売上を支えているのは、屋台骨の各種検証ソリューションに加え、好調の続くPCBソリューション、新たに生まれ変わった自動車電装システム向けソリューションなどで、Mentorは「システム・ビジネス」が強さの理由としている。
Mentorは次期2012会計年度Q3（11年8月-10月）の売上を2億4500万ドルと予測している。
2011.08.18
2011年8月17日、Synopsysは、2011会計年度第3四半期（11年5月-7月）の売上を報告した。
発表によると、Synopsysの2011会計年度Q3（5月-7月）の売上は、前年同時期比約14.8％増、前期Q2比約1.7％減の3億8680万ドル。この数字は前Q2売上報告時の予測を上回るもので、2010年Q4から4四半期連続で売上前年増を達成した。収支は前年同時期比32.5％増の5210万ドルの営業利益を計上した。（※GAAP基準による会計結果）
Synopsysは、来期Q4（11年8-10月）の売上を3億8600-9200万ドルと予測。Q4売上が3億8600万ドルだった場合、2011会計年度の年間売上は15.3億ドルに達し、2010年比10.8％増を達成する。
2011.08.10
2011年8月9日、カスタムIC設計環境ならびにハードウェア検証・デバッグソリューションを手掛けるSpringSoftは、台湾のIPベンダSunplus Core Technology社による「ProtoLink」の採用事例を発表した。
発表によると、マルチメディア機器向けの32ビット組込みプロセッサやVLIW DSPチップを手掛けるSunplus Core Technologyは、映像監視用ICのFPGAプロトタイプのデバッグにあたり、SpringSoftの「ProtoLink Probe Visualizer」を活用。S2C社製のFPGAベースのプロトタイプ・ボード上に実装されたデザインを「ProtoLink Probe Visualizer」でプローブし、同じくSpringSoftのデバッグ環境「Verdi」を使いRTLでのデバッグを行った。
「ProtoLink Probe Visualizer」は、FPGAプロトタイプのデバッグに利用するツールで、Xilinx製FPGAの搭載されたプロトタイプ・ボードであれば汎用的に利用する事が可能。大量のプローブデータを収集できるだけでなく、自動的に全てのゲートレベルの信号をRTLに変換できるため、「Verdi」と組み合わせて利用すれば、RTLソースコードを使用して効率的にFPGAプロトタイプのデバッグを行うことが可能となる。
Sunplus Core Technologyは、「ProtoLink Probe Visualizer」を使用して約400の信号を1500万サイクル以上プローブ。10以上のプローブの追加/変更にあたり要した時間はわずか数分だったとの事で、「ProtoLink Probe Visualizer」のウリである「ケタ違いの大量データ収集」および「容易なセットアップ（最初のコンパイル以外は論理合成・配置配線不要」という2つのメリットを享受した。
2011.08.04
2011年8月3日、米EETimes誌はFPGA検証ソリューションを手掛ける米GateRocketがクローズした事を報じた。
記事によると米GateRocketは、資金面で経営が行き詰まり7月で事業を終了。同社のWeb上には7月15日をもってオペレーションを終了したと記されている。
GateRocketは、FPGAに特化した検証ソリューションを提供していた新興EDAベンダで、設立は2004年、マサチューセッツ州Bedfordに本拠を置いていた。同社は、一般的に困難とされるFPGAのデバッグを専用のハードウェア環境と専用のデバッグソフトで容易かつ効率的に実現するソリューションを提供しており、Qualcommなどの大手顧客を獲得。今年１月には日本代理店としてアルティマと契約したばかりだった。
2007年よりDACに出展していた同社は、昨年までは4小間程度のブースで比較的派手な展示を行っていたが、今年のDACでは1小間ブースで寂しげな感じが顕となっていた。
2011.08.03
2011年8月1日、フォーマル検証ツールを手掛ける米Averant社は、同社のフォーマル検証ツール「Solidify」のバージョンアップを発表した。
発表によると今回のバージョンアップにより、異なる２つのデザインの機能等価性をチェックするための新機能「Combinational Equivalency Checker」が「Solidify」に追加された。また、既存のシーケンシャル等価性検証機能もエンハンスされ、処理速度が向上した。
その他にも今回のバージョンアップでは、System Verilogのサポート強化、フォーマルエンジンのスピードアップ、リセット・シーケンス推測機能の改善、デバッグ機能の改善、ARM AMBAなどプロトコルチェック機能の改善などが実施された。
「Solidify」の最新バージョン5.4は既に出荷中。
2011.08.03
2011年7月28日、Cadenceは、2011会計年度第2四半期（2011年4-6月）の売上を報告した。
Cadenceの2011年Q2（4-6月)の売上は、前年同時期比約24.6％増、前期Q1（11年1-3月）と比較して約6.4％増の2億8300万ドル。営業利益は前年比45％減の2690万ドルだった。（※GAAP基準による会計結果）
今回Cadenceが報告したQ2売上2億8300万ドルは、4月末時点での同社のフォーキャストを上回るもので、前期に引き続き好調な売上を維持。これで6四半期連続で前年比増の売上を達成した。
Cadenceは次期2011年Q3の売上を2億8000-9000万ドルと予測しており、4月末時点で上方修正したばかりの2011年売上合計の予測を11億1500-3500万ドルと更に上方修正した。
2011.08.02
Verification Toolのリーティング・ベンダが最先端の検証技術をお届けする検証技術セミナーの決定版「Verify2011」を今年も開催致します。
Verifyセミナーは、検証ツールを専門的に扱うEDAベンダ各社が集まり、 最新の検証技術とメソドロジ、検証ツールを使用した事例を紹介する技術セミナーで、 今年で12回目の開催となります。
今年のVerify2011では、主催6社、協賛4社の計10社にて、設計検証の成功に役立つ技術講演と展示デモンストレーションを行います。 また、英国ロンドン大学インペリアルカレッジ、富士ゼロックス株式会社、コニカミノルタテクノロジーセンター株式会社から講師をお迎えし、特別講演をお届けいたします。
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■Verify2011 セミナー開催概要
会場：新横浜国際ホテル南館
日時：2011年9月30日（金曜日） 受付開始9:30? セミナー 10:30?17:20 懇親パーティー 17:40?19:30
参加： 無料（事前登録制）※セミナーでは昼食をご用意させて頂きます。
主催：アルデック・ジャパン株式会社
カーボン・デザイン・システムズ・ジャパン株式会社
日本イヴ株式会社
日本オラクル株式会社
日本ワンスピン・ソリューションズ株式会社
Vennsa Technologies社
協賛：株式会社エッチ・ディー・ラボ
株式会社シンコム
ＣＭエンジニアリング株式会社
NextOp Software社（代理店：株式会社ベリフォア）
2011.08.02
2011年8月1日、米SIA（Semiconductor Industry Association）は、2011年6月の世界半導体売上高を発表した。
SIAの報告によると、2011年6月の世界半導体売上高は前年同時期比約0.5％減、前月比約1.5％減の246億8000万ドルという統計結果となった。
2011年1月-6月の世界半導体売上の合計は1503億5000万ドルで、前年比3.7％増という実績。今年度は3000億ドルを突破するというのが業界の大方の予測で、SIAも年間成長率を5.4％と予測している。
しかし、地域別売上で見ると先月に続いて日本市場の売上だけが大きく前年割れを記録しており、震災の影響が大きい日本市場の後退が世界半導体売上の足を引っ張る形となりつつある。
※SIA
2011.07.29
2011年7月27日、レイアウト表示プラットフォーム「LAVIS」を手掛ける日本のEDAベンダTOOL社は、同社の台湾支社「TOOL Taiwan, Inc.」の開設を発表した。
発表によるとTOOLは台北に台湾支社を開設し6月より営業を始動。同社は既に昨年1月より現地オフィスを開設し台湾顧客向けの対応を進めていたが、今回支社を開設し台湾での販売・サポート体制を更に強化した。
TOOLは日本国内はさることながら、北米、欧州、アジアにもその販売網を拡大しており、各国のレイアウト設計者のニーズに応えているが、中でもアジア市場での活動には力を注いでおり、中国、韓国、台湾、シンガポールといった国々で営業を展開中。その成果は売上にも反映されているようで、さる48回DACで同社ブースを訪れた際にも、アジア地域の売上は順調に伸びていると聞いた。
48DACでは、ブース展示の他にUser Truckのポスター・セッションで、早稲田大学、東芝と共同研究した自社ツール「LAVIS」の等電位追跡機能をベースとしたレイアウト検証手法について発表。
TOOLの平井氏によると、「LAVIS」は等電位追跡機能をエンハンスし、対象とする電源ピン間の接続情報のみを抜き取る「Point-to-Point Node Tracing」という技術を確立しており、これにより長大なノードのピンポイントな追跡を実現している。DACのポスター・セッションでは、多数のビアが打たれる電源ピン間の配線の幅をチェックするにあたり、「Point-to-Point Node Tracing」をベースに、コンタクトを除いて配線幅だけを抽出するという手法について発表した。同手法により、高速かつ少メモリな処理が可能だという。
尚、「LAVIS」の次期バージョンアップ（2011年夏予定）では、レイアウト設計中に有効な抵抗値（電源線/信号線）の高速計算機能が実装される予定と聞いた。
※画像は48DACでの「Point-to-Point Node Tracing」説明パネルとTOOL社平井氏
2011.07.29
2011年7月25日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社の検証ツール2製品がUCサンディエゴの修士課程プログラムで採用された事を発表した。
発表によるとUCサンディエゴは、組み込みワイヤレス・システムの修士課程プログラムにおいて、Aldecのシミュレーター「Riviera-PRO」とFPGAボード「HES」を採用。同プログラムは2011年秋から開始される新たな試みで、無線通信と組み込みシステム設計に関する専門知識を教育する上でAldecの製品がそれぞれRTL/ゲートレベル・シミュレーション、プロトタイピング/エミュレーションに利用される。
同プログラムにはAldecの他に、Qualcomm、Intel、Cypressなどが協力しているという。
2011.07.28
2011年7月26日、Mentor Graphicsは、カスタムIC設計ツールの新製品「Pyxis」を発表した。
Mentorの新製品「Pyxis」は、既存のカスタムIC設計ツール「IC Station」の後継となる新世代のIC設計ツールで、Mentorが2010年に買収したPyxis Technologyの名にちなんで命名されている。当然、Pyxis Technologyの技術が新製品に活かされており、下記ツール群によって構成されている。
・Pyxis Schematic: 回路図エディタ
・Pyxis Layout & Pyxis Implement:フロアプランニング付のコネクティビティ・ドリブン・レイアウト・エディタ
・Pyxis Custom Router:コンストレイント・ドリブン・カスタム・ルータ
新生「Pyxis」としてMentorが強調する新機能は大きく3つある。
まず、Pyxis Technologyの自動配線技術が「Pyxis Custom Router」として、レイアウト環境「Pyxis Layout」に実装され、トランジスタ、セル、ブロック、チップのレベルで、アナログ／ミックスシグナルの自動配線が可能となった。同機能はグローバル・ルーティングと詳細ルーティングの両方に対応しており階層設計にも対応。2.5D相互接続寄生抽出機能も実装されており、TSMC28nmプロセスにも対応している。
また、これまで「IC Station」では実現されていなかったフィジカル検証ツール「Calibre RealTime」とのインタフェースが用意され、デザイン作成時にサインオフ品質の動的DRCが可能となった。「Calibre RealTime」は今年3月に発表された新製品だが、これまで対応するカスタムIC設計環境はSpringSoft社の「Laker」だけだった。
更に、「Pyxis Concurrent」と呼ぶ同時設計機能により、同一ネットワーク内において同一データベース上のチーム作業が可能となった。この機能はチップ設計およびDRCを加速化させ、カスタムIC設計全体の工数削減に大きなインパクトを与える。
尚、「Pyxis」は、業界標準のデータベース・フォーマット「OpenAccess」による設計データ交換にも対応。Mentorの担当者は、新製品「Pyxis」は最適なルーティングを実現しながら、カスタム・ルーティング段階でかかる時間を、数週間、時には数ヵ月も削減するとコメントしている。
※画像はMentor提供のデータ
2011.07.27
2011年7月26日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、仏EVE社がOCP-IPに加入した事を発表した。
発表によるとEVEは、OCP-IPのメンバー・レベルとして上から2番目に位置するスポンサー・レベル・メンバーとしてOCP-IPに加入。同組織のSystem -Level Design Working Groupに加わり、システムレベルのモデリング・ソリューションの開発に関わっていく予定だという。
2011.07.27
2011年7月26日、SoCインターコネクト設計ソリューションを手掛ける仏Arterisは、TIと共同開発したInterchip Link Connectivity IP「C2C」を携帯チップ・メーカー10社が採用した事を発表した。
発表によるとArterisとTIの「C2C」を採用したのは、Intel,TI,Samsung, LG, ST-Ericsson, HiSilicon Technologies, Via Telecomの7社と社名を公表していない他3社の計10社。
「C2C（Chip to Chip Link）」は、2つの異なるチップを1つの共有メモリに接続するインターコネクトIPで、往復レイテンシ100ns、PHYを用いずにDDR padsのみで2つのチップを接続する。この技術を携帯電話向けチップに利用すれば、アプリケーション・プロセッサーとモデム・チップにそれぞれ用意していたメモリを1つのメモリで共有でき、部品コストの削減と基板実装面積の削減を同時に実現できるという。
※図はArteris社Web上のイメージ抜粋
2011.07.27
2011年7月26日、ARMは、2011会計年度第2四半期（2011年4-6月）の売上を報告した。
ARMの2011会計年度Q2 (2011年4-6月) の売上は、前年比27％増、前期（2011年Q1）比2.5％増の1億9020万ドルで前期に続いて四半期売上記録を更新した。営業利益は前年比約50％増の約4570万ドルを計上した。
ARMはこのQ2で新たに29件のプロセッサ・ライセンスを獲得（前Q1では39件）。その内訳の大半は新製品のライセンスで、Cortex-Aシリーズのライセンスが9件、Cortex-Mシリーズのライセンスが12件となっている。
Q2で出荷されたARM搭載チップの総数は前年比約32％増の約19億個で、四半期としては過去最高数。そのうち約11億個はスマートフォンなどのモバイルデバイス向けに、約8億個はコンシューマーおよびクルマ向けに出荷されている。
売上の内訳を見ると、プロセッサ・ライセンスの売上は前年比59％増の5810万ドルで、プロセッサ・ロイヤリティの売上は前年比16％増の8440万ドルとなっている。プロセッサ・ライセンスの売上にはGPU「Mali」の契約も5件含まれている。ユニット出荷数ではARM11とCortexが前期に続き割合を増やし全体の28％となった（前Q1では25％）。
ARMの今期上半期（1-6月）の売上合計は前年比28％増の3億7570万ドルとなっている。
2011.07.26
2011年7月21日、ARMは仮想プラットフォーム向けの「Fast Models」の最新版v6.1のリリースを発表した。
発表によると今回のバージョンアップにより、「Fas tModels」として新たにCortex-A15、Cortex-R5コアのモデルがサポートされ、既存のARMv7アーキテクチャ・ベースのコアモデルもアップデートされた。
また、64ビットのLinuxおよびWindows、更にWindows7もサポートされたほか、EDAサードパーティー環境への「Fast Models」のインテグレーション機能も改善されたという。
ARMの「Fast Models」は、ARMのソフトウェア開発環境「RVDS」やデバッガー「RealView」向けに用意される「Programmer 's View」を実現した高速な仮想ARMモデルで、専用のブロック図エディタ「System Canvas for Fast Models」と、仮想プラットフォームの生成ツール「System Generator for Fast Models」が用意されている。
「System Generator for Fast Models」には、SystemCへのエクスポート機能が備えられており、EDA各社の提供する仮想プラットフォーム上で「Fast Models」を利用することもできる。
EDAベンダの中でも特にCarbon Design Systemsは、ARMと技術的にもビジネス的にもタイトなインテグレーションを実現しており、SystemCベースではないCarbonの仮想開発環境「SoC Desginer Plus」上でも「Fast Models」が利用できるほか、Carbonは業界では唯一「Fast Models」をOEM供給されており、自社のWebベース・モデル供給システム「Carbon IP Change」を通じて、｢Fast Models」の販売も行っている。
2011.07.21
2011年7月19日、Alteraは2011会計年度第2四半期（11年4-6月）の売上を報告した。
発表によるとAlteraの2011年Q2（11年4-6月）売上は、前年比約17％増、前期Q1比約2％増の5億4840万ドル。純利益は2億1460万ドルで前年比約18.8％増、前期比約4.3％減という結果だった。
地域別の売上を見ると前期Q1でシェア30％台に落ちたアジアが再び40％台に復活。北米と日本はQ1に続いて更にシェアを落としそれぞれシェア19％、14％となった。欧州は売上好調を堅持しており、前期に続いてこのQ2もシェアを1％伸ばし27％とした。
売上の内訳を見ると、伸び率で勢いのあった新製品として分類しているStratix V、Stratix IV、Arria II、Cyclone IV、MAX V、HardCopy IVといった製品群が高止まりで、前期同様売上全体に占める割合18％をキープ。Stratix III、Cyclone III、MAX II、HardCopy III、といった製品群が売上の36％を占め、それ以外の旧世代製品群が売上の46％を占めている。
分野別の売上構成は前期Q1と変わらずテレコム及びワイヤレス分野が売上の42％を占め、FA、ミリタリー、自動車分野が24％、ネットワーク、コンピューター、ストレージ分野が15％と続いている。
AlteraはQ2初頭に28nmFPGA、Stratix Vの出荷を開始しており、Q3以降の新製品の売上増に期待がかかる。同社はQ3においても更なる売上増を見込んでいる。
2011.07.21
2011年7月19日、Synopsysは、新たなバーチャル・プロトタイピング・ソリューションとして新製品「Virtualizer」のリリースを発表した。
新製品「Virtualizer」については、先頃開催されたSystemC関連の技術セミナー「SystemC Japan 2011」において、日本シノプシスの川原氏からも紹介されていたが、同氏の講演およびSynopsysの発表によると、「Virtualizer」はSynopsysが買収したVirtio、Coware、VaSTの各バーチャル・プロトタイピング・ソリューションを統合した新しいツール環境で、組込みソフト開発の効率化・TAT短縮を狙うもの。Synopsysは、「Virtualizer」の利用により開発工数を削減し、ソフトウェア開発期間を最大9ヶ月短縮できるとする。
これまでSynopsysは、旧Virtio社の「Innovator」、旧CoWare社の「Platoform Architect/Virtual Platform」、旧VaST社の「CoMET/METeor」と異なる3種類のバーチャル・プロトタイピング・ツールを提供してきているが、それぞれのツールでアプローチが違うため、シミュレーション・エンジン、モデル、解析ビューワなどツールの核となる部分を統合し、いかにツール間の相互運用性を高めるかが課題となっていた。
今回発表された「Virtualizer」は、その課題に対するSynopsysの答えと言えるもので、これまで各ツール個別に存在していたソフトウェアの解析ビューアが共通化され、合わせてモデルも共通利用できるようになった。
「Virtualizer」の解析ビューアのGUIは、「Innovator」、「Platoform Architect/Virtual Platform」、「CoMET/METeor」の全てをサポートしているため、既存の各ツール・ユーザは慣れ親しんだGUIで作業することが可能。モデルに関しては、プロセッサ・モデルは例外となるものの、「Platoform Architect」でサポートされていた「SCML（SystemC Modeling Library）」ベースのSystemCモデル、およびSynopsysの提供する「DesignWare System Level Library」も「CoMET」で利用できるようになった。
シミュレーション・エンジンについては、技術的な違いがら統合には至っていないが、新製品「Virtualizer」を購入すれば、SystemCのエンジンも「CoMET」独自のエンジンも両方とも使用することが出来るようになっている。（同時利用はどちらか一方）
また、その他にも「Virtualizer」では、Windows7および64ビットWin/Linuxがサポートされたほか、「Platform Architect」のオプション機能「Multicore Optimization Technology」とのデザインデータの互換性も確保された。
Synopsysは「Virtualizer」で実現するバーチャル・プロトタイピング・ソリューションは、ソフトウェア開発のみに向けたものではなく、同社の「HAPS」などFPGAベース・ハードウェア・プロトタイピング・ソリューションや論理シミュレーター「VCS」、サードパーティーのエミュレーション環境などと接続する事で、テストベンチをCで記述する非常に検証効率の高いハードウェアの「ソフトウェア・ドリブン検証」を実現できると強調している。
2011.07.21
2011年7月20日、Xilinxは2012会計年度第1四半期（2011年4-6月）の売上を報告した。
Xilinxの2012年Q1（11年4-6月)の売上は、前年同時期比約3％増、前期Q4（11年1-3月）比約5％増の6億1550万ドル。営業利益は前年比3％減、前期比4％減の1億5440万ドルという結果だった。
XilinxによるとQ1の売上は予想を上回るもので、Virtex-6,Spartan-6,Virtex-5といった新製品に分類している製品の売上が後押しした結果。これら新製品は17％の売上増を記録している。Xilinxは今年3月より28nmFPGAの7シリーズの出荷を開始しており、今後新製品の売上にこれらデバイスの売上も加算される事になる。
2012年Q1の売上を地域別に見ると、そのシェアは北米30％、アジア35％、欧州26％、日本9％で、北米と日本が若干シェアを伸ばした分、欧州のシェアが減った。アジアは変わらず。分野別で見ると、通信分野45％、FAその他34％、コンスーマ＆自動車14％、データ・プロセッシング7％で、通信分野が少し減りその分FAその他が増えた。
製品の分野別で見ると、新製品としてカテゴライズされているVirtex-6, Virtex-5, Spartan-6, Spartan-3A, Spartan-3E の売上が全売上の51％を占めた。（前2011年Q4では46％）
尚、Xilinxは次期2012年Q2（11年7-9月）の売上は今期の-3％から+1％と幅を持たせた予測を示している。
2011.07.21
2011年7月20日、シーケンシャル・アナリシス技術でEDA製品を展開する米Calypto Design Systems社は、ARM Connected Communityへの参加を発表した。
Calyptoは、等価性検証ツール「SLEC」と消費電力の最適化ツール「PowerPro」の大きく2種類の製品を提供しているが、そのいずれもARMベースSoCの設計に貢献するということで、ARM Connected Communityへの参加に至った。
「PowerPro」ファミリの「PowerPro CG」は、ARMプロッセサまたは周辺のSOC回路に対してクロック・ゲーティングを追加できる箇所、または最適化可能な箇所を解析し、RTLを自動的に最適化したり最適化のための指標を示してくれる。最適化されたRTLは「SLEC」ファミリの「SLEC-RTL」で機能的な等価性を検証することができる。
「SLEC-RTL」は、ARMの実装（ハード化）における検証ツールとして重宝されており、昨年Appleに買収されて話題となったARMベース・プロセッサ・コアのIntrinsity社も「SLEC-RTL」ユーザーの1社だった。
Calyptoによると「SLEC」および「PowerPro」は世界半導体メーカー上位10社のうち7社が採用済みで、ほとんどの主要コンシューマー・エレクトロニクス・メーカーによって利用されているという。
2011.07.20
2011年7月19日、プロセッサ開発システム「ASIP Meister」を手掛ける、国内のEDAベンチャーエイシップ・ソリューションズは、「ASIP Meister」のバージョンアップを発表した。
発表によると「ASIP Meister」の最新バージョン2.4には、新たなオプション機能として「プロファイラ・ジェネレータ」が搭載された。この新機能は、プロセッサで実行するソフトウエアの各処理の実行状況を計測するプロファイラを生成するもので、その計測結果を元にソフトウェアのボトルネックをハードウェア化することで、システムのパフォーマンス向上や消費電力削減を実現できる。
「プロファイラ・ジェネレータ」は、ソフトウエア内の各処理ブロックの実行回数と、プロセッサの命令実行に費やされたサイクル数を計測可能で、ソフトの改善やハード化だけでなくプロセッサ内に実装する専用命令を選定する指標にもなるため、「ASIP Meister」によるカスタム・プロセッサの開発に役立てることが可能。ソフトウエアの逆アセンブル防止効果もあり、システムの隠蔽化にも寄与するという。
「ASIP Meister Standard」のオプション機能として既に提供されている「プロファイラ・ジェネレータ」の年間ライセンスは210万円（税込）。評価希望者には、「ASIP Meister Standard」および「プロファイラ・ジェネレータ」の両評価ライセンスが提供される。
2011.07.20
2011年7月18日、Cadenceは、中国のファブレス・ベンダHiSilicon社が「Virtuoso Accelerated Parallel Simulator」を導入した事を発表した。
発表によるとHiSiliconは、PLLやADCなど先進のデザインにおける検証強化の必要性からCadenceの「Virtuoso Accelerated Parallel Simulator」を導入。「Cadence Spectre Circuit Simulator」による検証結果と比較したところ、その使用CPU数に応じて3倍から24倍のスピードアップを確認。デザインの検証フローを通じてその検証効率を約40％改善することが出来たという。
またHiSiliconは、カスタム/アナログ設計環境「Virtuoso」と「Virtuoso Accelerated Parallel Simulator」のシームレスなインテグレーションによって、シミュレーション・カバレッジを向上させ、デザイン・サイクルを短縮する効果も得られたとしている。
「Virtuoso Accelerated Parallel Simulator」は、「Virtuoso Spectre Circuit Simulator」の精度を保ちながら、マルチスレッド処理によりシミュレーション速度を大幅に向上。単一スレッドでも「Virtuoso Spectre Circuit Simulator」以上のパフォーマンスを発揮し、デザインのキャパシティも「Virtuoso Spectre Circuit Simulator」を大幅に上回る。
2011.07.20
2011年7月19日、ネットワーキングおよびストレージシステム向けのハイ・パフォーマンスHW/SWソリューションを手掛ける米CebaTechが会社名を「Altior」に変更した。
発表によるとCebaTechの新社名「Altior」はラテン語で「Higher」を意味するもので、同社のビジネス・ターゲットである「ネットワーキングおよびストレージ・システムの高性能化」と重なる感がある。
CebaTechは元はオーディオ・コーデックなどのIPベンダとして2004年に設立した企業で、その後2006年に内製ツールをEDAツールとして販売すべくDACデビューを果たし、翌2007年に同社最初のツール製品となるANCI-Cからの高位合成ツール「C2RTL Compiler」をリリースしていた。その後のツール製品の詳細な経緯は不明だが、徐々にビジネスの軸はIPコアの販売へと傾き、ネットワーキングやストレージ分野へフォーカスするようになっていった。
そして2010年4月にはネットワーキングおよびストレージ・システム向けのアクセラレーション・ボードをリリース。IPコア製品とボード製品という大きく2種類の製品販売に注力していた。以前はアクセラレーション・ボードの利用にあたり過去のEDA製品の名残と思われる「ANSI-C Compiler」が使えるとされていたが、現在同社のWeb上にはそういった説明は無くなっている。
今回の会社名変更にあたりアクセラレーション・ボード「CebaFlex」は「AltiorFlex」に、各種IPコア「CebaRIP」は「AltiorRIP」に製品名を変更。ツールベンダ色は排除された形で新生Altior社のスタートが切られている。
2011.07.20
2011年7月19日、ARMとGlobal Unichipは、両社間におけるARM-IPの包括契約を発表した。
発表によるとGlobal Unichipは、ARM Cortex-A5 MPCore processo、ARM Mali-300 GPUをはじめ、ARM CoreLink interconnect/system IPやArtisan Processor Optimization Packs、Artisan DDR-3 Interface IPなどArtisanシリーズのPhysical IPを包括的に利用する契約をARMと締結。Global UnichipはARMのIPをスマートフォン、タブレットPC、スマートTVといった製品向けのソリューション開発に利用する。
Global UnichipはTSMC子会社のデザイン・サービス会社で、ARMとのライセンス契約は2009年のARM Cortex-A9 MPCore processorから始まっている。
2011.07.20
2011年7月18日、SoCインターコネクト設計ソリューションを手掛ける仏Arterisは、東芝が同社のインターコネクトIP「FlexNoc」を採用した事を発表した。
発表によると東芝は次世代LSI製品向けにArterisのインターコネクトIP「FlexNoc」を採用。「FlexNoc」を評価した結果、開発期間の短縮、パフォーマンスの向上と合わせて、設計のバックエンド工程における配線やタイミング収束のコスト削減にも繋がると判断した。
Arterisの採用事例は今年に入りほぼ月2件のペースで発表されており、7月はメガチップス、Cavium Networksの採用事例に続いて今回の発表が3件目。Arterisが公表している日本顧客は、NTTエレクトロニクス、メガチップス、東芝の3社となる。
2011.07.19
2011年7月18日、Synopsysは、同社のFPGAベース・プロトタイピング環境「HAPS」をルネサスエレクトロニクスが採用した事を発表した。
発表によるとルネサスエレクトロニクスは、Synopsysの「HAPS」製品ファミリの最上位製品「HAPS-64」をSoCおよびマイコン製品のプロトタイピング環境として導入。「HAPS-64」を利用することによって、既存のプロトタイピング環境よりも4倍以上高速なプロトタイピングを実現した。
また、ルネサスエレクトロニクスは、システムおよびソフトウェアの早期検証・デバッグを実現するために、「HAPS」の独自技術である「UMRBus（Universal Multi-Resource Bus）」を利用して、HAPS上のハードウェア・プロトタイプとソフトウェア上のバーチャル・プロトタイプを接続した「ハイブリッド・プロトタイピング環境」を構築したという。
Synopsysの「HAPS-64」は、Xilinxの40nmFPGA「Virtex-6」が4個搭載されているプロトタイピング・ボードで、最大1800万ASICゲートのデザインに対応。同じ「HAPS」ファミリのボードをフレキシブルに接続する事ができる。その最大の特徴は高速な性能と柔軟な拡張性で、40層のPCB製造技術やPCB上のコネクタ技術、Synopsysの新技術「自動HSTDM（High Speed Time Division Multiplexing）機能」によって最大200Mhzのクロック・スピードを実現。更に独自技術の「UMRBus」によって、ボード上のFPGA全てを個々にホストマシンでリモート・コントロールできるほか、論理シミュレータやバーチャル・プラットフォームとのコ・シミュレーション環境を容易に構築できる。
2011.07.19
2011年7月18日、米EDA Consortiumは、2011年度第1四半期（1月-3月）の世界EDA売上報告を発表した。
EDACの発表によると、2011年Q1（1月-3月）の世界のEDA売上総額は、前年比16％増、前Q4比4.1％減の14億4640万ドル増の15億770万ドルだった。2010年は全ての四半期において前年比増を記録していたが、その状況は依然継続しており、この四半期の平均アベレージは、前年比14.2％となっている。
分野別売上でみると、サービス分野以外の全ての分野で前年比2ケタ増を達成、中でもPCM/MCM分野は前期Q4に続いて20％台の伸びを示した。PCM/MCM分野のこの1年間の平均アベレージは前年比14.9％増となっている。
地域別でみると、ヨーロッパ以外の地域は全て前年比2ケタ増を記録し、中でも北米、日本が大きな伸びを示した。一方で前期Q4で前年比48.9％増という驚異的な売上を記録したアジアその他地域は、前年比10％増という結果で成長速度がゆるやかになりつつある。
2011年Q1時点でのEDA業界の従業員数は26457人で、前期Q4比1.2％減となっている。
2011年Q1の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 5億3060万ドル 15.7％Up
■IC Physical Design & Verification分野 3億1850万ドル 16.1％Up
■IP分野 3億7140万ドル 15.7％Up
■サービス分野 8560万ドル 2.2％Up
■PCB/MCM分野 1億4040万ドル 28.3％UP
2011年Q1地域別の売上と昨年同時期との比較は以下の通り。
■北米 6億240万ドル 22.2％Up
■ヨーロッパ 2億4180万ドル 7.8％Up
■日本 2億9530万ドル 17.7％Up
■アジアその他地域 3億700万ドル 10.0％Up
2011.07.14
2011年7月10日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社の高機能論理シミュレータ「Riviera-PRO」のデバッグ機能がUVM1.0をサポートした事を発表した。
発表によると、Aldecは「Riviera-PRO」のトランザクション・レベルのビジュアル・デバッグ機能において、UVM1.0を拡張サポート。同デバッグ機能には、トランザクションのレコーディングや表示の新機能が実装されており、トランザクション・データを解析することが可能。「Riviera-PRO」のデバッグ環境を利用することで設計者はUVMベースの検証環境を視覚化できるようになる。
同機能は最新の「Riviera-PRO 2011.06」ですでに提供しており、既存の製品ユーザーは保守契約の範囲で無償利用できる。
2011.07.14
2011年7月13日、Cadenceは、クロックツリー合成ツールを手掛ける米Azuro社を買収した事を発表した。
CadenceによるとAzuroの買収手続きは既に7月11日に完了済み。その取引条件などの詳細は明らかにされていないが、その主要メンバーはCadenceに移籍するとされている。
Azuroは低消費電力化のためのクロックツリー合成ツール「PowerCentric」でビジネスを確立し、2003年の創業以降、毎年確実に顧客の数を増やし続け、2009年にはクロックツリー合成とフィジカルフィジカル最適化をコンカレントに処理する新製品「Rubix」をリリースし、更なる市場展開を進めていた。
クロックツリー合成ツール「PowerCentric」は、一般的に別々に行われるクロック・ゲーティング挿入とクロックバッファ挿入を統合した形で処理し低消費電力化を実現。ダイナミック・パワーの削減の他にクロック・スキューの改善による遅延低減という効果も得られる。また、グラフ・ベースのアプローチによりマルチモードのタイミング制約からバランスの良いクロックツリーを合成が可能な点も大きな特徴と言える。「Rubix」は、リアルなクロックに基づいてタイミングを最適化することが可能で、チップの動作速度の向上に大きな役割を果たす。
Cadenceは今回の買収により低消費電力、高速化、少面積を実現するAzuro独自のクロックツリー合成技術を獲得し、自社のデジタル・インプリメンテーション・フローに統合していく。
2011.07.13
2011年7月11日、CadenceおよびSynopsysは、サムスン電子が自社のソリューションを用いて、20nmプロセスのテストチップのテープアウトを成功させたことをそれぞれ発表した。
発表によるとサムスン電子は、High-kメタルゲート（HKMG）プロセス・テクノロジを用いた20nmテストチップの設計をCadenceおよびSynopsysの両設計フローで実施。「Encounter Digital Implementation System」、「Encounter RTL Compiler」を中心としたCadenceフローでは、ARM Cortex-M0マイクロプロセッサおよびARMのフィジカルIPを核としたプロジェクトをデザインしそのインプリメントに成功。「Design Compiler」、「IC Compiler」を中心としたSynopsysフローではデザインの対象は明らかではないが、新しいデバイス構造のモデリング技術、ダブルパターンニング対応の配置配線およびフィジカル検証、最先端配線機能、デザインルール・チェック機能など、サムスンとの協業の一部として開発した複数の新技術が利用し、テープアウトを成功させたという。
尚、Synopsysは、同テストチップの設計で使用したダブルパターンニング対応の配置配線ツールセット「IC Compiler Advanced Geometry」を新たに発表。合わせてフィジカル検証ツール「IC Validator」の「インデザイン・フィジカル検証機能」がダブルパターンニング対応にエンハンスされた事をアナウンスしている。
2011.07.12
2011年7月11日、Synopsysは、GLOBALFOUNDRIESの65nm iPDKsの開発に協力した事を発表した。
発表によるとSynopsysは、 GLOBALFOUNDRIESが開発した65nmインターオペラブル・プロセス・デザインキット(iPDKs)の開発に協力し、Galaxy Custom Designer、HSPICE、CustomSim、IC Validator、StarRCといった自社のカスタム設計ツールを用いてiPDKsの検証を実施。合わせてそれらツールがGLOBALFOUNDRIESの65nm iPDKsをサポートした事を表明した。
iPDKs（インターオペラブル・プロセス・デザインキット）は、文字通り使用するEDAツール環境を選ばない様々な環境で相互運用可能なプロセス・デザインキットであるが、その確認にあたりGLOBALFOUNDRIESは、まずSynopysのツールを利用したという事で、両社の関係の深さが窺い知れる。
GLOBALFOUNDRIESは、65nm-G (generic process)および65nm-LPe (enhanced low power process)のiPDKsを既に提供中で、年内には更にiPDKsのラインナップを増やす計画だという。
2011.07.11
2011年7月6日、米ベンチャー・キャピタルWalden International社は、中国半導体産業向けに新規ファンドを創設した事を発表した。
Walden Internationalによると、同社が創設したファンド「Shanghai Walden Venture Capital Enterprise」は、半導体産業を重点投資先とする中国で最初のファンドであり、ファンドの創設にあたり、National Development Reform Commission （NDRC：中華人民共和国国家友展和改革委員会)、Shanghai Government（上海政府）が出資。その他にも、ARM、Intersil、Samsung Venture Investment、SMIC、TSMCなど半導体関連の企業や個人投資家などが既に同ファンドに出資しており、現在その総額は5億2500万人民元（約US$80M）を超えているという。
Walden Internationalは、CadenceのCEOであるLIP-BU TAN氏が会長を務める独立系ベンチャー・キャピタルで、その関係で同社日本国内の問い合わせ窓口は、日本ケイデンス・デザイン・システムズとなっている。
尚、同ファンドへの第二回目の出資募集は、2011年年末までに実施される予定で、富士通セミコンダクターを含む複数の企業からの出資を予定しているとの事。
2011.07.11
2011年7月8日、Mentor Graphicsは、同社の運営するWebサイト「Verification Academy」のコンテンツ拡大を発表した。
Mentorの「Verification Academy」は、機能検証技術のスキルアップを目的としたエンジニア向けのナレッジサイトで、開設は2009年8月。機能検証に関する様々な情報、資料、トレーニング・メニューをオンラインで提供している。
機能検証の世界では、ここ数年来、標準検証メソドロジをベースとした検証手法が大きなトレンドとなっているが、Mentorはその中で独自の検証メソドロジ「AVM」に始まり、Cadenceと共同開発の形を取った「OVM」、そして業界標準としてAccelleraよりリリースされた「UVM」と、検証メソドロジの開発、統合、標準化において大きな役割を果たしており、検証メソドロジ「OVM」に関しては、中心的な立場で公式サイト「OVM World」の運営を行っていた。
今回発表されたのは、Mentorのサイト「Verification Academy」に検証メソドロジUVMおよびOVMのコンテンツが追加されたというもので、UVMに関する最新のコンテンツがアップされたと同時に、これまで運営されてきた「OVM World」のコンテンツも「Verification Academy」に移管・統合された。
業界としては、「OVM」とSynopsysの「VMM」を統合した検証メソドロジ「UVM」を唯一の標準にすべく足並みを揃える形となっているが、ユーザーの保守という観点において、既存の情報資産やユーザー・コミュニティの継承は重要で、Mentorは自社サイトの「Verification Academy」を活用して新たな「UVM」ユーザーだけでなく、既存の「OVM」ユーザーのフォローを実現した格好だ。
Mentorは、「UVM」と「OVM」の両方を扱う検証エンジニア向けの教科書「UVM/OVM Online Methodology Cookbook」を今年5月にリリースしているが、既に同書は「Verification Academy」上に掲載されている。
2011.07.06
2011年5月31日、米SIA（Semiconductor Industry Association）は、2011年5月の世界半導体売上高を発表した。
SIAの報告によると、2011年5月の世界半導体売上高は250億3000万ドル。前年同時期比は約1.3％増、前月比約1.8％増という統計結果となった。
世界半導体売上は、先月2011年3月より成長率が前年比1ケタ台になり、4月は3月売上を僅かに下回っていたが、5月は若干持ち直した。
地域別売上で見ると日本市場の売上の落ち込みが顕著に現れており、4月に続いて前年比、前月比共にマイナス。アジア地域が確実に売上を伸ばす中で、じりじりと市場規模を後退させている。
2011.07.04
2011年6月28日、EDAを中心とした設計環境構築のアウトソーシング・サービスを展開する、ケイレックス・テクノロジーは、STARCの保有するEDAツールの品質検証に関する技術ライセンスのライセンシーとなった事を発表した。
発表によるとSTARCは、長年に渡りクライアント企業の協力を得てEDAツールのQA自動評価環境「STARCAD-QADBシステム」を構築し、それを用いたEDAツール品質検証サービスを行ってきたが、2011年3月末のあすかプロジェクト完了に伴い、自社に代わる同技術資産の新たな運用手段として「STARCAD-QADBシステム」の技術ライセンスをケイレックに供与する事を決定した。元々第三者的な立場でEDAツール品質検証サービスを展開していたケイレックスは、同技術ライセンスの供与を受けて新たなEDAツール品質検証サービスを提供していく事にした。
ケイレックスは、STARCがNEDOの支援を受けて開発した設計メソドロジ「STARCAD-21」の普及に貢献していたという背景があり、資本的にも半導体ベンダから独立し、EDA技術に精通したサービスを展開している企業として技術の供与先に選ばれた。
2011.07.04
2011年7月4日、プロセッサ開発システム「ASIP Meister」を手掛ける、国内のEDAベンチャーエイシップ・ソリューションズとEDAツールおよび設計IPの技術商社プロトタイピング・ジャパンは、両社間における販売代理店契約の締結を発表した。
発表によるとASIPSは、先ごろ発表したばかりのモトローラMC68000互換プロセッサIP「ASIP68000S」をはじめとする、レガシー・プロセッサ再生IPの包括的な販売代理店契約をプロトタイピング・ジャパンと締結。製品のマーケティング、販売、およびカスタマーリレーションといった開発・サポート以外の販促業務をプロトタイピング・ジャパンに委託する。
ASIPSでは、「ASIP68000S」を皮切りに、自社ツール「ASIP Meister」を活用したレガシー・プロセッサの再生IPの製品展開に力を注いでいく計画で、その販売強化の一手としてプロトタイピング・ジャパンとのパートナーシップを選択した格好だ。
両社の販売代理店契約は2011年7月1日からで、プロトタイピング・ジャパンはレガシー・プロセッサ再生IPに限らず全てのASIPS製品を代理店として販売していくという。
2011.07.04
2011年6月30日、CAEソフト大手の米Ansysは、EDAベンダApache Design Solutionsを買収することを発表した。
発表によると、AnsysとApacheは、現金約3億1000万ドルでAnsysがApacheを買収するという合意文書に署名。買収は2011年Q3中に完了する見通しで、買収が完了するとApacheはAnsysの完全子会社となる。
Apacheはダイナミックパワー解析ツール「RedHawk」の成功を皮切りに、パワー関連のEDAソリューションにフォーカスする形で実績を重ね、EDA業界では成功すれば10年ぶりとなるIPOを申請している最中だった。そんな状況下でAnsysの買収に合意したという事は、思惑通りのIPOが困難な状況だったと想像される。
尚、Apacheの2010年売上は約4400万ドルで利益は約330万ドル。バランスシート上、2900万ドルのキャッシュを保有しているという事で、実質的には年間売上の7倍相当の金額でAnsysに買収される計算となる。ちなみにAnsysは、EDA関連では2008年に電磁界解析ツールを手掛ける米Ansoftを買収している。
2011.07.01
2011年6月30日、LSI機能検証ソリューションを手掛けるCMエンジニアリングは、新製品「SAQuT! UVM対応 版キット 」を発売した。
発表によると今回CMEが発売した「SAQuT! -AHB Lite UVM対応版キット」は、今年1月に同社が発売した、SystemVerilogランダム検証環境の導入促進キット「SAQuT! -AHB Lite」のUVM対応版で、標準化団体Accelleraの活動によって名実ともに「唯一の業界」となりつつある検証メソドロジ「UVM」の導入を支援するもの。
キットには、AMBA3 AHB-Liteプロトコルに準拠した、マスタ、スレーブ、バス(Decoder + Mux)の3つのコンポーネントがUVM1.0P1に準拠したUVC (Universal Verification Component)としてパッケージされているほか、従来の「SAQuT!-Kit」と同様にデータシートやユーザーガイドなどの日本語ドキュメントも含まれている。
※UVM1.0P1：今年2月にAccelleraよりリリースされたUVMの最新版
同キットをリファレンスにカスタマイズを行うことで、ユーザーはUVM準拠の検証環境を容易に構築することが可能。AMBA3 AHB-Liteプロトコルに対応するRTLをUVM環境で効率的に検証できるようになる。
ちなみにCMEによると、同キットを用いる事でUVM環境の構築に費やす工数を1/4程度（同社既存手法と比較して）まで削減できるという。
尚、同社は「SAQuT!」製品ファミリとして、SAQuT! AHB/AXI/UVM対応版の他に、アナログモデルの開発キットという位置付けで、Verilog-AMS/Aモデルをパッケージした「SAQuT! AMS」も提供中。今後は、SAQuT! AXIのUVM対応版のリリースが予想される。
2011.06.30
2011年6月28日、Cadenceは、同社が運営していたWebサイト「UVM World」をAccelleraに寄贈したことを発表した。
Webサイト「UVM World」は、「UVM」ユーザー向けの情報サイトとしてCadenceによって2010年5月に開設された。（Accelleraによって「OVM」と「VMM」の統合計画が発表された
のが2009年12月）
開設から1年以上に渡り、維持費をCadenceが負担する形でサイトの運営が行われていたが、2011年2月にAccelleraから正式に「UVM」がリリースされた事を受けて、今回の運営母体の移行（CadenceからAccelleraへの寄贈）へと至った。
「UVM World」は今後Accelleraによって運営が継続される。
2011.06.24
第48回Design Automation Conferenceに出展していたRocketickのブース・レポート。
Rocketickは、今回DAC初出展の新興ベンダ。2008年にイスラエルで設立された会社で、そのChairmanであるAvi Fried氏はAvanti,Quickturn、Cadenceなどに在籍していた経験もある業界のマネジメント業のベテラン。CEOのUri Tal氏は、元Broadcomのエンジニアで、イスラエル軍関連のFPGAベース・アクセラレーション・ソリューションの開発に携わっていた経験もあるようだ。
同社のソリューション「RocketSim」は、市販の論理シミュレーターを用いたシミュレーションをGPUで加速するというもので、コンパイラにデザインとテストベンチを入力すると、アクセラレーション可能なモジュールと不可能なモジュールに分割。アクセラレーション可能なモジュールをGPUで処理させ、論理シミュレーターとコ・シミュレーションさせる事でシミュレーションの高速化を図る。
※画像はRocketic社Web上のブローシャからの抜粋
Avi Fried氏によると、高速化に利用しているGPUはNVIDIAのTegraで、デザインの規模に応じて複数のGPU数を使用。デザイン規模は600Mゲートまで対応しており、最高でシミュレーション速度を50倍に高速化、アベレージで10倍の高速化を実現でき、RAM使用量も半分以下に減らせる。
製品は、コンパイラとGPUを搭載したマシン環境のセットで提供され、基本的に10セット単位で3-4年のライセンス契約、数億円単位でビジネスを進めているとの事。日本にはまだ代理店は無いと聞いたが、今回のDACで複数の日本企業と製品販売に関するパートナーシップの話をしているとの話だった。
ちなみに同社に対してNVIDIAが150万ドルを出資しているという。
2011.06.24
第48回Design Automation Conferenceに出展していたCoFluentのブース・レポート。
CoFluentのブースでは、同社のSystemCベースESL環境「Cofluent Studio」の最新バージョン4.0を展示していた。
同社の日本責任者である山下氏によると、「Cofluent Studio」最新バージョンの新機能および改善点は大きく4つ。まず、SystemC TLM2.0に対応するラッパーの自動生成機能が新たに追加された。このラッパーにはSystemVerilogのTestBenchと通信するためのDPI機能が含まれており、生成したSystemCのIPをUVM環境などで利用できるようになる。山下氏の話によると、MentorのQuesta環境で利用した例もあるようだ。
※画像はCoFluent提供のデータ
この話は、48DAC初日に開催されたNASCUG（North American SystemC User's Group）ユーザー会でも発表され、「Cofluent Studio」によるSystemCモデル生成の話と合わせて、SystemVerilogを用いたSystemCモデルの検証手法やRTL検証におけるSystemC Testbenchの再利用手法なども紹介された。
※画像はCoFluent提供のデータ
また、その他のバージョンアップ項目としては、Break point設定やステップ実行が可能なデバッガ機能、モデルのバージョン・コントロールが可能なプロジェクト管理機能が追加されたほか、生成したSystemCコードを変更するとCoFluent Studioモデルにも反映される双方向のコード変更も可能となった。
これらの細かな機能追加および強化の多くは、欧州および日本をはじめとする各ユーザーのリクエストに応じたものだという。
