NEWS
2011.12.06
2011年12月5日、FPGAベースのSoCプロトタイピング・ソリューションを手掛ける米S2Cは、台湾ファブレスのNovatek Microelectronics社が同社のプロトタイピング・ボードを追加発注したことを発表した。
台湾のNovatek Microelectronics社は、世界第11位の売上規模を誇るファブレス半導体ベンダで、液晶ドライバICを中心に各種コンスーマ向けSoC製品を手掛けている。発表によるとNovatek Microelectronicsは、2009年からSoC（ハードおよびソフト）開発向けにS2Cのプロトタイピング・ボードを採用しており、AlteraベースのボードとXilinxベースのボードの双方を様々なSoC製品の開発で活用しているという。
2011.12.06
2011年12月5日、米SIA（Semiconductor Industry Association）は、2011年10月の世界半導体売上高を発表した。
SIAの報告によると、2011年10月の世界半導体売上高は前年同時期比約1.8％減、前月比約0.1％減の257億4000万ドルという統計結果となった。
2011年の売上累計は現時点で2517億3000万ドルとなっており、2011年売上合計が3020億ドルに達するというWSTS（World Semiconductor Trade Statistics)の予測をSIAも支持。前年惜しくも実現しなかった業界初の売上3000億ドル超えがほぼ確実となった。
10月の売上を地域別で見ると、日本市場の売上は9月比2.2％増の38.8億ドルで4ヶ月連続で前月比増を記録。市場の回復が数字に現れた。米国市場も前月比1.3％増のプラス成長を示したが、欧州およびアジアその他地域が前月比減となり、10月の世界売上合計を前月比減に引き下げた。
尚、WSTSは、2012年度および2013年度の世界半導体売上の成長率をそれぞれ3.7％増、5.8％増と予測している。
2011.12.06
2011年12月5日、EDA関連の標準化団体Accelleraとシステム記述言語SystemCの普及団体OSCI（Open SystemC Initiative）を統合した新組織「Accellera Systems Initiative」の発足が決定した。
※Accellera Systems InitiativeのWebページは現在準備中
発表によると「Accellera Systems Initiative」のチェアには、元AccelleraチェアのIntel社Shishpal Rawat氏が就任。AccelleraおよびOSCIのメンバーを中心とした新たな役員構成の下、これまでAccelleraおよびOSCIで進められていた全ての標準化ワーキング・グループの作業は継続され、各活動には半導体およびEDA業界の16社がコーポーレート・メンバーとして、21社がアソシエイト・メンバーとして参加する。
※画像はAccellera Systems Initiative提供のデータ
新組織「Accellera Systems Initiative」では、進行中の各種規格の標準化活動を継続すると同時に、今後システムレベル設計分野にフォーカスする形で既存の標準規格の統合やシナジー効果を模索していく計画で、大きくシステムレベルのIPインテグレーション、システムレベル検証、ミックスド・シグナル設計および検証の3分野において、これまでにない新たな取り組みが開始される予定となっている。
※画像はAccellera Systems Initiative提供のデータ
2011.12.05
2011年12月1日、アナログ／RFおよびミックスシグナル設計向けの検証ソリューションを手掛ける、米Berkeley Design Automationは、米AltaSens社が同社の「Analog FastSPICE Platform」を導入したことを発表した。
米AltaSens社は、高性能CMOSイメージセンサーを手掛ける2004年設立のファブレス・ベンダ。Berkeley DAによると、AltaSensは同社のHDワイド・ダイナミック・レンジCMOSイメージセンサのフル回路のポスト・レイアウト検証、ブロック・レベルのキャラクタライゼーション、ノイズ解析に用いるために「Analog FastSPICE Platform」を導入。
AltaSensの担当者によると、SPICE精度のポスト・レイアウト検証において、シングル・コアで実行する「Analog FastSPICE Platform」のパフォーマンスは、8コアを利用した既存のパラレル・シミュレーターと同等だという。
2011.12.05
2011年12月2日、LSI機能検証用のアサーション自動生成ツールを手掛ける、米NetxOp Softwareは、AMDが同社製品「BugScope」の複数年、複数ライセンスの導入を契約した事を発表した。
発表によるとAMDは独自の評価により、NextOpのツール「BugScope」のアサーションおよびカバレッジ・プロパティの自動生成機能の品質を確認。自社の検証フローに効果のあるソリューションとしてツールの採用を決定した。
「BugScope」は、AMDのCPUおよびGPUの検証向けにシミュレーション、フォーマル検証、エミュレーション環境で利用される予定。AMDの担当者は「BugScopeは検証収束を大幅に早めるポテンシャルがある」とコメントしている。
2011.12.05
2011年12月1日、Magmaは2012会計年度第2四半期（2011年8月-10月）の売上を報告した。
発表によると、Magmaの2012会計年度Q2（2011年8-10月）売上は、前年同時期比約13％増、前期Q1比約8.5％増の3830万ドル。300万ドルの営業利益を計上した。（※GAAP基準による会計結果）
Magmaによると売上を牽引した中心製品の最新の実績は以下の通り。
・アナログ設計環境「Titan」：累計30社以上が導入
・デジタル・インプリメント環境「Talus」：4社が新規導入、既存8社がライセンス更新
・STAツール「Tekton」：累計25社以上が導入
・寄生抽出ツール「QCP」：10社が新規導入
・回路シミュレーター「FineSim」：9社が新規導入
尚、2011年11月30日にSynopsysによるMagmaの買収が発表された事により、Magmaは全ての財務的なガイダンスを停止。同社の売上報告は今回が最後となる。
2011.12.02
2011年11月29日、カスタムIC設計環境ならびにハードウェア検証・デバッグソリューションを手掛けるSpringSoftは、新製品となるレイアウト・エディタ「Laker Blitz」をリリースしたことを発表した。
SpringSoftによると新製品「Laker Blitz」は、従来のレイアウト・エディタと比較して約5倍から20倍高速に数十ギガビット以上のGDSIIデータファイルをロード、エクスポートすることが可能で、「Laker Blitz」上からサインオフDRCツールを実行し、不具合を検出、修正することも可能。クリティカル・ネットを追跡するネット・ハイライト・コマンドなどデバッグ機能も備えられているほか、データの複製を自動化するための膨大なTclライブラリも用意されており、SpringSoftは競合製品を上回るレイアウト編集機能を搭載しているとしている。
※画像はSpringSoft提供のデータ。「Laker Blitz」GUI画面のスクリーン・ショット
2011.12.02
2011年11月25日、Mentor Graphicsは、電子ビーム描画装置を扱う日本電子株式会社（以下、JEOL）と先端ICマスク描画ソリューションを共同開発することを発表した。
発表によると両社は、先端ICマスク描画で使用するMentorのEDAソフトウェアとJEOLの描画装置を組み合わせた統合型ソリューションの共同開発を進めることで合意。現在、マスク描画時間の大幅な短縮に向けた新技法「マルチ・レゾリューション描画」の実現可能性を実証する研究を進めており、両社は同技法に則したソフトウェア（MDPおよびMPC）とハードウェア（描画装置）のインタフェースを提供することに主眼を置いているとの事。「マルチ・レゾリューション描画」が実現できると従来の描画技法よりもショット数を最大30%削減できるという。
MentorはCalibreファミリ製品として、「Calibre MDPmerge」、「Calibre MDPverify」、「Calibre nmMPC」、「Calibre MDPview」など各種MDP（マスクデータ準備）およびMPC（マスクプロセス補正）製品を展開しており、様々なマスク描画装置メーカーとのコラボレーションを積極的に進めている。
2011.12.02
2011年11月25日、Mentor Graphicsは、同社の実施している「PCB Technology Leadership Awards」の今年の受賞者を発表した。
発表によると、今年の第23回PCB Technology Leadership Awardsの受賞者は、7部門計13社で、最高設計賞はインドのWipro Technologiesのチームが受賞した。同アワードは1988年から続いており、ワールドワイドの設計チームを対象に優れたPCB設計を行ったエンジニアを表彰している。
日本からは株式会社PFUのチームがコンピュータ、ブレード／サーバー、メモリシステム部門で2位となり、先日開催されたMentorのイベント「Design Tech Forum」2日目にジェネラル・セッションにて表彰された。
尚、「Design Tech Forum」で講演したMentor System Design DivisionのJamie Metcalfe氏によると、MentorのPCB設計分野における市場シェアは2010年に50％に到達。PCB設計分野のうち、レイアウト、シグナル・インティグリティで40%以上、DFMは70％以上、サーマル解析では90％以上のシェアを握っているという話。
※画像はMentor提供のデータ
また、PCB設計分野に関しては、他社を上回る売上の30％近くをR&Dに投資しているという事で、同社PCB設計ソリューションのウリの一つである「チーム設計ソリューション」によって、大きくPCB設計の生産性を上げているというユーザー事例が複数紹介された。
※画像はMentor提供のデータ
2011.12.02
2011年11月28日、ARMは ARM Development Studio 5 (DS- 5) Community Edition(CE)のリリースを発表した。
発表によるとリリースされた「DS-5 CE」は、 Android application developer community向けの無償のソフトウェア開発環境で、最高でJavaコードの4倍の速さでタスクを処理するARMネイティブコードの開発を支援するもの。通常版の「DS-5」よりも機能的な制限があるが、Andoroidアプリケーション開発に必要な機能は備えられており、Android NDKの生成するコードのグラフィカル・デバッガ、やプロセッサ情報の可視化機能のほかに、Android開発プラットフォームと互換性のあるコード解析ツール「ARM Streamline Performance Analyzer」の特別バージョンも装備している。Androidプラットフォームの開発者は、ARM向けに最適なLinuxを開発している非営利組織「Linaro」のWebサイト上で公開されているオープンソース・ドライバを使用して、Streamlineの機能を追加できるという。
「DS-5 CE」は、既にARMから提供されており、個人の他に年間売上10万ドル以下、従業員10人以下の企業は無償で利用できる。
? DS-5 CE: http://www.arm.com/ds5community
? DS-5: http://www.arm.com/ds5
? Linaro platform evaluation builds http://www.linaro.org/downloads/
2011.12.01
2011年11月30日、Synopsysは、2011会計年度第4四半期（11年8月-10月）の売上を報告した。
発表によると、Synopsysの2011会計年度Q4（8月-10月）の売上は、前年同時期比約4％増、前期Q3比約1％増の3億9050万ドル。5四半期連続で売上前年増を達成した。収支は前年同時期比約57％増の3990万ドルの営業利益を計上した。（※GAAP基準による会計結果）
最終的にSynopsysの2011会計年度（10年11月-11年10月）の売上合計は、前年比11.2%増の15億3600万ドル、営業利益は前年比約6.7％減の2億2136万ドルだった。
Synopsysは、次期2012会計年度Q1（11年11-12年1月）の売上を4億1200-2000万ドルと予測。2012会計年度通期の売上は2011年実績を7％近く上回る16億4000-6500万ドルを目標としている。
尚、Synopsysは同日Magmaの買収を発表しているが、買収が完了すれば更に売上規模は拡大される。ちなみにMagmaの2011会計年度（10年5月-11年4月）の売上合計は1億3930万ドルとなっている。
2011.12.01
2011年11月30日、SynopsysはMagmaの買収を発表した。
発表によるとSynopsysとMagmaの両社の取締役会は満場一致で買収を承認。株主と米監査機関の承認を経て2012年Q2には買収が完了する見通し。
SynopsysはMagmaの株を1株あた＄7.35で買い取る予定で、買収総額はおよそ5億700万ドルとなるようだ。（Magmaの株価は11/30終値＄5.72）
2011.12.01
2011年11月30日、組込みシステムならびにIC設計サービスを手掛ける日本システムウェア（以下、NSW）は、ARMベースSoC設計環境をクラウド形態で提供するサービス「EDA Cloud Solution」の提供開始を発表した。
発表によるとNSWの「EDA Cloud Solution」は、同社の展開しているIaaS型クラウドサービス「BlueSpider」上で提供されるもので、ARMベースSoCの設計用モデル（DSM）と設計ツールを開発時間に応じて顧客に提供する。
NSWの資料によると、クラウド環境を通じて提供されるのは、ARMコアのデバイス設計用モデル、ARMペリフェラルのデバイス設計用モデル、SystemCベースの高位合成ツール、SystemC,Verilog,VHDL,SystemVerilog混載シミュレーションが可能な論理シミュレーター、フォーマル チェッカー、クラウド上で利用できる開発用の仮想マシン（OSインストール済み、ＣPU 3GHz相当、メモリ２GB、HDD50GB）などで、別契約となるサービスを利用すれば、ARMベースSoCのシステム設計やハードウェアの実装（RTL設計、ボード設計など）をNSWに依頼する事もできる。
「EDA Cloud Solution」は、ARMベースSoCを開発するにあたっての開発初期段階でのシステム構成評価にフォーカスしたソリューションのようで、ARMのモデルが提供される以上、何かしらのシミュレーション環境も合わせて提供されるものと思われる。
追記：
NSWに確認したところ、提供されるARMのDSMモデルとは、DSM＝Design Simulation Modelという意味で、クロックサイクルベースでRTLシミュレーションで使用するモデルとなる。ARM社の提供するFastModels相当のモデルをイメージしていたが、そうではないようだ。将来的には、ESLツールを用いたより抽象度の高いSystemC対応のシミュレーション・プラットフォームの提供も検討されているようだが、現状はRTLベースでのシミュレーション・ソリューションとなる。サイクルベースのARMモデルをシミュレーションできる点、更には高位合成ツールを導入することなく、スポット的に手軽に高位合成ツールを利用できる点などが今回発表された「EDA Cloud Solution」のメリットと言えよう。
尚、今回発表されたクラウドベース・ソリューションとは別に、NSWは昨年7月に（その後Intelに買収された）旧CoFluent Design社のESLツール「CoFluent Studio」を用いたクラウドベースのサービスを発表しているが、同サービスは現在も継続して提供されているという事だ。
2011.11.28
2011年11月21日、Magmaは、同社の静的タイミング解析ツール「Tekton」と寄生抽出ツール「QCP」を米Exar社が採用した事を発表した。
発表によるとExarは、40nmSoC向けのサインオフ/ECOフローを加速するために、Magmaの静的タイミング解析ツール「Tekton」と寄生抽出ツール「QCP」を評価。評価の結果、「Tekton」と「QCP」がサインオフ品質の結果を従来ツールよりも約5倍高速な実行時間で達成したため、ツールの採用を決めた。Exarの担当者は、「Tekton」と「QCP」によるマルチ・モード、マルチ・コーナーの同時解析能力を高く評価している。
Magmaの「Tekton」は、他社ソリューションと違い複数のシナリオ解析を単一マシン、一つのライセンスで高速に実行する事が可能。「QCP」は、3Dフィールド・ソルバ並の精度で他社ソリューションよりも最高10倍近く高速な抽出を実現する。Magmaの強みはこの両製品を組み合わせた圧倒的な速さで、中間ファイルを不要とする「Tekton」と「QCP」の完全なインテグレーションによって、競合には実現できない高速なサインオフを実現。シナリオ数とイタレーション回数が多ければ多いほど、「Tekton＋QCP」ソリューションの適用効果は高まるという。
2011.11.28
2011年11月21日、Magmaは、同社のアナログ設計最適化ツール「Titan Analog Design Accelerator」を富士通セミコンダクターが採用したことを発表した。
発表によると富士通セミコンダクターは、様々なLSI製品に搭載する多種多様なアナログIPの設計能力の強化に伴い「Titan ADX」を評価。同ツールの特徴的な機能である最適化機能およびポーティング機能の有用性を確認し、自社のアナログ・デザインフローに導入することを決定した。
Magmaの「Titan ADX」は、Magmaが2008年に買収したSabio Labs社の技術をベースとしたアナログ設計最適化ツールで、SPICEシミュレーションをベースとした既存のアナログ設計手法に代わり、「FlexCell」と呼ぶ独自の数式モデルを用いる事で従来よりも効率的なアナログ回路の設計および最適化を実現することが出来る。この手法は、異なるプロセス・テクノロジへのデザインの移行にも有用で、従来手法では工数を要するアナログデザインのポーティング作業をほぼ自動的に処理する事ができる。
「Titan ADX」は、国内ではパナソニックが採用している他、TSMCの28nmプロセス対応Analog/Mixed Signal Reference Flow2.0に認証されており、その採用事例は数多く報告されている。さる10月20日に横浜で開催された同社のプライベートセミナーでは、PLLの周波数移行を1週間で設計した例やパイプラインADCの面積と消費電力を30-50%改善した例などが紹介された。
Magmaによると、「Titan ADX」の投資対効果は時間の経過と共に高くなるという事で、最初のうちは数式ベースのライブラリ「FlexCell」の作成で時間を浪費するが、ライブラリの蓄積に応じてTATが改善されていくという。
尚、Magmaは、「Pcell」資産を「FlexCell」へ移行させるソリューションの提供を予定しているようだ。
2011.11.24
2011年11月16日、パシフィコ横浜で開催されたEDSFair2011Novにて、「国際学会の技術トレンドを読み解く-過去・現在・未来-」と題された特設ステージ・セッションが行われた。
ここでは同セッションにてパネリストとして登壇した、東京大学 大規模集積システム研究教育センター 藤田 昌宏 教授の話にフォーカスして内容をレポートする。
ESL（システムレベル設計）、低消費電力設計、物理設計の3分野に別れて技術トレンドが紹介された同セッションにて、藤田先生が担当されたのは当然ながらESL。セッションのトップバッターとして登壇した藤田先生は、EDA業界の代表的な国際学会である、DAC、ASP-DAC、ICCAD、DATEに加え、分野別国際学会とも呼べる、CODES、ISSS、FMCAD、CAV、MEMOCODEを対象に、近年発表された論文を紹介する形で話を進めた。
藤田先生によると、ESLの代表とも言える「高位合成」に関する研究は、藤田先生が学生の時代には既に始まっていたという事で、初期の段階では高位合成の基本技術となるスケジューリングやアロケーションなどの研究が盛んで、その後はレイアウト考慮の合成、パイプライン化という技術の研究へと発展した。
現在高位合成で研究が盛んなのは「3D-IC関連」、「ECO関連」、「FPGA関連」の大きく3分野で、「3D-IC関連」では3D-IC向けの設計空間探索のためのモデルを考案した米ペンシルバニア大学のY．Xie氏の研究が有名。その他にも、3D-ICで配置を工夫する事で低消費電力化を狙う手法などが研究されている。
「ECO関連」は、インクリメンタルな設計に対応する設計後の部分変更と元のデザインとの差を極力無くす高位合成技術で、2010年のASP-DACで公では初めてCadenceと富士通の技術者がインクリメンタル合成の提案を行った。また、東京大学藤田研究室においても、回路の修正を予め想定しプログラマブルな機能を入れた回路を自動合成することで、僅かな修正でソフトウェアにパッチを流すように、ハードウェアにもパッチを流す手法が研究されている。
「FPGA関連」は非常に研究が盛んで論文数も多いが、世界で強いのは英国インペリアル大学（同分野を研究する教授が10人もいる）のグループと加国トロント大学のグループ（FPGAベンダ出身者が多い）で、FPGAアーキテクチャを有効利用する高位合成技術や、FPGAの配線経路を考慮した高位合成技術などが研究されている。また、FPGA固有のブロックRAMやDSPブロックを有効利用する高位合成では、米国カリフォルニア大学Jason Cong氏らの研究が有名である。
高位合成関連で最近出てきた新たな動きとしては、微細化に伴うばらつき対策の必要性を認識した上で、高位合成で何をすべきか？という「ばらつき考慮の高位合成」の研究や、「非同期回路の高位合成」の研究などがある。また、演算器、メモリ、レジスタなどのリソースを集中せず分散利用する事で低消費電力化を狙う高位合成技術や、「スケーラブルFSM」と呼ばれるタイミング・エラーが出た場合に再実行可能なFSMに書き換える高位合成技術の研究（Jason Cong氏）、「ナノコードベース」と呼ぶプロセッサを用いてHW-SW協調設計環境と高位合成をうまく連携させる技術の研究（Daniel D. Gajski氏）などもある。
今後、高位合成の研究は、Manyコア・システムへの適用や特定分野の高速計算システムへの適用（例えば気象シミュレーターの開発など）へと発展していくとみているが、高位合成ツールの市場規模がまだまだ小さいという話も耳にしていて、少々不安が無くもない。
高位合成以外のESL技術としては、システムレベル設計を支援するシミュレーション技術の研究が90年代頃から活発になり、2000年頃から実用化が進み、HW-SW協調設計をサポートするシミュレーションが商品化された。同技術は、その後エミュレータと組み合わせた手法やション手法やHW-SW分割支援、IP再利用、、NOCを意識したHW-SW協調設計など様々な形で発展していったが、現在のところメニーコア・システムでのソフトウェア分割に研究の中心が移ってきている。
また、ESLとは若干方向性は異なるが、高位レベルの検証という分野も近年注目されており、アブストラクションのリファインメント手法やC言語検証手法（HW向きに書かれたC言語を対象としたより厳密な検証手法）、ソフトウェア開発の世界で実績のあるアサーション自動生成の研究なども盛んに行われている。C言語検証手法に関しては、NECプリンストンのグループが積極的に多数の論文を発表しており、現時点で世界で最も優れていると言える。
その他、検証やテストという観点では、高位からのテストパターン生成（RTLからのATPG）や、エミュレーション環境で検出したバグをバックトレースするポスト・シリコン・デバッグ手法、フォールト・トレラント・システムの研究なども行われているが、今後の動きとしては、シミュレーションとフォーマル検証の融合、アサーション自動生成、タイミング・エラー時のデバッグをはじめとするデバッグ支援技術の研究などが重要となる。
以上が、藤田先生の講演の概要となるが、部分的に筆者の誤解釈があるかもしれない事をおことわりしておく。
尚、藤田先生は講演中に若干話を逸らし、最近の学会では米国出身の発表が減っていると語った。話によるとその背景には資金的な事情もあるようで、最近米国ではEDAに対して研究費がつきにくく、米国の国立科学財団（NSF：National Science Foundation）等では応募数の3分の1程度しか採択されていないという事。その一方で台湾では約半分は採択されるという状況で、台湾政府による過去10年に渡る助成もあり、台湾に集中的に研究者が集まっているという。藤田先生は、「ESL分野に限って言えばその研究の中心は欧州にあるが、相対的にEDAの研究において世界の中心は台湾と答える状況」とコメント。同席していた芝浦工業大学の宇佐美 公良先生、大阪大学の橋本 昌宜先生もEDA学会における台湾・中国アジア勢の勢いを強く感じていると語っていた。
2011.11.23
日本ケイデンスが、「TLM-driven Design and Verification Methodology」というタイトルの日本語版書籍を発刊。先日同社のホームページでアナウンスを開始した。
「TLM-driven Design and Verification Methodology」は、RTLよりも抽象度の高いトランザクション・レベルでの設計および検証手法の教科書として、TLM（transaction level modeling）を用いた設計および検証の方法論を解説するもので、内容的には、ESL分野の様々領域に渡り「TLMドリブン設計」の基礎的な技術解説を分り易く記載。設計に限らず「TLMドリブン検証」に関しても相当なページ数が割かれている。
同書籍は、会津大学および米国コロンビア大学において専門課程のテキストとして利用されるという事で、TLM初心者にとってはうってつけの内容。将来的な設計抽象度の移行に備え、「TLMドリブン設計」の今を知るには最適かつ唯一の日本語書籍と言えるだろう。
◆「TLM-driven Design and Verification Methodology」日本語版プレゼント◆
日本ケイデンス社の好意により、同書籍のサンプルを若干数頂きましたので、当サイト読者の皆様にプレゼント致します。
ご希望の方は info@eda-express.com までご連絡下さい。
※予想を上回る反響で多数のお申し込みを頂きました為、プレゼントの受付は終了させて頂きました。（11/24）
2011.11.22
2011年11月17日、パシフィコ横浜でEDSFair2011Nov/ET2011の共同企画セッションが開催され、キヤノンにおけるソフトウェアの再利用と先行開発に関する事例が紹介された。
事例を発表したのは、キヤノン株式会社 デジタルプラットフォーム開発本部 鈴木 ソフトウェア基盤第二開発部 主席研究員 鈴木茂夫氏。鈴木氏は製品開発部隊に開発プラットフォームを提供する立場で、具体的には各製品ドメインに最適な組込みプラットフォームおよび組込みOSの提供を担当。昨今、組込みシステムにおけるソフトウェアの開発規模が増大する中で進めているという、ソフトウェア開発の生産性向上に向けた取り組みの具体例を紹介してくれた。
まず鈴木氏が紹介したのは、ソフトウェアの再利用に関する取り組み。
キヤノンでは、従来から製品の差分開発は進められていたが、最近では様々な製品の枠を超えてソフトウェアを再利用する取り組みを進めており、OSやミドルウェアなど基盤となるソフトウェアは製品ドメインを超えて共通利用。各製品に搭載される通信機能やユーザー・インタフェース、コンポーネント間通信機構なども基盤ソフトウェアとして共通利用しているほか、基盤ソフトウェア上で動くより上位のソフトウェアに関しても、コンポーネント思考開発によって機能ソフトとして部品化している。
また、各製品ドメイン内でのソフトウェア再利用も進められており、例えばコントローラソフトのフレームワークを製品ごとに構築して共有。シーケンス制御やジョブ制御などはフレームワークとして実装されているため製品間で流用できる形にしている。OSに関しては、小型で軽量の内製RTOSとLinuxの2種類のOSを用意し、その組み合わせによりローコスト製品から高機能製品まで様々な製品のスケーラビリティに対応しており、2種類のOSのAPIをできるだけ共有化しているという。
更に、コンポーネント間通信機能をマルチ・プロセッサ構成に対応させることにより、上位で動く機能ソフトの可搬性の実現を目指しており、これにより機能ソフトの開発者はプロセッサ構成を気にすること無くソフトウェアを開発することが出来るようになるという。
続いてシミュレーターを用いたソフトウェアの先行開発の話。
鈴木氏によるとキヤノンでは、シミュレーター導入の戦略としてまず基盤ソフトウェア開発用のシミュレーション環境を構築。その環境をベースに製品開発に必要なモデルを追加し、各製品毎の専用シミュレーション環境を構築してコントローラソフトの開発に利用するという2段構えの形をとっている。基盤ソフトウェア開発用のシミュレーション環境は、2種類のOSに合わせてOSシミュレータと仮想ハードウェアを用意しており、仮想ハードウェアはSynopsysのVirtual Platformを利用。OSシミュレータはRTOS用、仮想ハードウェアはRTOS/Linuxどちらにも使えるようにしている。
鈴木氏によると、2種類のシミュレーション環境にはそれぞれ特徴があり、OSシミュレーターは内製ツールのため低コストで多くの設計者が使えるというメリットがあるが、ソースレベルのシミュレーションしか出来ないため、ドライバ開発には利用できない。それに対して仮想ハードウェア（以下、VP）は、オブジェクトレベルの動作検証が可能であり、ドライバ開発や性能見積りにも使えるというメリットがあるため、用途に応じてうまく役割分担させる形で活用しているとの事。具体的には、OSシミュレーターはネットワークやミドルウェアなど上位レイヤのソフトウェア開発に、VPはドライバなど下位レイヤのソフトウェア開発とソフトウェア全体の最終動作検証に利用しているという事だった。またキヤノンでは、VPを開発初期段階のHWとSW機能分割にも利用しており、基本的なVP上でシーケンスソフトを最初に作り、それを元にアーキテクチャ探索を実施。その結果からHWとSW機能分割を行なっているという。
実際にVPを用いてネットワークカメラのコントローラソフト開発を行った最初の例では、ハード設計終わった段階からVPを利用する形であったが、ハードウェアの実機が完成する前にソフトウェアの先行開発を進める事ができ、ESが完成したときには基本的な処理シーケンスの動作検証を終える事ができた。VP利用にあたっては、シミュレーション速度向上のめのモデルの抽象度の上げ方が難しく、ツールに慣れるのにも苦労したという。
講演の最後に鈴木氏は、ソフトウェア再利用の課題として、ソフトウェア資産のバージョン・コントロールやメンテナンス、開発現場のサポートなど運用面の課題を挙げ、既存のソフトウェア資産をどのように新しい再利用性の高いソフト構造へ移行するかも重要な問題と指摘。ソフトウェアの先行開発に関しては、ハードウェア・モデルの充実や再利用と合わせて開発ターゲットに合わせたサポートが重要であるとし、ソフトウェア開発者を説得して先行開発環境の構築に参加してもらうと、VPを用いたソフトウェアの先行開発が非常に楽になると語っていた。
2011.11.18
2011年11月17日、Mentor Graphicsは、2012会計年度第3四半期（2011年8月-10月）の売上を報告した。
発表によると、Mentorの2011年8月-10月の売上は前年比約4.8％増の約2億5050万ドルで、2407万ドルの利益を計上した。（※GAAP基準による会計結果）Mentorは2010年Q3から2011年Q2まで4四半期連続で売上前年比2ケタ増を達成していたが、今期Q3は1ケタ台に落ち着いた。しかしながら、この数字は前四半期の売上報告時点での予測を500万ドル程度上回っている。
同社CEOの Walden C. Rhine氏のコメントによると、同社のQ3における契約数は前期Q2に続き過去最高記録を更新。 「Design to Silicon category」における契約数は前年比55％増だったという。
Mentorは次期2012会計年度Q4（11年11月-12年1月）の売上を3億1600万ドルと予測。 non-GAAP基準で年間利益の約48％が次期Q4で生み出される計算だという。
2011.11.16
2011年11月15日、静的タイミング解析ツールを手掛ける米CLK Design Automationは、「TSMC 2011 Customers'Choice Award」を受賞した事を発表した。
発表によると、「TSMC 2011 Customers'Choice Award」は、TSMCが開催したOpen Innovation Ecosystem Forum にてCLK Design Automationが行った発表「Applications of Stage-based OCV」に対して授与された。
CLKの発表内容は、ステージ・ベースのOCV（on chip variation）の改善に関するもので、静的タイミング解析とOCVテーブルの生成を結合することで、タイミングのエンハンスとフローの改善を図るというもの。
ステージ・ベースのOCV（on chip variation）手法を用いるCLKのツール「AOCV FX」は、TSMCのリファレンスフロー12に採用されている。
2011.11.16
2011年11月15日、カスタムIC設計環境ならびにハードウェア検証・デバッグソリューションを手掛けるSpringSoftは、ＣＭエンジニアリングによる「Verdi」の採用を発表した。
ＣＭエンジニアリングは、LSI機能検証ソリューションとワイヤレス設計ソリューションを手掛けるベンチャーで、国内では数少ない第三者検証サービスを提供する会社として名が通っている。
今回ＣＭエンジニアリングはSpringSoftの「Verdi」を同社の標準デバッグ・プラットフォームとして採用。様々な設計、検証ツールを利用する同社の最先端検証フローに「Verdi」を統合した。
2011.11.16
2011年11月15日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社の論理シミュレータ「Riviera-PRO」とエミュレーション・プラットフォーム「HES」の連携に関する機能強化を発表した。
発表によるとAldecは、「Riviera-PRO」と「HES」による協調エミュレーション環境のための新技術「HVD（Hardware Visibility-based Debugging）」を開発。「HVD」は、エミュレーション・プラットフォーム「HES」からインテリジェントにデータを抽出し、「Riviera-PRO」のシミュレーション・データベースに転送する機能で、必要最低限のデバッギング・プローブの設定でエミュレーションを実行しながら「Riviera-PRO」の波形ウィンドウでRTLコードの解析を行うことができる。
「HVD」を利用することで、エミュレータ/シミュレータ間の不要なデータベース変換作業を省くと同時に、通信チャネルにおける帯域幅を最大70%削減することが可能。シンプルな形で論理シミュレータとエミュレーション・プラットフォームを連携させ、効率的なデバッグ環境を実現できるという。
今回発表された新技術「HVD（Hardware Visibility-based Debugging）は、本日よりパシフィコ横浜で開催されるEDSFair 2011 Novにて紹介される予定。
2011.11.15
2011年11月14日、Cadenceは、TSMCの「EDA Partner Award」を受賞したことを発表した。
発表によると今回の受賞はCadenceの3D-IC技術に対する評価によるもので、TSMCはシリコンインターポーザを用いた3Dテスト・チップの実装をCadenceの3D-ICソリューションで実施。同プロジェクトでは、シリコンインターポーザ上にSoCとeDRAMが実装された。
TSMCとCadenceは、3D-ICに関する強力なコラボレーション体制を築いているという。
2011.11.15
2011年11月14日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社の論理シミュレーター「Riviera-PRO」のバージョンアップを発表した。
発表によるとバージョンアップされた最新の「Riviera-PRO 2011.10」は、検証メソドロジ「UVM」Version 1.1をフルサポート。更に波形のデバッグと生成機能も追加された。
※UVM：Universal Verification Methodology
Aldecは、今回のUVMフルサポートに伴い、これまでOVM/VMMを利用していたユーザーに向けて「OVM/VMM相互運用キット」と「UVMレジスタ・キット」を用意。「OVM/VMM相互運用キット」を利用すれば、OVMおよびVMMベースのIPを単一の環境で一緒に動作することが可能に。「UVMレジスタ・キット」を利用すれば、OVMからUVMベースの検証環境への移行を容易に実現できるという。
2011.11.14
2011年11月10日、Magmaは同社製品による28nmチップの成功事例2件を発表した。
Magmaの発表した顧客成功事例は、いずれもGLOBALFOUNDRIESの28nmSLPプロセスを使用したもので、eSiliconsはMIPSのプロセッサ・コア「MIPS32 1074Kf」をベースにした通常性能1.5GHzの3方向マイクロプロセッサ・クラスタを、Adaptevaは70 GFLOPS/Watt性能の64コア マイクロプロセッサ・アレイICをMagmaのインプリメント・ツール「Talus」を用いてテープアウトすることに成功した。
Magmaの「Talus」には、GLOBALFOUNDRIES社の28nm SLPプロセスに最適化されたインプリメント作業のマネジメント機能「Talus Flow Manager」が備えられており、eSiliconとAdaptevaの両社はいずれも同機能をベースとしたフィジカル検証ツール「Quartz」を含むMagmaのフローで設計を成功させた。また、Adaptevaは、「Talus」の他にMagmaのフロアプランニング・ツール「Hydra」、アナログ設計環境「Tita」も設計に使用したという。
2011.11.14
2011年11月11日、Mentor Graphicsは、TSMCの「2011 Partner of the Year Award」を受賞した事を発表した。
発表によるとMentorは3D-IC設計の実現における役割が評価され、TSMCの「2011 Partner of the Year Award」を受賞。具体的には、シリコン・インターポーザーを用いたマルチダイシステムの物理検証においてTSMCと協業し成果を残した。
Mentorは物理検証ツール「Calibre」において「Calibre 3DSTACK」と呼ぶ3D-IC設計向けの拡張機能をサポートしており、これによりシリコン・インターポーザーを用いた3D-IC設計でのDRC、LVS、寄生抽出に対応。ユーザーは「Calibre 3DSTACK」によって、既存の2D-IC設計フローへの変更を最小限に抑えた形で3D-IC設計に対応できるという。
またMentorでは「Calibre」の他に、DFTツール「Tessent」においても様々な3D-IC設計サポートを実現している。
2011.11.14
2011年11月11日、STARCは、アナログ/ミックスシグナル設計フローの構築に関する、CadenceおよびMathWorksとの協業を発表した。
発表によるとSTARCは、システムレベルからのアナログ/ミックスシグナル設計を実現する新たな設計フローの構築を目指すプロジェクトを2011年4月より始動。同プロジェクトでは、システムレベル設計ツールとアナログ/ミックスシグナル設計ツールの連携方法を確立することが一つの目標となっており、STARCはそれに向けた取り組みとしてCadenceおよびMathWorksの協力の下、ツール間連携の実証実験を実施した。
具体的には、システムレベル設計環境としてMathWorksの「Matlab/Simulink」と同オプション機能「Embedded Coder」を利用して、評価用のシステムモデルからCコードのビヘイビアモデルを自動生成し、それをCadenceのアナログ/ミックスシグナル設計環境「Virtuoso AMS Designer」にインポート。「Virtuoso AMS Designer」によるシミュレーション結果がシステムモデルのシミュレーション結果と同一であることを確認した。
これまでは共通の言語インタフェースが無く、専用言語でモデリングされた「Matlab/Simulink」のシステムモデルを他の設計環境にインポートする事が難しかったが、MathWorksのCコード自動生成機能「Embedded Coder」の進化により、モデルのシームレスなインポートが可能となった。MathWorksでは、Cコードの自動生成機能として「MATLAB Coder」、「Simulink Coder」、「Embedded Coder」の3種類のオプション機能を用意している。
2011.11.11
2011年11月10日、IEEEは、IEEE 1666 SystemC標準の Language Reference Manualの改訂を発表した。
発表によると今回のLRMの改訂により、IEEE 1666 SystemC標準に「TLM（transaction -level modeling)」に関する仕様が正式に追加された。TLM仕様はこれまでSystemCの標準化団体OSCI（Open SystemC Initiative）によって標準仕様が策定されていたが、IEEE標準には含まれていなかった。
2005年にSystemCがIEEE 1666として標準化されて以来、今回が初のLRMの改訂となり、新しいIEEE 1666-2011 SystemC標準のLRMは年末にリリースされる予定となっている。
尚、IEEE 1666-2011では、TLM標準仕様の追加と合わせてデータ・タイプの拡張ほか、以下のような複数の新機能追加およびエンハンスが実施されている。
・Event list objects
・Hierarchically named events
・Multiple writer policy for sc_signals
・Asynchronous update requests for primitive channels
・Binding operators for sc_port and sc_export are now virtual
・Certain fixed-point constructors have been made explicit
2011.11.09
2011年11月8日、半導体関連企業の業界団体GSA（Global Semiconductor Alliance）は、2011 Global Semiconductor Alliance Awardのノミネート候補を発表した。
発表された11部門、計30の候補は以下の通り。
Alteraが3部門、QualcommとBroadcomがそれぞれ2部門にノミネートされた。
尚、活躍した業界のリーダーに贈られる、2011 Dr. Morris Chang Exemplary Leadership Awardは、Broadcomの創業者兼CTOのDr. Henry Samueli氏に決定した。
各部門の受賞者は12月8日に発表される。
・Most Respected Private Semiconductor Company award nominees include:
?Ambarella, Inc.
?Aptina Imaging Corporation
?SandForce, Inc.
・Most Respected Emerging Public Semiconductor Company award nominees include:
?Cavium, Inc.
?NetLogic Microsystems, Inc.
?Silicon Laboratories
・Most Respected Public Semiconductor Company award nominees achieving $500 million to $10 billion in annual sales include:
?Broadcom Corporation
?Qualcomm, Inc.
?Xilinx, Inc.
・Most Respected Public Semiconductor Company award nominees achieving greater than $10 billion in annual sales include:
?Intel Corporation
?Samsung Electronics Co., Ltd. - Semiconductor Division
・Best Financially Managed Semiconductor Company award nominees include:
?Altera Corporation
?Avago Technologies
?Spreadtrum Communications, Inc.
The Analyst Favorite Semiconductor Company award nominees chosen by analyst C.J. Muse of Barclays Capital include:
?Altera Corporation
?Qualcomm, Inc.
・The Analyst Favorite Semiconductor Company award nominees chosen by analyst Sanjay Devgan of Morgan Stanley include:
?Altera Corporation
?Broadcom Corporation
?Cavium, Inc.
・The Analyst Favorite Semiconductor Company award nominees chosen by analyst Quinn Bolton of Needham & Company include:
?Broadcom Corporation
?RF Micro Devices, Inc.
?Spreadtrum Communications, Inc.
・Start-Up to Watch award nominees include:
?Amalfi Semiconductor
?Netronome
?Newport Media, Inc.
?Quantenna Communications, Inc.
・Outstanding APAC Semiconductor Company award nominees include:
?Global Unichip Corporation
?RDA Microelectronics, Inc.
・Outstanding EMEA Semiconductor Company award nominees include:
?Dialog Semiconductor
?Sequans Communications
2011.11.09
2011年11月4日、SoCインターコネクト設計ソリューションを手掛ける仏Arterisは、 ベースバンド・プロセッサーを手掛ける中国ファブレス・ベンダSpreadtrum Communications社が同社のIP「C2C（Chip to Chip Link IP）」 を採用した事を発表した。
発表によるとSpreadtrum Communicationsは、携帯電話用ベースバンド・チップとアプリケーション・プロセッサの高速通信手段としてArterisのチップ間接続IP「C2C」を採用。「C2C」の採用によりメモリの共有を実現し、メモリの削減＝コスト削減に成功したとSpreadtrum Communicationsの担当者は語っている。
Arterisの「C2C」は、TIと共同開発したIPでモデム専用のメモリを無くす低コスト化手段として、多数の携帯チップ・メーカーに採用されている。
2011.11.08
2011年11月2日、アナログ／RFおよびミックスシグナル設計向けの検証ソリューションを手掛ける、米Berkeley Design Automationは、ベルギーのファブレスICsenseがアナログIC設計で「AFS Platform」を採用した事を発表した。
発表によるとICsenseは、開発している電源管理IC、センサー/MEMS/アクチュエータのインターフェイス、高電圧回路の回路検証、ブロックレベルキャラクタライゼーションおよびデバイスノイズ解析に利用するためにBerkeley DAの回路シミュレーター「AFS Platform」を採用。
ICsenseのCOOは、「AFS Platform」はナノメータSPICE精度を維持しながら、既存の並列シミュレータよりも2倍から5倍高速なシミュレーションが可能だとコメントしている。
2011.11.08
2011年11月7日、Synopsysは、同社がTSMCの「2011 Interface IP Partner of the Year Award」を受賞したことを発表した。
発表によると「TSMC 2011 Interface IP Partner of the Year Award」は、TSMC顧客のフィードバックを受けてSynopsysに授与されたもので、SynopsysはTSMC独自の品質基準「TSMC9000」を満たす180nm-28nm対応のUSB、DDR、PCI Express、HDMI、MIPI、SATAなど各種インタフェースIPを提供している。
2011.11.08
2011年11月7日、米国の半導体製造技術研究のコンソーシアムSEMATECHは、「3D Standards Dashboard」と呼ぶフォーラム・サイトの開設を発表した。
発表によると「3D Standards Dashboard」は、ヘテロジニアス3D-ICのインテグレーションに関する標準規格の開発を目的に設立されたフォーラム・サイトで、サイトを通じた標準化に関する情報共有とコミュニケーションが期待されている。
※フォーラム・サイト 3D Interconnect Wiki は
こちら同サイトは「3D Enablement program」を主導するSEMATECHが管理を担当し、標準化団体として、IEEE Standards Association、JEDEC（半導体技術協会）、SEMI（Semiconductor Equipment and Materials International)、Si2が運営に参加。一般企業も巻き込みサプライチェーン全体で3D標準化活動の推進および情報資源の共有を図っていくという。
2011.11.07
2011年11月7日、ハードウェアベースの検証ソリューションを手掛ける仏EVE社は、新製品「ZeBu-Blade2」を発表した。
発表によるとEVEの新製品「ZeBu-Blade2」は、Xilinx社の40nmFPGA「Virtex6（LX760）」をベースにした同社初の製品で、エミュレーション速度は最高40MHz（デザイン・クロック）、Virtex-6を5個搭載する製品と、9個搭載する製品の2種類のバージョンが用意されており、それぞれ1800万および3200万ASICゲートのデザイン容量を備えている。
同社の既存の最上位製品「ZeBu-Server」がXilinx Virtex-5をベースに、最大10億ASICゲート、25のマルチユーザ利用をサポートしているのに対し、新製品の「ZeBu-Blade2」はシングル・ユーザ向けエミュレータ製品で、位置づけとしては500万ASICゲート対応の「ZeBu-Personal」の上位製品と言える。
業界初のVertex-6ベース・エミュレーション・システムとなる「ZeBu-Blade2」の最大の特徴はコストパフォーマンスの高さにあるようで、製品価格は公表されていないが、「競争力に優れた価格帯」、少ない設置/運用コストで高パフォーマンスを実現するとの事。「ZeBu-Blade2」という製品名は「Blade:刃」という単語に由来するもので、検証に要する時間とコストと切り去るという意味が込められているという。
尚、EVEは、新製品「ZeBu-Blade2」を世界に先駆けて11月16日より開催のEDSfair2011 Nov/ET2011で展示する予定。
2011.11.07
2011年11月3日、Cadenceは、同社のミックスド・シグナル・ソリューションがTowerJazz社のReference Design Flow 2.0に導入されたことを発表した。
発表によるとTowerJazzは、Cadenceの協力により自社の180nmおよび350nmバイポーラCMOS-DMOS (BCD)プロセス向けの新たなリファレンス・フローを構築。同リファレンス・フローにてCadenceのデジタル設計環境「Encounter」とアナログ/カスタム設計環境「Virtuoso」で実現される「mixed -signal power management techniques」を導入した。
EDA用のデザイン・データベース「OpenAccess」とSKILL言語ベースのPDKを採用するTowerJazzの新たなリファレンス・フロー2.0では、パワー・マネジメント・デバイスと制御ロジックを統合するなどCadenceのツールをベースとしたミックスド・シグナル設計が可能になるという。
2011.11.07
2011年11月2日、オープンコアプロトコル（OCP）の普及団体OCP-IPは、無償提供している「Transaction Generator」のバージョンアップを発表した。
OCP-IPの提供する「Transaction Generator」は、トランザクション・レベルの抽象的なSWおよびHWモデルからNoC（network-on-chip）向けのトラフィックを生成するNoCのベンチマーク用のSystemCシミュレーターで、OCP-IPの会員/非会員問わず無償で公開されている。
発表によると最新の「Transaction Generator」に「ADM package」と呼ばれるコンフィギュラブルなトランザクション・レベルのDRAMモデルが用意されており、これを用いることでDRAMのディレイを考慮するなど、より正確なシステムのパフォーマンスを表現できるようになり、より現実的なNoCの評価が可能となる。「ADM package」には、マルチメディアおよびテレコム分野向けの9種類の基本セットが予め用意されており、「Transaction Generator」同様、OCP-IPの会員/非会員問わず無償で提供される。
2011.11.07
2011年11月4日、Mentor Graphicsは、STMicroelectronicsに協力して20nmテスト・チップのテープアウトに成功した事を発表した。
発表によると今回の20nmテスト・チップのテープアウトは「DeCADE」と呼ばれるISDA（International Semiconductor Development Alliance）とのジョイント・プログラムを通じて行われたもので、STMicroelectronicsのR&Dチームはその設計および検証にMentorのEDAツールを利用した。
具体的には、Mentorの配置配線ツール「Olympus-SOC」を用いてダブルパターニングに対応した配置配線を実施、レイアウトの物理検証には「Calibre nmDRC platform」を利用した。
STMicroelectronicsは同様の20nmテスト・チップのテープアウトをSynopsysのツールでも実施しているが、バックエンド・ツールに関してはMentorとの強固な協力関係が築かれている。
2011.11.04
2011年11月2日、SoCインターコネクトIPを手掛ける米Sonicsは、競合にあたる仏Arterisを特許侵害で提訴した。
発表によるとSonicsは、同社の保有する技術特許7件をArterisが侵害したとして、米国カリフォルニア地方裁判所に提訴。一部報道によるとSonicsはArterisに対しライセンス契約の話を何度か持ちかけていたようだが、Arterisがこれに応じなかったため今回の提訴に踏み切った。SonicsはArteris製品7種の販売差し止めおよびライセンス料の支払いを申し立てているようだ。
ArterisはSonicsの訴えに対し、自社のインターコネクトIPはパケット方式のデータ通信技術を利用しており、共有バスとクロスバー・スイッチを用いるSonicsのインターコネクトIPとは技術的に異なると主張している。
ArterisのインターコネクトIPはここ1-2年で急速に実績を伸ばしており、既に34社とのライセンス契約を獲得。同製品分野のパイオニアであるSonicsのシェアを崩し始めている。
2011.11.02
2011年11月1日、SoCインターコネクト設計ソリューションを手掛ける仏Arterisは、Freescaleが同社のインターコネクトIP「FlexNoC」を採用したことを発表した。
発表によるとFreescaleは、アプリケーション・プロセッサ「i.MX」の次世代プラットフォームでArterisのインターコネクトIP「FlexNoC」を採用。これによりFreescaleは開発コストの削減、消費電力の削減、チップのパフォーマンス向上を見込んでいる。
Freescaleのアプリケーション・プロセッサ「i.MX」は、ARMベースのプロセッサで、Freescaleは「FlexNoC」の採用はARMの新コア「Cortex-A15」アーキテクチャの利点を活かすものとコメント。ARMとArterisは、AMBA4 AXI4プロトコルと「FlexNoC」の相互運用性を保証している。
2011.11.02
2011年11月1日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社の論理シミュレーター「Active-HDL」のバージョンアップを発表した。
発表によると最新版の「Active-HDL 9.1」では、同社の高機能シミュレーター「Riviera-PRO」へのインタフェースが整備され、検証環境の移行が容易化された。具体的には、「Active-HDL」で64ビットマシンでのシミュレーションを実行するためのスクリプトを自動生成できるようになり、設計初期段階での「Active-HDL」の利用から検証フェーズでの「Riviera-PRO」の利用へと製品間の移動が楽になった。
また、シミュレーターに搭載されるデザイン環境も強化され、新たなHDLコードブラウザによりコンパイル前にソースコードの逐次エラーを検出することができるようになった。
AldecのHDLシミュレーターは、コストパフォーマンスの高さからアジアでの実績を増やしており、中国の業界紙が主催するアワードで2年連続で「Best FPGA Development Tool」を受賞している。
「Active-HDL 9.1」主なバージョンアップ内容は以下の通り。
・アルデックRiviera-PRO検証環境との統合： 64ビットシミュレーションとSystemVerilog検証への入り口を提供
・コンパイル前に逐次エラーを検出するHDLコードブラウザ
・統合化カバレッジデータベース： 異なるタイプのカバレッジを管理する新しい単一ソースのデータベース
・DO-254順守要件を支援するドキュメント化サポートの拡張
・VHDL 2008およびPSL/SVAアサーションのサポートの改善
・HDLエディタの改善による設計時間の短縮
・ブロック・ダイアグラムエディタと波形ウィンドウの改善
2011.11.02
2011年11月1日、動的再構成技術を用いたFPGA「3PLD」を手掛ける米Tabula社は、同社の創設者で社長兼CTOのSteve Teig氏が2011 World Technology Awardを受賞した事を発表した。
World Technology Awardは、会員制コミュニティWorld Technology Networkが主宰する「科学とテクノロジーのオスカー」とも称される権威ある賞で、これまで、アル・ゴア(Al Gore、元米国副大統領)、マーク・ザッカーバーグ（Mark Zuckerberg、フェイスブック(Facebook)創設者）、ラリー・ペイジ（Larry Page、Google創設者）、ティム・バーナーズ・リー（Tim Berners- Lee、インターネットWWWの発明者）などそうそうたる顔ぶれが受賞者として名を連ねている。
今回がTabulaのSteve Teig氏が受賞したのは、20ある部門の一つ「ITハードウェア・イノベイション・アワード」で、同氏が発明した「pacetime 3Dプログラマブル・ロジック・アーキテクチャ」の先見性が認められ、その功績が讃えられた。
Steve Teig氏はプリンストン大学の出身で1980年代からEDA業界に従事。Trilogy Systems社時代に現在では普遍的技術となっているCompiled-code Loogic Simulationを発明し、その後、Tangent Systems社（後にCadenceが買収）を創設して配置配線アルゴリズムの基本技術を発明。一時バイオ・テクノロジー業界に身を置いていたが、再びEDAの世界に戻りSimplex Solutionsで有名な斜め配線技術「X Architecture」を発明した。SimplexがCadenceに買収された事でSteve Teig氏はその後CadenceのCTOを務めるに至ったが、2003年に現在のTabulaを設立した。Steve Teig氏のこれまでの発明実績はその特許件数が物語っており、現在240件を超える特許権を保有。2002年には、個人による単年での特許出願取得件数でトーマス・エジソンの記録を抜いている。
Tabula社の提供する次世代FPGAは、動的再構成技術を用いたFPGAで同社はこれを「3PLD」と呼んでいる。Tabula社は既に「3PLD」の製品化に成功し「ABAX」という製品を出荷しており、今年日本オフィスを開設、ルネサスイーストンと総代理店契約を締結している。
「ABAX」は、動的再構成技術によってFPGAの動作中に回路を書き換える事が可能で、物理的な回路規模以上の回路を実現可能。これにより、小サイズ、低コストでも大手ハイエンドFPGA並の回路集積度を実現できるという。また、「ABAX」の開発環境はTabula社がクラウドベースの自前の開発環境を用意しており、同環境を利用すれば設計者は特に動的再構成技術を意識する事無く、従来フローでFPGAの設計が可能だという。
2011.11.02
2011年11月1日、ARMはフィジカル最適化ツールを手掛けるEDAベンダ米Prolific社の買収を発表した。
ARMは今回のProlific買収に関する取引条件などの詳細は明らかにしていないが、既に買収手続きは完了済。カリフォルニア州ニューアークに本拠を構えていたProlificは、サンノゼにあるARMのフィジカルIPチームに加わる。
Prolificは、配置配線後のデザイン最適化ツール「ProPower」、「ProTiming」やライブラリ作成向けのDFMツール「ProDFMOptimizer」、スタンダード・セルの自動レイアウトツール「ProGenesis」などを提供していたEDAベンダで、複数年に渡りARMと協業を続けていた。今年6月に開催された48回DACでは、22nm以降のプロセス技術に向けて刷新した「ProGenesis」を大きくアピールしていた。
ARMは買収によって獲得したProlificの技術を自社のフィジカルIP開発に活かしていくという。
2011.11.01
2011年10月31日、Cadenceは、ストレージネットワーク製品を手掛ける米QLogic社が同社のエミュレーター「Palladium XP」を導入したことを発表した。
QLogicはストレージネットワークやハイパフォーマンス・コンピューティング向けにファブリックスイッチ、コントローラチップ、バスアダプタなどを提供しており、今回スイッチング・ソリューション向けの数百万ゲート規模のSoC開発に「Palladium XP」を利用。「Palladium XP」を設計初期段階のシステムレベル検証に利用することで、バス、ポート、クロスバーのインタラクションの同時解析を行うなど、検証期間を短縮できたとしている。
2011.11.01
2011年10月31日、米SIA（Semiconductor Industry Association）は、2011年9月の世界半導体売上高を発表した。
SIAの報告によると、2011年9月の世界半導体売上高は前年同時期比約1.7％減、前月比約2.7％増の250億3000万ドルという統計結果となった。
7月-9月の四半期の平均成長率は4月-6月を約3.5％上回り、2011年の売上累計は現時点で前年比2.2％増の2259億9000万ドルとなっている。
日本市場の売上は8月比4.2％増の38億ドルで地域別では最も伸び率が高かった。この7月-9月の成長率は4月-6月比14.9％増で震災による影響からの回復が売上を引き上げた。
SIAによると製品分野では、自動車向けやスマートフォン、タブレット、電子書籍リーダーなどが好調だという。
訂正前
訂正後
訂正前
訂正後
2011.10.28
2011年10月27日、Mentor Graphicsは、同社のエミュレーター「Veloce」を中国の大手通信機器メーカーZTEが導入した事を発表した。
発表によるとZTEは、ネットワーク・アプリケーション向けの次世代SoCのシステムレベル検証に利用するために「Veloce」を採用。Mentorは製品の能力と合わせて、様々なアプリケーションに対応する分野別検証ソリューションの存在が採用に繋がったとしている。
「Veloce」をベースとする分野別の検証ソリューションは、検証用のソフトウェア・モデル「iSlove」製品を利用するものと、更にサードパーティー製品と連携するものとあるが、Mentorは様々なアプリケーションに対してソリューションの拡大を進めており、直近ではドイツMorethanIP社との提携によるマルチ・ギガビット・イーサネットの検証ソリューションと、自社の新製品「iSolve SuperSpeed USBホスト・コントローラ」および「Veloce USB 3.0ホスト・トランザクタ」を用いたUSB3.0の検証ソリューションを発表している。
MorethanIP社との提携ソリューションは、同社の提供するIEEE1588準拠のイーサネットMACプロトコルIPコアを利用するもので、設計早期段階でのテレコム・チップの高速なハードウェア検証を実現。また新たに提供されるUSB3.0検証ソリューションは、USB3.0のソフトウェア・ドライバの検証やUSB3.0対応のハードウェアの検証を行うことができる。
2011.10.27
2011年10月26日、ARMとAvnetはオンライン・ストア「Embedded Software Store」のオープンを発表した。
サイトにアクセスすると、Middleware、Operating Systems、Toolを製品カテゴリ別、アプリケーション分野別（市場別）に検索可能で、サイトを通じて製品をオンライン購入する事が可能。ForumやBlogなどのコミュニティ・ページも用意されている。ARMとAvnetはパートナーや製品ラインナップを増やし、同サイトを通じたエコシステムの拡大を目指すとしている。
2011.10.27
2011年10月26日、Cadenceは、2011会計年度第3四半期（2011年7-9月）の売上を報告した。
Cadenceの2011年Q3（7-9月)の売上は、前年同時期比約22.6％増、前期Q1（11年1-3月）と比較して約3.1％増の2億9200万ドル。営業利益は2800万ドルだった。（※GAAP基準による会計結果）
同実績は7月末時点での同社のフォーキャストを上回るもので、前期に引き続き売上好調をキープしており、7四半期連続で前年比増の売上を達成している。
Cadenceは世界経済の状況が悪化する中においても同社への製品・サービスへの要求は高まっているとしており、再び年間売上予測を上方修正し11億3500-4500万ドルとした。予測の上方修正は今年3度目。次期2011年Q4売上は2億9500-3億500万ドルと予測している。
2011.10.27
2011年10月26日、CadenceとXilinxは、Xilinx「Zynq-7000」のバーチャル・プラットフォームを共同開発した事を発表した。
発表によるとCadenceとXilinxの両社は、Xilinxの28nm FPGA 7シリーズとARMのCortex-A9 MPCoreで構成される「Zynq-7000 Extensible Processing Platform (EPP)」の組込みソフトウェア開発向けにバーチャル・プラットフォームを共同開発し、サンタクララで開催中の
ARM TechCon 2011にてデモを披露した。
「Zynq-7000」のバーチャル・プラットフォームは、Cadenceのバーチャル・プラットフォーム作成環境「Virtual System Platform (VSP)」によってSystemC TLMベースで構築されたもので、ARM Cortex-A9 MPCoreのプロセッサ・モデルはImperas社のOVPモデルを利用。ペリフェラル、メモリ、I/Oモデルも実装されており、同環境上でLinuxなど組込みOSをブート出来る。
この「Zynq-7000」バーチャル・プラットフォームは、既に初期特定顧客に提供されており、2012年Q1に一般リリースされる予定となっているが価格や供給形態などについての詳細は明らかにされていない。
尚、Xilinxはバーチャル・プラットフォームの発表と合わせて、「Zynq-7000 Extensible Processing Platform (EPP)」におけるオープンソースLinuxのサポートを発表。これによりソフトウェア開発者は、「Zynq-7000 Extensible Processing Platform (EPP)」をターゲットとしたLinuxアプリケーションをオープンソースのGNUツール・チェーンや QEMU system modelを利用して開発することが可能。Xilinxのパートナー各社からもLinuxベースの開発環境が提供される。
また、「Zynq-7000」バーチャル・プラットフォーム向けにプロセッサ・モデルを提供するImperas社も本発表と合わせてARM Cortex-A9 MPCoreおよびCortex-A5 UPのプロセッサモデル（OVPモデル）のリリースを発表している。
FPGA向けのバーチャル・プラットフォームとしては、先日AlteraがARM搭載FPGA「SoC FPGA」向けに「SoC FPGA Virtual Target」を発表したばかり。こちらはSynopsysのバーチャル・プラットフォーム開発環境で作成されている。
2011.10.26
2011年10月25日、図研はプリント基板設計の統合環境として新製品「CR-8000 Design Force」および「CR-8000シリーズ」を発表した。
発表によると新製品「Design Force」は、「CR-8000シリーズ」の中核をなすプリント基板設計環境で、既存ツールの操作性やパフォーマンスを大きく見直し、マルチCPU/マルチスレッド、3Dグラフィックス、タッチパッド操作などの新技術を採用しているほか、基板内蔵部品、TSV、SIPなどの新しい基板実装技術にも対応している。
図研はこの新製品「Design Force」を中心に、構想設計ツール｢System Planner｣、回路設計ツール｢Design Gateway｣、製造設計支援ツール｢DFM Center｣から成る電子機器設計プラットフォームを「CR-8000シリーズ」として展開していく。
「CR-8000シリーズ」の大きな特徴は以下の通り。
・複数基板の設計、LSIとパッケージ/プリント基板の協調設計など、複数の設計対象を含むシステム全体の設計/検証/レビューが可能。
・各種設計プロセス間の連携はもちろん、ネットワークを介したコンカレント（同時並行）設計など設計の水平分業にも対応。
・図研のエンジニアリングPLM「DS-2」のデータベースをネットワーク経由で直接シェアすることができ、部品情報、ワークインプログレス（設計途上）の設計成果物管理、設計要件管理をより効率的に行うことが可能。
・現行「CR-5000シリーズ」のツールと設計データ、ライブラリが互換であり、「CR-5000」と「CR-8000」のツール群の混在運用が可能。
尚、「CR-8000 Design Force」の国内販売価格は、3Dモデリング・テクノロジー編集機能、コンストレインツドリブン設計機能、SI・PI・EMI解析エンジン、各種インテリジェント配線機能などを含む基本構成（Professionalバージョン）で980万円となっている。
2011.10.26
2011年10月25日、XilinxはFPGAの新製品「Virtex-7 2000T」の出荷開始を発表した。
「Virtex-7 2000T」は、スタックド・シリコン・インターコネクト技術を用いて複数FPGAを並べて繋ぐ「2.5D」と呼ばれる二次元の配置手法を用いた初のFPGAで、TSMCの28nm High Performance Low Power(HPL)プロセスで量産されている。「Virtex-7 2000T」には、68億トランジスタで実現される業界最大の2000万ASICゲート相当、200万ロジック・セルが集積されており、トランシーバーの最大速度は12.5Gb/s。Xilinxの最高峰ハイ・パフォーマンスFPGAとして出荷される「Virtex-7 2000Tに」は、通信/放送インフラをはじめ、ハイ・パフォーマンス・コンピューティングやASICプロトタイプ、エミュレーションなどでの利用が想定されている。
※画像はVirtex-7 200T のイメージ Xilinx提供
※画像はスタックド・シリコン・インターコネクト技術のイメージ図 Xilinx発表資料抜粋
