2013.11.07
2013年10月18日、フォーマル検証、パワー最適化、高位合成など各種EDA製品を展開する米Calypto Design Systemsは、新横浜のホテルでプライベート・セミナー「Calypto Users Forum」を開催した。
同イベントは昨年に続いての開催となるユーザー向けのセミナーで、会場には60名を超える参加者が足を運んだ。
ここでは、同イベントで発表された、富士通九州ネットワークテクノロジーズ株式会社による事例講演、「富士通QNETにおける高位合成の活用方法」について紹介する。講演を行ったのは、富士通九州ネットワークテクノロジーズ株式会社、第一開発統括部 第一技部 兼技術戦略室 技術戦略企画部 シニア・プロフェッショナル・エンジニアの山下 公彰氏である。
山下氏は、音声処理や画像処理のチップ開発に従事するエンジニアで設計と合わせて先端設計技術の実用化にも取り組んでいる人物。今回の講演ではCalypto社の高位合成ツールを用いた成功事例というよりは、同社における高位合成フロー、その成功の秘訣について語ってくれた。
山下氏によると、富士通QNETでは2002年から高位合成ツールの実用に取り組み始め、現在では下記4種類の高位合成ツールを所有し本格的に設計で活用。
・Calypto社「Catapult」
・SystemCベースHLS（高位合成ツール）
・FPGA向けHLS（高位合成ツール）
・SystemVerilogベース合成ツール
中でも「Catapult」は稼働率が高く投資に見合った効果を得ているとの事で、当初は「Catapult」の研究開発利用が多かったが最近では製品開発向けに利用するケースが増えたという。山下氏が示したグラフから読み取ると、2013年は高位合成ツールを用いた6件の製品開発のうち3件で「Catapult」を使用したようだ。
複数の高位合成ツールを保有し、高位合成ツールベースの設計を上手く実践しているように見える富士通QNETだが、利点の一方で課題もあると山下氏。高位合成の利用者が限られている点、様々な要因で生産性が左右される点などを挙げ、効果の出る領域は限定的で成果は簡単に得られないとコメント。また言語の壁やノウハウの伝授など人材育成の難しさについても指摘した。
実際の高位合成ツールの活用方法については、山下氏より富士通QENT流とも呼べる「成功法」が紹介された。
まず、設計フローについては、「リファレンスとなるCコードを引きずらない事」を強調した。C言語からの高位合成というと、リファレンスとなるC言語で記述されたアルゴリズムをハード向けにリファインメントして合成用のCコードを作成するというアプローチがとられる事があるが、富士通QNETではこの手法はNG。リファレンスのCコードはあくまでもリファレンスとし、HDL設計と同様に上流工程でしっかりとハードの構造設計を行い、それをベースに合成用のCコードをスクラッチから設計というのが富士通QNET流で、山下氏はこうする事によって最適なハードが得られ設計の収束も早まるとした。
また、複数の合成ツールを使い分けている富士通QNETならではの話であるが、高位合成ツールの適用分野など活用方針についても、ツールの入力言語の特徴から以下の資料画像の通り富士通QNET流の方針が定められているとの事。この方針により、高位合成ツールの利用に関する現場の混乱を避け、高位合成ツールの適用効果を最大限に引き出す設計を実現しているという。ちなみにCalyptoの「Catapult」は、SystemCでの利用はせず、C/C++ベースの設計の際に利用されているという事だった。
※画像は全てCalypto社提供の山下氏の講演データ。
山下氏は講演の最後に「Catapult」の強みとして、C/C++で設計可能な点や検証環境を自動生成する「SC_Verify」機能を挙げ、これら強みによって高位合成導入の目的である「開発効率の向上」が実現できると強調。逆に弱みとしては、幾つかある中で「遅延見積りの精度」が低いと最優先での改善を求めた。
2013.11.06
2013年11月5日、米SIA（Semiconductor Industry Association）は、2013年9月の世界半導体売上（3ヶ月移動平均）を発表した。
SIAの報告によると、2013年9月の世界半導体売上は前年同月比8.7％増、前月比3.3％増の269.7億ドルで単月売上記録としては史上最高額を記録。3ヶ月連続で単月売上記録を更新した。世界半導体単月売上が前年実績を上回るのはこれで5ヶ月連続、前月実績を上回るのは7ヶ月連続となる。
市場では今年の半導体需要はQ3がピークと言われており、半導体関連各社はQ4実績予測を控えめに抑えているが、現時点で既に今年の売上額は累計2260億ドルに達しており、昨年実績の2916億ドルを上回るのは確実と見られている。
2013年9月の売上を地域別でみると、前月比では全ての市場でプラス成長、最も伸びたのは北米市場で前月比5.7％だった。前年比では北米市場が24.3％増とずば抜けた伸びを示し、アジア・パシフィック市場、欧州市場も8月に続いて堅調な伸びを示したが、日本市場だけは為替レートの影響が大きく12.9％減という結果となっている。
2013.11.05
2013年10月16日、米EDA Consortiumは、2013年度第2四半期（4月-6月）の世界EDA売上報告を発表した。
EDACの発表によると、2013年Q2（4月-6月）の世界のEDA売上総額は、前年比3.8％増、前Q1比0.9％減の16億5340万ドルで、四半期ごとの世界EDA売上総額として14四半期連続で売上前年比増を達成した。
2013年Q2の売上を分野別に見ると、前Q1で前年Q4のリバンウンドで売上を落としたIC Physical Design & Verification分野の売上が前年比14.7％増と大きく上昇。その他分野は微増に留まり、主力のCAE分野だけが売上前年割れだった。
2013年Q2の売上を地域別に見ると、日本を除く全ての地域で売上前年比増を達成。最も伸びたのは前Q1同様アジアその他地域でQ1の前年比20.5％に続いて今期は18％増だった。日本の売上額の減少は為替レートの影響も大きい。
2013年Q2時点でのEDA業界の従業員数は29304人で、前年比3.9％増、前期Q4比0.2％減となっている。
2013年Q2の分野別の売上と昨年同時期との比較は以下の通り。
■CAE分野 6億1120万ドル 1.2％Down
■IC Physical Design & Verification分野 3億7600万ドル 14.7％Up
■IP分野 4億3200万ドル 2.7％Up
■サービス分野 8610万ドル 1.2％Up
■PCB/MCM分野 1億4830万ドル 5.2％Up
2013年Q2地域別の売上と昨年同時期との比較は以下の通り。
■北米 7億1440万ドル 1.0％Up
■ヨーロッパ 2億8050万ドル 7.4％Up
■日本 2億2670万ドル 12.3％Down
■アジアその他地域 4億3190万ドル 18.0％Up
2013.11.05
2013年10月31日、インターコネクトIPを手掛けるArterisは、ファブレス半導体最大手のQualcommが同社のインターコネクト技術ならびに元社員を獲得した事を発表した。※訂正あり
QualcommとArterisとの取引条件に関する詳細は明らかにされていないが、QualcommはArterisのインターコネクト技術を買収すると同時にArterisのエンジニアも獲得しており、フランスにあるArterisの開発チームのエンジニアは既にQualcommの従業員となっている状況。ArterisはインターコネクトIPの技術をQualcommに譲渡した後も、既存製品である「FlexNoC」および「FlexLLI」の新規ライセンス契約と既存ライセンス契約のサポートを継続し、既存顧客との契約上の義務やオペレーションに変更は無いとしている。
Arterisの主力製品であるインターコネクトIP「FlexNoC」は、先端モバイルチップを中心にこの数年で急速にシェアを伸ばし、現在そのライセンシーは50社以上、200種近いチップに利用されている。約2年前に競合のSonicsにインターコネクトIPに関する技術の特許侵害で提訴されたが、その後ArterisはSonicsを逆提訴。両社の係争は未だ決着がつかぬままの状態となっている。
数多くのSoCに実装されているArterisのインターコネクト技術を獲得することで、Qualcommはモバイル・チップを中心に同社SoCの優位性を更に高める事になる。ArterisにはQualcommの他にARM,Synopsys,NTTドコモ、イノテックなどが出資している。
2013.10.31
2013年10月30日、CadenceはARM搭載SoCの性能解析をターゲットとした新製品「Interconnect Workbench」のリリースを発表した。
Cadenceによると、「Interconnect Workbench」は、ARM搭載SoCのインターコネクトの性能解析をサイクル精度で実現するEDAツールで、具体的にはARMのインターコネクトIP「CoreLink CCI-400、NIC-400、NIC-301、ADB-400」を搭載したSoCをターゲットに、インターコネクトの性能解析用のテストベンチを自動生成することができる。
実はこの「Interconnect Workbench」は、以前からCadenceのセミナーやイベント等で紹介されていたソリューションで、今年4月に開催された「MemCon Japan 2013」においても「ARMベースSoCのインターコネクトおよびメモリサブシステムのRTL性能解析によるアーキテクチャ探索」と題した日本ケイデンスの講演で紹介されていた。
当時の講演で聴いた説明によると、「Interconnect Workbench」はARMの純正システムIP設計環境「AMBA Designer」が生成するインターコネクトのRTLをターゲットにテストベンチを生成。テストベンチは、「AMBA Designer」から出力されるRTLのIP-XACT記述とIP固有のトラフィック・プロファイル、AMBA VIPメタ・データ・ライブラリから自動生成される。今回の発表によると、テストベンチはCadenceの「Interconnect Validator（インターコネクトの検証IP）」とAMBA検証IP一式を組み込んだ生成されるようだ。
「Interconnect Workbench」で生成したテストベンチを用いたシミュレーション結果は、専用のパフォーマンス解析GUIでトランザクション・ベースのパフォーマンスの解析とデバッグが可能。レイテンシ分布の解析やトランザクションの追跡による異常値の特定やレイテンシ違反の原因のデバッグが可能だという。
Cadenceは「Interconnect Workbench」を用いることで、テスト環境構築の工数を減らせるだけでなく、サイクル精度のシミュレーションによって様々なアーキテクチャの性能検証を様々なシナリオで実現できると主張する。
※画像は全てCadence提供のデータ（MemCon Japan 2013日本ケイデンス講演データ）
2013.10.31
2013年10月30日、プロセス/デバイス・シミュレータおよびアナログ、ミックスド・シグナル、RF設計向けのEDAツールを手掛けるSilvacoの日本法人?シルバコ・ジャパンは、芝浦工業大学が同社のデバイス・シミュレータ「Atlas」を採用したことを発表した。
発表によると芝浦工業大学は、GaN系化合物半導体の研究にSilvacoのデバイス・シミュレータ「Atlas」を採用。化合物半導体の解析における同製品の多くの実績が採用に至る理由の一つで、関係者の一人である芝浦工業大学 石川博康准教授は、以下のようにコメントしている。
「昨今のGaN系化合物半導体の研究開発において、それぞれの材料の物性を反映した最適な設計を行うためには高い信頼性を持つデバイス・シミュレータが欠かせません。シルバコのAtlasは当研究室が要望する解析機能を満たす最適なツールであり、Atlasを活用することにより研究が加速していくことを期待しています。」
2013.10.31
2013年10月23日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社のFPGA設計向け論理シミュレータ「Active-HDL」に、大規模FPGAのチーム設計向けのプロジェクト管理機能を追加した事を発表した。
Aldecの発表によると今回追加したチーム設計向けのプロジェクト管理機能の主な特徴は以下のとおり。
・ユーザー定義ディレクトリ構造：
標準の合成・配置配線ツールと同じプロジェクト構造を作成可能。
複数のベンダーのツールで共通のプロジェクト構造を利用できるようになる。
・マルチデザイン・プロジェクト：
ロードタイム設定ファイルで各種設定を自動でロードすることが可能。
ワーキング・ディレクトリの設定、ローカル変数の更新、スクリプトモードの設定、など。
・実行モード設定：
初回設定後、ワンクリックでActive-HDLのシミュレータを色々な実行モードに設定可能。
?最適化モード、シミュレータはできるだけ最高速度でシミュレーション実行。
?デバッグおよびカバレッジモード、スピードを落として解析用データを収集。
Aldecは、このような機能の提供は、FPGAの大規模化、複雑化に伴うチーム設計の広がりが背景にあるとしている。
※アルデック・ジャパン株式会社
2013.10.31
2013年10月28日、Synopsysは、ARM社のARM AMBA 5 CHI（Coherent Hub Interface）オンチップ・インターフェイス仕様に対応した検証IPのリリースを発表した。
AMBA 5 CHIは、今年6月に発表されたばかりのARMv8アーキテクチャ・ベースのCortex-A50シリーズ向けのオンチップ・インターフェイス仕様で、複数のプロセッサ間で高速のノンブロッキング・データ転送を実現するもの。
今回SynopsysがリリースしたAMBA 5 CHI の検証IPは、同社の検証IP製品群「Discovery VIP」の一つとして提供されるもので、IP本体は100％SystemVerilogでコーディングされており、SystemVerilogベースの検証メソドロジUVM、VMM、OVMの全てで利用することが可能。当然ながらSynopsysのシミュレータ「VCS」に限らず主要な市販シミュレータでできる。
また、「Discovery VIP」にはプロトコル考慮のデバッグが可能なデバッグ環境「Protocol Analyzer」が用意されているほか、テスト・プランの自動生成やカバレッジの作成も可能なコンフィギュレーション自動設定用のGUIも用意される。
尚、ARMは顧客企業に対してAMBA 5 CHI仕様に対応したプロトコル・チェッカー（SystemVerilogアサーション）を無料で提供している。
2013.10.25
10月17日、EDAベンダApache Designを子会社に持つAnsysは、同社が米Software Magazine誌のランキング「Software 500」にランクインした事を発表した。
「Software 500」は、世界のソフトウェア／サービスサプライヤを収益ベースでランク付けするもので、Ansysは7年連続で選出。今年は売上7億9,802万ドルで売上成長率は15.41％となり昨年の107位から100位に順位を上げた。
その他EDAベンダとしては、大手3社全てが100位以内にランクイン。その順位と実績は以下の表の通り。
2013.10.25
2013年10月23日、Xilinxは、同社FPGAデバイスの専用設計環境「Vivado Design Suite」の最新バージョン2013.3のリリースを発表した。
発表によると最新の「Vivado Design Suite 2013.3」では、IPのコンフィグレーション、インテグレーション、検証機能が向上されたほか、提供されるIPコア（LogiCORE/SmartCORE）の数も230種に拡大された。 IPコンフィグレーション機能の面では、リビジョン管理が容易になりパッケージングも向上。IPのコンフィグレーション機能の面では、デザインとIPコアの同時最適化をシステム全体にわたって行うことができるようになった。また、新たに導入された階層化フローとパーシャル リコンフィギュレーションによって複雑なシステムのインテグレーション、検証、インプリメンテーションをさらに加速できるようになった。
更にXilinxは今回の「Vivado」のバージョンアップと同時に「UltraFast Design Methodology」と呼ぶ「Vivado」用の設計手法を発表。（プレスリリース文）同設計手法は、デザインの品質向上とTAT短縮を実現するためのもので、デザイン・サイクル全般に渡るDRC (デザイン・ルール・チェック) の提供によりエンジニアをガイドし、合わせて設計品質を向上させるHDLや制約の各種テンプレートも提供。設計の自動化を促進する。最新の「Vivado」には同設計手法の重要なポイントを自動化する機能が備えられているという。
その他、今回の「Vivado」のバージョンアップに伴い、Cadenceのシミュレータ「Incisive Enterprise」Synopsysのシミュレータ「VCS」を用いた検証フローも追加された。
最新の「Vivado Design Suite 2013.3」ならびに「UltraFast Design Methodology」は既に提供が開始されている。
2013.10.25
2013年10月23日、Synopsysは、設計用IPの新製品「DesignWare Enterprise 40G Ethernet MAC」ならびに「PCS Controller IP」を発表した。
今回発表された「40G Ethernet MAC IP」ならびに「PCS Controller IP」は、SynopsysのEnterprise 40G IPソリューションの一部として提供されるもので、いずれのIPもIEEEのEthernet規格IEEE 802.3ba仕様に準拠しており、先進のデータセンター向けSoCをターゲットとして性能・消費電力共に最適化されている。
消費電力の低減については、パワーダウン・モードでLANウェイクアップ・フレームやマジック・パケット・フレームを検知できるWake-on-LAN機能の搭載や省電力化のためのIEEE 802.3az仕様への準拠により実現しているという。
新製品「DesignWare Enterprise 40G Ethernet MAC IP」ならびに「PCS Controller IP」は既に出荷されている。
2013.10.24
2013年10月23日、Cadenceは、2013会計年度第3四半期（2013年7-9月）の売上を報告した。
Cadenceの2013年Q3売上は、前年同時期比約8.2％増、前期Q2（13年4-6月）と比較して約1.3％増の3億6700万ドル。純利益は前年5900万ドルに対し今期は3900万ドルだった。（※GAAP基準による会計結果）
CadenceのQ3売上実績は前Q2売上報告時の予測通りのもので、同社の売上はこれで15四半期連続で前年比増を記録。同社のCEO Lip-Bu Tan氏のコメントによると、9月に発表した新型エミュレータ「Palladium XP II」の滑り出しも順調でQ3の売上増に貢献しているとの事。Cadenceはつい先日も新製品としてFastSPICE「Spectre XPS」を投入しており、IPビジネスの強化と並行して新たなEDA製品を市場投入することで好調な業績を実現している。
尚、CadenceのCEO Lip-Bu Tan氏は、米ベンチャー・キャピタルWalden International社のチェアマンという顔も持っており、同社はつい先日インドの半導体ベンチャー向けに計1億ドルの投資を計画している事を発表したが、その投資が結果としてCadenceの売上に跳ね返ってくる可能性は大きい。例えば今年Cadenceが買収したインドのIPベンダCosmic Circuits社はWalden International社の投資先であった。
Cadenceは次期2013年Q4の売上を今期実績を更に上回る3億7000-8000万ドルと予測。予測通りに行くとCadenceの2013年の年間売上は、14億5300万-14億6300万ドルになる見通しだ。
2013.10.23
各組織が公に発表している2013年10月時点での2013年世界半導体市場成長予測。
IHS、Gartner、IC Insightsの予測値を更新しました。各社の予測値は概ね5％前後と似通った数値になってきました。
2013.10.23
2013年10月22日、ARMは、2013会計年度第3四半期（2013年7-9月）の売上を報告した。
ARMの2013年Q3の売上は、前年比26％増、前期比約8.5％増の2億8670万ドルで前Q2に続いて四半期売上記録を更新、税引き前の純利益は前年比約36％増の約1億5000万ドルだった。売上の内訳を見るとライセンスの売上が前年比約47％増の1億2310万ドル、ロイヤリティの売上が前年比約13％増の1億3710万ドルだった。ARMは2010年Q1より四半期売上の前年増を継続しており、今期で15四半期連続で売上前年増となった。
ARMはこのQ3で前Q2（25件）を大幅に上回る計48件のプロセッサ・ライセンスを獲得。ARMによると契約した企業数は24社で内11社は新規顧客であるとの事。その内訳はCortexシリーズのプロセッサ・ライセンスが計37件で、この中にはCortex-A50のライセンス3件を含む計15件のCortex-Aライセンス、18件のCortex-Mライセンスが含まれている。ARMによるとCortex-Mプロセッサのライセンス契約は約150社、累計200件近くに達しているという。尚、GPU Maliのライセンスはプロセッサほど増えず前Q2を下回る5件だった。またプロセッサ・ライセンス数にはカウントされていないプロセッサの最適化のフィジカルIPパッケージ「POP IP」のライセンス獲得数は4件だった。
※画像はARM発表資料より抜粋
2013年Q3で出荷されたARM搭載チップの総数は前年比20％増の約25億個で、これまではその半数以上はモバイルデバイス向けだったが、今期Q3ではモバイルデバイス向けの出荷は全体の48％と半数を下回った。出荷されたプロセッサの個数を種類別で見ると、前期Q2で全体の50％に達したCortexシリーズの出荷数が今期は更に増え全体の53％となった。
※画像はARM発表資料より抜粋
ARMは次期2013年Q4の売上を約2億9000万ドルと予測している。
2013.10.23
AlteraおよびXilinxの売上推移。（各四半期の売上をカレンダー上のQ1-Q4に対応）
2013.10.23
2013年7月23日、Alteraは2013会計年度第3四半期（13年7-9月）の売上を報告した。
発表によるとAlteraの2013年Q3（13年7-9月）売上は、前年比約10％減、前期Q2比約6％増の4億4590万ドル、営業利益は前年比約28％減、前期Q2比約14％増の1億2833万ドルだった。Alteraは今年Q1（13年1-3月）で7四半期ぶりに売上前年増を記録していたが、Q2,Q3は2四半期連続で売上前年割れとなった。
CEOのコメントによると、Q3は28nm FPGAが好調で前期Q2比増を達成したとの事。尚、AlteraはこのQ3において、Intelの14nm FinFETプロセスで製造予定の次世代FPGA「Stratix 10」の最初のテストチップをテープアウトしたという。
AlteraのQ3売上を地域別で見ると、前Q2実績に対しては日本を除く地域で売上増、前年実績に対しては日本市場のみが売上増という結果で、前期Q2に対しては北米市場が最も高い15％増、前年に対してはアジア市場が18％減と大きく減った。
Q3売上を分野別で見ると、主力のテレコム/ワイヤレス分野が前期Q2よりも微増、産業向けおよびミリタリー/クルマ分野とネットワーキング/ストレージ分野がそれぞれ2ケタ増と好調だった。
製品別では、CEOのコメントにもある通り、最新の28nm製品を含む新製品カテゴリの売上が前年比27％増、前Q2比16％増と大きく伸びた。売上に占める新製品カテゴリの割合は、昨年同時期で33％だったが今年は44％にまで上昇している。
Alteraは次期2013年Q4（10-12月）の売上を2013年Q3の3％減から1％増と競合のXilinx同様、幅を持たせた予測をしている。市場の動向が読みにくい現状によるものだろう。
2013.10.22
2013年10月21日、Xilinxは2014会計年度第2四半期（2013年7-9月）の売上を報告した。
Xilinxの2014会計年度Q2（13年7-9月)の売上は、前年同時期比10％増、前期Q1比3％増の5億9900万ドル。営業利益は前年比17％増、前期Q1比31％増の1億6380万ドルで、前期Q1の実績には届かなかったが前年比10％増。13年Q4、粗利益率は69.5％と14年Q1と2四半期連続で更新した記録を今期も更新した。（※GAAP基準による会計結果）
同社のCEOのコメントによると、Q2は28nm製品が予想を上回る業績を叩き出し売上が8000万ドルを突破。特に有線／無線通信アプリケーション向けの「Kintex-7」の売上が好調だったとの事。
Xilinxは13年Q4（13年1-3月）までアジア地域以外の不調により、7四半期連続で売上前年割れとなっていたが、前Q1に続いて今期Q2も売上高が回復し復調傾向を明確にした。
XilinxのQ2売上を地域別でみると、前年比、前期比ともに欧州を除いた全ての地域で売上増を記録。分野別の売上では、産業機器／航空宇宙防衛、放送、民生機器／車載など主力のコミュニケーションおよびデータ・センター以外の分野が前年比2ケタ増と大きく伸びた。
製品別売上では、主力の新製品カテゴリ（Virtex-7, Kintex-7, Zynq-7000, Virtex-6, Spartan-6）の売上が続伸中で、はじめてメインストリーム製品カテゴリ（Virtex‐5、Spartan‐3、CoolRunner‐II）の売上を上回り、売上全体に占める割合を36％まで高めた。
Xilinxは、次期2014年Q3（13年10-12月）の売上を今期実績の2％減から2％増と若干振れ幅のある予測をしている。
2013.10.21
2013年10月17日、Synopsysは、機能安全規格に準拠した車載システム向けのプロセッサ・コアの新製品「DesignWare ARC EM SEP （Safety Enhancement Package）」を発表した。
新製品「ARC EM SEP」は、低消費電力32ビット・コアARC EM4をベースとしたプロセッサ・コアで、自動車に搭載されるエレクトロニクス・システムの機能安全規格「ISO 26262」の認証指標「ASIL D」を満たす安全特性を備えている。
またプロセッサ・コアが「ISO 26262」に対応するだけでなく「ARC EM SEP」のコンパイラも「ISO 26262」に対応しており、ソフトウェア開発者は同コンパイラを用いることで「ISO 26262」に準拠した「ASIL D認証」をクリアするソフトウェア・コードを短期間で開発できるようになる。
また「ARC EM SEP」には、クローズリー・カップルド・メモリー、1ビットのエラー訂正/2ビットのエラー検出ができるECC機能、2ビットのエラー検出ができるパリティ保護機能といった安全性確保のための機能を備えているほか、Synopsysの提供するバーチャル・プロトタイピング・ツール「Virtualizer」でサポートされており、同社のシミュレータ「Saber」、Mathwork社の「Simulink」、Vector社の「CANoe」、といったツールと連携したバーチャルHILSの実行と故障注入テストが可能だという。
※HILS：hardware-in-the-loop simulation
尚、機能安全規格「ISO 26262」の認証にあたっては、各種ドキュメントの整備も求められるため、Synopsysは「ARC EM SEP」に関するセーフティ・マニュアル、セーフティ・ガイドなどの安全性に関する付属書類をユーザーに提供し、ユーザーの認証クリアを包括的に支援するという。
新製品「ARC EM SEP」および付属ツールは、10月末より一般提供を開始する予定。
2013.10.17
2013年10月11日、Cadenceは同社のIP製品に関する3件の発表を行った。
今回Cadenceが発表したのは、シリコン実証済の28nmアナログIPファミリのリリースと、オーディオ向けに実績が豊富なTensilica DSP IPコアの新たなエンコード/デコード技術のサポート2件。
まず新たなアナログIPとして発表したのが、下記4種類のADコンバータおよびDAコンバータで構成されるデータ・コンバータIPファミリで、WiGig (802.11ad)、LTE、LTE-Advanced、などの新しい高速通信プロトコルを利用する設計者のニーズに応えるもの。同IPは先端プロセスでのデジタル/アナログ回路の統合を容易にするだけでなく、システムのパフォーマンス向上、品質向上、コスト削減にも役立つという。
もう一方のTensilica DSP IPコアについては、既存のHiFi オーディオ・ボイスDSPにおいて、サラウンドエンコード/デコード技術「DTS Neural Surround」およびドルビーデジタルプラス向けのデコード技術「ドルビーDS1」がサポートされた。いずれもDSPユーザーに提供されるオーディオ・ボイス用のソフトウェア・パッケージでのサポートで、DSP IPとしてこれら規格をサポートするのは業界初だという。
2013.10.16
2013年10月15日、Synopsysは、TSMC 16nmカスタム設計リファレンス・フローの開発に向けてTSMC社と協業していることを発表した。
発表によるとSynopsysとTSMCの両社は、VDRC（voltage-dependent design rules）に対応したTSMC 16nmカスタム設計リファレンス・フローの開発に向けて協業。競合のCadenceもTSMCとの同様の協業を進めているが、「VDRC対応」というのが一つの大きな違いとなっている。
「VDRC」は、電圧依存の高いデザインのデザイン・ルール・チェックで、VDRCに対応するためにSynopsysは各ネットで発生する電圧幅を回路シミュレーター「HSPICE」で解析し、カスタム設計環境「Laker」がそれをレイアウトに取り込んで制約として活用、最終的に物理検証ツール「IC Validator」でサインオフ検証を実行するというツールの連携を実現しているという。
このVDRC対応のフローを実現するにあたり、SynopsysとTSMCは標準SPICEモデルよりも精度の高いレイアウト依存のモデリングを可能とする「TSMC Modeling Interface (TMI2.0)」を共同開発したほか、物理検証（DRC/LVS）向けのサインオフ精度のランセットも共同開発。また、SynopsysはTSMCの協力を得て、高精度なエレクトロ・マイグレーション、IRドロップ解析の実現に向けた「CustomSim」の機能拡張を実施したという。
尚、TSMCはTSMC 16nmカスタム設計リファレンス・フローの開発に対するSynopsysの貢献を称え、Open Innovation Platform "Partner of the Year 2013"を授与している。
2013.10.16
2013年10月15日、ハード設計/EDA関連規格の標準化組織米Accellera Systems Initiativeは、オープンコアプロトコル（OCP）の普及団体OCP-IPからOCPの技術資産を譲り受けた事を発表した。
発表によると今回OCP-IPは、OCPに関する資産をAccellera Systems Initiativeに譲渡。Accellera Systems Initiativeはこれを受け入れ、同組織が策定、標準化しているIP-XACTやSystemCなどの業界標準規格との補完も含めOCP規格の標準化のてこ入れを行っていく計画だという。
Accelleraはここ数年で、Open SystemC Initiative (OSCI)、Virtual Sockets Interface Alliance (VSIA)、SPIRIT Consortium、そして今回のOCP-IPと個別規格の標準化団体を次々と吸収・合併しており、ハードウェア設計および設計言語関連の標準化を取りまとめる業界最大の組織として、規格の開発および推進の合理化を図っている。
2013.10.15
2013年10月10日、Cadenceは、FastSPICEの新製品「Spectre XPS」を発表した。
発表によると新製品「Spectre XPS」は、新たなパーティショニング・テクノロジの導入により、メモリ消費量を抑えつつ大規模かつ高速なシミュレーションを実現可能で、Cadenceは競合製品よりも10倍高速なスループットを実現するとしている。
「Spectre XPS」は、ミックスシグナル設計における電圧降下を考慮した高精度なタイミング解析、メモリのキャラクタライゼーションを大きなターゲットとする製品で、ミックスシグナル設計環境「Virtuoso Analog Design Environment」とメモリ・キャラクタライゼーション環境「Liberate MX」のそれぞれのツール環境に統合されており、既存のSpectreシミュレーション・プラットフォームを活かしつつ運用可能との事。発表には既に同製品を導入し成果を出しているというTexas Instruments社がコメントを寄せている。
尚、EDA関連情報サイトSemiWikiに掲載されている説明記事によると、「Spectre XPS」は、既存の「Spectre APS」と比較して同精度のシミュレーションを5-15倍高速に実行できるという。
2013.10.10
2013年10月9日、Mentor Graphicsは、インタフェース規格「HDMI 2.0」向けの検証ソリューションを発表した。
「HDMI 2.0」は、今年9月にHDMI FORUMより正式発表されたばかりのAV機器向けインタフェース規格で、Mentorは今回同規格を実装したSoCの検証をターゲットとした、下記3種類の検証製品を発表した。
・iSolve Multimedia ※HDMI 2.0を追加サポート
・Veloce VirtuaLAB Multimedia for HDMI 2.0
・HDMI 2.0向け検証IP
「iSolve Multimedia」は、同社のエミュレータ「Veloce」にプラグ・アンド・プレイで接続できるオプションのハードウェアICEで、HDMI 2.0設計の検証に役立てる事が可能。「Veloce VirtuaLAB Multimedia for HDMI 2.0」は、ソフトウェア・ベースのペリフェラル・モデルであり、様々なペリフェラル構成を実現でき観測性の高い検証を行うことができる。
尚、検証IPも含めて今回発表したHDMI 2.0向けの検証ソリューションは、全てHDMI 1.4標準とも互換性を備えているという。
2013.10.05
2013年10月4日、米SIA（Semiconductor Industry Association）は、2013年8月の世界半導体売上（3ヶ月移動平均）を発表した。
SIAの報告によると、2013年8月の世界半導体売上は前年同月比6.4％増、前月比1.3％増の258.7億ドルで先月更新した今年の単月売上記録を更新。8月の売上としては過去最高を記録した。売上が前年実績を上回るのはこれで4ヶ月連続、前月実績を上回るのは6ヶ月連続となる。市場では既に年末に向けての需要減退が囁かれているが、現在のところ2013年の売上は過去最高のペースで推移しており、前年実績を上回る事は確実視されている。
2013年8月の売上を地域別でみると、全ての市場で売上が前年実績を上回った。昨年実績と比較すると北米市場が前年比23.3％増と前月（21.5％増）に続いて大きな伸びを示し、最大市場のアジア・パシフィック市場も前月（7.2％）を超える7.6％の伸びを示した。日本市場は7月に続いて2ヶ月連続の売上前月超えを果たしたが、為替レートの影響が大きく前年比では16.4％減という結果となっている。
2013.10.03
2013年10月1日、半導体専業ファウンドリ世界最大手のTSMCは、サンノゼにて同社最大のイベント「TSMC Open Innovation Platform Forum 2013」を開催し、今年のPartner of the Yearを発表した。
TSMCの発表を受けたEDA各社のプレス発表によると、今年は以下の通りの受賞となった模様。
昨年はAnsys（Apache）とMentorも受賞者に名を連ねていたが、今年は今のところ受賞のアナウンスはされていない。Berkeley Design Automationは今年初の受賞で回路シミュレータ「Analog FastSPICE」の評価が受賞に繋がった。受賞数を見る限りTSMCとCadenceとの繋がりの強さが垣間見える。
■「Joint Development of 16nm FinFET Design Infrastructure」部門
・Berkeley Design Automation
・Cadence Design Systems
■「Joint Delivery of 3D-IC Design Solution」部門
・Cadence Design Systems
■「Analog/Mixed-Signal IP」部門
・Cadence Design Systems
■「Interface IP」部門
・Synopsys
2013.10.02
2013年9月26日、バーチャル・プラットフォーム「OVP」を手掛ける英Imperasは、新たにPowerPCシリーズのプロセッサ・モデルをリリースした事を発表した。
Imperasが今回リリースしたのは、PowerPC 440/460/470/476の各プロセッサ・モデルで、これらモデルはユーザーに無償提供され、Imperasの提供するTLM2.0ベースのバーチャル・プラットフォーム「OVP」上で利用する事が可能。有償のImperasのシミュレータ「OVPsim」でシミュレーションでき、同じく有償のソフトウェア開発環境を用いて実機を待たないソフトウェアの先行開発を実現できる。
Imperaは各種プロセッサ・モデルを「OVP CPU library」として提供しており、今回同ライブラリに追加されたPowerPCモデルを含めそのラインナップは122種類。ARM,MIPS,Renesasなどをはじめ幅広いプロセッサ・モデルを無償提供している。
2013.10.02
2013年9月27日に開催されたセミナー「Verify 2013」の講演資料を公開しました。
セミナー公式ページ上から講演資料を無料でダウンロード出来ます。
（一部の講演資料は未公開です。）
2013.10.01
2013年9月30日、検証/設計ービスや自社無線IP販売を手掛けるＣＭエンジニアリングは、同社初となるEDAツール製品「SpecInsight」の販売を発表した。※追記修正あり
発表によると新製品「SpecInsight」は、結線やレジスタ定義などの手作業によるトップレベル設計を自動化するツールで、仕様書に記載されている端子、ビット幅、レジスタマップなどの情報を入力することで、仕様に対応するRTLを自動生成する事が可能。入力情報はExcelで用意しGUI上の簡単な操作で結線やレジスタ定義を処理できる。同社が実施したテストでは、「SpecInsight」を使用することで結線、およびレジスタのRTL生成のTATを最大90%削減することに成功したという。
製品構成は、基本機能となる結線ツールとオプションのレジスタ生成ツールに分かれており、その価格は結線ツールが59,800円、レジスタ生成ツールが218,000円（いずれもノードロックの永久ライセンス）と市販EDAツールと比較して破格の価格設定となっている。ごく限られた機能のポイント・ツールであるため、とにかく手軽に小規模の設計会社などでも利用して欲しいという方針でこのような価格設定としたようだ。ちなみに保守料も無し、バージョンアップ品は既存ユーザーに無償提供の予定である。
レジスタ管理など手作業で行われるトップレベル設計の効率化や自動化による品質向上を狙った同種のツールは、単体製品として、またツールの一部機能としてEDA各社から製品化されており、Atrenta、Duolog、Magillem、Semiforeなどが名のしれたところだが、価格競争力の面では今回発表されたＣＭエンジニアリングの「SpecInsight」が群を抜いた存在となる。
尚、ＣＭエンジニアリングは「SpecInsight」に同社の得意分野である検証技術を活かした、「検証自動化機能」としてテストベンチ自動生成やアサーション自動生成といったオプション機能をリリースする予定だという。
※「SpecInsight」は、11月にパシフィコ横浜で開催される「ET2013/EDSF2013」で展示予定
2013.09.25
2013年9月5日、システムレベルの性能解析ツールを手掛ける、米Mirabilis Design社は、同社のESLシミュレータ「VisualSim」にEthernet AVBライブラリを追加した事を発表した。
Ethernet AVBはIEEEの定めるEthernetを用いたAVネットワークの規格で、正式名称は「IEEE 802.1 Audio/Video Bridging」。ここ数年、自動車業界において車載ネットワークとしてEthernet AVBを採用する動きが出てきており注目を集めている。
MirabilisのESLシミュレータ「VisualSim」は、モデル・ベースのシミュレーション環境で、400種以上ある豊富なライブラリ・ブロックをGUI上で組み合わせることで仮想システムを構築し、システムレベルのアーキテクチャおよびパフォーマンス解析を実行可能。ライブラリの他に各種アプリケーション向けのテンプレートも100種位上用意されており、容易に仮想環境を構築できる。
製品の分類としては、Synopsysの「Virtualizer」、Imperasの「OVP」、VLAB Works「VLAB」など、バーチャル・プロトタイピング・ツールの更に上位に位置する製品で、実CPUを模擬したモデルは使用せずソフトの実行は不可。トラフィック・ジェネレーターで実動作を模擬する手法をとり、各種パラメーターの変更によりシステム動作を再現する。
今回、「Visual Sim」に追加されたEthernet AVBライブラリには、 IEEE 802.1AS, IEEE 802.1Qat, IEEE 802.1Qav, IEEE 802.1BA の各規格が実装されており、同ライブラリを用いて仮想システムを構築することでEthernet AVBの動作を模擬できる。
尚、同発表に対してリコーがユーザーとしてコメントを寄せており、それによるとリコーは次世代ネットワーク処理システムの開発で「Visual Sim」とEthernet AVBライブラリを採用したとの事。SystemCやVerilogのハードウェアモデル、そしてソフトウェアを開発する前に「Visual Sim」で仮想システムを構築し、パフォーマンス/信頼性向上、消費電力削減のためのフィジビリティ・テストを実施したという。
ちなみにコメントしているのは、リコーのワーク・ソリューション開発本部、第六開発室室長の木村貞弘氏。同部署の登坂氏が今週27日開催の「Verify2013」にて、「Visual Sim」ならびにEthernet AVBライブラリ採用の詳細について事例を発表する予定となっている。
2013.09.25
2013年9月23日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社のSoCプロトタイピング・ボード「HES-7」を熊本大学が採用した事を発表した。
発表によると、今回Aldecの「HES-７」を採用したのは熊本大学大学院 自然科学研究科で、同大学の末吉教授がコメントしていることから、Computer Architecture/VLSI Design研究室で利用されるものと推測される。
末吉教授は、大容量のFPGAプロトタイピング・ボードを探す中で、そのデザイン容量の大きさからAldecの「HES-7」を選択したとコメントしているが、研究用途という事でコスト面でのメリットも大きかったはず。Aldecの「HES-7」は、最も小さな400万ASIC規模のボードで199万9500円からと市販製品の水準を大きく下回る価格設定がウリの一つとなっている。
2013.09.24
2013年9月17日、半導体専業ファウンドリの最大手TSMCは、同社プロセス向けの3種類のリファレンス・フローを発表した。
今回TSMCが発表したのは、16nm FinFETデジタルおよびカスタム・デザイン・リファレンス・フロー、3D ICリファレンス・フローの3種類で、その名の通り同社最先端の16nm FinFETプロセスならびに3D ICプロセスを対象としたもの。例年、TSMCはDAC（Design Automation Conference）の開催時期に同社最新のリファレンス・フローを発表していたが、昨年から同社のイベント「Open Innovation Platform Ecosystem Forum」の開催時期に合わせて先端プロセス向けのリファレンス・フローを発表するようになった。今年は10月1日にサンノゼで「TSMC 2013 Open Innovation Platform Ecosystem Forum」が開催される。
ちなみに、28nmプロセス向けのリファレンス・フローが最初に発表されたのが4年前の2009年。先端プロセスの開発と合わせてリファレンス・フローの整備も加速しており、EDA各社は同フローに認定されるべく製品開発とTSMCとの協業に力を注いでいる。
今回、TSMC最新のリファレンス・フローにおける認定ツールとして真っ先に声を上げたのは、Cadence、Mentor、SynopsysのEDA大手3社で、いずれのツールもTSMC 16nm FinFET向けのデザイン・ルール・マニュアルとSPICEのバージョン0.5に準拠するもの。16nm FinFETデジタル・リファレンス・フローでは、ARM Cortex-A15の実装によってツールが認定されたという事で、Cadence、Synopsysの両社は配置配線、物理検証、STA、寄生抽出ツールが、Mentorは配置配線、物理検証、DFMツールが認定された。
16nm FinFETカスタム・デザイン・リファレンス・フローにおいては、今回Cadenceが「Virtuoso」の認定をアナウンスしているが、Synopsysの「Laker」も既に認定を発表している。TSMCは16nmプロセスのPDK（プロセス・デザイン・キット）として、SKILLベースのPDKとツール環境に依存しないインターオペラブル・プロセス・デザイン・キット「iPDK」を用意するようだ。
3D ICリファレンス・フローは、以前CoWoS (Chip on Wafer on Substrate)リファレンス・フローと呼んでいた3次元実装フローを拡張したもので、TSVベースのダイ積層設計がサポートされた。同フローでは、Cadence、Mentorの各社が自社ツールの認定を発表しており、配置配線、物理検証、DFMツールの他にCadenceがテスト設計ツール、パッケージ設計ツール、パワー・インティグリティ解析、IRドロップ解析ツール、Mentorがテスト設計ツール、カスタムIC設計ツールの認定を表明している。
その他、大手3社以外では、ATopTechのデジタル配置配線ツールが既にTSMCによって認証されており、20nmフローでの実績を考えると、Ansys（Apache）、Berkeley Design Automation、Solido Design Automationらのソリューションも16nmフローでの認定が見込まれる。
2013.09.20
2013年9月19日、電子計測器をはじめとする計測ソリューションの世界的な大手米Agilent Technologiesは、同社の分社化計画について発表した。
発表によるとAgilentは、同社の主力事業であるライフサイエンス・診断・応用（LDA）市場に向けた計測事業（2013年売上見込39億ドル）をAgilentの名の下でコア事業として残し、もう一方の主力事業である電子計測事業（2013年売上見込29億ドル）を分社化し、新会社を設立する計画。
Agilentは、1999年に米Hewlett-Packard社の会社分割により設立。計測器事業を中心に業績を伸ばし、ライフサイエンス、化学分析など幅広い分野に計測ソリューションを拡大し、業界最大手として14年間で売上69億ドル規模の会社に成長した。
Agilentの社長兼CEOおよびCFOは、引き続きAgilentに留まり経営を続ける予定で、Agilentは会社分割後も現在と同水準の株式配当を継続する見込み。一方の新会社は当初は配当を行わない予定との事で、計測器事業を中心に成長基盤築いてきたAgilentは、今回の会社分割を機に新生Agilentとして新興市場、分子診断、臨床市場など更なる成長の見込める分野に注力していくという。
2013.09.18
2013年9月9日、Synopsysは、SoCの設計とDFTの生産性を向上する新たなテスト統合自動化ソリューション「DesignWare STAR Hierarchical System」を発表した。
「DesignWare STAR Hierarchical System」は、多数のIPからなる今日のSoCのシリコン・テストを加速するソリューションで、テスト向け製品としながらもSynopsysのIP製品カテゴリ「DesignWare」の一製品として位置づけられている。
発表によると「DesignWare STAR Hierarchical System」は、SoCのシリコン・テストを統合的に制御・管理するもので、各種IPをはじめとするSoC内部の全てのテスト・リソースにアクセスし制御するためのIEEE1500準拠の階層ネットワークを自動的に作成する事が可能。また、作成したネットワークを利用してIPレベルのテストパターンをSoCレベルにポーティングする事も可能なほか、SoC内の個々のIPや論理ブロックのテストのスケジューリング（パラレルorシリアル実行）も可能で、これら能力によりSoCテストの統合にかかる工数を大幅に削減するだけでなく、テスト時間と消費電力の削減にも効果を発揮。デザイン階層でのテスト収束を実現することで、SoCのテスト品質を改善できる。
更に「DesignWare STAR Hierarchical System」は、テスト・ネットワークの管理サーバーを通じて、アナログ・ミックスドシグナルIPのキャリブレーションや微調整のためのe-fuseプログラムが可能なためSoCの歩留まり改善にも貢献。また、IEEEで策定中のIP接続のためのインタフェース規格IEEE P1687（IJTAG）に準拠した形で、組込みのテスト回路をシステムレベルのデバッグに再利用することも可能だという。
尚、「DesignWare STAR Hierarchical System」は既に出荷可能で、USB、DDR、PCIeなどSynopsysの各種DesignWare IPは、今後「DesignWare STAR Hierarchical System」と共に利用可能な状態で提供されるとの事。
※画像は全てSynopsys提供のデータ
2013.09.17
2013年9月9日、Synopsysはスキャン圧縮合成ツール「DFTMAX」の上位製品となる新製品「「DFTMAX Ultra」を発表した。
発表によると「DFTMAX Ultra」は、新しい合成ベースのテスト技術により、テスト圧縮機能が従来製品比3倍に高められたほか、生成するテスト回路の構造が改められ、少ないピン数でテスター実測と同じ高速なテストが可能となった。これにより、テストにかかるコストと時間を3分の1程度に減らすことができ、複数ダイの並列テストも可能になるという。
「DFTMAX Ultra」は、Synopsysの論理合成ツール「Design Compiler」の中に組み込まれており、同社のインプリメント環境「Galaxy デザイン・プラットフォーム」の中でシームレスに運用するが可能。またATPGツール「TetraMAX ATPG」と連携する事で更なるテスト品質の向上が可能で、同時に発表された新製品「DesignWare STAR Hierarchical System」と連動してSoCの階層的テストをも実現できる。
※画像はSynopsys提供のデータ
2013.09.17
2013年9月14日、システムレベルのモデル・ベース・シミュレーション・ソリューションを提供する豪ASTC社の子会社VLAB Worksは、同社のバーチャル・プラットフォームがルネサス エレクトロニクス車載向けマイコン「RH850ファミリ」をサポートした事を発表した。
VLAB Worksのバーチャル・プラットフォーム「VLAB」は、組込みシステムのプロトタイピングとソフトウェア開発にフォーカスしたSystemC TLMモデル対応のシミュレーション環境で、同分野では後発ながら自動車分野を中心にビジネスを伸ばしている。公にアナウンスしているところでは、Freescaleやルネサスエレクトロニクスが「VLAB」を導入しているほか、国内の自動車OEM、サプライヤなども車載ECU開発向けに複数導入していると聞く。
発表によると今回VLAB Worksはルネサスエレクトロニクスとの協業により、車載向けマイコン「RH850ファミリ」のCPUおよび周辺モデルを開発。カスタム可能な形でユーザーへの提供を開始した。車載向けマイコンとしてトップ・シェアを誇るルネサス「RH850ファミリ」のバーチャル・プラットフォーム用モデルを提供するのは競合のSynopsysとVLAB Worksの2社のみで、今回発表した「VLAB」用のモデルは既に一部のOEM、サプライヤ、ソフト開発会社に提供されているという。
バーチャル・プラットフォームの普及がなかなか進まない車載分野において、VLAB Worksのソリューションが成功しているのには訳がある。一つはそのツールセットの価格。同社のツールはバーチャル・プラットフォーム開発環境、シミュレータ、シミュレーション結果の解析ツール、各種モデルと大きく4つのコンポーネントで構成されているが、その導入スタート価格が競合製品よりも大幅に安い。構成によっては年間ライセンスを競合よりも1ケタ近い安いコストで利用できるほか、各種モデルについてはパッケージ化して提供する形をとっており、個々のモデルに課金するようなビジネスはしていない。また、CPUモデルおよびペリフェラル・モデルをユーザー側で作成するための2種類の専用環境を提供しているのも同社ソリューションの特徴の一つで。これにより、バーチャル・プラットフォームの導入課題の一つとして挙げられる「モデル供給の問題」をうまく緩和している。
2013.09.12
2013年9月11日、Mentor Graphicsは、ルネサス エレクトロニクスおよび米ファブレス、Open-Siliconの2社による同社製品「Tessent TestKompress」の採用事例を発表した。
発表によるとルネサスは、車載電子システムにおける安全基準の国際規格ISO 26262のテスト要件に対応するために、Mentorの「Tessent Hybrid TestKompress/ LogicBIST」ソリューションを採用。同ソリューションは高圧縮ATPG（スキャンテスト）とBIST（組込み自己テスト）の両テスト手法に統合的に対応するハイブリッド・ソリューションで、テスト品質の向上を実現。ルネサスの担当者はその採用理由として、テスト品質の向上と合わせて、テスト容易化設計フローの簡素化、テスト回路面積の削減、開発期間の削減を挙げている。
もう一方のOpen-Siliconは、SoCの標準セルの境界にある故障だけでなく、セル内部の故障も検出できるテストを必要とし、MentorのATPGツール「Tessent TestKompress」を採用。同ツールを用いる事により、テスト・コストを大幅に増やす事無く既存ソリューションでは不可能だったセル内部の故障検出を実現できたとしている。また同社は組込みメモリ向けのBISTツール「Tessent MemoryBIST」も導入しており、同ツールを併用することで製品の信頼性を更に高めていく予定だという。
2013.09.12
2013年9月10日、アナログ／RFおよびミックスシグナル設計向けの検証ソリューションを手掛ける、Berkeley Design Automationは、CMOSイメージ・センサーの大手米OmniVision Technologiesが同社の回路シミュレータ「Analog FastSPICE Platform」を採用した事を発表した。
Berkeley DAの発表によると、OmniVisionはシングル・チップCOMSイメージ・センサーのブロック・レベルでのキャラクタライゼーション及び回路の全体検証向けに「Analog FastSPICE Platform」を採用。OmniVisionの担当者はその採用理由を「キャラクタライズに必要なフル・スペクトラム・デバイス・ノイズ解析を行う精度とスピードを備えていたため」と語っている。
Berkeley DAによると、「Analog FastSPICE Platform」の「フル・スペクトラム・デバイス・ノイズ解析」機能は業界唯一のソリューションで、同環境にはキャラクタライズ向けの「ACE（Analog Characterization Environment）」と呼ぶ専用環境も含まれているという。
2013.09.11
2013年9月10日、Cadenceは、同社の検証分野の旗艦製品であるアクセラレータ/エミュレータ「Palladium」の最新製品のリリースを発表した。
今回Cadenceが発表したのは、既存の「Palladium XP」の後継となる「Palladium XP II Verification Computing Platform」で、Cadenceによるとそのデザイン容量は最大23億ゲート、検証速度は既存製品よりも最大50％向上したという事で最大6MHz程度の実行速度となる計算。キャパシティ、パフォーマンス共に競合製品であるMentor Graphicsの「Veloce2」を凌ぐ。その詳細は明らかにされていないが、これまで45nmプロセスで製造されていた独自の専用プロセッサが刷新された可能性が高い。
また「Palladium XP II」では、製品仕様としての性能面の向上以外にシミュレーション/アクセラレーション用に、モバイルおよびコンシューマ向けの8件の新プロトコルがサポートされたほか、SoCペリフェラル・デバイスのソフトウェア・ドライバの検証を行うための合成可能なモデル「embedded test bench」も用意された。
Cadenceはエミュレータ「Palladium」を中心に、シミュレータ「Insicive」、プロトタイピング・ボード「RPP」、バーチャル・プロトタイピング「VSP」と4種類の検証ソリューションを連携させた「System Development Suite」を展開しているが、今回の「Palladium XP II」のリリースと合わせて「Palladium XP」シリーズと「VSP（Virtual System Platform）」の連携を強化。特許出願中の独自技術「ハイブリッド・テクノロジ」により、組込OSの検証速度を最大60倍、ハード／ソフト協調検証の速度を10倍向上できるという。
発表には既に「Palladium XP II」を利用しているNVIDIA、Broadcom、Zenvergeの3社がコメントを寄せている。
※画像はCadence米国本社の発表資料抜粋
2013.09.10
2013年9月8日、Synopsysは、同社のカスタム設計環境「Laker」がTSMCによって16nm FinFETプロセス向けツールとして認定された事を発表した。
発表によるとTSMCは同社の16nm FinFET process Design Rule Manual (DRM) V0.5にて、Synopsysのカスタム設計環境「Laker」（旧SpringSoft社製品）を認定。合わせて同16nmプロセスのPDK（プロセス・デザイン・キット）を用意した。このPDKは「iPDK」と呼ばれるツール環境に依存しない相互運用性の高いPDKでSynopsysの「Laker」をはじめとする各種EDAツールで使用可能。Synopsysは、TSMCと共に「iPDK」の利用促進にも力を注いでいる。
「Laker」はTSMC 16nm FinFETプロセスのサポートにあたり、レイアウト機能などFinFETデバイス向けの各種機能追加、機能強化を実施。最新の「Laker」は、TSMCの180nm-16nmまでの幅広いプロセスに対応している。
2013.09.09
2013年9月6日、Cadenceは、通信インタフェースHDMI 2.0に準拠した検証IPのリリースを発表した。
発表によるとCadenceのHDMI 2.0向け検証IPは、主要なシミュレータ、検証言語、UVMをはじめとする検証メソドロジをサポートしており、同検証IPを用いる事で設計したSoCがAV機器向けの次世代インタフェース規格「HDMI 2.0」に準拠しているかどうか確認することが可能。製品の市場投入を加速することができる。
「HDMI 2.0」規格はつい先日HDMI FORUMより正式発表されたばかりで、Cadenceも同団体のメンバーとして規格の策定に関与している。既にSynopsysから「HDMI 2.0」準拠の設計IPがリリースされているが、検証IPのリリースはCadenceの製品が業界初。Cadenceの発表には既に同検証IPを採用したSTMicroelectronicsがコメントを寄せている。
