EDA大手3社がTSMC最新の16nmリファレンス・フローでのツール認定をアナウンス
2013年9月17日、半導体専業ファウンドリの最大手TSMCは、同社プロセス向けの3種類のリファレンス・フローを発表した。
今回TSMCが発表したのは、16nm FinFETデジタルおよびカスタム・デザイン・リファレンス・フロー、3D ICリファレンス・フローの3種類で、その名の通り同社最先端の16nm FinFETプロセスならびに3D ICプロセスを対象としたもの。例年、TSMCはDAC（Design Automation Conference）の開催時期に同社最新のリファレンス・フローを発表していたが、昨年から同社のイベント「Open Innovation Platform Ecosystem Forum」の開催時期に合わせて先端プロセス向けのリファレンス・フローを発表するようになった。今年は10月1日にサンノゼで「TSMC 2013 Open Innovation Platform Ecosystem Forum」が開催される。
ちなみに、28nmプロセス向けのリファレンス・フローが最初に発表されたのが4年前の2009年。先端プロセスの開発と合わせてリファレンス・フローの整備も加速しており、EDA各社は同フローに認定されるべく製品開発とTSMCとの協業に力を注いでいる。
今回、TSMC最新のリファレンス・フローにおける認定ツールとして真っ先に声を上げたのは、Cadence、Mentor、SynopsysのEDA大手3社で、いずれのツールもTSMC 16nm FinFET向けのデザイン・ルール・マニュアルとSPICEのバージョン0.5に準拠するもの。16nm FinFETデジタル・リファレンス・フローでは、ARM Cortex-A15の実装によってツールが認定されたという事で、Cadence、Synopsysの両社は配置配線、物理検証、STA、寄生抽出ツールが、Mentorは配置配線、物理検証、DFMツールが認定された。
16nm FinFETカスタム・デザイン・リファレンス・フローにおいては、今回Cadenceが「Virtuoso」の認定をアナウンスしているが、Synopsysの「Laker」も既に認定を発表している。TSMCは16nmプロセスのPDK（プロセス・デザイン・キット）として、SKILLベースのPDKとツール環境に依存しないインターオペラブル・プロセス・デザイン・キット「iPDK」を用意するようだ。
3D ICリファレンス・フローは、以前CoWoS (Chip on Wafer on Substrate)リファレンス・フローと呼んでいた3次元実装フローを拡張したもので、TSVベースのダイ積層設計がサポートされた。同フローでは、Cadence、Mentorの各社が自社ツールの認定を発表しており、配置配線、物理検証、DFMツールの他にCadenceがテスト設計ツール、パッケージ設計ツール、パワー・インティグリティ解析、IRドロップ解析ツール、Mentorがテスト設計ツール、カスタムIC設計ツールの認定を表明している。
その他、大手3社以外では、ATopTechのデジタル配置配線ツールが既にTSMCによって認証されており、20nmフローでの実績を考えると、Ansys（Apache）、Berkeley Design Automation、Solido Design Automationらのソリューションも16nmフローでの認定が見込まれる。
※TSMC
= EDA EXPRESS 菰田 浩 =
（2013.09.24
）