Aldecの論理シミュレータ「Riviera-PRO」がより可視化し易くUVMサポートを強化
2013年7月10日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldecは、同社の論理シミュレータ「Riviera-PRO」のバージョンアップを発表した。
発表によると、「Riviera-PRO」の最新バージョン2013.06の目玉は、UVMベース検証環境を利用するユーザー向けに搭載された「クラス階層可視化機能」で、新たに用意された「クラス・ウィンドウ」を用いることで、SystemVerilogクラスを階層ツリーの形式で表示し、クラスの継承、メソッド、プロパティなどUVM検証環境の動作に関する情報を確認できるようになった。また同機能は、サードパーティのIDEと連携したクロス・プロービングやナビゲーションにも対応するという。
また、その他にも今回のバージョンアップに伴い各種機能強化が図られており、シミュレーション実行時間が従来比2-3倍（コードカバレッジを有効にした状態で）と高速化されたほか、高性能のSystemVerilogランダム制約ソルバと新型のUVM対応デバッギングツールにより、シミュレーション容量もアップしたとの事。
= EDA EXPRESS 菰田 浩 =
（2013.07.18
）