TSMCがATopTechの配置配線ツールとCadenceの新STAを先端プロセス向けツールとして認証
2013年5月22日および23日、ATopTechとCadenceは、それぞれ自社のEDAツールがTSMCの先端プロセス向けツールとして認証されたことを発表した。
両社の発表によると、ATopTechの配置配線ソリューション「Aprisa」と「Apogee」がTSMC 16nm FinFET プロセス向けの設計ツールに、Cadenceの新しいSTA「Tempus」がTSMC 20nmプロセス向けの設計ツールにそれぞれ認証された。
ATopTechのツールは既にTSMC 20nmプロセスのリファレンス・フローに採用されており、今回更にその先の16nm FinFET プロセス向けに認証。配置配線ツール「Aprisa」は先端プロセス設計向けに顧客を増やしており、デザインによっては「Aprisa」無しではインプリできないと顧客に言わせるほどとか。
Cadenceは先端プロセスを用いたARMの実装でTSMCと強固なパートナーシップを築いており、今回STA「Tempus」が認証されたのは20nmプロセス向けだが、16nm FinFET プロセス向けの認証も時間の問題だと思われる。
来週から開催される第50回DACを前に、更に他社からもTSMCによるEDAツール認証のニュースが続くだろう。
= EDA EXPRESS 菰田 浩 =
（2013.05.28
）