Oasys Design Systemsが複数CPUでの分割処理に対応した等価性検証ツールを発表
2013年5月13日、業界最速と称する高速RTLフィジカル合成ツールを手掛ける、米Oasys Design Systemsは、新ツール「Oasys RealTime Parallel EC (equivalency checking)」を発表した。
発表によると「Oasys RealTime Parallel EC」は、複数プロセッサによる分割処理に対応した等価性検証ツールで、デザインの自動分割技術とマルチ・プロセッシング技術により、その処理速度をリニアに向上可能。階層的なRTLを読み込み、同社の合成ツール「RealTime Designer」の合成したネットリストと論理的な等価性を検証することができる。
同ツールは、合成ツール「RealTime Designer」のアドオン・オプションとして提供されるもので、論理合成後にプッシュボタン式で等価性検証を実行可能。にその階層的トップダウン・アプローチにより、階層構造の大規模デザインを一度に読み込みサブ・ブロックに分割し、使用するプロセッサの数に応じて高速に等価性検証を処理できる。
Oasys Design Systemsによると、「Oasys RealTime Parallel EC」を用いて約1900万ゲートのデザインを10個のプロセッサで約2時間、約600万ゲートのデザインを10個のプロセッサで約20分で処理するなどのベンチマーク・データがあるとの事で、合成ツール「RealTime Designer」と同じくその処理の速さを強調。既存の等価性検証ツールを上回る速さ、容量、シンプルさをアピールする。
= EDA EXPRESS 菰田 浩 =
（2013.05.16
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