ARMとCadenceがTSMC 16nm FinFETプロセスを用いたARM Cortex-A57の設計で協業
2013年4月5日、ARMとCadenceは、TSMC 16nm FinFETプロセスを用いたARM Cortex-A57の設計に関する両社の協業を発表した。
発表によるとARMとCadenceは、TSMCも含めた形で業界初となるARM Cortex-A57プロセッサ搭載チップのテープアウトに向けて協業。CadenceはEDAツールベンダとして、ARMアーキテクチャやTSMCのライブラリを考慮して設計ツールを最適化し、テスト・チップのテープアウトに貢献した。（関連ニュース）
今回ARM Cortex-A57プロセッサ搭載のテスト・チップの設計に用いられたのは、Cadenceのインプリメント環境「Encounter」を中心とするRTL-to-signoffフロー、カスタム設計プラットフォーム「Virtuoso」、ARM Artisanスタンダードセル・ライブラリ、TSMCのI/Oライブラリ、メモリ、PLLマクロで、CadenceはTSMC 16nm FinFETをターゲットとした設計を実現するために、以下の課題を解決したとしている。
・新しい設計ルール
・3DトランジスタのRC抽出
・インターコネクトとビア向け抵抗モデルのさらなる複雑化
・量子化されたセル・ライブラリ
・多層にまたがる新しいトランジスタ・モデルやダブル・パターニングをサポートするライブラリ・キャラクタライゼーション
尚、Cadenceのツールは、2011年10月にARMとTSMCが初めてTSMC 20nmプロセスで「Cortex-A15」をテープアウトした際にも利用されており（関連ニュース）、TSMCの先端プロセスを用いたARM最新コアの実装においては、直近の2世代においてARM,Cadence,TSMCの強力な三つ巴のコラボレーションが確立されている。ちなみに、TSMCが2010年に28nmプロセスでテストチップを設計した際に利用されていたのはMagma,Synopsysのツールであった。（関連ニュース）
※TSMC
= EDA EXPRESS 菰田 浩 =
（2013.04.09
）