IEEE 1800 SystemVerilogの改訂版、IEEEが無償のLRMをリリース
2013年2月26日、IEEEの標準化委員会IEEE Standards Association (IEEE-SA) は、IEEE 1800 SystemVerilogの改訂版であるIEEE 1800-2012 SystemVerilogの承認を発表した。
今回IEEEに承認されたIEEE 1800-2012 SystemVerilogのLRMは、IEEE GET Programを通じて誰でも無償でダウンロードする事が可能。同企画はSystemVerilog言語の仕様策定を推進しているAccelleraがスポンサーとなっている。
IEEE 1800 SystemVerilogの改訂は今回が2回目で最新のIEEE 1800-2012が3rdバージョンとなる。
尚、いち早く検証ツール「Questa」によるIEEE 1800-2012のサポートを発表したMentorの発表によると、今回のSystemVerilogの改訂においては、カバーグループ仕様の追加やジェネリック・インターコネクトの強化などが実施されているという。
= EDA EXPRESS 菰田 浩 =
（2013.02.27
）